CN105591729B - 网络设备和用于网络设备中的时间戳获取方法 - Google Patents

Abstract

本发明公开了一种网络设备和用于网络设备中的时间戳获取方法。基于本发明，逻辑装置可以代替CPU响应PHY芯片在记录时间戳时上报的第一PTP中断、并通过低速的第一管理总线从PHY芯片获取时间戳；并且，逻辑装置还可以在获取到时间戳时向CPU上报第二PTP中断，使CPU可以通过高速的第二管理总线以响应第二PTP中断的方式从逻辑装置获取时间戳。从而，访问PHY芯片所需的第一配置写操作可以由逻辑装置代替CPU执行，因而使CPU被获取时间戳占用的时间能够因为避免执行第一配置写操作而缩短；而且，CPU从逻辑装置获取时间戳的第二管理总线的传输速率高于逻辑装置从PHY芯片获取时间戳的第一管理总线，因而使CPU被获取时间戳占用的时间还能够因为第二管理总线的高速而缩短。

Description

网络设备和用于网络设备中的时间戳获取方法

技术领域

本发明涉及一种网络设备、以及一种用于网络设备中的时间戳获取方法。

背景技术

PTP(Precision Time Protocol，精确时间协议)是一种时间同步的协议，用于网络设备之间的高精度时间同步。

并且，网络设备利用PTP实现时间同步，需要由PHY(Port Physical Layer)记录本设备收发PTP报文的时间戳、并由CPU以响应中断的方式从PHY芯片获取时间戳。

然而，CPU以响应中断的方式从PHY芯片获取时间戳的单次耗时往往较长，而网络设备又需要频繁收发PTP报文以维持时间同步的高精度，从而，导致CPU被频繁占用，影响网络性能。

发明内容

有鉴于此，本发明的实施例提供了一种网络设备、以及一种用于网络设备中的时间戳获取方法。

在一个实施例中提供了一种网络设备，包括端口物理层PHY芯片、逻辑装置以及CPU，其中，PHY芯片与逻辑装置通过第一管理总线和第一中断信号线连接，逻辑装置与CPU通过第二管理总线和第二中断信号线连接，并且，第二管理总线的传输速率高于第一管理总线；

PHY芯片记录收发精确时间协议PTP报文的时间戳、并在记录时间戳时通过第一中断信号线向逻辑装置上报第一PTP中断；

逻辑装置处理第一PTP中断，通过第一管理总线对PHY芯片执行第一配置写操作、并在完成第一配置写操作后从PHY芯片获取时间戳；以及，逻辑装置在从PHY芯片获取到时间戳时，通过第二中断信号线向CPU上报第二PTP中断；

CPU处理第二PTP中断，通过第二管理总线从逻辑装置获取时间戳，用于进行PTP处理。

可选地，PHY芯片具有多于一个端口，并且，PHY芯片记录的时间戳分别对应在不同端口接收或发送的PTP报文；

逻辑装置在处理第一PTP中断时，进一步通过第一管理总线对PHY芯片执行第二配置写操作、并在完成第二配置写操作后从PHY芯片获取各端口的PTP中断状态信息，并利用PTP中断状态信息确定从PHY芯片获取的时间戳对应的端口信息；

CPU在处理第二PTP中断时，进一步通过第二管理总线从逻辑装置获取时间戳对应的端口信息。

可选地，CPU进一步为逻辑装置配置用于访问PHY芯片的PHY操作集。

可选地，逻辑装置进一步维护互斥标志位，用于逻辑装置和CPU竞争对第一管理总线的占用权。

可选地，第一管理总线为PHY管理总线，第二管理总线为逻辑管理总线。

在一个实施例中提供了一种用于网络设备中的时间戳获取方法网络设备包括端口物理层PHY芯片、逻辑装置以及CPU，其中，PHY芯片与逻辑装置通过第一管理总线和第一中断信号线连接，逻辑装置与CPU通过第二管理总线和第二中断信号线连接，并且，第二管理总线的传输速率高于第一管理总线；该时间戳获取方法包括：

逻辑装置通过第一中断信号线接收PHY芯片上报的第一PTP中断，其中，该第一PTP中断是由PHY芯片在记录精确时间协议PTP报文的时间戳时上报的；

逻辑装置在处理第一PTP中断时，通过第一管理总线对PHY芯片执行第一配置写操作、并在完成第一配置写操作后从PHY芯片获取时间戳；

以及，逻辑装置在从PHY芯片获取到时间戳时，通过第二中断信号线向CPU上报第二PTP中断，使CPU在处理第二PTP中断时通过第二管理总线从逻辑装置获取时间戳，用于进行PTP处理。

可选地，PHY芯片具有多于一个端口，并且，PHY芯片记录的时间戳分别对应在不同端口接收或发送的PTP报文；该时间戳获取方法进一步包括：

逻辑装置在处理第一PTP中断时，通过第一管理总线对PHY芯片执行第二配置写操作、并在完成第二配置写操作后从PHY芯片获取各端口的PTP中断状态信息，并利用PTP中断状态信息确定从PHY芯片获取的时间戳对应的端口信息，以供CPU获取。

可选地，该时间戳获取方法进一步包括：逻辑装置接收CPU配置的用于访问PHY芯片的PHY操作集。

可选地，该时间戳获取方法进一步包括：逻辑装置维护互斥标志位，用于逻辑装置和CPU竞争对第一管理总线的占用权。

可选地，第一管理总线为PHY管理总线，第二管理总线为逻辑管理总线。

由此可见，基于上述的实施例，逻辑装置可以代替CPU响应PHY芯片在记录时间戳时上报的第一PTP中断、并通过低速的第一管理总线以响应第一PTP中断的方式从PHY芯片获取时间戳；并且，逻辑装置还可以在获取到时间戳时向CPU上报第二PTP中断，使CPU可以通过高速的第二管理总线以响应第二PTP中断的方式从逻辑装置获取时间戳。从而，访问PHY芯片所需的第一配置写操作可以由逻辑装置代替CPU执行，因而使CPU被获取时间戳占用的时间能够因为避免执行第一配置写操作而缩短；而且，CPU从逻辑装置获取时间戳的第二管理总线的传输速率高于逻辑装置从PHY芯片获取时间戳的第一管理总线，因而使CPU被获取时间戳占用的时间还能够因为第二管理总线的高速而缩短。

附图说明

图1为一个实施例中的网络设备的架构示意图；

图2为如图1所示的网络设备中的时间戳获取原理的示意图；

图3为基于如图2所示的时间戳获取原理的时序分布的示意图；

图4为如图1所示的网络设备中的时间戳获取原理的扩展示意图；

图5为基于如图4所示的时间戳获取原理的时序分布的示意图；

图6为如图1所示的网络设备中的PHY操作集下发原理的示意图；

图7为如图1所示的网络设备中的总线竞争原理的示意图；

图8为如图1所示的网络设备中的逻辑装置的结构示意图；

图9为一个实施例中用于网络设备中的时间戳获取方法的流程示意图；

图10为如图9所示的时间戳获取方法的扩展流程示意图。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

请参见图1，在一个实施例中，网络设备10包括PHY芯片11、逻辑装置12以及CPU13，其中，PHY芯片11与逻辑装置12通过第一管理总线21和第一中断信号线31连接，逻辑装置12与CPU 13通过第二管理总线22和第二中断信号线32连接，并且，第二管理总线22的传输速率高于第一管理总线21。

在该实施例中，PHY芯片11为网络设备10提供对外的接口110；PHY芯片11可能与CPU 13位于相同的PCB，或者，PHY芯片11也可能与CPU 13分别位于不同的PCB。当PHY芯片11与CPU 13分别位于不同的PCB时，PHY芯片11所在的PCB可以采用热插拔的方式插入在网络设备10中。

在该实施例中，当PHY芯片11与CPU 13位于相同的PCB时，逻辑装置12可以位于PHY芯片11和CPU 13所在的PCB；当PHY芯片11与CPU 13分别位于不同的PCB时，逻辑装置12可以与PHY芯片11和CPU 13中的任意一者位于相同的PCB，或者，逻辑装置12也可以位于与PHY芯片11和CPU 13所在PCB不同的其他PCB。当逻辑装置12与CPU 13位于同一个PCB时，逻辑装置12可以集成在CPU 13中。

在该实施例中，CPU 13可以通过硬件管脚、非易失存储介质等硬件信息使感知PHY芯片11的类型及端口数量等其他信息。并且，CPU 13可以将感知到的PHY芯片11的端口数量配置到连接该PHY芯片11的逻辑装置12中。

在该实施例中，第一管理总线21可以是低速的PHY总线，例如总线频率约为10MHz的SMI(Serial Management Interface，串行管理接口)总线；并且，第二管理总线22可以是高速的逻辑管理总线，例如总线频率约为5GHz的PCI-E(Peripheral ComponentInterconnect Express，高速外设部件互连标准)总线。

在该实施例中，以图1中示出的两个PHY芯片11和两个逻辑装置12为例，并且，在图1中，两个PHY芯片11和两个逻辑装置12一一对应。然而，网络设备10中的PHY芯片11也可以为一个，或者多于两个；相应地，逻辑装置12的数量可以适配PHY芯片11的数量。当逻辑装置12多于一个时，多个逻辑装置12可以集成为同一个物理实体，也可以各自独立。

无论PHY芯片11和逻辑装置12的数量如何，分别对应每个PHY芯片11的各逻辑装置12的原理可以是相同的。因此，以下以一个PHY芯片11及其对应的逻辑装置12为例进行说明。

请参见图2，在该实施例中，网络设备10与其他网络设备交互的PTP报文由该网络设备10中的PHY芯片11接收和发送，PHY芯片11可以记录为该网络设备10收发PTP报文40的时间戳41(如图2中的S201所示)、并在记录时间戳41时通过第一中断信号线31向逻辑装置12上报第一PTP中断Int1(如图2中的S202所示)；

逻辑装置12处理第一中断Int1，通过第一管理总线21对PHY芯片11执行第一配置写操作(如图2中的S203a所示)、并在完成第一配置写操作后从PHY芯片11获取时间戳41(如图2中的S203b所示)；

逻辑装置12在从PHY芯片11获取到时间戳41时，通过第二中断信号线32向CPU 13上报第二PTP中断Int2(如图2中的S204所示)；

以及，CPU 13在处理第二PTP中断Int2时，通过第二管理总线22从逻辑装置12获取时间戳41(如图2中的S205所示)，用于根据获取的时间戳41进行PTP处理(如图2中的S206所示)。

如上可见，在该实施例中，逻辑装置12可以代替CPU 13响应PHY芯片11在记录时间戳41时上报的第一PTP中断Int1、并通过低速的第一管理总线21以响应第一PTP中断Int1的方式从PHY芯片11获取时间戳41。并且，逻辑装置12还可以在获取到时间戳41时向CPU 13上报第二PTP中断Int2，使CPU 13可以通过高速的第二管理总线22以响应第二PTP中断Int2的方式从逻辑装置12获取时间戳41。

从而，访问PHY芯片11所需的第一配置写操作可以由逻辑装置12代替CPU 13执行，因而使CPU 13被获取时间戳41占用的时间能够因为避免执行第一配置写操作而缩短；并且，CPU 13从逻辑装置12获取时间戳41的第二管理总线22的传输速率高于逻辑装置12从PHY芯片11获取时间戳41的第一管理总线21，因而使CPU 13被获取时间戳41占用的时间还能够因为第二管理总线22的高速而缩短。

请参见图3，T1为通过低速的第一管理总线21对PHY芯片11执行第一配置写操作的耗时时长，并且，CPU 13在该时长T1内未被占用；T2为通过低速的第一管理总线21从PHY芯片11读取时间戳41的耗时时长，并且，CPU 13在该时长T2内未被占用；T3为通过高速的第二管理总线22从逻辑装置12读取时间戳41的耗时时长，并且，CPU 13在该时长T3内被占用；T4为根据获取到的时间戳41执行PTP处理的耗时时长，并且，CPU 13在该时长T4内被占用。

从图3中可以看出，CPU 13被获取时间戳41占用的时间Tc为T3+T4。而如果按照由CPU 13通过第一管理总线21访问PHY芯片11的传统方式，则CPU 13被获取时间戳41占用的时间将达到T1+T2+T4。显然，时长T3小于时长T2，并且时长T3必然小于T1+T2。因此，根据上述实施例，CPU 13被获取时间戳41占用的时间Tc从T1+T2+T4缩短为T3+T4。

仍参见图2，在上述的实施例中，以一个PHY芯片11为网络设备10提供一个端口为例。然而，这并不表示将一个PHY芯片11为网络设备10提供的端口数量限制为一个，并且，一个PHY芯片11可以为网络设备10提供多于一个端口。

请参见图4，以一个PHY芯片11为网络设备10提供多于一个端口110_1～110_m(m为大于1的正整数)为例，在此情况下，PHY芯片11记录的时间戳41可以对应在不同端口110_1～110_m接收或发送的PTP报文。

相应地，除了像图2中示出的那样对PHY芯片11执行第一配置写操作并从PHY芯片11获取时间戳41之外，逻辑装置12在处理PHY芯片11上报的第一PTP中断Int1时，还可以进一步通过第一管理总线21对PHY芯片11执行第二配置写操作(如图4中的S401a所示)、并在完成第二配置写操作后从PHY芯片11获取各端口的PTP中断状态信息42(如图4中的S401b所示)，并利用PTP中断状态信息42确定时间戳41对应的端口110_i(i为大于1且小于等于m的正整数)的端口信息43(如图4中的S402所示)。

其中，第一配置写操作和第二配置写操作可以是对PHY芯片11中的寄存器执行写操作的过程，用于将需要从PHY芯片11中读取的数据通告给PHY芯片11，并且，第一配置写操作和第二配置写操作所通告的待读取的数据内容不同。

以及，除了向图2中示出的那样从逻辑装置12获取时间戳41之外，CPU 13在处理第二PTP中断Int2时，还可以进一步通过第二管理总线22从逻辑装置12获取时间戳41对应的端口信息43(如图4中的S403所示)。

如图4中示出的第二写配置操作以及从PHY芯片11获取中断信息42的过程，可以发生在图2中示出的第一写配置操作以及从PHY芯片11获取时间戳41之前。并且，图4中示出的从逻辑装置12获取端口信息43的过程，可以与图2中示出的从逻辑装置12获取时间戳41同时发生。

请参见图5，基于如图4所示的原理，图5中示出的时序分布相比于图3增加了T5、T6、T7、T8。T5为通过低速的第一管理总线21对PHY芯片11执行第二配置写操作的耗时时长，并且，CPU 13在该时长T5内未被占用；T6为通过低速的第一管理总线21从PHY芯片11读取中断信息42的耗时时长，并且，CPU 13在该时长T6内未被占用；T7为根据中断信息42确定端口信息43的耗时时长，并且，CPU13在该时长T7内未被占用；T8为通过高速的第二管理总线22从逻辑装置12读取端口信息43的耗时时长，并且，CPU 13在该时长T8内被占用；另外，根据时间戳41执行PTP处理的耗时时长T4可能会由于增加了端口信息43而发生变化，该变化可以忽略不计。

从图5中可以看出，CPU 13被获取时间戳41占用的时间Tc为T3+T8+T4。而如果按照由CPU 13通过第一管理总线21访问PHY芯片11的传统方式，则CPU 13被获取时间戳41占用的时间将达到(T1+T2)+(T5+T6+T7)+T4。显然，除了时长T3必然小于T1+T2之外，时长T8小于时长T5、并且必然小于T5+T6+T7。

因此，即便进一步增加了与中断信息42和端口信息43相关的过程，CPU 13被获取时间戳41占用的时间Tc’仍然比传统方式更短，即，从(T1+T2)+(T5+T6+T7)+T4缩短为T3+T8+T4。

请参见图6，为了便于逻辑装置12对PHY芯片11的访问，可以由CPU 13为逻辑装置12配置用于访问PHY芯片11的PHY操作集50。在图6中，CPU 13可以通过第二管理总线22向逻辑装置12下发PHY操作集50(如图6中的S600所示)。

PHY操作集50中包括多个操作项500，每个操作项500包括操作模式51、PHY地址52、访问偏移53、访问数据54、以及扩展字段55。

另外，PHY操作集50的下发可以是发生在CPU 13对逻辑装置12的初始化过程中，并且，PHY操作集50的下发可以发生在CPU 13成功识别出PHY芯片11之后。

当CPU 13与PHY芯片11位于相同的PCB时，CPU 13对逻辑装置12的初始化可以在网络设备10上电启动时的设备初始化过程中一次性完成。

当CPU 13与PHY芯片11分别位于不同的PCB时，若PHY芯片11所在的PCB在网络设备10上电启动时已插入在网络设备10中，则CPU 13对逻辑装置12的初始化可以在网络设备10上电启动时的设备初始化过程中一次性完成；若PHY芯片11所在的PCB在网络设备10上电启动时的设备初始化之后插入网络设备10中，则CPU 13对逻辑装置12的初始化可以在PHY芯片11所在的PCB插入网络设备10之后一次性完成，或者，CPU 13对逻辑装置12的初始化也可以分两部分完成，即，用于实现逻辑装置12基础功能的一部分初始化可以在网络设备10上电启动时的设备初始化过程中完成，用于逻辑装置12访问PHY芯片11、并包括PHY操作集50下发的剩余部分初始化可以在PHY芯片11所在的PCB插入网络设备10之后完成。

另外，在上述的实施例中，慢速的第一管理总线21可以被CPU 13复用，即，CPU 13可以通过由逻辑装置12桥接的第一管理总线21和第二管理总线22访问PHY芯片11。因此，逻辑装置12和CPU 13需要竞争对第一管理总线21的占用权。

请参见图7，逻辑装置12中可以维护互斥标志位70，用于逻辑装置12和CPU 13竞争对第一管理总线21的占用权。

当互斥标志位70处于未占用的状态时，逻辑装置12和CPU 13中的任意一个都可以利用第一管理总线21访问PHY芯片11、并将互斥标志位70置为已占用的状态；当互斥标志位70被逻辑装置12和CPU 13中的其中一个置为已占用时，逻辑装置12和CPU 13中的另一个被禁止使用第一管理总线21；以及，当逻辑装置12和CPU 13中的其中一个结束对第一管理总线21的占用时，其可以将互斥标志位70置为未占用的状态。

从而，根据互斥标志位70的状态，网络设备10中可以择一地形成以PHY芯片11和逻辑装置12为端点的第一数据通路71、或以PHY芯片11和CPU 13为端点的第二数据通路72。

请参见图8，在上述的实施例中，逻辑装置12可以包括PTP中断处理模块81、第一管理总线控制器82、PTP中断产生模块83、PTP寄存器84、第二管理总线控制器85、PHY操作集管理模块86、互斥锁87、以及PHY访问接口寄存器88。

PTP中断处理模块81通过第一中断信号线31接收PHY芯片11上报的第一PTP中断Int1，以及，PTP中断处理模块81在处理第一PTP中断Int1时，在第一管理总线控制器82的驱动下通过第一管理总线21对PHY芯片11执行第一配置写操作、并在完成第一配置写操作后从PHY芯片11获取时间戳41。

对于PHY芯片11包括多个端口110_1～110_m的情况，PTP中断处理模块81在处理第一PTP中断Int1时，可以在第一管理总线控制器82的驱动下通过第一管理总线21对PHY芯片11进一步执行第二配置写操作、并在完成第二配置写操作后从PHY芯片11获取中断信息42，以及，根据中断信息42获取时间戳41所对应的端口信息43。

PTP中断产生模块83在PTP中断处理模块81从PHY芯片11获取到时间戳41时产生第二PTP中断Int2，并通过第二中断信号线32向CPU 13上报第二PTP中断Int2。

PTP寄存器84存放PTP中断处理模块81从PHY芯片11获取到的时间戳41，以供CPU13在处理第二PTP中断Int2时，在第二管理总线控制器85的驱动下通过第二管理总线22获取时间戳41。

对于PHY芯片11包括多个端口110_1～110_m的情况，PTP寄存器84可以进一步存放PTP中断处理模块81根据中断信息42获取的端口信息43，使CPU 13可以在获取时间戳41的同时得到对应的端口信息43。

PHY操作集管理模块86存放CPU 13在第二管理总线控制器85的驱动下通过第二管理总线22下发的PHY操作集50，以供PTP中断处理模块81在处理第一PTP中断Int1时调用。

互斥锁87中维护有互斥标志位70，互斥锁87中的该互斥标志位70可以被PTP中断处理模块81查询或置位。

PHY访问接口寄存器88中映射有互斥标志位70的镜像，该镜像可以被CPU 13在第二管理总线控制器85的驱动下通过第二管理总线22查询或置位，以产生与CPU 13对互斥锁87中的互斥标志位70查询和置位实质相同的效果；并且，当互斥标志位70的镜像被CPU 13置为占用状态时，PHY访问接口寄存器88中还可以存放CPU 13访问PHY芯片11时交互的数据，并且，这些数据可以在第一管理总线控制器82的驱动下通过第一管理总线21实现PHY芯片11侧的交互、并在第二管理总线控制器85的驱动下通过第二管理总线22实现CPU 13侧的交互。

以上是对网络设备10的实施例的说明。在下述的实施例中，还提供了用于网络设备中的时间戳获取方法。

适用该时间戳获取方法的网络设备可以包括端口物理层PHY芯片、逻辑装置以及CPU，其中，PHY芯片与逻辑装置通过第一管理总线和第一中断信号线连接，逻辑装置与CPU通过第二管理总线和第二中断信号线连接，并且，第二管理总线的传输速率高于第一管理总线。

并且，请参见图9，该时间戳获取方法包括：

S901，逻辑装置通过第一中断信号线接收PHY芯片上报的第一PTP中断，其中，该第一PTP中断是由PHY芯片在记录PTP报文的时间戳时上报的；

S902，逻辑装置在处理第一PTP中断时，通过第一管理总线对PHY芯片执行第一配置写操作、并在完成第一配置写操作后从PHY芯片获取时间戳；

S903，逻辑装置在从PHY芯片获取到时间戳时，通过第二中断信号线向CPU上报第二PTP中断，使CPU在处理第二PTP中断时通过第二管理总线从逻辑装置获取时间戳。

在执行上述流程之前，该时间戳获取方法可以进一步包括：逻辑装置接收CPU配置的用于访问PHY芯片的PHY操作集，例如，通过第二管理总线接收。

另外，对于PHY芯片包括多于一个端口的情况，上述的时间戳获取方法可以进一步使逻辑装置协助CPU获取时间戳对应的端口信息。并且，上述的时间戳获取方法还可以进一步支持CPU与逻辑装置竞争对PHY芯片的访问权。

请参见图10，作为一种扩展的方案，该时间戳获取方法可以包括：

S1001，逻辑装置通过第一中断信号线接收PHY芯片上报的第一PTP中断，其中，该第一PTP中断是由PHY芯片在记录PTP报文的时间戳时上报的。

S1002，逻辑装置判断第一管理总线当前的占用状态，若第一管理总线当前未被CPU占用，则执行S1003，否则返回本步骤继续等待。其中，逻辑装置可以维护互斥标志位，用于逻辑装置和CPU竞争对第一管理总线的占用权。因此，S1002可以通过查询该互斥标志位判断第一管理总线当前的占用状态。

S1003，逻辑装置获取对第一管理总线的占用权。其中，逻辑装置可以通过将互斥标志位置为已占用来获取对第一管理总线的占用权。

S1004，逻辑装置判断PHY芯片的端口是否多于一个，若是，则执行S1005，否则执行S1007。

S1005，逻辑装置在处理第一中断时，通过第一管理总线对PHY芯片执行第二配置写操作、并在完成第二配置写操作后从PHY芯片获取各端口的PTP中断状态信息。

S1006，逻辑装置利用各端口的PTP中断状态信息确定从PHY芯片获取的时间戳对应的端口信息。

S1007，逻辑装置在处理第一PTP中断时，还通过第一管理总线对PHY芯片执行第一配置写操作、并在完成第一配置写操作后从PHY芯片获取时间戳。

S1008，逻辑装置在从PHY芯片获取到时间戳时，释放对第一管理总线的占用权。其中，逻辑装置可以通过将互斥标志位置为未占用来释放对第一管理总线的占用权。

S1009，逻辑装置在从PHY芯片获取到时间戳时，还通过第二中断信号线向CPU上报第二PTP中断，使CPU在处理第二PTP中断时通过第二管理总线从逻辑装置获取时间戳、或同时获取时间戳及其对应的端口信息。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (10)

1.一种网络设备，其特征在于，包括端口物理层PHY芯片、逻辑装置以及CPU，其中，PHY芯片与逻辑装置通过第一管理总线和第一中断信号线连接，逻辑装置与CPU通过第二管理总线和第二中断信号线连接，并且，第二管理总线的传输速率高于第一管理总线；

PHY芯片记录收发精确时间协议PTP报文的时间戳、并在记录时间戳时通过第一中断信号线向逻辑装置上报第一PTP中断；

逻辑装置处理第一PTP中断，通过第一管理总线对PHY芯片执行第一配置写操作、并在完成第一配置写操作后从PHY芯片获取时间戳；以及，逻辑装置在从PHY芯片获取到时间戳时通过第二中断信号线向CPU上报第二PTP中断；

CPU处理第二PTP中断，通过第二管理总线从逻辑装置获取时间戳，用于进行PTP处理。

2.根据权利要求1所述的网络设备，其特征在于，PHY芯片具有多于一个端口，并且，PHY芯片记录的时间戳分别对应在不同端口接收或发送的PTP报文；

逻辑装置在处理第一PTP中断时，进一步通过第一管理总线对PHY芯片执行第二配置写操作、并在完成第二配置写操作后从PHY芯片获取各端口的PTP中断状态信息，并利用PTP中断状态信息确定时间戳对应的端口信息；

CPU在处理第二PTP中断时，进一步通过第二管理总线从逻辑装置获取时间戳对应的端口信息。

3.根据权利要求1所述的网络设备，其特征在于，CPU进一步为逻辑装置配置用于访问PHY芯片的PHY操作集。

4.根据权利要求1所述的网络设备，其特征在于，逻辑装置进一步维护互斥标志位，用于逻辑装置和CPU竞争对第一管理总线的占用权。

5.根据权利要求1所述的网络设备，其特征在于，第一管理总线为PHY管理总线，第二管理总线为逻辑管理总线。

6.一种用于网络设备中的时间戳获取方法，其特征在于，网络设备包括端口物理层PHY芯片、逻辑装置以及CPU，其中，PHY芯片与逻辑装置通过第一管理总线和第一中断信号线连接，逻辑装置与CPU通过第二管理总线和第二中断信号线连接，并且，第二管理总线的传输速率高于第一管理总线；该时间戳获取方法包括：

逻辑装置通过第一中断信号线接收PHY芯片上报的第一PTP中断，其中，该第一PTP中断是由PHY芯片在记录精确时间协议PTP报文的时间戳时上报的；

逻辑装置在处理第一PTP中断时，通过第一管理总线对PHY芯片执行第一配置写操作、并在完成第一配置写操作后从PHY芯片获取时间戳；

以及，逻辑装置在从PHY芯片获取到时间戳时，通过第二中断信号线向CPU上报第二PTP中断，使CPU在处理第二PTP中断时通过第二管理总线从逻辑装置获取时间戳，用于进行PTP处理。

7.根据权利要求6所述的时间戳获取方法，其特征在于，PHY芯片具有多于一个端口，并且，PHY芯片记录的时间戳分别对应在不同端口接收或发送的PTP报文；该时间戳获取方法进一步包括：

逻辑装置在处理第一PTP中断时，通过第一管理总线对PHY芯片执行第二配置写操作、并在完成第二配置写操作后从PHY芯片获取各端口的PTP中断状态信息，并利用PTP中断状态信息确定时间戳对应的端口信息，以供CPU获取。

8.根据权利要求6所述的时间戳获取方法，其特征在于，该时间戳获取方法进一步包括：逻辑装置接收CPU配置的用于访问PHY芯片的PHY操作集。

9.根据权利要求6所述的时间戳获取方法，其特征在于，该时间戳获取方法进一步包括：逻辑装置维护互斥标志位，用于逻辑装置和CPU竞争对第一管理总线的占用权。

10.根据权利要求6所述的时间戳获取方法，其特征在于，第一管理总线为PHY管理总线，第二管理总线为逻辑管理总线。