JP2013037686A - バリアトランザクションのデバッグ - Google Patents
バリアトランザクションのデバッグ Download PDFInfo
- Publication number
- JP2013037686A JP2013037686A JP2012170920A JP2012170920A JP2013037686A JP 2013037686 A JP2013037686 A JP 2013037686A JP 2012170920 A JP2012170920 A JP 2012170920A JP 2012170920 A JP2012170920 A JP 2012170920A JP 2013037686 A JP2013037686 A JP 2013037686A
- Authority
- JP
- Japan
- Prior art keywords
- transaction
- barrier
- debug
- circuit
- access port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000004888 barrier function Effects 0.000 title claims abstract description 134
- 238000000034 method Methods 0.000 claims abstract description 18
- 230000004044 response Effects 0.000 claims description 16
- 230000009471 action Effects 0.000 claims description 15
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims 1
- 230000007246 mechanism Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000006399 behavior Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- LHMQDVIHBXWNII-UHFFFAOYSA-N 3-amino-4-methoxy-n-phenylbenzamide Chemical compound C1=C(N)C(OC)=CC=C1C(=O)NC1=CC=CC=C1 LHMQDVIHBXWNII-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31705—Debugging aspects, e.g. using test circuits for debugging, using dedicated debugging test circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
【解決手段】集積回路2は、相互接続回路20を介してデータトランザクションを発行するための、1つ以上のトランザクションマスター8、10、12、4を含む。デバッグアクセスポート回路は、デバッグコントローラ6から受信されるデバッグコマンドに応答して、相互接続回路に発行されるバリアトランザクションを発生させるように構成される。相互接続回路は、データトランザクションの少なくともいくつかの相対的順序付けを、それらが相互接続回路を通過する時に抑制することによって、受信したバリアトランザクションに応答する。
【選択図】図1
Description
複数のデータトランザクションを発生させるように構成される、1つ以上のトランザクションマスターと、
該集積回路の外部のデバッグコントローラにデバッグインターフェースを介して連結されるように構成される、デバッグアクセスポート回路と、
該1つ以上のトランザクションマスターおよび該デバッグアクセスポート回路に連結され、かつ該1つ以上のトランザクションマスターおよび該デバッグアクセスポート回路から複数のデータトランザクションを受信するように構成される、相互接続回路と、を備え、
該デバッグアクセスポート回路は、該デバッグインターフェースを介して該デバッグコントローラから受信される1つ以上のデバッグコマンドに応答して、バリアトランザクションを発生させるように構成され、
該相互接続回路は、該バリアトランザクションを受信し、少なくとも該相互接続回路を通しての該複数のデータトランザクションの第1のサブセットと該第2のサブセットとの間の相対的順序付けを抑制することによって、該バリアトランザクションに応答するように構成される、集積回路を提供する。
00 共有不可能。このマスターだけの順序付け。
01 内部ドメイン。
10 外部ドメイン。
11 システム。システムの中の全てのマスター。
複数のデータトランザクションを発生させるための、1つ以上のトランザクションマスター手段と、
該集積回路の外部のデバッグコントローラにデバッグインターフェースを介して連結するための、デバッグアクセスポート手段と、
該1つ以上のトランザクションマスター手段および該デバッグアクセスポート手段から複数のデータトランザクションを受信するための、相互接続手段と、を備え、
該デバッグアクセスポート手段は、該デバッグインターフェースを介して該デバッグコントローラから受信される1つ以上のデバッグコマンドに応答して、バリアトランザクションを発生させ、
該相互接続手段は、該バリアトランザクションを受信し、少なくとも該相互接続回路を通しての該複数のデータトランザクションの第1のサブセットと第2のサブセットとの間の相対的順序付けを抑制することによって、該バリアトランザクションに応答する、集積回路を提供する。
より多くのトランザクションマスターのうちの1つを伴う複数のデータトランザクションを発生させるステップと、
デバッグアクセスポート回路を、該集積回路の外部のデバッグコントローラにデバッグインターフェースを介して連結するステップと、
該1つ以上のトランザクションマスターおよび該デバッグアクセスポート回路から複数のデータトランザクションを相互接続回路で受信するステップと、
該デバッグインターフェースを介して該デバッグコントローラから受信される1つ以上のデバッグコマンドに応答して、該デバッグアクセスポート回路から該相互接続回路に発行されるバリアトランザクションを発生させるステップと、
該相互接続回路によって受信される該バリアトランザクションに応答して、少なくとも該相互接続回路を通しての該複数のデータトランザクションの第1のサブセットと第2のサブセットとの間の相対的順序付けを抑制するステップと、を含む、集積回路を動作させる方法を提供する。
00 共有不可能。このマスターだけのための順序付け。
01 内部ドメイン。
10 外部ドメイン。
11 システム。システムの中の全てのマスター。
4 デバッグアクセスポート回路
6 デバッグコントローラ
8 中央処理ユニット
10 第1のトランザクションマスター
12 第2のトランザクションマスター
14 メモリコントローラ
16 オフチップメモリ
18 オンチップメモリ
20 相互接続回路
Claims (21)
- 複数のデータトランザクションを発生させるように構成される、1つ以上のトランザクションマスターと、
前記集積回路の外部のデバッグコントローラにデバッグインターフェースを介して連結されるように構成される、デバッグアクセスポート回路と、
前記1つ以上のトランザクションマスターおよび前記デバッグアクセスポート回路に連結され、かつ前記1つ以上のトランザクションマスターおよび前記デバッグアクセスポート回路から複数のデータトランザクションを受信するように構成される、相互接続回路と、
を備え、
前記デバッグアクセスポート回路は、前記デバッグインターフェースを介して前記デバッグコントローラから受信される1つ以上のデバッグコマンドに応答して、バリアトランザクションを発生させるように構成され、
前記相互接続回路は、前記バリアトランザクションを受信し、少なくとも前記相互接続回路を通しての前記複数のデータトランザクションの第1のサブセットと第2のサブセットとの間の相対的順序付けを抑制することによって、前記バリアトランザクションに応答するように構成される、
集積回路。 - 前記バリアトランザクションは、メモリバリアトランザクションであり、前記相互接続回路は、前記第1のサブセットの全ての前記トランザクションの少なくともいくつかのアクションが、前記1つ以上のトランザクションマスターおよび前記デバッグアクセスポート回路のうちの1つである、各オブザーバに観察可能となった後に、前記第2のサブセットの前記トランザクションのうちのいずれかのアクションが前記オブザーバに観察可能となることを提供するように構成される、請求項1に記載の集積回路。
- 前記バリアトランザクションは、メモリバリアトランザクションであり、前記相互接続回路は、前記メモリバリアトランザクション全体にわたって、前記複数の前記データトランザクションのうちの少なくともいくつかの再順序付けを許可しないことによって、前記相対的順序付けを維持するように構成される、請求項1に記載の集積回路。
- 前記バリアトランザクションは、同期バリアトランザクションであり、前記相互接続回路は、前記第1のサブセットの全ての前記トランザクションのうちの少なくともいくつかのアクションが、前記1つ以上のトランザクションマスターおよび前記デバッグアクセスポート回路である、全てのオブザーバに対して観察可能となった後に、前記第2のサブセットの前記トランザクションのうちのいずれかのアクションが、前記オブザーバのうちのいずれかに観察可能となることを提供するように構成される、請求項1に記載の集積回路。
- 前記バリアトランザクションは、同期バリアトランザクションであり、前記相互接続回路は、前記第1のサブセットがそれらの宛先スレーブに到達するまで、前記同期バリアトランザクションに続く前記第2のサブセットを遅延させることによって、前記相対的順序付けを維持するように構成される、請求項4に記載の集積回路。
- 前記デバッグアクセスポート回路は、バリア制御レジスタを備え、前記デバッグアクセスポート回路は、前記デバッグコントローラから受信されるバリアデバッグコマンドに応答して、バリア制御値を前記バリア制御レジスタに書き込むように構成される、請求項1に記載の集積回路。
- 前記デバッグアクセスポート回路は、前記バリアトランザクションを発生させることによって、前記バリア制御レジスタへの前記バリア制御値の書き込みに応答するように構成される、請求項6に記載の集積回路。
- 前記バリア制御値は、どのタイプの前記バリアトランザクションを発生させるのかを指定する、請求項6に記載の集積回路。
- 前記バリアトランザクションと関連付けられるバリア動作のパラメータを指定する、トランザクション制御レジスタをさらに備える、請求項1に記載の集積回路。
- 前記パラメータは、前記バリアトランザクションのための動作のドメインを含む、請求項9に記載の集積回路。
- 複数のデータトランザクションを発生させるための、1つ以上のトランザクションマスター手段と、
前記集積回路の外部のデバッグコントローラにデバッグインターフェースを介して連結するための、デバッグアクセスポート手段と、
前記1つ以上のトランザクションマスター手段および前記デバッグアクセスポート手段から複数のデータトランザクションを受信するための、相互接続手段と、
を備え、
前記デバッグアクセスポート手段は、前記デバッグインターフェースを介して前記デバッグコントローラから受信される1つ以上のデバッグコマンドに応答して、バリアトランザクションを発生させ、
前記相互接続手段は、前記バリアトランザクションを受信し、少なくとも前記相互接続回路を通しての前記複数のデータトランザクションの第1のサブセットと第2のサブセットとの間の相対的順序付けを抑制することによって、前記バリアトランザクションに応答する、
集積回路。 - 一つ以上のトランザクションマスターを持つ複数のデータトランザクションを発生させるステップと、
デバッグアクセスポート回路を、前記集積回路の外部のデバッグコントローラにデバッグインターフェースを介して連結するステップと、
前記1つ以上のトランザクションマスターおよび前記デバッグアクセスポート回路から複数のデータトランザクションを相互接続回路で受信するステップと、
前記デバッグインターフェースを介して前記デバッグコントローラから受信される1つ以上のデバッグコマンドに応答して、前記デバッグアクセスポート回路から前記相互接続回路に発行されるバリアトランザクションを発生させるステップと、
前記相互接続回路によって受信される前記バリアトランザクションに応答して、少なくとも前記相互接続回路を通しての前記複数のデータトランザクションの第1のサブセットと第2のサブセットとの間の相対的順序付けを抑制するステップと、
を含む、集積回路を動作させる方法。 - 前記バリアトランザクションは、メモリバリアトランザクションであり、前記相対的順序付けは、前記第1のサブセットの全ての前記トランザクションの少なくともいくつのアクションが、前記1つ以上のトランザクションマスターおよび前記デバッグアクセスポート回路のうちの1つである、各オブザーバに観察可能となった後に、前記第2のサブセットの前記トランザクションのうちのいずれかのアクションが前記オブザーバに観察可能となることを提供することによって制限される、請求項12に記載の方法。
- 前記バリアトランザクションは、メモリバリアトランザクションであり、前記相対的順序付けは、前記メモリバリアトランザクション全体にわたって、前記複数の前記データトランザクションのうちの少なくともいくつかの再順序付けを許可しないことによって、前記相対的順序付けを維持するように抑制される、請求項13に記載の方法。
- 前記バリアトランザクションは、同期バリアトランザクションであり、前記相対的順序付けは、前記第1のサブセットの全ての前記トランザクションのうちの少なくともいくつかのアクションが、前記1つ以上のトランザクションマスターおよび前記デバッグアクセスポート回路である、全てのオブザーバに対して観察可能となった後に、前記第2のサブセットの前記トランザクションのうちのいずれかのアクションが、前記オブザーバのうちのいずれかに観察可能となることを提供することによって抑制される、請求項12に記載の方法。
- 前記バリアトランザクションは、同期バリアトランザクションであり、前記相対的順序付けは、前記第1のサブセットがそれらの宛先スレーブに到達するまで、前記同期バリアトランザクションに続く前記第2のサブセットを遅延させることによって、前記相対的順序付けを維持するように抑制される、請求項15に記載の方法。
- 前記デバッグコントローラから受信されるバリアデバッグコマンドに応答して、バリア制御値を前記デバッグアクセスポート回路内のバリア制御レジスタに書き込むことを含む、請求項12に記載の方法。
- 前記バリア制御レジスタへの前記バリア制御値の書き込みに応答して、前記バリアトランザクションを発生させることを含む、請求項17に記載の方法。
- 前記バリア制御値は、どのタイプの前記バリアトランザクションを発生させるのかを指定する、請求項17に記載の方法。
- 前記バリアトランザクションと関連付けられるバリア動作のパラメータをトランザクション制御レジスタに記憶することを含む、請求項12に記載の方法。
- 前記パラメータは、前記バリアトランザクションのための動作のドメインを含む、請求項20に記載の方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IN2194DE2011 | 2011-08-03 | ||
IN2194/DEL/2011 | 2011-08-03 | ||
GB1119732.4 | 2011-11-16 | ||
GB1119732.4A GB2493405B (en) | 2011-08-03 | 2011-11-16 | Debug barrier transactions |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013037686A true JP2013037686A (ja) | 2013-02-21 |
JP6125168B2 JP6125168B2 (ja) | 2017-05-10 |
Family
ID=45444185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012170920A Active JP6125168B2 (ja) | 2011-08-03 | 2012-08-01 | バリアトランザクションのデバッグ |
Country Status (4)
Country | Link |
---|---|
US (1) | US9032252B2 (ja) |
JP (1) | JP6125168B2 (ja) |
CN (1) | CN103176926B (ja) |
GB (1) | GB2493405B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9489307B2 (en) * | 2012-10-24 | 2016-11-08 | Texas Instruments Incorporated | Multi domain bridge with auto snoop response |
US20150106660A1 (en) * | 2013-10-16 | 2015-04-16 | Lenovo (Singapore) Pte. Ltd. | Controller access to host memory |
US9946492B2 (en) | 2015-10-30 | 2018-04-17 | Arm Limited | Controlling persistent writes to non-volatile memory based on persist buffer data and a persist barrier within a sequence of program instructions |
GB2571352B (en) | 2018-02-27 | 2020-10-21 | Advanced Risc Mach Ltd | An apparatus and method for accessing metadata when debugging a device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100268990A1 (en) * | 2009-04-21 | 2010-10-21 | Freescale Semiconductor, Inc. | Tracing support for interconnect fabric |
US20100306470A1 (en) * | 2009-05-26 | 2010-12-02 | Qualcomm Incorporated | Methods and Apparatus for Issuing Memory Barrier Commands in a Weakly Ordered Storage System |
JP2011138481A (ja) * | 2009-10-13 | 2011-07-14 | Arm Ltd | インターコネクトにおけるデータ・ストア・メインテナンス要求 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6769076B1 (en) * | 2000-02-07 | 2004-07-27 | Freescale Semiconductor, Inc. | Real-time processor debug system |
US7444546B2 (en) * | 2003-04-17 | 2008-10-28 | Arm Limited | On-board diagnostic circuit for an integrated circuit |
US7107494B1 (en) * | 2003-04-29 | 2006-09-12 | Advanced Micro Devices, Inc. | Bus architecture using debug packets to monitor transactions on an internal data processor bus |
CN101634979B (zh) * | 2008-07-22 | 2011-09-07 | 中国科学院计算技术研究所 | 一种满足SystemC语法的多核处理器 |
-
2011
- 2011-11-16 GB GB1119732.4A patent/GB2493405B/en active Active
-
2012
- 2012-08-01 JP JP2012170920A patent/JP6125168B2/ja active Active
- 2012-08-02 US US13/565,098 patent/US9032252B2/en active Active
- 2012-08-03 CN CN201210279539.6A patent/CN103176926B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100268990A1 (en) * | 2009-04-21 | 2010-10-21 | Freescale Semiconductor, Inc. | Tracing support for interconnect fabric |
US20100306470A1 (en) * | 2009-05-26 | 2010-12-02 | Qualcomm Incorporated | Methods and Apparatus for Issuing Memory Barrier Commands in a Weakly Ordered Storage System |
JP2011138481A (ja) * | 2009-10-13 | 2011-07-14 | Arm Ltd | インターコネクトにおけるデータ・ストア・メインテナンス要求 |
Also Published As
Publication number | Publication date |
---|---|
GB2493405B (en) | 2017-04-05 |
CN103176926A (zh) | 2013-06-26 |
US20130042142A1 (en) | 2013-02-14 |
CN103176926B (zh) | 2017-07-28 |
US9032252B2 (en) | 2015-05-12 |
GB201119732D0 (en) | 2011-12-28 |
JP6125168B2 (ja) | 2017-05-10 |
GB2493405A (en) | 2013-02-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5197571B2 (ja) | マルチポート・メモリ・デバイスにおけるインターポート通信 | |
KR102222420B1 (ko) | 메모리 물리 계층 인터페이스를 훈련하기 위한 통합 제어기 | |
KR101035832B1 (ko) | 집적 종단점 장치와, 집적 pci 익스프레스 종단점 장치및 pci 익스프레스 통신 시스템 | |
JP5272014B2 (ja) | 再構成可能なテスターでのテストのための方法 | |
JP5302325B2 (ja) | プロトコル認識デジタルチャネル装置 | |
KR101758175B1 (ko) | 메모리 컨트롤러를 사용하는 로버스트한 메모리 링크 테스팅 | |
JP5260758B2 (ja) | 汎用プロトコルエンジン | |
JP2004110785A (ja) | メモリコントローラ | |
KR101782852B1 (ko) | 엔드포인트 에뮬레이션을 이용한 빈 엔드포인트 슬롯의 초기 열거법 | |
JP6125168B2 (ja) | バリアトランザクションのデバッグ | |
TWI570627B (zh) | 使用先進先出之介面仿真器 | |
JP2007048280A (ja) | バスモニタリングのための集積回路装置及びその方法 | |
CN103793263B (zh) | 一种基于PowerPC处理器的DMA事务级建模方法 | |
US20060212768A1 (en) | Verification circuitry for master-slave system | |
Gaikwad et al. | Verification of AMBA AXI on-chip communication protocol | |
US20150046763A1 (en) | Apparatus and Method for Controlling Internal Test Controllers | |
CN104598404B (zh) | 计算设备扩展方法和装置、以及可扩展的计算系统 | |
CN107770228B (zh) | 一种基于CPCI主控的1-Wire通信系统及方法 | |
JP2005141532A (ja) | システムデバッグ装置 | |
Bandara et al. | Enabling virtio driver support on fpgas | |
GB2443541A (en) | Serializer/De-serializer bus and controller for a ASIC with a method for testing the ASIC. | |
US8352239B2 (en) | Emulator interface device and method thereof | |
JP2628311B2 (ja) | マイクロコンピュータ | |
Wang et al. | The art of portable and reusable UVM shared system memory model verification methodology across multiple verification platforms | |
US8341301B2 (en) | Device and method for testing a direct memory access controller |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150708 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160531 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160704 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160915 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161031 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170111 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170313 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170405 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6125168 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |