CN107770228B - 一种基于CPCI主控的1-Wire通信系统及方法 - Google Patents

一种基于CPCI主控的1-Wire通信系统及方法 Download PDF

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Abstract

本发明公开了一种基于CPCI主控的1‑Wire通信系统及方法，该系统与加密芯片通信，包括CPU主控板、指令解析器和1‑Wire主控制器，其中，CPU主控板，其配置为分配针对1‑Wire主控制器的地址空间，并经由CPCI总线加载各种指令至指令解析器；指令解析器，其配置为解析各种指令，生成1‑Wire主控制器需要的时序控制信号；1‑Wire主控制器，其配置为根据时序控制信号，响应CPU主控板加载的各种指令，生成1‑Wire总线需要的各种时序控制信号，完成与加密芯片的通信。本发明能够实现系统内无CPU处理器的单板与1‑Wire加密芯片的通信功能，进而利用FPGA加密系统来保护设计。

Description

一种基于CPCI主控的1-Wire通信系统及方法
技术领域
本发明涉及列车通信技术领域，尤其涉及一种基于CPCI主控的1-Wire通信系统及方法。
背景技术
随着列车高速化、安全化和舒适化的发展，越来越多的状态信息、控制信息和诊断信息等需要在机车车辆之间、各电气设备之间相互传输。
目前FPGA的应用越来越广泛，多数单板也都有FPGA程序，这就带来了FPGA设计的产权保护问题。众所周知，FPGA的工作原理是在系统上电时将片外PROM中的BIT数据流加载到片内的SRAM中，完成对FPGA的编程，从而实现不同功能，也叫可重构技术，但是只要监测FPGA加载管脚的数据流就可实现对FPGA功能设计的复制。因此非常有必要采用加密的技术来保护设计者的知识产权。比如美国Dallas公司生产的DS28E01就是一款采用1-Wire总线的加密产品。
单总线(1-Wire Bus)技术采用单根信号线，既可传输时钟，又能传输数据，而且数据传输是双向的，因而这种单总线技术具有线路简单，硬件开销少，成本低廉，便于总线扩展和维护等优点。加密芯片采用1-Wire总线串行传送数据，提供它和被加密器件之间的安全认证。其中用到的SHA-1算法是一种单向密码体制，它通过直接构造复杂的非线性关系达到从明文到密文的不可逆映射，具有“防碰撞”以及良好的“雪崩效应”，防止了盗窃者利用相似的输入来达到破解密码的可能性。
图2为加密FPGA系统框架图，如图2所示，加密芯片通过1-Wire总线和FPGA相连，FPGA内嵌一个SHA-1引擎和加密芯片握手。引擎中携带有和加密芯片相同的密钥，这是由用户预先配置好的。具体的加密工作原理如下：FPGA中的SHA-1引擎产生一个随机数，通过1-Wire总线发送给加密芯片；FPGA的SHA-1引擎通过1-Wire总线读取加密芯片的器件序列号；加密芯片利用仅仅对用户开放的密钥、器件序列号、随机数、附加常数等通过SHA-1算法来产生一个160位的MAC值。同时FPGA中的SHA-1引擎此时也利用相同的信息通过SHA-1计算来得到相同的160位MAC值；FPGA中的SHA-1引擎通过1-Wire总线读取加密芯片计算出来的160位MAC值；在FPGA的SHA-1引擎中比较两个160位的MAC值，如果相同则用户设计功能被打开。按照这样的过程只有SHA-1引擎中的密钥和加密芯片中的密钥完全相同时，用户设计才会开放，这样就可完成对用户设计的IP产权保护。在竞争日益强烈的今天，利用FPGA加密系统来保护知识产权，为公司产品抢占市场先机是必由之路。
一般的单板上都自带有CPU处理器，且CPU的本地总线与1-Wire主控制器的控制接口比较类似，都有地址/数据线、片选、读写信号等，只需要对时序做较小的调整，按照传统的方法来实现通信不是太复杂，但是像IO类的单板上没有CPU和其他处理器，无法通过本地总线加载指令来控制FPGA内的1-Wire主控制器，因此无法实现与1-Wire加密芯片的通信功能，不能利用FPGA加密系统来保护设计。
因此，亟需设计一种方案来实现系统内无CPU处理器的单板与1-Wire加密芯片的通信功能，能利用FPGA加密系统来保护设计。
发明内容
本发明所要解决的技术问题之一是需要提供一种能够实现系统内无CPU处理器的单板与1-Wire加密芯片的通信功能，进而利用FPGA加密系统来保护设计的方案。
为了解决上述技术问题，本申请的实施例首先提供了一种基于CPCI主控的1-Wire通信系统，其与加密芯片通信，该系统包括CPU主控板、指令解析器和1-Wire主控制器，其中，CPU主控板，其配置为分配针对1-Wire主控制器的地址空间，并经由CPCI总线加载各种指令至指令解析器；指令解析器，其配置为解析各种指令，生成1-Wire主控制器需要的时序控制信号；1-Wire主控制器，其配置为根据时序控制信号，响应CPU主控板加载的各种指令，生成1-Wire总线需要的各种时序控制信号，完成与加密芯片的通信。
优选地，CPU主控板，其配置为加载复位指令至指令解析器；指令解析器，其配置为在发出指令的地址信息与1-Wire主控制器的寄存器地址匹配时，生成1-Wire主控制器需要的复位时序接口信号；1-Wire主控制器，其配置为根据复位时序接口信号，响应复位指令生成1-Wire总线的复位和初始化时序，之后释放总线并等待加密芯片的响应。
优选地，CPU主控板，其配置为判断1-Wire总线上是否存在加密芯片，若存在则加载各种读写指令至指令解析器；指令解析器，其配置为解析各种读写指令，生成1-Wire主控制器需要的读写操作时序信号；1-Wire主控制器，其配置为根据读写操作时序信号，响应各种读写指令，生成1-Wire总线需要的读写操作时序，完成与加密芯片的交互和验证工作。
优选地，指令解析器和1-Wire主控制器通过FPGA来实现。
另一方面，本发明还提供了一种基于CPCI主控的1-Wire通信方法，其利用如上所述的通信系统实现系统内无CPU处理器的单板与加密芯片的通信功能，该方法包括：CPU主控板分配针对1-Wire主控制器的地址空间，并经由CPCI总线加载各种指令至指令解析器；指令解析器解析各种指令，生成1-Wire主控制器需要的时序控制信号；1-Wire主控制器根据时序控制信号，响应CPU主控板加载的各种指令，生成1-Wire总线需要的各种时序控制信号，完成与加密芯片的通信。
优选地，CPU主控板加载复位指令至指令解析器；指令解析器在发出指令的地址信息与1-Wire主控制器的寄存器地址匹配时，生成1-Wire主控制器需要的复位时序接口信号；1-Wire主控制器根据复位时序接口信号，响应复位指令生成1-Wire总线的复位和初始化时序，之后释放总线并等待加密芯片的响应。
优选地，CPU主控板判断1-Wire总线上是否存在加密芯片，若存在则加载各种读写指令至指令解析器；指令解析器解析各种读写指令，生成1-Wire主控制器需要的读写操作时序信号；1-Wire主控制器根据读写操作时序信号，响应各种读写指令，生成1-Wire总线需要的读写操作时序，完成与加密芯片的交互和验证工作。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
本发明实施例通过利用CPU主控板与CPCI总线去代替单板内的CPU及本地总线接口，来完成对FPGA内的1-Wire主控制器的操作，进而触发1-Wire总线的时序控制信号，完成与加密芯片的交互和验证工作。实现了系统内无CPU处理器的单板与1-Wire加密芯片的通信功能，进而利用FPGA加密系统来保护设计。
本发明的其它特征和优点将在随后的说明书中阐述，或者通过实施本发明的技术方案而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构和/或流程来实现和获得。
附图说明
附图用来提供对本申请的技术方案或现有技术的进一步理解，并且构成说明书的一部分。其中，表达本申请实施例的附图与本申请的实施例一起用于解释本申请的技术方案，但并不构成对本申请技术方案的限制。
图1为现有技术的机箱内CPCI背板通信示意图。
图2为现有技术的加密FPGA系统框架图。
图3为现有技术的外部处理器和1-Wire主控制器框架图。
图4为现有技术的1-Wire主控制器读写操作时序图。
图5为现有技术的1-Wire总线操作时序图。
图6为本发明实施例的基于CPCI主控的1-Wire通信系统框架图。
图7为本发明实施例的基于CPCI主控的1-Wire通信系统的具体框图。
图8为本发明实施例的基于CPCI主控的1-Wire通信系统的流程示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本发明的保护范围之内。
首先说明的是，要通过1-Wire总线访问加密芯片，总线上的数据必须满足协议要求，并符合1-Wire总线的时序。该协议在一条总线上定义了四种类型的信号：包括复位脉冲和在线应答脉冲的复位序列、写0、写1和读数据。除在线应答脉冲以外，所有其它信号下降沿均由总线主机发出。1-Wire总线上所有的传输操作均从初始化过程开始。初始化过程由主机发出的复位脉冲和从机发出的在线应答脉冲组成。在线应答脉冲通知主机加密芯片挂接在总线上，并且已经准备就绪。一旦主机检测到在线应答脉冲，就可以完成以上验证工作。
图3为现有技术的外部处理器和1-Wire主控制器框架图。如图3所示，一般用FPGA来实现1-Wire主控制器，配合外部微处理器来实现1-Wire总线上的各种操作。这种电路的设计是内存映射到用户系统，微处理器通过一系列8位的命令来提供完整的控制。例如单板上的CPU通过本地总线向FPGA内的1-Wire主控制器装载各种指令用来读取和写入数据，FPGA内的1-Wire主控制器响应所有指令，并产生1-Wire总线需要的定时和控制信号。
图4为1-Wire主控制器与外部接口的时序图。如图4所示，在写周期，ADS为地址选通信号，低电平有效，且至少持续tADS时间，在上升沿把地址信号(A0、A1、A2)锁存到内部锁存器中。A0、A1、A2为内部寄存器地址选择信号，用来让处理器选择一个寄存器写入或读取相应的值，并产生相应的指令，此地址信息需要在ADS上升沿tAS时间产生，且在ADS上升沿之后还需保持tAH时间。
EN为使能信号，低电平有效，可以启用1-Wire主控器，使得1-Wire和处理器之间能够通讯。EN应在ADS上升沿之前tES的时间有效，且在写周期中，必须要在WR上升沿之后tWEN时间内保持有效。在读周期中，必须要在RD上升沿之后tREN时间内保持有效。
WR为写使能信号，当WR为低电平时，处理器可以写入控制字或数据到选定的寄存器。写信号必须在ADS上升沿之后tAW时间才能有效，且必须持续tWR时间。在读周期中，RD为读使能信号，在RD为低电平时，CPU能够从选定的寄存器读状态信息或数据。读信号必须在ADS上升沿之后tAR时间才能有效，且必须持续tRD时间。RD和WR不能同时为低电平，如果同时为低电平则WR具有优先权。
D7-D0为数据总线，包括8个输入/输出线。总线在1-Wire主控器和CPU间支持双向通讯，数据、控制字和状态信息通过D7-D0数据总线传递。在写周期，数据信号必须在WR上升沿前tDS时间有效，且在上升沿之后保持tDH时间，才能被正确写入。读周期，数据信号在RD下降沿之后tRVD时间有效，且在RD上升沿之后保持tHZ时间。
由于CPU的本地总线时序千差万别，并不一定满足图4所示的时序，因此需要在FPGA内用逻辑实现时序转换的功能，调整CPU的本地总线时序，使其满足1-Wire主控制器的时序。换言之，图4所示时序图仅是针对本申请实施例的1-wire主控制器模块来设计的，并不是唯一不变的，针对其他1-wire主控制器模块可能会有其他相对应的时序关系图。
图5为标准的1-Wire总线操作的时序关系，CPU通过本地总线向FPGA内的1-Wire主控制器装载各种指令用来读取和写入数据，FPGA内的1-Wire主控制器响应所有指令，并产生满足如图5所示的各种时序控制信号，最终完成与加密芯片的通信。
所有通信都是以初始化序列开始，包括主机发出的复位脉冲及从机的应答脉冲，如图5中靠上位置的图所示，当从机发出响应主机的应答脉冲时，即向主机表明它处于总线上且工作准备就绪，在主机初始化过程，主机通过拉低单总线至少480μs以产生复位脉冲，接着主机释放总线并进入接收模式。当总线被释放后，上拉电阻将总线拉高，在从机检测到上升沿，延时15-60μs后，通过拉低总线60-240μs以产生应答脉冲。
在图5的靠下位置的图示中，在写时隙期间主机向从机写入数据，在读时隙期间主机读入来自从机的数据。存在两种写时隙：写1和写0，即主机采用写1时隙向从机写入1，采用写0时隙向从机写入0。
所有写时隙至少需要60μs，且在两次独立的写时隙之间至少需要1μs的恢复时间。两种写时隙均起始于主机拉低总线。产生写1时隙的方式：主机在拉低总线后，接着必须在15μs之内释放总线，由上拉电阻将总线拉至高电平。产生写0时隙的方式：在主机拉低总线后只需在整个时隙期间保持低电平即可(至少60μs)。在写时隙起始后15-60μs期间，从机采样总线电平状态，如果在此期间采样为高电平，则逻辑1被写入，如果为0，则写入逻辑0。
从机仅在主机发出读时隙时才向主机传输数据，所以在主机发出读数据命令后必须马上产生读时隙，以便从机能够传输数据。所有读时隙至少需要60μs，且两次独立的读时隙之间至少需要1μs的恢复时间。每个读时隙都由主机发起，至少拉低总线1μs，在主机发起读时隙之后，从机才开始在总线上发送0或1。若从机发送1，则保持总线为高电平；若发送0，则拉低总线。当发送0时，从机在该时隙结束后释放总线，由上拉电阻将总线拉回至空闲高电平状态。从机发出的数据在起始时隙之后，保持有效时间15μs，因而主机在读时隙期间必须释放总线，并且在时隙起始后的15μs之内采样总线状态。
一般的单板上都自带有CPU处理器，且CPU的本地总线与1-Wire主控制器的控制接口比较类似，都有地址/数据线、片选、读写信号等，只需要对时序做较小的调整，按照以上传统的方法来实现通信不是太复杂，但是像IO类的单板上没有CPU和其他处理器，无法用上述常规的方法实现，即无法通过本地总线加载指令来控制FPGA内的1-Wire主控制器，因此无法实现与1-Wire加密芯片的通信功能，不能利用FPGA加密系统来保护设计。
由于在本发明的技术领域中，TCN(列车通信网络，Train CommunicationNetwork)在介质控制方式、通信服务、实时性等方面都有着独特优点，因此得到了广泛的应用。在相关的应用项目中，如图1所示，MVB板、WTB板、IO板、事件记录板等单板收集的信息都通过机箱内的CPCI背板总线与CPU主控板实现交互，CPU主控板为CPCI背板总线的主设备，其他单板为从设备。
CPCI(Compact Peripheral Component Interconnection)即紧凑型外围设备互联，能让处理器以接近自身总线全速的速度访问适配器。常用的CPCI总线工作频率为33MHz，数据位宽32bit，传输带宽达133MB/s。目前业内普遍采用FPGA设计接口，能够较灵活的实现所需要的功能，具有很强的针对性和灵活性，极大地降低了系统的成本。
本发明实施例提出了一种利用机箱的CPU主控板通过CPCI背板总线来实现1-Wire通信的系统和方法，实际上也可以理解为用CPU主控板代替单板上的本地处理器，通过CPCI总线实现对1-Wire主控制器的控制。
以下，将参考附图来详细说明本发明实施例的基于CPCI主控的1-Wire通信系统及方法。
图6为本发明实施例的基于CPCI主控的1-Wire通信系统框架图。如图6所示，该通信系统主要包括CPU主控板61和FPGA 62。其中，FPGA 62包括1-Wire主控制器621。需要说明的是，除了使用FPGA实现1-Wire主控制器之外，还可以有其他实现方式，例如CPU处理器来实现等。
图7为本发明实施例的基于CPCI主控的1-Wire通信系统的具体框图。如图7所示，由于CPCI总线的时序和CPU本地总线以及1-Wire主控制器621接口的时序差别非常大，因此不能简单的参照传统的CPU本地总线的做法来实现。首先CPU主控板62需要为FPGA 62内的1-Wire主控制器621分配一片地址空间，同时在FPGA 62内需要设计一个指令解析器623来生成1-Wire主控制器621需要的各种读写操作的时序信号。比如CPU主控板61发出一个写数据的指令，通过CPCI总线传送至IO板的FPGA 62内，FPGA 62内的指令解析器623根据指令产生如图4所示的时序控制信号完成相应的操作。
图8为本发明实施例的基于CPCI主控的1-Wire通信方法的流程示意图。下面参照图8来说明CPU主控板61与1-Wire加密芯片通信处理的流程。
在步骤S810中，上电后CPU主控板61分配一片地址空间给FPGA 62内的1-Wire主控制器621。如前文提到A0、A1、A2为内部寄存器地址选择信号，此1-Wire主控制器621内部有8个8bit的寄存器，每个寄存器能实现不同的控制功能或状态的读取，例如复位、时钟设置、中断信息读取等。此时整个从板是作为一个CPCI系统的从设备，需要CPU主控板61分配一片地址空间，才能实现CPU主控板61和从板的数据交互，如果单纯仅仅是实现此单一的功能，这个空间至少要8字节。
在步骤S820中，CPU主控板61通过CPCI总线加载复位指令至FPGA 62内的指令解析器623。正如前文提到过，所有通信都是以初始化序列开始，包括主机发出的复位脉冲及从机的应答脉冲，用来确认总线上是否有从机设备及从机是否准备就绪。
在步骤S830中，判断“地址与1-Wire主控制器地址是否匹配？”若匹配，则FPGA62内的指令解析器623产生满足1-Wire主控制器621的复位时序接口信号，促使1-Wire主控制器621产生1-Wire总线的复位和初始化时序，随后1-Wire主控制器621释放1-Wire总线等待加密芯片的响应。其中，“释放”就是没有拉低总线，使总线通过上拉电阻恢复到高电平的空闲状态。
具体地，如前文说到CPU主控板61至少要为1-wire主控制器621分配8个字节的空间，这8个字节空间都有对应的地址，判断“地址与1-Wire主控制器621地址是否匹配？”的过程，即是CPU主控板61发出指令的地址信息与1-Wire主控制器621内的寄存器地址是否匹配。
在步骤S840中，判断1-Wire总线是否被拉低，若拉低则进行步骤S850，否则返回步骤S820。由于加密芯片在存在的时候，则通过拉低1-Wire总线以示自己存在。
在步骤S850中，此时在1-Wire总线上存在加密芯片，CPU主控板61通过加载不同的读写指令到FPGA 62，FPGA 62内的指令解析器623产生相应的读写操作时序给1-Wire主控制器621。此处通过对CPCI总线的时序做调整处理产生相应的地址锁存、使能、读、写有效信号、地址和数据信号等，并且满足图4的时序关系。
在步骤S860中，1-Wire主控制器621产生各种指令的1-Wire总线时序控制信号完成与加密芯片的交互和验证工作。各种指令包括：复位、时钟设置、加速模式设置、读中断寄存器、写数据寄存器、读数据寄存器。
具体地，1-Wire主控制器621将以上各种指令解析后，生成如图5所示的总线的复位操作、写0操作、写1操作以及读数据操作的时序。
在完成与加密芯片的交互和验证工作过程中，FPGA中的SHA-1引擎产生一个随机数，通过1-wire总线发送给加密芯片；FPGA的SHA-1引擎通过1-wire总线读取加密芯片的器件序列号；加密芯片利用仅仅对用户开放的密钥、器件序列号、随机数、附加常数等通过SHA-1算法来产生一个160位的MAC值。同时FPGA中的SHA-1引擎此时也利用相同的信息通过SHA-1计算来得到相同的160位MAC值；FPGA中的SHA-1引擎中比较两个160位的MAC值，如果相同则用户设计功能被打开。按照这样的过程只有SHA-1引擎中的密钥和加密芯片中的密钥完全相同时，用户设计才会开放，这样就可完成对用户设计的IP产权保护。
需要说明的是，本发明的重点在于用FPGA实现1-Wire主控制器，且在无处理器的单板中用CPCI主控板完成对1-Wire主控器的控制，进而产生图5所示的读写控制时序来完成FPGA和加密芯片的数据交互，侧重点在于实现了数据交互的方式。而如何去验证有其对应的算法和流程，本文仅做简单介绍，此处不进行扩展说明。
综上所述，由于本发明实施例是用FPGA内的1-Wire主控制器来生成1-Wire总线的各种时序，完成FPGA与加密芯片的交互和验证工作，具有很强的通用性和移植性。且用CPU主控板通过CPCI总线来替代单板内CPU通过本地总线实现对1-Wire主控制器的控制，从而使板内没有CPU的单板也能通过FPGA内的1-Wire主控制器正确的完成加密芯片的验证工作。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉该技术的人员在本发明所揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
虽然本发明所揭露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (5)

1.一种基于CPCI主控的1-Wire通信系统，该系统利用机箱的CPU主控板通过CPCI背板总线来实现1-Wire通信，其还与加密芯片通信，该系统包括CPU主控板、指令解析器和1-Wire主控制器，其中，
CPU主控板，其配置为分配针对1-Wire主控制器的地址空间，并经由CPCI总线加载各种指令至指令解析器，所述指令包括复位指令；
指令解析器，其配置为解析各种指令，生成1-Wire主控制器需要的时序控制信号，其中，在发出指令的地址信息与1-Wire主控制器的寄存器地址匹配时，生成1-Wire主控制器需要的复位时序接口信号；
1-Wire主控制器，其配置为根据时序控制信号，响应CPU主控板加载的各种指令，生成1-Wire总线需要的各种时序控制信号，完成与加密芯片的通信，还根据复位时序接口信号，响应复位指令生成1-Wire总线的复位和初始化时序，之后释放总线并等待加密芯片的响应。
2.根据权利要求1所述的1-Wire通信系统，其特征在于，
CPU主控板，其配置为判断1-Wire总线上是否存在加密芯片，若存在则加载各种读写指令至指令解析器；
指令解析器，其配置为解析各种读写指令，生成1-Wire主控制器需要的读写操作时序信号；
1-Wire主控制器，其配置为根据读写操作时序信号，响应各种读写指令，生成1-Wire总线需要的读写操作时序，完成与加密芯片的交互和验证工作。
3.根据权利要求1所述的1-Wire通信系统，其特征在于，
指令解析器和1-Wire主控制器通过FPGA来实现。
4.一种基于CPCI主控的1-Wire通信方法，其利用如权利要求1～3中任一项所述的通信系统实现系统内无CPU处理器的单板与加密芯片的通信功能，该方法利用机箱的CPU主控板通过CPCI背板总线来实现1-Wire通信，该方法包括：
CPU主控板分配针对1-Wire主控制器的地址空间，并经由CPCI总线加载各种指令至指令解析器，所述指令包括复位指令；
指令解析器解析各种指令，生成1-Wire主控制器需要的时序控制信号，其中，在发出指令的地址信息与1-Wire主控制器的寄存器地址匹配时，生成1-Wire主控制器需要的复位时序接口信号；
1-Wire主控制器根据时序控制信号，响应CPU主控板加载的各种指令，生成1-Wire总线需要的各种时序控制信号，完成与加密芯片的通信，还根据复位时序接口信号，响应复位指令生成1-Wire总线的复位和初始化时序，之后释放总线并等待加密芯片的响应。
5.根据权利要求4所述的1-Wire通信方法，其特征在于，
CPU主控板判断1-Wire总线上是否存在加密芯片，若存在则加载各种读写指令至指令解析器；
指令解析器解析各种读写指令，生成1-Wire主控制器需要的读写操作时序信号；
1-Wire主控制器根据读写操作时序信号，响应各种读写指令，生成1-Wire总线需要的读写操作时序，完成与加密芯片的交互和验证工作。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1964232A (zh) * 2006-09-30 2007-05-16 厦门大学 一种光纤串行通信卡
US8660817B2 (en) * 2007-12-14 2014-02-25 Broadcom Corporation Hardware test and diagnosis system and method
CN101854243B (zh) * 2010-04-30 2012-12-12 株洲南车时代电气股份有限公司 一种电路系统设计加密电路及其加密方法
CN202602697U (zh) * 2012-05-09 2012-12-12 武汉正远铁路电气有限公司 基于cpci总线的列车通信网关装置
CN102935849B (zh) * 2012-09-29 2015-02-25 南京恩瑞特实业有限公司 一种车载信号设备的冗余输入输出实现系统

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