CN110597745A - 一种交换机系统多主多从i2c通信实现方法和装置 - Google Patents

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Abstract

本发明实施例公开了一种交换机系统多主多从I2C通信实现方法和装置，所述方法包括：多个主设备通过各自对应的I2C从模块分别访问相应的存储模块；I2C主模块根据所述存储模块的信息，通过I2C交换机切换不同I2C通道，并访问不同的从设备。本发明实施例通过基于CPLD/FPGA的I2C多主多从模块设计，可以有效避免由于主设备同时访问从设备的时间冲突问题，并降低了成本。

Description

一种交换机系统多主多从I2C通信实现方法和装置
技术领域
本发明涉及交换机技术，尤指一种交换机系统多主多从I2C通信实现方法和装置。
背景技术
在交换机系统中，通过复杂可编程逻辑器件(Complex Programmable LogicDevice，CPLD)/现场可编程门阵列(Field Programmable GATE Array，FPGA)芯片控制整个交换机的上、下电时序控制、按键检测、风扇转速控制、光接口SFP点灯控制、串口切换、冗余切换及双向二线制同步串行总线I2C通信等。CPLD/FPGA是一款半定制的专用集成电路，具有灵活编程、快速响应、可擦写、集成度高等系列优点，在前期开发验证及控制应用领域得到越来越广泛的应用。对于交换机系统中，CPLD/FPGA的应用越来越广泛，在整个系统中，扮演着越来越重要的角色。
对于交换机而言，中央处理器(CPU)或基板管理控制器(BMC)等基于I2C通信读写CPLD/FPGA寄存器获得或控制交换机行为，这也是把CPLD/FPGA作为CPU和BMC等从设备。对于CPU和BMC等需要获得其它设备的信息，同样通过I2C去访问从设备，为解决双主即CPU和BMC与从设备的通信冲突问题，硬件上通过双主仲裁控制器PCA9641解决；对于多从设备的问题，如果直接“线与”实现，则会出现一个从设备崩溃导致整个I2C总线(Bus)崩溃问题，硬件上通过8通道I2C选择器PCA9548解决。
对于上述现象，一方面双主仲裁机制中，只能保证只有一个主设备即BMC或CPU访问从设备，这可能导致在一定时间内另一主设备不能获得所需信息；对于多从设备就需要I2C通道选择器保证通信畅通；同时，这种硬件增加设备会显著增加硬件成本和PCB面积，对于含有大量I2C设备的交换机系统来说，这在降低硬件成本和PCB面积紧张的今天不是最优选择。
发明内容
为了解决上述技术问题，本发明实施例提供了一种交换机系统多主多从I2C通信实现方法和装置，通过基于CPLD/FPGA的I2C多主多从模块设计，可以有效避免由于主设备同时访问从设备的时间冲突问题。
为了达到本发明目的，一方面，本发明实施例提供了一种交换机系统多主多从I2C通信实现方法，包括：
多个主设备通过各自对应的I2C从模块分别访问相应的存储模块；
I2C主模块根据所述存储模块的信息，通过I2C交换机切换不同I2C通道，并访问不同的从设备。
进一步地，所述主设备包括：
中央处理器CPU或基板管理控制器BMC。
进一步地，所述方法包括：
基于CPLD/FPGA的所述I2C主模块通过所述I2C交换机，在预定周期内遍历所有设备信息，将获取的所述信息存储到不同的存储模块中。
进一步地，所述方法还包括：
上游CPU或BMC通过I2C从模块分别“读”对应随机存取存储器RAM模块信息，获取所述从设备信息；
当上游CPU或BMC“写”从设备时，首先基于多个所述I2C从模块“写”对应的RAM存储模块；
当CPLD/FPGA监测到有“写”入动作时，I2C主模块立即读取RAM值并把数值“写”入对应从设备。
进一步地，所述方法还包括：
每个主设备采用的地址不同；每个从设备预先设定不同的I2C地址、寄存器偏移量及设备地址。
进一步地，所述方法还包括：
对同一个寄存器进行读或写之前，预先设置操作优先级。
另一方面，本发明实施例还提供了一种交换机系统多主多从I2C通信实现装置，包括：第一访问模块，用于多个主设备通过各自对应的I2C从模块分别访问相应的存储模块；
第二访问模块，用于I2C主模块根据所述存储模块的信息，通过I2C交换机切换不同I2C通道，并访问不同的从设备。
进一步地，所述主设备包括：
中央处理器CPU或基板管理控制器BMC。
进一步地，所述第二访问模块用于：
基于CPLD/FPGA的所述I2C主模块通过所述I2C交换机，在预定周期内遍历所有设备信息，将获取的所述信息存储到不同的存储模块中。
进一步地，所述第一访问模块用于：
上游CPU或BMC通过I2C从模块分别“读”对应随机存取存储器RAM模块信息，获取所述从设备信息；
当上游CPU或BMC“写”从设备时，首先基于多个所述I2C从模块“写”对应的RAM存储模块；
所述第二访问模块用于：当CPLD/FPGA监测到有“写”入动作时，I2C主模块立即读取RAM值并把数值“写”入对应从设备。
进一步地，所述装置中，每个主设备采用的地址不同；每个从设备预先设定不同的I2C地址、寄存器偏移量及设备地址。
本发明实施例通过多个主设备通过各自对应的I2C从模块分别访问相应的存储模块；I2C主模块根据所述存储模块的信息，通过I2C交换机切换不同I2C通道，并访问不同的从设备。本发明实施例通过基于CPLD/FPGA的I2C多主多从模块设计，可以有效避免由于主设备同时访问从设备的时间冲突问题，并降低了成本。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例交换机系统多主多从I2C通信实现方法的流程图；
图2为本发明实施例交换机系统多主多从I2C通信实现方法中的功能示意图；
图3为本发明实施例交换机系统多主多从I2C通信实现方法中的I2C Switch引脚示意图；
图4为本发明实施例交换机系统多主多从I2C通信实现装置的结构图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
图1为本发明实施例交换机系统多主多从I2C通信实现方法的流程图，图2为本发明实施例交换机系统多主多从I2C通信实现方法中的功能示意图，如图1和图2所示，本发明实施例的方法包括以下步骤：
步骤101：多个主设备通过各自对应的I2C从模块分别访问相应的存储模块；
其中，所述主设备包括：
中央处理器CPU或基板管理控制器BMC。
例如，CPU通过I2C从模块0访问相应的随机存取存储器0，BMC通过I2C从模块1访问相应的随机存取存储器1。
步骤102：I2C主模块根据所述存储模块的信息，通过I2C交换机切换不同I2C通道，并访问不同的从设备。
本发明实施例技术方案中，涉及一种交换机多主多从I2C链路访问方法，具体是指一种基于CPLD/FPGA芯片实现多主多从I2C设备架构并实现方式。对于CPU或BMC等通过I2C获取从设备信息的方法，详述如下：
基于CPLD/FPGA设计I2C主(Master)模块，在一定周期内遍历所有设备信息，然后把获取的信息存储在两个或多个存储模块中，上游CPU或BMC等通过I2C从(Slave)模块分别“读”对应随机存取存储器RAM模块信息，这样就达到了上游主设备可以无障碍无冲突访问从设备的目的；当上游CPU或BMC等主设备需要“写”从设备时，首先基于上述多个I2C Slave模块“写”对应的RAM存储模块，当CPLD/FPGA监测到有“写”入动作时，I2C Master会立即读取RAM值并把数值“写”入对应从设备。
进一步地，所述方法包括：
基于CPLD/FPGA的所述I2C主模块通过所述I2C交换机，在预定周期内遍历所有设备信息，将获取的所述信息存储到不同的存储模块中。
例如，I2C主模块通过所述I2C交换机，将获取的设备0信息存储到随机存取存储器0中，将获取的设备1信息存储到随机存取存储器1中，以此类推。
进一步地，所述方法还包括：
上游CPU或BMC通过I2C从模块分别“读”对应随机存取存储器RAM模块信息，获取所述从设备信息；
当上游CPU或BMC“写”从设备时，首先基于多个所述I2C从模块“写”对应的RAM存储模块；
当CPLD/FPGA监测到有“写”入动作时，I2C主模块立即读取RAM值并把数值“写”入对应从设备。
进一步地，所述方法还包括：
每个主设备采用的地址不同；每个从设备预先设定不同的I2C地址、寄存器偏移量及设备地址。
进一步地，所述方法还包括：
对同一个寄存器进行读或写之前，预先设置操作优先级。
具体地，如图2所示，本发明实施例的交换机系统多主多从I2C通信实现方法基于CPLD/FPGA设计多主多从I2C设备通信模块，包括两个或多个I2C Slave模块、包括两个或多个随机存取存储器RAM模块、一个I2C Master模块及一个交换机(Switch)模块。本发明实施例基于CPLD/FPGA实现多主多从I2C设备通信模块，这种方案避免了由于多主导致的访问冲突问题；本发明实施例所提出并实现的方案避免了使用I2C双主仲裁控制器PCA9641及8路I2C选择器造成的硬件成本的增加；同时，本发明实施例所提出并实现的方案是在已有CPLD/FPGA的设计，会一定程度导致由于硬件资源增加和输入输出IO增加造成的选型的改变，但不会显著增加硬件成本和印制电路板PCB面积。
因此，本发明实施例的交换机系统多主多从I2C通信实现方法是基于CPLD/FPGA实现多主多从I2C设备访问，避免了使用双主仲裁控制器PCA9641与8通道I2C选择器PCA9548，避免了多主设备造成的访问冲突问题，降低了硬件成本和PCB面积。
本发明实施例中，基于CPLD/FPGA实现两个或多个I2C Slave模块和RAM存储模块，具体数目与项目需求有关，这种设计方式避免了双主或多主访问冲突问题。
本发明实施例中，基于CPLD/FPGA实现多主多从I2C设备访问，这种实现方式避免了使用外围芯片I2C双主仲裁控制器PCA9641及8路I2C选择器，降低了硬件成本，同时降低了PCB布局压力。
本发明实施例的方法体现在整个I2C多主多从通信模块是在已有CPLD/FPGA实现的设计，即使变更，也不会造成CPLD/FPGA选型的显著变化，因此本方案不会显著增加硬件成本与PCB面积。
本发明实施例技术方案实现过程具体描述如下：
整个通信机制架构设计如图2所示，CPU或BMC等主设备通过I2C Slave模块与CPLD/FPGA通信，其中每个主设备采用的地址不同；CPU或BMC等主设备通过I2C Slave模块分别访问不同的RAM存储模块，为避免“读”、“写”同一个寄存器的冲突问题，设置操作优先级；RAM存储模块与I2C Master模块直接粘结；最后I2C Master通过I2C Switch切换不同I2C通道，并访问不同从设备，其中每个从设备有特定的I2C地址、寄存器偏移量及设备地址。
图3为本发明实施例交换机系统多主多从I2C通信实现方法中的I2C Switch引脚示意图，如图3所示，本发明实施例顶层模块中，包括多个I2C Slave模块，外部与CPU或BMC等主设备通过I2C连接，每组I2C包括串行时钟线CLK与串行数据线SDA两个数据线，因此对于多主多从通信模块需要例化n个I2C Slave模块与2*n个I2C引脚，其中n代表主设备的个数。每个I2C Slave模块下挂接一个RAM存储模块，也就是需要例化n个RAM存储模块，这主要是为了解决多主访问冲突问题。所有的RAM存储模块汇聚到I2C Master，也就是说I2CMaster可以访问所有的RAM存储模块，I2C Master通过I2C Switch模块切换实现主I2C与从设备I2C的连接。
设计好各个模块后设计顶层模块状态机，并通过信号监控或时序给定I2C、设备地址、寄存器偏移量、存储器读写使能位及存储器地址等信息。
本发明实施例从设备通道切换开关设计中，通过设计I2C Switch开关实现一路主和多路从I2C的通信，这样可以避免例化多个I2C Master模块带来硬件资源增加。I2CSwitch通过切换实现主I2C与从I2C的信息交互，对于时钟信号始终是主到从方向，但是对于数据信号，由于主和从要不断进行信息交互，因此属于双向信号，并遵循先拉低方是发送方的通信原则。从设备个数由具体项目决定，I2C Switch引脚示意图如图3所示。
进一步地，本发明实施例在上述原理基础上，在CPLD/FPGA实现I2C多主多从模块设计；
将I2C多主多从模块整合进整体工程中，并实现整个工程的编译；
在交换机系统中验证I2C多主多从模块，并在交换机系统中部署I2C多主多从模块。
本发明实施例技术方案所提出并实现的基于CPLD/FPGA的I2C多主多从模块设计，可以有效避免由于主设备同时访问从设备的时间冲突问题；基于CPLD-FPGA实现的多主设计及I2C多从切换设计可以有效降低由于双主仲裁控制器PCA9641和8通道I2C选择器PCA9548引入而引起的硬件成本问题，同时这种设计方案可以有效降低PCB布局压力；同时该方案在已有CPLD/FPGA基础上造成选型的变更，因此不会显著增加硬件成本；同时该发明采用模块化设计方案，设计者不用关心底层模块的具体实现方式，而只需要将更多精力放在端口设计和其他设计上。
本发明实施例基于CPLD/FPGA实现I2C多主多从设计，防止了由于多主带来的访问冲突问题；同时，本发明实施例采用CPLD/FPGA替代了多主仲裁与多从切换器件，且发明所提出方案是在已有CPLD/FPGA实现的设计，因此降低了硬件成本和PCB布局压力；I2C多主多从通信模块采用模块化设计方法，用户不需要关注底层代码实现方式，因此降低了使用难度。
本发明实施例所提出并实现的基于CPLD/FPGA的I2C多主多从通信模块不仅可以应用于交换机系统I2C多主多从系统，对其他设计多主多从的I2C通信机制都具有一定借鉴意义。因此，应用本发明实施例的思想进行的设计都属于本发明的保护范围。
图4为本发明实施例交换机系统多主多从I2C通信实现装置的结构图，如图4所示，本发明实施例另一方面提供的一种交换机系统多主多从I2C通信实现装置，包括：
第一访问模块401，用于多个主设备通过各自对应的I2C从模块分别访问相应的存储模块；
第二访问模块402，用于I2C主模块根据所述存储模块的信息，通过I2C交换机切换不同I2C通道，并访问不同的从设备。
进一步地，所述主设备包括：
中央处理器CPU或基板管理控制器BMC。
进一步地，所述第二访问模块402用于：
基于CPLD/FPGA的所述I2C主模块通过所述I2C交换机，在预定周期内遍历所有设备信息，将获取的所述信息存储到不同的存储模块中。
进一步地，所述第一访问模块401用于：
上游CPU或BMC通过I2C从模块分别“读”对应随机存取存储器RAM模块信息，获取所述从设备信息；
当上游CPU或BMC“写”从设备时，首先基于多个所述I2C从模块“写”对应的RAM存储模块；
所述第二访问模块402用于：当CPLD/FPGA监测到有“写”入动作时，I2C主模块立即读取RAM值并把数值“写”入对应从设备。
进一步地，所述装置中，每个主设备采用的地址不同；每个从设备预先设定不同的I2C地址、寄存器偏移量及设备地址。
本发明实施例通过多个主设备通过各自对应的I2C从模块分别访问相应的存储模块；I2C主模块根据所述存储模块的信息，通过I2C交换机切换不同I2C通道，并访问不同的从设备。本发明实施例通过基于CPLD/FPGA的I2C多主多从模块设计，可以有效避免由于主设备同时访问从设备的时间冲突问题，并降低了成本。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种交换机系统多主多从I2C通信实现方法，其特征在于，包括：
多个主设备通过各自对应的I2C从模块分别访问相应的存储模块；
I2C主模块根据所述存储模块的信息，通过I2C交换机切换不同I2C通道，并访问不同的从设备。
2.根据权利要求1所述的交换机系统多主多从I2C通信实现方法，其特征在于，所述主设备包括：
中央处理器CPU或基板管理控制器BMC。
3.根据权利要求2所述的交换机系统多主多从I2C通信实现方法，其特征在于，包括：
基于CPLD/FPGA的所述I2C主模块通过所述I2C交换机，在预定周期内遍历所有设备信息，将获取的所述信息存储到不同的存储模块中。
4.根据权利要求3所述的交换机系统多主多从I2C通信实现方法，其特征在于，还包括：
上游CPU或BMC通过I2C从模块分别“读”对应随机存取存储器RAM模块信息，获取所述从设备信息；
当上游CPU或BMC“写”从设备时，首先基于多个所述I2C从模块“写”对应的RAM存储模块；
当CPLD/FPGA监测到有“写”入动作时，I2C主模块立即读取RAM值并把数值“写”入对应从设备。
5.根据权利要求1所述的交换机系统多主多从I2C通信实现方法，其特征在于，还包括：
每个主设备采用的地址不同；每个从设备预先设定不同的I2C地址、寄存器偏移量及设备地址。
6.根据权利要求1所述的交换机系统多主多从I2C通信实现方法，其特征在于，还包括：
对同一个寄存器进行读或写之前，预先设置操作优先级。
7.一种交换机系统多主多从I2C通信实现装置，其特征在于，包括：
第一访问模块，用于多个主设备通过各自对应的I2C从模块分别访问相应的存储模块；
第二访问模块，用于I2C主模块根据所述存储模块的信息，通过I2C交换机切换不同I2C通道，并访问不同的从设备。
8.根据权利要求7所述的交换机系统多主多从I2C通信实现装置，其特征在于，所述主设备包括：
中央处理器CPU或基板管理控制器BMC。
9.根据权利要求2所述的交换机系统多主多从I2C通信实现装置，其特征在于，所述第二访问模块用于：
基于CPLD/FPGA的所述I2C主模块通过所述I2C交换机，在预定周期内遍历所有设备信息，将获取的所述信息存储到不同的存储模块中。
10.根据权利要求9所述的交换机系统多主多从I2C通信实现装置，其特征在于，所述第一访问模块用于：
上游CPU或BMC通过I2C从模块分别“读”对应随机存取存储器RAM模块信息，获取所述从设备信息；
当上游CPU或BMC“写”从设备时，首先基于多个所述I2C从模块“写”对应的RAM存储模块；
所述第二访问模块用于：当CPLD/FPGA监测到有“写”入动作时，I2C主模块立即读取RAM值并把数值“写”入对应从设备。
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