CN112698614A - 一种任意字节读写用户侧逻辑控制器 - Google Patents

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Abstract

本发明涉及控制领域，具体涉及一种任意字节读写用户侧逻辑控制器，包括：主控制总线IIC MASTER模块、从控制总线IIC SLAVE模块、时钟复位模块和用户侧逻辑模块，其特征在于，所述的主控制总线IIC MASTER模块将用户的数据转化为IIC报文的格式下发给从控制总线IIC SLAVE模块，所述的从控制总线IIC SLAVE模块接收所述IIC报文格式的数据，所述用户侧逻辑模块与与从控制总线IIC SLAVE模块相连接，所述时钟复位模块控制连接从控制总线IIC SLAVE模块与用户侧逻辑模块。本发明的控制器采用传统的IIC接口，保证了数据传输的准确性、实时性和可靠性，实现对多个地址段的进行独立读写和任意字节的数据读写，支持确定性数据传输，降低数据传输的延时和抖动，实现多用户的数据上送和数据下发。

Description

一种任意字节读写用户侧逻辑控制器
技术领域
本发明涉及控制领域，具体涉及一种任意字节读写用户侧逻辑控制器。
背景技术
IIC 协议（Inter-Integrated Circuit，全称为集成电路总线）主要是用来连接整体电路，IIC是一种多向控制总线，也就是说多个芯片可以连接到同一总线结构下，同时每个芯片都可以作为实时数据传输的控制源。
在传统的数据传输中，IIC协议作为常用的传输协议来完成数据过程中的复杂时序要求，对生产过程中的状态进行实时监控。随着工业互联网技术的发展，对IIC的要求也越来越高，功能也提出了新的需求。
目前的IIC控制器主要通过使用单字节的形式对用户侧逻辑进行读写，使用的场景存在局限性；随着数据传输的数据量越来越大，对传输字节数灵活性存在较大的要求。
发明内容
为了解决现有的IIC数据传输存在传输字节固定不灵活和兼容性差的问题，本发明提出一种任意字节读写用户侧逻辑控制器和方法，其具体技术方案如下。
一种任意字节读写用户侧逻辑控制器，包括：主控制总线IIC MASTER模块、从控制总线IIC SLAVE模块、时钟复位模块和用户侧逻辑模块，所述的主控制总线IIC MASTER模块将用户的数据转化为IIC报文的格式下发给从控制总线IIC SLAVE模块，所述的从控制总线IIC SLAVE模块接收所述IIC报文格式的数据，所述用户侧逻辑模块与从控制总线IICSLAVE模块相连接，所述时钟复位模块控制连接从控制总线IIC SLAVE模块与用户侧逻辑模块。
进一步的，所述IIC报文的格式，即是IIC配置的读写报文格式，IIC的写报文格式的域段有8个字节，前两个字节为地址域段，后6个字节为数据域段，即将DATA0~DATA5拼成的48bit数据，写入到由ADDR0、ADDR1拼成的16bit地址寄存器中；IIC读报文格式的域段有2个字节，都为地址域段，即读出由ADDR0和ADDR1拼成的地址所对应的BLOCK RAM。
进一步的，所述从控制总线IIC SLAVE模块的状态机跳转共有8个，包括：IDLE、START、ID_RECV、ACK_ID_RECV、DATA_SEND、ACK_DATA_SEND、DATA_RECV、ACK_DATA_RECV，所述IDLE状态为系统默认状态，当检测到SCL上升沿时系统跳转到START状态，系统进入ID_RECV状态，开始接收IIC报文的ID号，当接收到正确的IIC ID号时，则跳转到ACK_ID_RECV状态；所述DATA_SEND、ACK_DATA_SEND为：当开始发送数据时，前两个字节为地址域段，后6个字节为数据域段；所述DATA_RECV、ACK_DATA_RECV为：当开始接收数据时，读地址为两个字节。
进一步的，所述的用户侧逻辑模块，包括：与从控制总线IIC SLAVE模块相连接的寄存器模块单元、分布式RAM模块单元和BLOCK RAM模块单元。
进一步的，所述的分布式RAM模块单元，包括：逆映射RAM、写参数RAM、读参数RAM、命令RAM、PLC类型RAM、映射RAM，用于存储中央处理器CPU的启动运行程序和用户侧逻辑模块的配置参数。
进一步的，所述的BLOCK RAM模块单元对用户侧逻辑模块的port0~port7的8个port口数据进行配置，每个port口配置的BLOCK RAM为地址RAM。
进一步的，所述的寄存器模块单元的地址范围为：0X0~0X1000，读写的字节数为2个，对用户侧逻辑模块的port0~port7的8个port口数据进行配置，每个port口配置的寄存器包括协议参数、该port口所处角色、串口参数以及边缘计算参数。
进一步的，所述时钟复位模块，包括：时钟同步模块和复位模块，所述时钟同步模块使用底板的50M时钟通过PLL倍频产生125Mhz的时钟，为控制器提供时钟源，使系统处于125Mhz的统一时钟域下；所述的复位模块，使系统为高复位，当时钟同步模块产生一个稳定的125Mhz的时钟信号时，时钟同步模块的locked信号拉高，并利用时钟同步模块的lock信号进行计数，当计数到3F时，则系统高复位。
本发明的控制器采用传统的IIC接口能够实现对多个地址段的进行独立读写和任意字节的数据读写，支持确定性数据传输，降低数据传输的延时和抖动，实现多用户的数据上送和数据下发；其中，采用传统IIC接口，保证了传统控制器兼容性、统一性，保证数据传输的准确性、实时性和可靠性。
附图说明
图1为本发明的任意字节读写用户侧逻辑控制器模块结构示意图；
图2是IIC配置的读写报文格式示意图；
图3是IIC读写状态机流程图；
图4是分布式RAM模块单元对用户侧的port0~port7的分布式RAM表单示意图；
图5是寄存器模块单元对用户侧的port0~port7的寄存器表单示意图。
具体实施方式
为了使本发明的目的、技术方案和技术效果更加清楚明白，以下结合说明附图和优选实施例，对本发明作进一步详细说明，应当理解，此处所描述的具体实施方式仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明的一种任意字节读写用户侧逻辑控制器，支持多用户和多字节传输，该控制器包括：主控制总线IIC MASTER模块、从控制总线IIC SLAVE模块、时钟复位模块和用户侧逻辑模块；
所述的主控制总线IIC MASTER模块将用户的数据转化为IIC报文的格式下发给从控制总线IIC SLAVE模块，实现通信、逻辑控制和数据处理。
所述的从控制总线IIC SLAVE模块接收所述IIC报文格式的数据，解析和封装时间敏感数据，提供统一的对外以太网接口，兼容传统的交换机和时间敏感网络交换机。
其中，IIC配置的读写报文格式如图2所示，IIC的SLAVE ID为0X54，IIC的写报文格式的域段有8个字节，前两个字节为地址域段，后6个字节为数据域段，即将DATA0~DATA5拼成的48bit数据，写入到由ADDR0、ADDR1拼成的16bit地址寄存器中。
IIC读报文格式的域段有2个字节，都为地址域段，即读出由ADDR0和ADDR1拼成的地址所对应的BLOCK RAM。
如图3所示，从控制总线IIC SLAVE模块的状态机跳转共有8个，分别是：IDLE、START、ID_RECV、ACK_ID_RECV、DATA_SEND、ACK_DATA_SEND、DATA_RECV、ACK_DATA_RECV。系统默认状态为IDLE状态，当检测到SC上升沿时系统跳转到START状态，系统开始接收IIC报文的ID号；
ID_RECV、ACK_ID_RECV：本设备的IIC ID号为0X54，当接收到正确的IIC ID号时，则跳转到ACK_ID_RECV状态；
DATA_SEND、ACK_DATA_SEND：当开始发送数据时，前两个字节为地址域段，后6个字节为数据域段。
DATA_RECV、ACK_DATA_RECV：当开始接收数据时，读地址为两个字节。
所述的用户侧逻辑模块，包括：与从控制总线IIC SLAVE模块相连接的寄存器模块单元、分布式RAM模块单元和BLOCK RAM模块单元。
如图4所示，所述的分布式RAM模块单元，包括：逆映射RAM、写参数RAM、读参数RAM、命令RAM、PLC类型RAM、映射RAM，用于存储中央处理器CPU的启动运行程序和用户侧逻辑模块的配置参数，具体的：
分布式RAM模块单元的IIC地址：0X1000~0X2000，读写的字节数为3个。
分布式RAM模块单元对用户侧的port0~port7的8个port口中的分布式RAM进行配置，每个port口配置的分布式RAM，逆映射分布式RAM、写参数分布式RAM、读参数分布式RAM、命令分布式RAM、plc类型分布式RAM、映射分布式RAM；
portn_ivsmapform：对应port口的逆映射分布式RAM；
portn_ivsmap2paraform_w：对应port口的写参数分布式RAM；
portn_ivsmap2paraform_r：对应port口所处的读参数分布式RAM；
portn_cmdform：对应port口的命令分布式RAM；
portn_plctypeform：对应port口的plc类型分布式RAM；
portn_mapform：对应port口的映射分布式RAM；
所述的BLOCK RAM模块单元，包括：地址RAM，用于存储中央处理器CPU的启动运行程序和用户侧逻辑模块的的配置参数，具体的：
BLOCK RAM的读写地址为：0X2000~0X3000，读写的字节数为4个；
BLOCK RAM模块的主要功能是对用户侧的port0~port7的8个port口数据进行配置，每个port口配置的BLOCK RAM为地址RAM；
port0_addrform：对应port口的将源协议的地址转化为目标协议的地址BLOCKRAM。
如图5所示，所述的寄存器模块单元，用于配置用户侧逻辑模块所用的寄存器，寄存器模块的地址范围：0X0~0X1000，读写的字节数为2个，更具体的：对用户侧的port0~port7的8个port口数据进行配置，每个port口配置的寄存器包括协议参数、该port口所处角色、串口参数以及边缘计算参数。
在网关设备内部的7Z045 FPGA作为IIC的MASTER，7P FPGA作为IIC的SLAVE，即主控制总线IIC MASTER模块采用7Z045 FPGA将用户的数据转化为IIC报文的格式，再通过7PFPGA和7Z045之间的内部通路传递给7P FPGA，7P FPGA负责接收所述IIC报文格式的数据并转化为寄存器接口数据，传递给用户侧逻辑模块，然后进行配置，配置协议转换模块中的寄存器、分布式RAM和BLOCK RAM，加解密模块中的寄存器和网络模块中的寄存器。
所述时钟复位模块，控制连接从控制总线IIC SLAVE模块与用户侧逻辑模块，在7PFPGA上的逻辑使用统一的时钟域和同一个复位所控制，时钟复位模块包括时钟同步模块和复位模块。
所述的时钟同步模块使用底板的50M时钟通过PLL倍频去产生一个125Mhz的时钟，为控制器提供时钟源，使得整体系统处于125M时钟域下，为整体逻辑系统提供统一的时钟域，为IIC的数据有效传输提供基准源。
所述的复位模块，使得整个系统为高复位，当时钟同步模块产生一个稳定的125Mhz的时钟信号时，时钟同步模块的locked信号便会拉高，并利用时钟同步模块的lock信号进行计数，当计数到3F时，则整体系统高复位，为控制器的正常运行提供电源及FPGA芯片的正常运行提供毫秒级的上下电时序要求。
本发明在数据通信的过程中能够根据数据的重要性进行分级传输，保证高优先级的数据的实时性、可靠性和准确性。
本领域普通技术人员可以理解，以上所述仅为发明的优选实例而已，并不用于限制发明，尽管参照前述实例对发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在发明的精神和原则之内，所做的修改、等同替换等均应包含在发明的保护范围之内。

Claims (8)

1.一种任意字节读写用户侧逻辑控制器，包括：主控制总线IIC MASTER模块、从控制总线IIC SLAVE模块、时钟复位模块和用户侧逻辑模块，其特征在于，所述的主控制总线IICMASTER模块将用户的数据转化为IIC报文的格式下发给从控制总线IIC SLAVE模块，所述的从控制总线IIC SLAVE模块接收所述IIC报文格式的数据，所述用户侧逻辑模块与从控制总线IIC SLAVE模块相连接，所述时钟复位模块控制连接从控制总线IIC SLAVE模块与用户侧逻辑模块。
2.如权利要求1所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述IIC报文的格式，即是IIC配置的读写报文格式，IIC的写报文格式的域段有8个字节，前两个字节为地址域段，后6个字节为数据域段，即将DATA0~DATA5拼成的48bit数据，写入到由ADDR0、ADDR1拼成的16bit地址寄存器中；IIC读报文格式的域段有2个字节，都为地址域段，即读出由ADDR0和ADDR1拼成的地址所对应的BLOCK RAM。
3.如权利要求1所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述从控制总线IIC SLAVE模块的状态机跳转共有8个，包括：IDLE、START、ID_RECV、ACK_ID_RECV、DATA_SEND、ACK_DATA_SEND、DATA_RECV、ACK_DATA_RECV，所述IDLE状态为系统默认状态，当检测到SCL上升沿时系统跳转到START状态，系统进入ID_RECV状态，开始接收IIC报文的ID号，当接收到正确的IIC ID号时，则跳转到ACK_ID_RECV状态；所述DATA_SEND、ACK_DATA_SEND为：当开始发送数据时，前两个字节为地址域段，后6个字节为数据域段；所述DATA_RECV、ACK_DATA_RECV为：当开始接收数据时，读地址为两个字节。
4.如权利要求1所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述的用户侧逻辑模块，包括：与从控制总线IIC SLAVE模块相连接的寄存器模块单元、分布式RAM模块单元和BLOCK RAM模块单元。
5.如权利要求4所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述的分布式RAM模块单元，包括：逆映射RAM、写参数RAM、读参数RAM、命令RAM、PLC类型RAM、映射RAM，用于存储中央处理器CPU的启动运行程序和用户侧逻辑模块的配置参数。
6.如权利要求4所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述的BLOCK RAM模块单元对用户侧逻辑模块的port0~port7的8个port口数据进行配置，每个port口配置的BLOCK RAM为地址RAM。
7.如权利要求4所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述的寄存器模块单元的地址范围为：0X0~0X1000，读写的字节数为2个，对用户侧逻辑模块的port0~port7的8个port口数据进行配置，每个port口配置的寄存器包括协议参数、该port口所处角色、串口参数以及边缘计算参数。
8.如权利要求1所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述时钟复位模块，包括：时钟同步模块和复位模块，所述时钟同步模块使用底板的50M时钟通过PLL倍频产生125Mhz的时钟，为控制器提供时钟源，使系统处于125Mhz的统一时钟域下；所述的复位模块，使系统为高复位，当时钟同步模块产生一个稳定的125Mhz的时钟信号时，时钟同步模块的locked信号拉高，并利用时钟同步模块的lock信号进行计数，当计数到3F时，则系统高复位。
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