JP2023514632A

JP2023514632A - テスト回路、テスト装置及びそのテスト方法

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Publication number: JP2023514632A
Application number: JP2022550121A
Authority: JP
Inventors: 良張
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2020-08-31
Filing date: 2021-06-18
Publication date: 2023-04-06
Anticipated expiration: 2041-06-18
Also published as: EP4089966A4; CN114121132A; KR20220125308A; CN114121132B; JP7450050B2; US20220068419A1; EP4089966A1; WO2022041960A1

Abstract

テスト回路、テスト装置及びそのテスト方法であって、テスト回路は、テスト対象のパルス信号を受信し、且つ制御信号の制御によって処理信号を出力するための信号処理モジュールと、信号処理モジュールの出力端子に接続され、処理信号を受信し、且つ処理信号に基づいてサンプリング信号を生成するためのサンプリングモジュールと、を備え、サンプリング信号は第１サンプリングパルスと第２サンプリングパルスを含み、第１サンプリングパルスと第２サンプリングパルスがパルス幅の差を有し、パルス幅の差がパルス信号のパルス幅に等しい。【選択図】図１

Description

本願は、２０２０年８月３１日に提出した、名称「テスト回路、テスト装置及びそのテスト方法」、出願番号第２０２０１０８９３０２８．８号の中国特許出願の優先権を主張し、その全ての内容が援用により本願に取り込まれる。

本願はメモリ技術分野に関し、特にテスト回路、テスト装置及びそのテスト方法に関する。

メモリはデータを記憶するためのデバイスであり、一般的に複数のメモリアレイを備え、各メモリアレイに複数の記憶ユニットが含まれ、記憶ユニットはデータを記憶する基本ユニット構造とされ、各記憶ユニットはいずれもデータを記憶する機能を有する。

メモリに対して読み出し／書き込み操作を行うとき、パルス信号により制御を行う必要がある。例示的には、パルス信号はワード線接続によるトランジスタのオン及びオフを制御するためのものであってもよく、具体的には、パルス信号が有効である場合、記憶ユニットは読み出し又は書き込み操作を行い、パルス信号が無効である場合、記憶ユニットは元のデータを保持する。メモリの読み出し／書き込み速度に対する要求が高まるにつれて、パルス信号の送信周波数を更に増加させてパルス幅を狭くする必要がある。パルス信号の信頼性を確保するために、テスト回路によりパルス幅をテストし、それにより生成されたパルス信号が設計された信号と同じにする必要がある。しかしながら、パルス幅が狭くなるにつれて、パルス幅のテスト回路及びテスト装置に対する要求がより高くなり、現在のテスト回路では、狭くなったパルス幅を正確にテストすることができなくなってしまう。

本願の一態様は、テスト回路を提供し、
テスト対象のパルス信号を受信し、且つ制御信号の制御によって処理信号を出力するための信号処理モジュールと、
前記信号処理モジュールの出力端子に接続され、前記処理信号を受信し、且つ前記処理信号に基づいてサンプリング信号を生成するためのサンプリングモジュールと、を備え、
前記サンプリング信号は第１サンプリングパルスと第２サンプリングパルスを含み、前記第１サンプリングパルスと前記第２サンプリングパルスがパルス幅の差を有し、前記パルス幅の差が前記パルス信号のパルス幅に等しい。

本願の他の態様は、テスト装置を提供し、
上記テスト回路と、
前記サンプリングモジュールに接続され、前記第１サンプリングパルス及び前記第２サンプリングパルスに基づいて前記パルス信号における前記パルスの幅を取得するための分析モジュールと、を備える。

本願の他の態様は、上記テスト装置によるテスト方法を提供し、前記方法は、
テスト対象のパルス信号を受信することと、
制御信号の制御によって処理信号を出力することと、
前記処理信号に基づいて、第１サンプリングパルスと第２サンプリングパルスを含むサンプリング信号を生成することと、
前記第１サンプリングパルス及び前記第２サンプリングパルスに基づいて前記パルス信号における前記パルスの幅を取得することと、を含み、
前記第１サンプリングパルスと前記第２サンプリングパルスがパルス幅の差を有し、前記パルス幅の差が前記パルス信号のパルス幅に等しい。

本発明の各実施例の詳細は以下の図面及び説明に記載されている。本願の他の特徴、解決課題及び有益な効果は、明細書、図面及び特許請求の範囲の記載に基づいて、当業者が容易に理解するものである。

本願の実施例をより良く記述及び説明するために、１枚又は複数枚の図面を参照することができるが、図面を記述するための追加の細部又は例示は、本願の発明、以下の説明における実施例又は好適な方式のうちのいずれかの範囲を制限するものと見なされるべきではない。

第１実施例のテスト回路の構造模式図である。図１における実施例に対応する例示的な信号シーケンス図である。図１における実施例に対応する他の例示的な信号シーケンス図である。図１における実施例に対応する別の例示的な信号シーケンス図である。第２実施例のテスト回路の構造模式図である。図５における実施例に対応する例示的な信号シーケンス図である。第３実施例のテスト回路の構造模式図である。第４実施例のテスト回路の構造模式図である。図８における実施例に対応する例示的な信号シーケンス図である。第５実施例のテスト回路の構造模式図である。第６実施例のテスト回路の構造模式図である。一実施例のテスト装置の構造模式図である。一実施例のテスト方法のフローチャートである。

本願の実施例を理解しやすくするために、以下に関連図面を参照しながら本願の実施例をより完全に説明する。図面には本願の実施例の最優先実施例が示されている。しかしながら、本願の実施例は多くの異なる形態で実現されてもよく、本明細書に説明される実施例に限られない。むしろ、これらの実施例は、本願の実施例の開示内容をより徹底的且つ完全にすることである。

特に定義しない限り、本明細書に使用されるすべての技術及び科学用語は、当業者が一般的に理解する意味と同じである。本明細書において本願の実施例の明細書に使用される用語は、単に具体的な実施例を説明するためのものであり、本願の実施例を限定するものではない。本明細書において用いられる用語「及び／又は」は１つ又は複数の関連する列挙される項目の任意及びすべての組合せを含む。

本願の実施例の説明において、用語「上」、「下」、「垂直」、「水平」、「内」、「外」等で示される方向又は位置関係は、図面に基づいて示す方向又は位置関係であり、本願の実施例を説明しやすくし及び説明を簡素化するためのものに過ぎず、指す装置又は素子が必ず特定の方向を有し、特定の方向で構成及び操作しなければならないことを指したり暗示したりするのではなく、従って、本願の実施例を限定するものではないと理解すべきである。

図１は第１実施例のテスト回路１０の構造模式図であり、図１に示すように、本実施例では、テスト回路１０は、信号処理モジュール１００及びサンプリングモジュール２００を備える。

ここで、テスト対象のパルス信号はパルス発生器３０により生成され、且つ少なくとも２パスに分割され、一方のパスのパルス信号はテストを行うようにテスト回路１０に伝送され、他方のパスのパルス信号はメモリアレイのデータ読み出し／書き込みを制御するようにメモリアレイに伝送される。本願の実施例では、パルス信号に複数のパルスが含まれ、パルス幅とは、各パルスの高レベルの持続時間を指す。即ち、１つのパルスの立ち上がりエッジ時刻と立ち下がりエッジ時刻との時間間隔がパルス幅である。

信号処理モジュール１００は、テスト対象のパルス信号を受信し、且つ制御信号の制御によって処理信号を出力するためのものであり、前記処理信号が前記パルス信号又は逆相の前記パルス信号に時分割される。

ここで、処理信号が前記パルス信号又は逆相の前記パルス信号に時分割されるとは、処理信号の一部の時間帯内で、処理信号の波形がパルス信号の波形に一致し、処理信号の残りの時間帯内で、処理信号の波形が逆相のパルス信号の波形に一致することを意味する。本実施例では、処理信号は、サンプリングモジュール２００のクロック駆動端子に伝送されることによりクロックとしてサンプリングモジュール２００から入力された信号をサンプリングするためのものである。具体的には、処理信号のエッジに基づいてサンプリングモジュール２００から入力された信号をサンプリングする。

理解できるように、１つのサンプリングモジュール２００は、一般的に１種類のエッジのみをサンプリングし、即ち、立ち上がりエッジのみをサンプリングし、又は立ち下がりエッジのみをサンプリングする。従って、サンプリングモジュール２００が異なるエッジをサンプリングする必要がある場合、サンプリングモジュール２００には構造が複雑な複数のフリップフロップ等の構造を設置する必要があり、このため、サンプリングモジュール２００の内部構造及び制御回路が比較的複雑になってしまう。本実施例では、処理信号を制御してパルス信号又は逆相のパルス信号に時分割させることにより、サンプリングモジュール２００が１種類のエッジのみをサンプリングする必要があるようにすることができ、即ち、パルス信号を逆相にすることにより、異なるエッジをサンプリングすることを実現する。例示的に、サンプリングモジュール２００が立ち上がりエッジサンプリングを行い、且つサンプリング信号の一部のエッジがパルス信号の立ち下がりエッジに基づいて生成される場合、パルス信号の目標立ち下がりエッジを逆相にすることができ、それによってパルス信号の立ち下がりエッジを処理信号の立ち上がりエッジに変換し、即ち、サンプリングモジュール２００による簡単で正確なサンプリングを実現することができ、それによりサンプリングモジュール２００の内部構造を簡素化する。且つ、複数のフリップフロップ等の構造のサンプリングモジュール２００に比べて、逆相機能の時分割制御を実現するために必要な制御論理及び回路がいずれもより簡単であり、従って、本実施例の信号処理モジュール１００は更にテスト回路１０の回路構造全体を簡素化する。

サンプリングモジュール２００は、前記信号処理モジュール１００の出力端子に接続され、前記処理信号を受信し、且つ前記処理信号に基づいてサンプリング信号を生成するためのものであり、前記サンプリング信号は第１サンプリングパルスと第２サンプリングパルスを含み、前記第１サンプリングパルスと前記第２サンプリングパルスがパルス幅の差を有し、前記パルス幅の差が前記パルス信号のパルス幅に等しい。ここで、パルス幅の差とは、第１サンプリングパルスのパルス幅と第２サンプリングパルスのパルス幅との差分を指す。サンプリングモジュール２００は処理信号のエッジに応答してサンプリング信号を生成し、サンプリング信号における各立ち上がりエッジ及び各立ち下がりエッジはいずれも処理信号における１つのエッジに対応することとなり、即ち、サンプリング信号における各立ち上がりエッジ及び各立ち下がりエッジもいずれもパルス信号における１つのエッジに対応することとなる。

本実施例では、テスト回路１０は、テスト対象のパルス信号を受信し、且つ制御信号の制御によって処理信号を出力することに用いられ、前記処理信号が前記パルス信号又は逆相の前記パルス信号に時分割される信号処理モジュール１００と、前記信号処理モジュール１００の出力端子に接続され、前記処理信号を受信し、且つ前記処理信号に基づいてサンプリング信号を生成することに用いられるサンプリングモジュール２００と、を備え、前記サンプリング信号は第１サンプリングパルスと第２サンプリングパルスを含み、前記第１サンプリングパルスと前記第２サンプリングパルスがパルス幅の差を有し、前記パルス幅の差が前記パルス信号のパルス幅に等しい。本実施例では、信号処理モジュール１００が入力されたパルス信号を処理することにより、構造が比較的簡単なサンプリングモジュール２００によりパルス信号の異なるエッジをサンプリングすることができ、それによりテスト回路１０のハードウェア構造が簡素化され、且つ、更にサンプリングモジュール２００が処理信号をサンプリングすることにより、第１サンプリングパルス及び第２サンプリングパルスを生成し、即ち、第１サンプリングパルス及び第２サンプリングパルスによりパルス幅を取得することができ、即ちテスト精度がより高いテスト回路１０を実現する。

いくつかの実施例では、前記サンプリングモジュール２００は、シーケンス上の上位２つの前記パルスの同じエッジに応答して前記第１サンプリングパルスを生成し、且つシーケンス上の下位２つの前記パルスの異なるエッジに応答して前記第２サンプリングパルスを生成するためのものであってもよい。図２は図１における実施例に対応する例示的な信号シーケンス図である。図１に示すように、本実施例では、パルス信号は４つのパルスを含み、サンプリングモジュール２００は、各パルスの立ち上がりエッジ及び立ち下がりエッジのうちの１つに応答して対応のエッジを生成し、具体的には、サンプリング信号の１番目の立ち上がりエッジは１番目のパルスの立ち下がりエッジに応答して生成され、サンプリング信号の１番目の立ち下がりエッジは２番目のパルスの立ち上がりエッジに応答して生成され、サンプリング信号の２番目の立ち上がりエッジは３番目のパルスの立ち上がりエッジに応答して生成され、サンプリング信号の２番目の立ち下がりエッジは４番目のパルスの立ち上がりエッジに応答して生成される。１番目の立ち上がりエッジ時刻ｔ１と１番目の立ち下がりエッジ時刻ｔ２との時間間隔は即ち第１サンプリングパルスの幅Ａであり、２番目の立ち上がりエッジ時刻ｔ３と２番目の立ち下がりエッジ時刻ｔ４との時間間隔は即ち第２サンプリングパルスの幅Ｂである。従って、本実施例のテスト回路１０に基づいて、各パルスの１つのエッジをサンプリングすれば、入力されたパルス信号のパルス幅を取得することができ、それによりサンプリングモジュール２００のサンプリングの難度を低減させ、これによりテスト回路１０のテスト精度を向上させる。

他の実施例では、図３に示すように、３番目のパルスの立ち下がりエッジ及び４番目のパルスの立ち下がりエッジに応答して第２サンプリングパルスを生成してもよい。図４に示すように、３つ以上のパルスに応答して第１サンプリングパルスを生成し、且つ残りの３つ以上のパルスに応答して第２サンプリングパルスを生成してもよい。更に、パルス信号に５つ以上のパルスが含まれ、１番目のパルス及び２番目のパルスに応答して第１サンプリングパルスを生成し、且つ４番目のパルス及び５番目のパルスに応答して第２サンプリングパルスを生成してもよい。なお、図２～図４における実施例のサンプリング信号の生成方式はあくまでも例示的に説明するためのものであり、本願の保護範囲を限定するためのものではなく、生成された第１サンプリングパルスのパルス幅と第２サンプリングパルスのパルス幅との差がテスト対象のパルス信号のパルス幅に等しければ、いずれも本願の保護範囲に属する。

図５は第２実施例のテスト回路１０の構造模式図であり、図５に示すように、本実施例では、前記サンプリングモジュール２００は第１一時記憶ユニット２１０を備え、前記第１一時記憶ユニット２１０のクロック駆動端子が前記信号処理モジュール１００に接続され、前記第１一時記憶ユニット２１０が第１一時記憶信号を生成するように前記処理信号に応答してサンプリング対象信号をサンプリングするためのものであり、前記サンプリング信号のエッジが前記第１一時記憶信号のエッジに対応する。ここで、第１一時記憶ユニット２１０の入力端子がサンプリング対象信号源に接続され、サンプリング対象信号源がサンプリング対象信号を出力するためのものであり、例示的に、サンプリング対象信号が所定時間間隔で高レベルと低レベルを切り替える１つの信号であってもよい。

図６は図５における実施例に対応する例示的な信号シーケンス図であり、図５に示すように、本実施例では、前記パルス信号はシーケンス上の隣接する４つのパルスを含んでもよく、前記信号処理モジュール１００は、制御信号に応答して、前記パルス信号におけるシーケンス上の１番目の前記パルスを逆相にし、且つ残りの前記パルスを逆相にしないためのものである。前記サンプリングモジュール２００は、シーケンス上の上位２つの前記パルスに応答して前記第１サンプリングパルスを生成し、且つシーケンス上の下位２つの前記パルスに応答して前記第２サンプリングパルスを生成するためのものであり、具体的には、サンプリング対象信号の周期がパルス信号の周期の２倍であり、且つサンプリング対象信号のエッジがパルス信号のエッジをずらし、それにより処理信号のエッジに基づいてサンプリング対象信号をサンプリングする精度を確保する。理解できるように、処理信号のエッジ時刻に対応するサンプリング対象信号が安定状態にあれば、正確なサンプリングを行うことができる。従って、本実施例では、テスト回路１０のサンプリング対象信号のシーケンス精度への要求も比較的低く、即ち、シーケンスウィンドウが比較的大きく、比較的高いシーケンス信頼性を有する。

更に、前記第１一時記憶ユニット２１０は、フリップフロップ、ラッチ、レジスタのうちの１つ又は複数を備える。図５に示される実施例では、第１一時記憶ユニット２１０は１つのＤフリップフロップを備え、Ｄフリップフロップのクロック駆動端子が信号処理モジュール１００の出力端子に接続され、Ｄフリップフロップの入力端子がサンプリング対象信号に接続され、Ｄフリップフロップの出力端子から出力された信号がサンプリング信号とされることができる。更には、Ｄフリップフロップのセット端子又はリセット端子は外部の回路に接続されてもよく、それによりセット又はリセットの方式でＤフリップフロップの初期状態を決定し、これによりテスト回路１０の信頼性を向上させる。本実施例では、第１一時記憶ユニット２１０は処理信号のエッジをサンプリング及びラッチングすることができ、それによりサンプリング信号を正確で安定的に出力する。

図７は第３実施例のテスト回路１０の構造模式図であり、図７に示すように、本実施例では、前記サンプリングモジュール２００は更に第１インバータ２２０を備え、前記第１インバータ２２０が前記第１一時記憶ユニット２１０とともにフィードバックループを構成し、前記フィードバックループが前記処理信号に応答してフィードバック信号を生成するためのものであり、前記フィードバック信号のエッジが前記処理信号のエッジに対応する。理解できるように、上記実施例では、サンプリング信号は、外部のサンプリング対象信号源によらないと出力することができない。本実施例では、フィードバックループを形成することにより、第１一時記憶ユニット２１０の入力端子の信号を第１インバータ２２０から出力されたフィードバック信号に追従させることができ、それによりテスト回路１０を簡素化し、且つテスト回路１０の柔軟性及び信頼性を向上させる。

具体的には、前記第１インバータ２２０の入力端子が前記第１一時記憶ユニット２１０の出力端子に接続され、前記第１インバータ２２０の出力端子が前記第１一時記憶ユニット２１０の入力端子に接続され、前記第１インバータ２２０がフィードバック信号を生成するように前記第１一時記憶信号を逆相にするためのものである。例示的に、前の処理信号周期の立ち上がりエッジが到達した後、第１一時記憶ユニット２１０から出力された第１一時記憶信号が０状態にあり、第１インバータ２２０による逆相により出力されたフィードバック信号が１状態にある場合、第１一時記憶ユニット２１０の入力端子の信号も１状態にあり、次の処理信号周期の立ち上がりエッジが到達した後、第１一時記憶信号が１状態に切り替えられることとなり、それにより第１一時記憶ユニット２１０の入力端子から入力されたフィードバック信号を自動的に更新し、即ち構造がより簡単で、自動的にサンプリングできるテスト回路１０を実現する。

図７に更に示すように、その中の１つの実施例では、前記サンプリングモジュール２００は更に第２インバータ２３０を備え、前記第２インバータ２３０の入力端子は前記第１インバータ２２０の出力端子に接続され、前記第２インバータ２３０は前記フィードバック信号を受信し、且つ前記フィードバック信号に基づいて前記サンプリング信号を生成するためのものである。第２インバータ２３０を設置することにより、サンプリングモジュール２００から出力された信号を第１一時記憶ユニット２１０から出力された信号に一致させることができる。

図８は第４実施例のテスト回路１０の構造模式図であり、図８に示すように、本実施例では、テスト回路１０は更に制御モジュール３００を備え、前記制御モジュール３００は、それぞれ前記サンプリングモジュール２００及び前記信号処理モジュール１００に接続され、前記サンプリング信号に応答して前記制御信号を生成するためのものであり、前記制御信号のエッジが前記サンプリング信号のエッジに対応する。

具体的には、制御モジュール３００は、サンプリングモジュール２００から出力された信号に基づいて応答する制御信号を生成することができ、それにより信号処理モジュール１００からの出力信号の制御を実現し、即ち制御信号のレベル状態に基づいて信号処理モジュール１００から出力された処理信号を制御する。例えば、図９は図８における実施例に対応する例示的な信号シーケンス図であり、図９を参照すると、本実施例では、制御信号のレベル状態が高レベルである場合、信号処理モジュール１００はパルス信号を出力し、制御信号のレベル状態が低レベルである場合、信号処理モジュール１００は逆相のパルス信号を出力する。

図８に更に示すように、制御モジュール３００は第２一時記憶ユニット３１０を備えてもよく、前記第２一時記憶ユニット３１０のクロック駆動端子が前記サンプリングモジュール２００の出力端子に接続され、前記第２一時記憶ユニット３１０の入力端子が所定レベル信号を取得するように所定レベル信号発生器に接続され、前記第２一時記憶ユニット３１０の出力端子が前記信号処理モジュール１００に接続され、前記第２一時記憶ユニット３１０が第２一時記憶信号を生成するように前記サンプリング信号に応答して所定レベル信号をサンプリングするためのものであり、前記制御信号のエッジが前記第２一時記憶信号のエッジに対応する。即ち、所定レベル信号発生器は一定レベル状態の信号を出力し、例えば高レベル信号であってもよく、サンプリングモジュール２００が実行される前に、まず第２一時記憶ユニット３１０をリセットすることにより第２一時記憶ユニット３１０に０状態を出力させ、且つ、目標時刻でリセット端子のイネーブル信号をオフして、サンプリング信号に基づいて所定レベル信号発生器から出力された高レベル信号をサンプリングすることにより第２一時記憶ユニット３１０から出力された制御信号Ｑの状態を１状態に切り替えさせることができ、それにより一部のパルス信号を逆相にし、且つ残りのパルス信号の状態を保持して出力する目的を実現する。ここで、目標時刻は、第１一時記憶ユニット２１０の出力端子に接続されるインバータの数によって制御されてもよい。

図１０は第５実施例のテスト回路１０の構造模式図であり、図１０に示すように、本実施例では、前記制御モジュール３００は更に第３インバータ３２０を備え、前記第３インバータ３２０の入力端子が前記第２一時記憶ユニット３１０の出力端子に接続され、前記第３インバータ３２０が前記第２一時記憶信号を受信し、且つ前記第２一時記憶信号に基づいて前記制御信号を生成するためのものである。本実施例では、第３インバータ３２０により制御信号Ｑ及び制御信号ＱＮを生成することができ、即ち２つの制御信号に基づいて信号処理モジュール１００を制御することができ、それにより信号処理モジュール１００の制御信頼性を向上させる。

図１１は第６実施例のテスト回路１０の構造模式図であり、図１１に示すように、本実施例では、信号処理モジュール１００は第４インバータ１１０及びマルチプレクサ１２０を備え、前記マルチプレクサ１２０の第１入力端子が前記第４インバータ１１０の出力端子に接続され、前記マルチプレクサ１２０の第２入力端子が前記パルス信号に接続され、前記マルチプレクサ１２０の出力端子が前記第１一時記憶ユニット２１０に接続され、前記マルチプレクサ１２０が前記制御信号を受信し、且つ前記制御信号の制御によって前記第１入力端子又は前記第２入力端子と前記出力端子との間の通路を導通するように選択するためのものである。なお、マルチプレクサ１２０の構造は、図の実施例の構造に限らず、マルチ選択機能を実現できる他のマルチプレクサ１２０も本願の保護範囲に属する。

図１２は一実施例のテスト装置の構造模式図であり、図１２に示すように、本実施例では、テスト装置は、上記テスト回路１０と、前記サンプリングモジュール２００に接続され、前記第１サンプリングパルス及び前記第２サンプリングパルスに基づいて前記パルス信号における前記パルスの幅を取得するための分析モジュール２０と、を備える。テスト回路１０についての具体的な限定は上記説明における限定を参照してもよく、ここでは詳細な説明を省略する。本実施例では、テスト回路１０及び分析モジュール２０によって、パルス幅を正確にテストするテスト装置を実現する。

図１３は一実施例のテスト方法のフローチャートであり、本実施例のテスト方法は上記テスト装置によるものであり、図１３を参照すると、本実施例では、前記方法は、
テスト対象のパルス信号を受信するＳ１００と、
制御信号の制御によって処理信号を出力するＳ２００と、
前記処理信号に基づいて、第１サンプリングパルスと第２サンプリングパルスを含むサンプリング信号を生成するＳ３００と、
前記第１サンプリングパルス及び前記第２サンプリングパルスに基づいて前記パルス信号における前記パルスの幅を取得するＳ４００と、を含む。

なお、テスト方法についての具体的な限定は以上のテスト装置に対する限定を参照してもよく、ここでは詳細な説明を省略する。図１３のフローチャートにおける各ステップは矢印の指示に従って順次表示されるが、これらのステップは必ずしも矢印で指示される順序に従って順次実行されるものではないことは理解されたい。本明細書において明確な説明がない限り、これらのステップの実行順序は特に制限せず、これらのステップは他の順序で実行されてもよい。且つ、図１３における少なくとも一部のステップは複数のサブステップ又は複数の段階を含んでもよく、これらのサブステップ又は段階は必ずしも同じ時刻で実行されて完了するのではなく、異なる時刻で実行されてもよく、これらのサブステップ又は段階の実行順序についても必ずしも順次行われるのではなく、他のステップ又は他のステップのサブステップ又は段階の少なくとも一部と順番又は交互に実行されてもよい。

以上の前記実施例の各技術的特徴は任意に組み合わせることができ、説明を簡潔にするために、上記実施例の各技術的特徴のすべての可能な組み合わせを説明していないが、これらの技術的特徴の組み合わせは矛盾がない限り、いずれも本明細書に記載の範囲であると見なされるべきである。

以上の前記実施例は単に本願の実施例のいくつかの実施形態を説明し、その説明が比較的具体的かつ詳細なものであるが、発明の特許範囲を限定するものではないと理解されるべきである。なお、当業者であれば、本願の実施例の構想を逸脱せずに、更に種々の変形及び改良を行うことができ、これらはいずれも本願の実施例の保護範囲に属する。従って、本願の実施例の特許の保護範囲は添付の特許請求の範囲に準じるべきである。

図６は図５における実施例に対応する例示的な信号シーケンス図であり、図６に示すように、本実施例では、前記パルス信号はシーケンス上の隣接する４つのパルスを含んでもよく、前記信号処理モジュール１００は、制御信号に応答して、前記パルス信号におけるシーケンス上の１番目の前記パルスを逆相にし、且つ残りの前記パルスを逆相にしないためのものである。前記サンプリングモジュール２００は、シーケンス上の上位２つの前記パルスに応答して前記第１サンプリングパルスを生成し、且つシーケンス上の下位２つの前記パルスに応答して前記第２サンプリングパルスを生成するためのものであり、具体的には、サンプリング対象信号の周期がパルス信号の周期の２倍であり、且つサンプリング対象信号のエッジがパルス信号のエッジをずらし、それにより処理信号のエッジに基づいてサンプリング対象信号をサンプリングする精度を確保する。理解できるように、処理信号のエッジ時刻に対応するサンプリング対象信号が安定状態にあれば、正確なサンプリングを行うことができる。従って、本実施例では、テスト回路１０のサンプリング対象信号のシーケンス精度への要求も比較的低く、即ち、シーケンスウィンドウが比較的大きく、比較的高いシーケンス信頼性を有する。

図１２は一実施例のテスト装置の構造模式図であり、図１２に示すように、本実施例では、テスト装置は、上記テスト回路１０と、前記サンプリングモジュール２００に接続され、前記第１サンプリングパルス及び前記第２サンプリングパルスに基づいて前記パルス信号における前記パルスの幅を取得するための分析モジュール２０と、を備える。テスト回路１０についての具体的な限定は上記説明を参照してもよく、ここでは詳細な説明を省略する。本実施例では、テスト回路１０及び分析モジュール２０によって、パルス幅を正確にテストするテスト装置を実現する。

Claims

テスト回路であって、
テスト対象のパルス信号を受信し、且つ制御信号の制御によって処理信号を出力するための信号処理モジュールと、
前記信号処理モジュールの出力端子に接続され、前記処理信号を受信し、且つ前記処理信号に基づいてサンプリング信号を生成するためのサンプリングモジュールと、を備え、
前記サンプリング信号は第１サンプリングパルスと第２サンプリングパルスを含み、前記第１サンプリングパルスと前記第２サンプリングパルスがパルス幅の差を有し、前記パルス幅の差が前記パルス信号のパルス幅に等しいことを特徴とするテスト回路。
前記サンプリングモジュールは、
第１一時記憶ユニットを備え、前記第１一時記憶ユニットのクロック駆動端子が前記信号処理モジュールに接続され、前記第１一時記憶ユニットが第１一時記憶信号を生成するように前記処理信号に応答してサンプリング対象信号をサンプリングするためのものであり、前記サンプリング信号のエッジが前記第１一時記憶信号のエッジに対応することを特徴とする請求項１に記載のテスト回路。
前記第１一時記憶ユニットは、フリップフロップ、ラッチ、レジスタのうちの１つ又は複数を備えることを特徴とする請求項２に記載のテスト回路。
前記サンプリングモジュールは更に、
第１インバータを備え、前記第１インバータが前記第１一時記憶ユニットとともにフィードバックループを構成し、前記フィードバックループが前記処理信号に応答してフィードバック信号を生成するためのものであり、前記フィードバック信号のエッジが前記処理信号のエッジに対応することを特徴とする請求項２に記載のテスト回路。
前記第１インバータの入力端子が前記第１一時記憶ユニットの出力端子に接続され、前記第１インバータの出力端子が前記第１一時記憶ユニットの入力端子に接続され、前記第１インバータがフィードバック信号を生成するように前記第１一時記憶信号を逆相にするためのものであることを特徴とする請求項４に記載のテスト回路。
前記サンプリングモジュールは更に、
第２インバータを備え、前記第２インバータの入力端子が前記第１インバータの出力端子に接続され、前記第２インバータが前記フィードバック信号を受信し、且つ前記フィードバック信号に基づいて前記サンプリング信号を生成するためのものであることを特徴とする請求項５に記載のテスト回路。
前記パルス信号はシーケンス上の隣接する４つのパルスを含み、前記信号処理モジュールは、前記制御信号に応答して前記パルス信号におけるシーケンス上の１番目の前記パルスを逆相にし、且つ残りの前記パルスを逆相にしないためのものであり、
前記サンプリングモジュールは、シーケンス上の上位２つの前記パルスに応答して前記第１サンプリングパルスを生成し、且つシーケンス上の下位２つの前記パルスに応答して前記第２サンプリングパルスを生成するためのものであることを特徴とする請求項１に記載のテスト回路。
前記サンプリングモジュールは、シーケンス上の上位２つの前記パルスの同じエッジに応答して前記第１サンプリングパルスを生成し、且つシーケンス上の下位２つの前記パルスの異なるエッジに応答して前記第２サンプリングパルスを生成するためのものであることを特徴とする請求項７に記載のテスト回路。
制御モジュールを更に備え、前記制御モジュールはそれぞれ前記サンプリングモジュール及び前記信号処理モジュールに接続され、前記サンプリング信号に応答して前記制御信号を生成するためのものであり、前記制御信号のエッジが前記サンプリング信号のエッジに対応することを特徴とする請求項１に記載のテスト回路。
前記制御モジュールは、
第２一時記憶ユニットを備え、前記第２一時記憶ユニットのクロック駆動端子が前記サンプリングモジュールの出力端子に接続され、前記第２一時記憶ユニットの入力端子が所定レベル信号に接続され、前記第２一時記憶ユニットの出力端子が前記信号処理モジュールに接続され、前記第２一時記憶ユニットが第２一時記憶信号を生成するように前記サンプリング信号に応答して所定レベル信号をサンプリングするためのものであり、前記制御信号のエッジが前記第２一時記憶信号のエッジに対応することを特徴とする請求項９に記載のテスト回路。
前記制御モジュールは更に、
第３インバータを備え、前記第３インバータの入力端子が前記第２一時記憶ユニットの出力端子に接続され、前記第３インバータが前記第２一時記憶信号を受信し、且つ前記第２一時記憶信号に基づいて前記制御信号を生成するためのものであることを特徴とする請求項１０に記載のテスト回路。
テスト装置であって、
請求項１～１１のいずれか１項に記載のテスト回路と、
前記サンプリングモジュールに接続され、前記第１サンプリングパルス及び前記第２サンプリングパルスに基づいて前記パルス信号における前記パルスの幅を取得するための分析モジュールと、を備えることを特徴とするテスト装置。
請求項１２に記載のテスト装置によるテスト方法であって、
テスト対象のパルス信号を受信することと、
制御信号の制御によって処理信号を出力することと、
前記処理信号に基づいて、第１サンプリングパルスと第２サンプリングパルスを含むサンプリング信号を生成することと、
前記第１サンプリングパルス及び前記第２サンプリングパルスに基づいて前記パルス信号における前記パルスの幅を取得することと、を含み、
前記第１サンプリングパルスと前記第２サンプリングパルスがパルス幅の差を有し、前記パルス幅の差が前記パルス信号のパルス幅に等しいことを特徴とするテスト方法。