JP2023510660A

JP2023510660A - 表示基板および表示装置

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Publication number: JP2023510660A
Application number: JP2021572042A
Authority: JP
Inventors: 蛟 ▲趙▼; ▲麗▼ 肖; 明花玄; 皓▲亮▼ ▲鄭▼; 冬▲ニ▼ ▲劉▼; 静 ▲劉▼; ▲チ▼ ▲齊▼
Original assignee: BOE Technology Group Co Ltd
Current assignee: BOE Technology Group Co Ltd
Priority date: 2019-11-27
Filing date: 2019-11-27
Publication date: 2023-03-15
Also published as: EP4068262A4; CN113179662B; US20230113488A1; CN113179662A; WO2021102734A1; KR20220104638A; US11854493B2; EP4068262A1

Abstract

本発明は表示基板および表示装置を提供し、表示技術分野に属するものである。本発明の表示基板は、ベースと、ベースに設けられた、複数のアレイ配列された画素ユニットと、複数の信号線と、信号供給モジュールとを含み、前記信号供給モジュールが、信号供給回路と冗長信号供給回路を含み、各前記信号供給モジュールが、前記複数の信号線における少なくとも一本を介して前記複数の画素ユニットにおける少なくとも一つに電気的接続される。

Description

本発明は表示技術分野に属し、具体的に表示基板および表示装置に関するものである。

マイクロ無機発光ダイオードは新世代の表示技術であって、従来のＯＬＥＤ技術よりも輝度がより高く、発光効率がより好ましく、エネルギー消費がより少ない。しかし、マイクロ無機発光ダイオード表示基板の製造プロセスは複雑であり、また、マイクロ無機発光ダイオードは転写という方式を用いて表示基板上に形成されるものであることから、マイクロ無機発光ダイオード表示基板の製造プロセスにおいて比較的大きな静電気放電（ＥＳＤ）が生じるため、ＥＳＤを如何に低減するかということが解決の待たれる技術課題となっている。

本発明は、従来技術における技術課題の一つを少なくとも解決することを目的とし、表示基板および表示装置を提供する。

第１の態様において、本発明の実施例は、
ベースと、
ベースに設けられた、複数のアレイ配列された画素ユニットと、複数の信号線と、信号供給モジュールとを含み、
前記信号供給モジュールが、信号供給回路と冗長信号供給回路を含み、
各前記信号供給モジュールが、前記複数の信号線における少なくとも一本を介して前記複数の画素ユニットにおける少なくとも一つに電気的接続される表示基板を提供する。

ここで、各前記信号供給モジュールの信号供給回路と冗長信号供給回路が、前記複数の信号線における少なくとも一本を介して前記複数の画素ユニットにおける少なくとも一つに電気的接続される。

ここで、各前記画素ユニットが複数のサブ画素を含み、前記信号線がデータ線グループを含み、かつ各データ線グループが複数のデータ線を含み、同一の列に位置する前記画素ユニットが同一の前記データ線グループに接続され、かつ同一の列に位置する前記サブ画素が同一の前記データ線に接続され、異なる列の前記サブ画素が異なる前記データ線に接続され、
前記信号供給モジュールと前記データ線グループが一対一で設けられ、
前記信号供給回路が第１のデータセレクタを含み、前記冗長信号供給回路が第２のデータセレクタを含み、
各前記信号供給モジュールの前記第１のデータセレクタと前記第２のデータセレクタが、それに対応する前記データ線グループを介して前記画素ユニットに電気的接続される。

ここで、前記表示基板はデータ電圧引き込み線と、第１の静電リング構造と、第２の静電リング構造とをさらに含み、
前記データ電圧引き込み線が、前記第１の静電リング構造を介して前記第１のデータセレクタに接続され、前記データ電圧引き込み線と第１の静電リング構造との間に第１の保護抵抗が接続されており、前記第１の静電リングと前記第１のデータセレクタとの間に第２の保護抵抗が接続されており、
前記データ電圧引き込み線が、前記第２の静電リング構造を介して前記第２のデータセレクタに接続され、前記データ電圧引き込み線と第２の静電リング構造との間に第３の保護抵抗が接続されており、前記第２の静電リングと前記第２のデータセレクタとの間に第４の保護抵抗が接続されている。

ここで、前記第１の静電リング構造と第２の静電リング構造がともに第１の静電トランジスタと、第２の静電トランジスタと、第３の静電トランジスタと、第４の静電トランジスタとを含み、
前記第１の静電トランジスタの第１極が、その制御極と前記データ電圧引き込み線に接続され、第２極が第２の静電トランジスタの第１極と制御極に接続され、第２の静電トランジスタの第２極が作動レベル信号端に接続され、
第３の静電トランジスタの第１極がその制御極とデータ電圧引き込み線に接続され、第２極が第４の静電トランジスタの第１極と制御極に接続され、第４の静電トランジスタの第２極が非作動レベル信号端に接続される。

ここで、前記第１の保護抵抗と、前記第２の保護抵抗と、前記第３の保護抵抗と、前記第４の保護抵抗との抵抗値がみな４００Ω～５００Ωの間にある。

ここで、前記画素ユニットが三つのサブ画素を含み、前記データ線グループが三本のデータ線を含む。

ここで、前記第１のデータセレクタと前記第２のデータセレクタが、前記ベースの、前記データ線の信号入力端がある側に位置する。

ここで、前記信号線がゲート線を含み、同一の行に位置する前記画素ユニットが同一のゲート線に接続され、各前記信号供給モジュールの前記信号供給回路が第１のシフトレジスタを含み、前記冗長信号供給回路が第２のシフトレジスタを含み、前記第１のシフトレジスタと前記第２のシフトレジスタが対で設けられ、かつ同一のゲート線に接続され、
前記ゲート線が少なくとも一つの前記信号モジュールにおける一対の前記第１のシフトレジスタと前記第２のシフトレジスタに接続される。

ここで、前記ゲート線が二つの前記信号供給モジュールに接続され、かつ二つの前記信号供給モジュールが前記ゲート線の二つの対向端にそれぞれ接続される。

ここで、前記信号供給モジュールのうちの複数の前記第１のシフトレジスタがカスケード接続され、複数の前記第２のシフトレジスタがカスケード接続され、各段の前記第１のシフトレジスタが異なるゲート線にそれぞれ接続され、各段の前記第２のシフトレジスタが異なるゲート線にそれぞれ接続され、
第Ｎ段目の第１のシフトレジスタの信号入力端がＮ－１段目の前記第１のシフトレジスタの信号出力端に接続され、第Ｎ段目の前記第１のシフトレジスタの信号出力端がＮ－１段目の前記第１のシフトレジスタの信号入力端に接続され、
第Ｎ段目の前記第２のシフトレジスタの信号入力端がＮ－１段目の前記第２のシフトレジスタの信号出力端に接続され、第Ｎ段目の前記第２のシフトレジスタの信号出力端がＮ＋１段目の前記第２のシフトレジスタの信号入力端に接続され、Ｎは１より大きい整数である。

ここで、
各前記信号供給モジュールの信号供給回路と冗長信号供給回路のうちの一方のみが、前記複数の信号線における少なくとも一本を介して前記複数の画素ユニットにおける少なくとも一つに電気的接続される。

ここで、各前記画素ユニットが複数のサブ画素を含み、前記信号線がデータ線グループを含み、かつ各データ線グループが複数のデータ線を含み、同一の列に位置する前記画素ユニットが同一の前記データ線グループに接続され、かつ同一の列に位置する前記サブ画素が同一の前記データ線に接続され、異なる列の前記サブ画素が異なる前記データ線に接続され、
前記信号供給モジュールと前記データ線グループが一対一で設けられ、
前記信号供給回路が第１のデータセレクタを含み、前記冗長信号供給回路が第２のデータセレクタを含み、
各前記信号供給モジュールの前記第１のデータセレクタと前記第２のデータセレクタのうちの一方のみが、それに対応する前記データ線グループを介して前記画素ユニットに電気的接続される。

ここで、前記信号線がゲート線を含み、同一の行に位置する前記画素ユニットが同一のゲート線に接続され、各前記信号供給モジュールの前記信号供給回路が第１のシフトレジスタを含み、前記冗長信号供給回路が第２のシフトレジスタを含み、前記第１のシフトレジスタと前記第２のシフトレジスタが対で設けられ、かつ同一のゲート線に対応し、
前記ゲート線が少なくとも一つの前記信号モジュールにおける一対の前記第１のシフトレジスタと前記第２シフトレジスタのうちの一方にのみ接続される。

ここで、前記信号供給モジュールのうちの複数の前記第１のシフトレジスタがカスケード接続され、前記第２のシフトレジスタがカスケード接続され、各段の前記第１のシフトレジスタが異なるゲート線にそれぞれ対応し、各段の前記第２のシフトレジスタが異なるゲート線にそれぞれ対応し、
第Ｎ段目の前記第１のシフトレジスタの信号入力端がＮ－１段目の前記第１のシフトレジスタの信号出力端に接続され、第Ｎ段目の前記第１のシフトレジスタの信号出力端がＮ＋１段目の前記第１のシフトレジスタの信号入力端に接続され、
第Ｎ段目の前記第２のシフトレジスタの信号入力端がＮ－１段目の前記第２のシフトレジスタの信号出力端に接続され、第Ｎ段目の前記第２のシフトレジスタの信号出力端がＮ＋１段目の前記第２のシフトレジスタの信号入力端に接続される。

ここで、前記画素ユニットが発光素子を含み、前記発光素子がマイクロ無機発光ダイオードを含む。

第３の態様において、本発明の実施例は上記の表示基板を含む表示パネルを提供する。

図１は従来の表示基板の模式図である。図２はサブ画素内の画素回路図である。図３は第１のシフトレジスタの回路図である。図４は第１のデータセレクタの回路図である。図５は本発明の実施例の表示基板の模式図である。図６は第１の静電リング構造の位置模式図である。図７は第２の静電リング構造の位置模式図である。図８は第１の静電リング構造の構造模式図である。図９は本発明の実施例における別の表示基板の模式図である。

当業者が本発明の技術案をより良く理解できるよう、以下に図面と具体的な実施の形態を組み合わせて本発明についてさらに詳細に説明する。

別途定義しない限り、本願にて使用する技術用語または科学技術用語は、本願が属する分野において一般的な技能を有する者が理解する通常の意味である。本願にて使用する「第１の」、「第２の」および類似の語句は如何なる順序、数量、重要性も表さず、異なる組成部分を区別するためだけに用いられるものである。同じく「一つ」、「一」、「当該」などの類似の語句も数の限定を表すものではなく、少なくとも一つ存在するということを表す。「含む」、「含有する」などの類似の語句は、当該語句の前にある部品または物品が当該語句の後ろに列挙された部品または物品およびその均等物を含むことを意味するが、その他の部品または物品を排除しない。「接続する」、「繋ぐ」などの類似の語句は物理的な、または機械的な接続に限定されず、直接、または間接的なものに関わらず、電気的な接続を含んでよい。「上」、「下」「左」、「右」、などは相対的な位置関係を表すものにすぎず、描写される対象の絶対的な位置が変われば、当該相対的な位置関係も相応に変化し得る。

図１に示すように、本発明の実施例の表示基板において、各画素ユニットはアレイ状に配列されてよく、ここで、各画素ユニットは三種類の異なる色のサブ画素を含んでよく、例えば赤色サブ画素Ｒ、緑色サブ画素Ｇ、青色サブ画素Ｂを含む。なお、本発明の実施例におけるサブ画素の色は各サブ画素における発光素子の色によって決まるものであってよく、例えば、サブ画素における発光素子の発する光が赤色光である時は、当該サブ画素を赤色サブ画素Ｒという。もちろん、表示基板における各発光素子の発光色がみな同一である場合、例えば、各発光素子の発する光がみな白色光である時は、当該表示基板の表示パネルにおいて適用される、当該表示基板と対向して設けられるカラーフィルム基板におけるカラーフィルムの色によって決まり、例えば、あるサブ画素が対応するカラーフィルム基板のカラーフィルムの色が赤色であれば、当該サブ画素を赤色サブ画素Ｒという。

ここで、図１に示すように、例示的な表示基板の具体的な構造を提示する。当該表示基板は複数列のデータ線Ｄａｔａと、複数行のゲート線Ｇａｔｅを含み、ゲート線Ｇａｔｅとデータ線Ｄａｔａは交差して設けられて、交差箇所においてサブ画素を規定する。ここで、同一の列に位置するサブ画素の色は同一であり、行方向に隣接する三つのサブ画素毎に一つの画素ユニットを構成し、各画素ユニットにおける三つのサブ画素はそれぞれ赤色サブ画素Ｒ、緑色サブ画素Ｇ、青色サブ画素Ｂである。同一の行に位置する各サブ画素は同一のゲート線Ｇａｔｅに接続され、同一の列に位置する各サブ画素は同一のデータ線に接続される（同一の列に位置する赤色サブ画素Ｒに接続されるデータ線はＤａｔａ１１、同一の列に位置する緑色サブ画素Ｇに接続されるデータ線はＤａｔａ１２、同一の列に位置する青色サブ画素Ｂに接続されるデータ線はＤａｔａ１３である）。任意の行のゲート線Ｇａｔｅのゲート走査信号は一段の第１のシフトレジスタ（例えば、図１において示す六段の第１のシフトレジスタ、つまりＧＯＡ１-１～ＧＯＡ１-６であり、ＧＯＡ１-１は第１行目のゲート線Ｇａｔａにゲート走査信号を提供する）により提供される。

図５に示すように、双方向駆動を例とすると、各ゲート線Ｇａｔｅが二つの第１のシフトレジスタに接続される。具体的には、各ゲート線Ｇａｔｅに接続される二つの第１のシフトレジスタは当該ゲート線Ｇａｔｅの両端にそれぞれ接続されてよい（例えば、第１行目のゲート線Ｇａｔｅの左右両端にＧＯＡ１-１がそれぞれ一つ接続される）。もちろん、第１のシフトレジスタは当該ゲート線Ｇａｔｅの中間位置、あるいはその他の任意の位置に接続されてもよい。本発明の実施例においては、双方向駆動を用いているため、単一方向駆動、つまり、一本のゲート線Ｇａｔｅが一つの第１のシフトレジスタにのみ接続されるという実施例よりも、受信信号の信号線全体における各箇所の電圧により良い均一性を持たせることができ、信号線そのものの線抵抗により、シフトレジスタに近い一端で受信された信号と、シフトレジスタから離れ一端で受信された信号に電圧差があるという状況が生じるのを緩和できる。各列の画素ユニットが一つのデータ線グループＤＡＴＡに対応して接続され、各データ線グループＤＡＴＡには三本のデータ線（Ｄａｔａ１１、Ｄａｔａ１２、Ｄａｔａ１２）が含まれ、かつ各データ線グループＤＡＴＡが一つの第１のデータセレクタに接続され、異なるデータ線グループＤＡＴＡが異なる第１のデータセレクタに接続され（つまり、図１に示すＭＵＸ１-１～ＭＵＸ１-４であり、第一列目の画素ユニットにおける三列のサブ画素に接続される三本のデータ線がＭＵＸ１-１に接続され、第二列目の画素ユニットにおける三列のサブ画素に接続される三本のデータ線がＭＵＸ１-２に接続される）、このとき、第１のデータセレクタを介して、これに接続されたデータ線Ｄａｔａにデータ電圧信号を提供することができる。ここで、各第１のシフトレジスタにカスケードという方式を用いて一緒に接続する。具体的には、第一段目と最終段の第１のシフトレジスタを除き、第Ｎ段目の第１のシフトレジスタの信号出力端ＯｕｔｐｕｔがＮ＋１段目の第１のシフトレジスタの信号入力端Ｉｎｐｕｔに接続され、Ｎは１より大きい整数である。例えば、図１に示す第一段目の第１のシフトレジスタＧＯＡ１－１の信号出力端Ｏｕｔｐｕｔが第二段目の第１のシフトレジスタＧＯＡ１－２の信号入力端Ｉｎｐｕｔに接続される。

以下に、それぞれサブ画素、第１のシフトレジスタ、第１のデータセレクタの構造について説明する。

本発明において使用するトランジスタは、薄膜トランジスタまたは電界効果トランジスタまたは特性が同一のその他の素子であってよく、使用するトランジスタのソースとドレインは対称であるため、そのソースとドレインには区別がない。本発明の実施例では、トランジスタのソースとドレインを区別するために、そのうちの一方の極を第１極、他方の極を第２極といい、ゲートを制御極という。このほか、特性区分に応じて、トランジスタをＮ型とＰ型に分けることができ、Ｐ型トランジスタを使用した場合、第１極はＰ型トランジスタのソースで、第２極はＰ型トランジスタのドレインであり、ゲートが低レベルを入力したときにソースとドレインが導通する。Ｎ型トランジスタを使用した場合、第１極はＮ型トランジスタのソースで、第２極はＮ型トランジスタのドレインであり、ゲートが高レベルを入力したときにソースとドレインが導通する。ここで、以下に述べる画素回路と第１のデータセレクタにおけるトランジスタがともにＮ型トランジスタである場合を例として説明するが、Ｐ型トランジスタを使用して実現することは当業者が創造力を働かせずに想到できることであると予想できるため、これもまた本発明の実施例の請求範囲内である。以下に述べる第１極とシフトレジスタにおけるトランジスタがともにＰ型トランジスタである場合を例として説明するが、Ｎ型トランジスタを使用して実現することは当業者が創造力を働かせずに想到できることであると予想できるため、これもまた本発明の実施例の請求範囲内である。

ここで、各トランジスタにＮ型トランジスタを選択して使用するとき、作動レベル信号端は高レベル信号端ＶＧＨ、非作動レベル信号端は低レベル信号端ＶＧＬであり、各トランジスタにＰ型トランジスタを選択して使用するとき、作動レベル信号端は低レベル信号端ＶＧＬ、非作動レベル信号端は高レベル信号端ＶＧＨである。

各サブ画素にはいずれも画素回路を少なくとも含む。図２に示すように、例示的な画素回路を提示する。当該画素回路は第１のトランジスタＴ１と、第２のトランジスタＴ２と、第３のトランジスタＴ３と、第４のトランジスタＴ４と、第５のトランジスタＴ５と、第６のトランジスタＴ６と、第７のトランジスタＴ７と、第１の蓄積容量Ｃ１と、発光素子Ｄとを含み、第１のトランジスタＴ１の第１極が初期電圧信号端Ｖｉｎｔに接続され、第１のトランジスタＴ１の第２極が第１の蓄積容量Ｃ１の第２端と、第２のトランジスタＴ２の第１極と、第３のトランジスタＴ３の制御極に接続され、第１のトランジスタＴ１の制御極がリセット信号端Ｒｅｓｅｔに接続される。第２のトランジスタＴ２の第２極が第３のトランジスタＴ３の第２極と、第６のトランジスタＴ６の第１極に接続され、第２のトランジスタＴ２の制御極がゲート線Ｇａｔｅに接続される。第３のトランジスタＴ３の第１極が第１の電源電圧端ＶＤＤに接続される。第４のトランジスタＴ４の第１極がデータ線Ｄａｔａに接続され、第４のトランジスタＴ４の第２極が第５のトランジスタＴ５の第２極と、第７のトランジスタＴ７の第２極と、第１の蓄積容量Ｃ１の第１極に接続される。第４のトランジスタＴ４の制御極がゲート線に接続される。第５のトランジスタＴ５の第１極が基準電圧信号端Ｖｒｅｆに接続され、第５のトランジスタＴ５の制御極が発光制御線ＥＭに接続される。第６のトランジスタＴ６の第２極が発光素子Ｄの第１極に接続され、第６のトランジスタＴ６の制御極が発光制御線ＥＭに接続される。第７のトランジスタＴ７の第１極が基準電圧信号端Ｖｒｅｆに接続され、第７のトランジスタＴ７の制御極がリセット信号端Ｒｅｓｅｔに接続され、発光素子の第２極が第２の電源電圧端ＶＳＳに接続される。

ここで、発光素子Ｄは電流型の発光ダイオードであってよく、さらには、マイクロ発光ダイオード（ＭｉｃｒｏＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ，ＭｉｃｒｏＬＥＤ）もしくはミニ発光ダイオード（ＭｉｎｉＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ，ＭｉｎｉＬＥＤ）のような電流型の無機発光ダイオードであってよく、もちろん、発明の実施例における発光素子Ｄは有機発光ダイオード（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ，ＯＬＥＤ）であってもよい。発光素子Ｄの第１極および第２極のうちの一方はアノード、他方はカソードである。

なお、発光素子Ｄにマイクロ無機発光ダイオードを使用するときは、マイクロ無機発光ダイオードの駆動要求を満たすために、発光素子に有機発光ダイオードを使用するときよりも、第３のトランジスタのチャネル幅を広くする必要がある。

図３に示すように、例示的な第１のシフトレジスタを提示する。当該シフトレジスタは第８のトランジスタＴ８と、第９のトランジスタＴ９と、第１０のトランジスタＴ１０と、第１１のトランジスタＴ１１と、第１２のトランジスタＴ１２と、第１３のトランジスタＴ１３と、第１４のトランジスタＴ１４と、第２の蓄積容量Ｃ２と、第３の蓄積容量Ｃ３とを含み、第８のトランジスタＴ８の第１極が信号入力端Ｉｎｐｕｔに接続され、第８のトランジスタＴ８の第２極がＮ１ノードに接続され、第８のトランジスタＴ８の制御極が第１のクロック信号端に接続される。第９のトランジスタＴ９の第１極が第１のクロック信号端ＣＬＫに接続され、第９のトランジスタＴ９の第２極がＮ２ノードに接続され、第９のトランジスタＴ９の制御極がＮ１ノードに接続される。第１０のトランジスタＴ１０の第１極が低レベル信号端ＶＧＬに接続され、第１０のトランジスタＴ１０の第２極がＮ２ノードに接続され、第１０のトランジスタＴ１０の制御極が第１のクロック信号端ＣＬＫに接続される。第１１のトランジスタＴ１１の第１極が高レベル信号端ＶＧＨと第３の蓄積容量Ｃ３の第２端に接続され、第１１のトランジスタＴ１１の第２極が信号出力端Ｏｕｔｐｕｔに接続され、第１１のトランジスタＴ１１の制御極がＮ２ノードに接続される。第３の蓄積容量Ｃ３の第１端がＮ２ノードに接続される。第１２のトランジスタＴ１２の第１極が第２のクロック信号端ＣＬＫＢに接続され、第１２のトランジスタＴ１２の第２極が第２の蓄積容量Ｃ２の第２端と信号出力端Ｏｕｔｐｕｔに接続され、第１２のトランジスタＴ１２の制御極が第２の蓄積容量Ｃ２の第１端に接続される。第１３のトランジスタＴ１３の第１極が高レベル信号端ＶＧＨに接続され、第１３のトランジスタＴ１３の第２極が第１４のトランジスタＴ１４の第１極に接続され、第１３のトランジスタＴ１３の制御極がＮ２ノードに接続される。第１４のトランジスタＴ１４の第２極がＮ１ノードに接続され、第１４のトランジスタＴ１４の制御極が第２のクロック信号端に接続される。第１５のトランジスタＴ１５の第１極がＮ１ノードに接続され、第１５のトランジスタＴ１５の第２極が第２の蓄積容量Ｃ２の第１端に接続され、第１５のトランジスタＴ１５の制御極が低レベル信号端ＶＧＬに接続される。

図４に示すように、例示的な第１のデータセレクタを提示する。当該第１のデータセレクタは、一つの画素ユニットが赤色サブ画素Ｒ、緑色サブ画素Ｇ、青色サブ画素Ｂの三つのサブ画素ユニットを含む表示基板に適用される。当該画素ユニットにおける赤色サブ画素はデータ線Ｄａｔａ１１に、緑色サブ画素はデータ線Ｄａｔａ１２に、青色サブ画素はデータ線Ｄａｔａ１３に接続される。対応する本発明の実施例において、第１のデータセレクタは第１６のトランジスタＴ１６と、第１７のトランジスタＴ１７と、第１８のトランジスタＴ１８とを含み、第１６のトランジスタＴ１６の第1極と、第１７のトランジスタＴ１７の第1極と、第１８のトランジスタＴ１８の第１極とが一緒に接続され、かつデータ電圧引き込み線ＤＡＴＡ’がソースドライバ（図示しない）に接続される。第１６のトランジスタＴ１６の第２極がデータ線Ｄａｔａ１１に接続され、第１６のトランジスタＴ１６の制御極がタイムスケジュール制御器（図示しない）の第１の出力端に接続される。第１７のトランジスタＴ１７の第２極がデータ線Ｄａｔａ１２に接続され、第１７のトランジスタＴ１７の制御極がタイムスケジュール制御器の第２の出力端に接続される。第１８のトランジスタＴ１８の第２極がデータ線Ｄａｔａ１３に接続され、第１８のトランジスタＴ１８の制御極がタイムスケジュール制御器の第３の出力端に接続される。

具体的に、タイムスケジュール制御器（図示しない）が出力するタイムスケジュール信号を介して第１６のトランジスタＴ１６と、第１７のトランジスタＴ１７と、第１８のトランジスタＴ１８のうちの一つをオンにするよう制御し、タイムスケジュール制御器が第１６のトランジスタＴ１６をオンに制御したとき、ソースドライバの提供するデータ電圧がデータ電圧引き込み線（図１に示す四本のデータ引き込み線Ｄａｔａ１’、Ｄａｔａ２’、Ｄａｔａ３’、Ｄａｔａ４’）を介して、第１６のトランジスタＴ１６に接続されたデータ線Ｄａｔａ１１に提供される。同様に、タイムスケジュール制御器が第１７のトランジスタＴ１７をオンに制御したとき、ソースドライバの提供するデータ電圧がデータ電圧引き込み線Ｄａｔａ’を介して、第１７のトランジスタＴ１７に接続されたデータ線Ｄａｔａ１２に供給される。タイムスケジュール制御器が第１８のトランジスタＴ１８をオンに制御したとき、ソースドライバの提供するデータ電圧がデータ電圧引き込み線Ｄａｔａ’を介して、第１８のトランジスタＴ１８に接続されたデータ線Ｄａｔａ１３に提供される。

上記の表示基板の各部分の構造の紹介から、マイクロ無機発光ダイオードを有する表示基板の構造はやや複雑であることが見て取れるため、製造時において、プロセスが従来の方式である液晶表示基板、有機発光ダイオード表示基板の製造プロセスは複雑であり、これにより製造過程において静電気電荷の蓄積が生じ、表示基板におけるトランジスタのチャネルが破壊され、特に、画素回路におけるトランジスタが破壊されると表示パネルの表示にドット落ち、線落ち、表示不全が生じる。

なお、本発明の実施例が提供する表示基板において、信号供給回路と冗長信号供給回路の構造は同一であってよく、同一の機能を実現する異なる回路構造であってもよい。こうすることで、信号供給回路に故障が生じたときに、冗長信号供給回路によって表示基板における画素ユニットに同一の信号を提供することができ、かつ信号供給回路と冗長信号供給回路が同一の構造を用いているため、表示基板の製造に便利である。もちろん、信号供給回路と冗長信号供給回路の構造は異なるものであってもよく、このときは冗長信号供給回路と信号供給回路の機能をまったく別のものにする必要がある。理解しやすくするために、以下の実施例では、信号供給回路と冗長信号供給回路に同一の構造を用いて説明する。

第１の態様において、本発明の実施例は、ベースと、ベースに設けられた、画素ユニットと、信号線と、信号供給モジュールとを含む表示基板を提供する。特別なのは、本発明の実施例における各信号供給モジュールＳは、信号供給回路と冗長信号供給回路を含み、各信号供給モジュールＳの信号供給回路と冗長信号供給回路が、複数の信号線における少なくとも一本を介して前記複数の画素ユニットにおける少なくとも一つに電気的接続されるという点である。つまり、各信号供給モジュールＳはそれに接続される信号線に接続された画素ユニットに信号を提供するためのものである。

本発明の実施例における表示基板の信号供給モジュールＳには冗長信号供給回路が設けられているため、表示パネルの製造過程において、静電気電荷の蓄積により、信号供給回路とこれに対応する冗長信号供給回路の一方に破損が生じても、他方を介して表示基板における信号線に相応の信号を供することができ、表示基板の正常な作動を確保することができる。

なお、各信号供給モジュールＳにおける信号供給回路と冗長信号供給回路はともに一つであり、もちろん、各信号供給モジュールＳは一つの信号供給回路と複数の冗長信号供給回路に対応して設けられてよく、本発明の実施例では、信号供給モジュールＳにおける信号供給回路と冗長信号供給回路を対で設けており、つまり、一つの信号供給回路と一つの冗長信号供給回路を含むものを例として説明する。上記の表示基板を使用して表示パネルを形成する前に、各信号供給モジュールＳにおいて故障が生じた回路構造について、レーザ切断プロセスによって、当該回路構造と、表示基板におけるその他の電気学的構造との電気的接続を切断する必要がある。具体的には、故障が生じた回路構造の出力端と信号線との接続を切断して、故障が生じた回路構造がエラー信号を信号線に出力してしまうことを回避してよい。もちろん、信号供給モジュールＳにおける信号供給回路と冗長信号供給回路にいずれも故障が生じていなければ、このグループの信号供給モジュールＳにおける信号供給回路と冗長信号供給回路のいずれか一方の、表示基板におけるその他の電気学的構造との電気的接続を切断し、表示基板の負荷を低減することができる。

一部の実施例において、図５に示すように、信号線はゲート線Ｇａｔｅであってよく、信号供給モジュールＳにおける信号供給回路は、第１のシフトレジスタ（図５に示す六つの第１のシフトレジスタ、つまり、ＧＯＡ１－１～ＧＯＡ１－６である）であってよく、冗長信号供給回路は第１のシフトレジスタと構造が同一な第２のシフトレジスタ（図５に示す六つの第２のシフトレジスタ、つまり、ＧＯＡ２－１～ＧＯＡ２－６）を含んでよい。ここで、各信号供給モジュールＳにおける第１のシフトレジスタと第２のシフトレジスタは同一のゲート線Ｇａｔｅに接続され、当該ゲート線Ｇａｔｅに接続される画素ユニットにゲート走査信号を提供する。

ここで、第１のシフトレジスタと第２のシフトレジスタの構造は上記の第１のシフトレジスタの構造と同一であるため、繰り返し説明しない。なお、第２のシフトレジスタが接続する信号入力端Ｉｎｐｕｔ、第１のクロック信号端ＣＬＫ、第２のクロック信号端ＣＬＫＢ、高レベル信号端ＶＧＨ、低レベル信号端ＶＧＬは、それぞれそれに対応する第１のシフトレジスタの信号入力端Ｉｎｐｕｔ、第１のクロック信号端ＣＬＫ、第２のクロック信号端ＣＬＫＢ、高レベル信号端ＶＧＨ、低レベル信号端ＶＧＬと共用であると理解すべきである。

一部の実施例において、表示基板は双方向駆動型の表示基板、つまり、一行の画素ユニットが二つの第１のシフトレジスタにより駆動されるものであり、これに応じて、一行の画素ユニットが二つの第２のシフトレジスタに対応する。具体的に、一行の画素ユニットを例とすると、当該行の画素ユニットは一本のゲート線Ｇａｔｅに接続され、二つの第１のシフトレジスタの信号出力端は当該ゲート線Ｇａｔｅの両端にそれぞれ接続され、二つの第２のシフトレジスタの信号出力端は同様に当該ゲート線Ｇａｔｅの両端に接続され、つまり、第１のシフトレジスタと第２のシフトレジスタは一対一で設けられる。こうすることで、ゲート線Ｇａｔｅの一端に位置する第１のシフトレジスタおよび第２のシフトレジスタのうちの一方が破損した場合、他方を介して当該ゲート線Ｇａｔｅにゲート走査信号を提供することができる。もちろん、本発明の実施例における二つの第１のシフトレジスタは、表示基板の中間領域に位置してよく、例えば、第１のシフトレジスタユニットは二列の画素ユニットの間に位置し、かつ同一の行のゲート線を駆動する二つの第１のシフトレジスタは異なる列の画素ユニットの間に位置する。本発明の実施例においては、第１のシフトレジスタの位置についていかなる限定もしない。

具体的に、図５に示すように、ゲート線Ｇａｔｅ左側に接続される各第１のシフトレジスタがカスケード接続され、各第２のシフトレジスタがカスケード接続される。同様に、ゲート線Ｇａｔｅ右側に接続される各第１のシフトレジスタがカスケード接続され、各第２のシフトレジスタがカスケードされる。Ｇａｔｅ左側に接続される各第１のシフトレジスタの接続方式と各第２のシフトレジスタの接続方式を例として説明する。ここで、ＧＯＡ１－１の信号出力端がＧＯＡ１－２の信号入力端に接続され、ＧＯＡ１－２の信号出力端がＧＯＡ１－３の信号入力端に接続され、ＧＯＡ１－３の信号出力端がＧＯＡ１－４の信号入力端に接続され、ＧＯＡ１－４の信号出力端がＧＯＡ１－５の信号入力端に接続され、ＧＯＡ１－５の信号出力端がＧＯＡ１－６の信号入力端に接続される。同様に、ＧＯＡ２－１の信号出力端がＧＯＡ２－２の信号入力端に接続され、ＧＯＡ２－２の信号出力端がＧＯＡ２－３の信号入力端に接続され、ＧＯＡ２－３の信号出力端がＧＯＡ２－４の信号入力端に接続され、ＧＯＡ２－４の信号出力端がＧＯＡ２－５の信号入力端に接続され、ＧＯＡ２－５の信号出力端がＧＯＡ２－６の信号入力端に接続される。

一部の実施例において、図５に示すように、信号線はデータ線グループＤＡＴＡであってよく、各データ線グループＤＡＴＡは複数のデータ線を含み（例えば、図５において示す各データ線ＤＡＴＡは三本のデータ線Ｄａｔａ１１、Ｄａｔａ１２、Ｄａｔａ１３を含む）、一列の画素ユニットに対応して接続される。各信号供給モジュールＳにおける信号供給回路は第１のデータセレクタ（図５に示す四つの第１のデータセレクタＭＵＸ１-１～ＭＵＸ１-４）であってよく、冗長信号供給回路は第１のデータセレクタと構造が同一な第２のデータセレクタ（図５に示す四つの第２のデータセレクタＭＵＸ２-１～ＭＵＸ２-４）であってよく、第１のデータセレクタと第２のデータセレクタが対で設けられ、つまり、一つの信号供給モジュールＳに第１のデータセレクタが一つと第２のデータセレクタが一つ設けられ、このとき、各信号供給モジュールＳは同一の列の画素ユニットにデータ電圧信号を提供するためのものである。

説明しやすくするために、各列の画素ユニットが赤、緑、青の三種類の異なる色の三列のサブ画素を含むものを例とすると、同一の列に位置する赤色サブ画素に接続されるデータ線をデータ線Ｄａｔａ１１といい、同様に、同一の列に位置する緑色サブ画素に接続されるデータ線をデータ線Ｄａｔａ１２といい、同一の列に位置する青色サブ画素に接続されるデータ線をデータ線Ｄａｔａ１３という。以下では、第一列目の画素ユニットに位置する三列のサブ画素にそれぞれ接続されるデータ線Ｄａｔａ１１、データ線Ｄａｔａ１２、データ線Ｄａｔａ１３と第１のデータセレクタ、第２のデータセレクタとの接続関係について具体的に説明する。

具体的に、図５に示すように、各列の画素ユニットは三種類の異なる色の三列のサブ画素を含み、それぞれ一列の赤色サブ画素Ｒ、一列の緑色サブ画素Ｇ、一列の青色サブ画素Ｂであって、各データ線グループＤＡＴＡは三本のデータ線を含み、それぞれＤａｔａ１１、Ｄａｔａ１２、Ｄａｔａ１３である。ＭＵＸ１-１およびＭＵＸ２-１とデータ線グループとの接続関係を例とすると、ＭＵＸ１-１とＭＵＸ２-１の入力端はともにデータ電圧引き込み線Ｄａｔａ’に接続され、ＭＵＸ１-１とＭＵＸ２-１の三つの出力端はＤａｔａ１１、Ｄａｔａ１２、Ｄａｔａ１３にそれぞれ接続されるため、ＭＵＸ１-１とＭＵＸ２-１のうちの一方が破損したとき、破損した方の、Ｄａｔａ１１、Ｄａｔａ１２、Ｄａｔａ１３との接続と、データ電圧引き込み線Ｄａｔａ’との接続を切断でき、他方を介して一列の画素ユニットに対応する三本のデータ線Ｄａｔａ１１、Ｄａｔａ１２、Ｄａｔａ１３にデータ電圧信号を提供することができる。

ここで、一部の実施例において、第１のデータセレクタと第２のデータセレクタはともに上記の第１６のトランジスタＴ１６と、第１７のトランジスタＴ１７と、第１８のトランジスタＴ１８とを含んでよく、かつ第２のデータセレクタにおける各トランジスタの、ソースドライバ、タイムスケジュール制御器、データ線Ｄａｔａ１１、データ線Ｄａｔａ１２、データ線Ｄａｔａ１３との接続関係は、第１のデータセレクタにおける複数のトランジスタの接続関係と同一である。接続関係については上記の内容において既に説明したので、ここでは繰り返し述べない。

一部の実施例において、第１のデータセレクタと第２のデータセレクタが、ベースの、データ線Ｄａｔａの信号入力端がある側に位置する。

一部の実施例において、図６と図７に示すように、表示基板には上記の構造を含むだけでなく、データ電圧引き込み線Ｄａｔａ’と第１のデータセレクタとの間に接続された第１の静電リング構造、およびデータ電圧引き込み線Ｄａｔａ’と第２のデータセレクタとの間に接続された第２の静電リング構造をさらに含み、第１の静電リング構造と第２の静電リング構造は構造が同一な耐静電気構造であってよく、表示基板を製造する過程において生じる静電気により、表示基板内のトランジスタのチャネルが静電気破壊されることを防止するためのものである。

一部の実施例において、図６と図７に示すように、第１の静電リング構造とデータ電圧引き込み線（図５において示す四本の信号引き込み線であって、それぞれＤａｔａ１’、Ｄａｔａ２’、Ｄａｔａ３’、Ｄａｔａ４’である）との間に第１の保護抵抗が接続されており、第１の静電リング構造と第１のデータセレクタとの間に第２の保護抵抗が接続されており、第２の静電リング構造とデータ電圧引き込み線との間に第３の保護抵抗が接続されており、第２の静電リング構造と第２のデータセレクタとの間に第４の保護抵抗が接続されている。第１の保護抵抗と、第２の保護抵抗と、第３の保護抵抗と、第４の保護抵抗とを設けるのは、表示基板における画素ユニット内のトランジスタに対して一定の保護機能を奏するためであり、また、第１の静電リング構造と第２の静電リング構造が簡単に静電気破壊されないようにすることができ、多重の静電気保護機能を奏する。

一部の実施例においては、第１の保護抵抗と、第２の保護抵抗と、第３の保護抵抗と、第４の保護抵抗との抵抗値がみな４００Ω～５００Ωの間にあることを含むがこれに限定されない。

図８に示すように、以下に第１の静電リング構造（第２の静電リング構造）の具体的な回路構造を提示する。当該第１の静電リング構造（第２の静電リング構造）は四つのトランジスタを含み、それぞれ第１の静電トランジスタＴ１９、第２の静電トランジスタＴ２０、第３の静電トランジスタＴ２１、第４の静電トランジスタＴ２２である。ここで、第１の静電トランジスタＴ１９と、第２の静電トランジスタＴ２０と、第３の静電トランジスタＴ２１と、第４の静電トランジスタＴ２２はみなＮ型もしくはＰ型のトランジスタであってよい。各トランジスタにＮ型トランジスタを選択して使用するとき、上記の作動レベル信号端は高レベル信号端ＶＧＨ、非作動レベル信号端は低レベル信号端ＶＧＬであり、各トランジスタにＰ型トランジスタを選択して用いるとき、上記の作動レベル信号端は低レベル信号端ＶＧＬ、非作動レベル信号端は高レベル信号端ＶＧＨである。以下では、第１の静電リング構造における第１の静電トランジスタＴ１９と、第２の静電トランジスタＴ２０と、第３の静電トランジスタＴ２１と、第４の静電トランジスタＴ２２がみなＮ型トランジスタである場合を例として第１の静電リング構造の作動原理について説明する。

ここで、第１の静電トランジスタＴ１９の第１極が、その制御極とデータ電圧引き込み線Ｄａｔａ’に接続され、第１の静電トランジスタＴ１９の第２極が第２の静電トランジスタＴ２０の第１極と制御極に接続され、第２の静電トランジスタＴ２０の第２極が高レベル信号端ＶＧＨに接続され、第３の静電トランジスタＴ２１の第２極がその制御極とデータ電圧引き込み線Ｄａｔａ１’に接続され、第３の静電トランジスタＴ２１の第２極が第４の静電トランジスタＴ２２の第２極と制御極に接続され、第４の静電トランジスタＴ２２の第２極が低作動レベル信号端ＶＧＬに接続される。

データ電圧引き込み線Ｄａｔａ１’の引き込むデータが正の高電圧であるとき、第１の静電トランジスタＴ１９と第２の静電トランジスタＴ２０が導通し、第１の静電トランジスタＴ１９と第２の静電トランジスタＴ２０が位置する分岐の高レベル信号端ＶＧＨにより、静電気を引き出す。なお、このときの正の高電圧の電圧値は、一般的に第２の静電トランジスタＴ２０の第２極に接続される高レベル信号端ＶＧＨが受け入れる電圧値より大きいはずである。

データ電圧引き込み線Ｄａｔａ１’の引き込むデータが負の高電圧であるとき、第３の静電トランジスタＴ２１と第４の静電トランジスタＴ２２が導通し、第３の静電トランジスタＴ２１と第４の静電トランジスタＴ２２が位置する分岐の低レベル信号端ＶＧＬにより、静電気を引き出す。

第２の静電リング構造の作動原理は第１の静電リング構造の作動原理と同一であるため、ここでは繰り返し説明しない。

第２の態様において、図９に示すように、本発明の実施例は表示基板を提供し、当該表示基板は、上記表示基板が故障検出を経てから、各信号供給モジュールＳにおいて故障が生じた構造についてレーザ切断プロセスによって、当該構造と、表示基板におけるその他の構造との電気的接続を切断し（つまり図９における「Ｘ」は切り離される切断位置を示す）、いずれかの信号供給モジュールＳにおける信号供給回路と冗長信号供給回路にいずれも故障が生じていなければ、このグループの信号供給モジュールＳにおける信号供給回路と冗長信号供給回路のいずれか一方の、表示基板におけるその他の構造との電気的接続を切断し、表示基板の負荷を低減する。つまり、本発明の実施例における表示基板は、ベースと、ベースに設けられた、複数のアレイ配列された画素ユニットと、複数の信号線と、信号供給モジュールＳとを含み、前記信号供給モジュールＳが、信号供給回路と冗長信号供給回路を含み、各前記信号供給モジュールＳの信号供給回路と冗長信号供給回路のうちの一方のみが、前記複数の信号線における少なくとも一本を介して前記複数の画素ユニットにおける少なくとも一つに電気的接続される。

本発明の実施例における当該表示基板は、上記表示基板が故障検出を経てから、各信号供給モジュールＳにおいて故障が生じた回路構造についてレーザ切断プロセスによって、当該回路構造の、表示基板におけるその他の構造との電気的接続を切断し、具体的には故障が生じた回路構造の出力端の、信号線間との接続を切断でき、故障が生じた回路構造がエラー信号を信号線に出力しないようにする。もちろん、信号供給モジュールＳにおける信号供給回路と冗長信号供給回路にいずれも故障が生じていなければ、このグループの信号供給モジュールＳにおける信号供給回路と冗長信号供給回路のいずれか一方の、表示基板におけるその他の電気学的構造との電気的接続を切断し、本発明の実施例における表示基板を得られるため、本発明の実施例の表示基板は歩留まりがより高い。

ここで、本発明の実施例の信号供給モジュールＳにおける信号供給回路は上記の第１のシフトレジスタであってよく、このとき冗長信号供給回路は上記の第２のシフトレジスタであるが、もちろん、本発明の実施例の信号供給モジュールＳにおける信号供給回路は上記の第１のデータセレクタであってもよく、このとき冗長信号供給回路は上記の第２のデータセレクタであってよい。第１のシフトレジスタと、第２のシフトレジスタと、第１のデータセレクタと、第２のデータセレクタはみな上記の同一の構造を用いてよいため、ここでは繰り返し説明しない。本発明の実施例の表示基板のその他の構造についても上記の表示基板の構造と同一であってよいため、ここでは繰り返し説明しない。

第３の態様において、本発明の実施例は上記の表示基板を含む表示パネルをさらに提供する。表示装置は、液晶パネル、ＯＬＥＤパネル、ＭｏｃｒｏＬＥＤパネル、ＭｉｎｉＬＥＤパネルのような液晶表示装置またはエレクトロルミネッセンス表示装置であってよく、携帯電話、タブレットコンピュータ、テレビ、モニタ、ノートパソコン、デジタルフォトフレーム、ナビゲーションなど表示機能を有する任意の製品または部品であってよい。

上記の実施の形態は本発明の原理を説明するために用いた例示的な実施の形態にすぎず、本発明はこれに限定されないと理解できる。当業者は本発明の精神と実質から逸脱しなければ各種の変形と改善をなすことができ、これらの変形と改善も本発明の請求範囲と見なされる。

Claims

ベースと、
ベースに設けられた、複数のアレイ配列された画素ユニットと、複数の信号線と、信号供給モジュールとを含み、
前記信号供給モジュールが、信号供給回路と冗長信号供給回路を含み、
各前記信号供給モジュールが、前記複数の信号線における少なくとも一本を介して前記複数の画素ユニットにおける少なくとも一つに電気的接続される、表示基板。
各前記信号供給モジュールの信号供給回路と冗長信号供給回路が、前記複数の信号線における少なくとも一本を介して前記複数の画素ユニットにおける少なくとも一つに電気的接続される、請求項1に記載の表示基板。
各前記画素ユニットが複数のサブ画素を含み、前記信号線がデータ線グループを含み、かつ各データ線グループが複数のデータ線を含み、同一の列に位置する前記画素ユニットが同一の前記データ線グループに接続され、かつ同一の列に位置する前記サブ画素が同一の前記データ線に接続され、異なる列の前記サブ画素が異なる前記データ線に接続され、
前記信号供給モジュールと前記データ線グループが一対一で設けられ、
前記信号供給回路が第１のデータセレクタを含み、前記冗長信号供給回路が第２のデータセレクタを含み、
各前記信号供給モジュールの前記第１のデータセレクタと前記第２のデータセレクタが、それに対応する前記データ線グループを介して前記画素ユニットに電気的接続される、請求項1または２に記載の表示基板。
前記表示基板はデータ電圧引き込み線と、第１の静電リング構造と、第２の静電リング構造とをさらに含み、
前記データ電圧引き込み線が、前記第１の静電リング構造を介して前記第１のデータセレクタに接続され、前記データ電圧引き込み線と第１の静電リング構造との間に第１の保護抵抗が接続されており、前記第１の静電リングと前記第１のデータセレクタとの間に第２の保護抵抗が接続されており、
前記データ電圧引き込み線が、前記第２の静電リング構造を介して前記第２のデータセレクタに接続され、前記データ電圧引き込み線と第２の静電リング構造との間に第３の保護抵抗が接続されており、前記第２の静電リングと前記第２のデータセレクタとの間に第４の保護抵抗が接続されている、請求項３に記載の表示基板。
前記第１の静電リング構造と第２の静電リング構造がともに第１の静電トランジスタと、第２の静電トランジスタと、第３の静電トランジスタと、第４の静電トランジスタとを含み、
前記第１の静電トランジスタの第１極が、その制御極と前記データ電圧引き込み線に接続され、第２極が第２の静電トランジスタの第１極と制御極に接続され、第２の静電トランジスタの第２極が作動レベル信号端に接続され、
第３の静電トランジスタの第１極がその制御極とデータ電圧引き込み線に接続され、第２極が第４の静電トランジスタの第１極と制御極に接続され、第４の静電トランジスタの第２極が非作動レベル信号端に接続される、請求項４に記載の表示基板。
前記第１の保護抵抗と、前記第２の保護抵抗と、前記第３の保護抵抗と、前記第４の保護抵抗との抵抗値がみな４００Ω～５００Ωの間にある、請求項４に記載の表示基板。
前記画素ユニットが三つのサブ画素を含み、前記データ線グループが三本のデータ線を含む、請求項３に記載の表示基板。
前記第１のデータセレクタと前記第２のデータセレクタが、前記ベースの、前記データ線の信号入力端がある側に位置する、請求項３に記載の表示基板。
前記信号線がゲート線を含み、同一の行に位置する前記画素ユニットが同一のゲート線に接続され、各前記信号供給モジュールの前記信号供給回路が第１のシフトレジスタを含み、前記冗長信号供給回路が第２のシフトレジスタを含み、前記第１のシフトレジスタと前記第２のシフトレジスタが対で設けられ、かつ同一のゲート線に接続され、
前記ゲート線が少なくとも一つの前記信号供給モジュールにおける一対の前記第１のシフトレジスタと前記第２のシフトレジスタに接続される、請求項１に記載の表示基板。
前記ゲート線が二つの前記信号供給モジュールに接続され、かつ二つの前記信号供給モジュールが前記ゲート線の二つの対向端にそれぞれ接続される、請求項９に記載の表示基板。
前記信号供給モジュールのうちの複数の前記第１のシフトレジスタがカスケード接続され、複数の前記第２のシフトレジスタがカスケード接続され、各段の前記第１のシフトレジスタが異なるゲート線にそれぞれ接続され、各段の前記第２のシフトレジスタが異なるゲート線にそれぞれ接続され、
第Ｎ段目の第１のシフトレジスタの信号入力端がＮ－１段目の前記第１のシフトレジスタの信号出力端に接続され、第Ｎ段目の前記第１のシフトレジスタの信号出力端がＮ－１段目の前記第１のシフトレジスタの信号入力端に接続され、
第Ｎ段目の前記第２のシフトレジスタの信号入力端がＮ－１段目の前記第２のシフトレジスタの信号出力端に接続され、第Ｎ段目の前記第２のシフトレジスタの信号出力端がＮ＋１段目の前記第２のシフトレジスタの信号入力端に接続され、Ｎは１より大きい整数である、請求項９または１０に記載の表示基板。
各前記信号供給モジュールの信号供給回路と冗長信号供給回路のうちの一方のみが、前記複数の信号線における少なくとも一本を介して前記複数の画素ユニットにおける少なくとも一つに電気的接続される、請求項１に記載の表示基板。
各前記画素ユニットが複数のサブ画素を含み、前記信号線がデータ線グループを含み、かつ各データ線グループが複数のデータ線を含み、同一の列に位置する前記画素ユニットが同一の前記データ線グループに接続され、かつ同一の列に位置する前記サブ画素が同一の前記データ線に接続され、異なる列の前記サブ画素が異なる前記データ線に接続され、
前記信号供給モジュールと前記データ線グループが一対一で設けられ、
前記信号供給回路が第１のデータセレクタを含み、前記冗長信号供給回路が第２のデータセレクタを含み、
各前記信号供給モジュールの前記第１のデータセレクタと前記第２のデータセレクタのうちの一方のみが、それに対応する前記データ線グループを介して前記画素ユニットに電気的接続される、請求項１２に記載の表示基板。
前記表示基板はデータ電圧引き込み線と、第１の静電リング構造と、第２の静電リング構造とをさらに含み、
前記データ電圧引き込み線が、前記第１の静電リング構造を介して前記第１のデータセレクタに接続され、前記データ電圧引き込み線と第１の静電リング構造との間に第１の保護抵抗が接続されており、前記第１の静電リングと前記第１のデータセレクタとの間に第２の保護抵抗が接続されており、
前記データ電圧引き込み線が、前記第２の静電リング構造を介して前記第２のデータセレクタに接続され、前記データ電圧引き込み線と第２の静電リング構造との間に第３の保護抵抗が接続されており、前記第２の静電リングと前記第２のデータセレクタとの間に第４の保護抵抗が接続されている、請求項１３に記載の表示基板。
前記第１の静電リング構造と第２の静電リング構造がともに第１の静電トランジスタと、第２の静電トランジスタと、第３の静電トランジスタと、第４の静電トランジスタとを含み、
前記第１の静電トランジスタの第１極が、その制御極と前記データ電圧引き込み線に接続され、第２極が第２の静電トランジスタの第１極と制御極に接続され、第２の静電トランジスタの第２極が作動レベル信号端に接続され、
第３の静電トランジスタの第１極がその制御極とデータ電圧引き込み線に接続され、第２極が第４の静電トランジスタの第１極と制御極に接続され、第４の静電トランジスタの第２極が非作動レベル信号端に接続される、請求項１４に記載の表示基板。
前記第１のデータセレクタと前記第２のデータセレクタが、前記ベースの、前記データ線の信号入力端がある側に位置する、請求項１３に記載の表示基板。
前記信号線がゲート線を含み、同一の行に位置する前記画素ユニットが同一のゲート線に接続され、各前記信号供給モジュールの前記信号供給回路が第１のシフトレジスタを含み、前記冗長信号供給回路が第２のシフトレジスタを含み、前記第１のシフトレジスタと前記第２のシフトレジスタが対で設けられ、かつ同一のゲート線に対応し、
前記ゲート線が少なくとも一つの前記信号供給モジュールにおける一対の前記第１のシフトレジスタと前記第２のシフトレジスタのうちの一方にのみ接続される、請求項１２に記載の表示基板。
前記ゲート線が二つの前記信号供給モジュールに接続され、かつ二つの前記信号供給モジュールが前記ゲート線の二つの対向端にそれぞれ接続される、請求項１７に記載の表示基板。
前記信号供給モジュールのうちの複数の前記第１のシフトレジスタがカスケード接続され、複数の前記第２のシフトレジスタがカスケード接続され、各段の前記第１のシフトレジスタが異なるゲート線にそれぞれ対応し、各段の前記第２のシフトレジスタが異なるゲート線にそれぞれ対応し、
第Ｎ段目の前記第１のシフトレジスタの信号入力端がＮ－１段目の前記第１のシフトレジスタの信号出力端に接続され、第Ｎ段目の前記第１のシフトレジスタの信号出力端がＮ＋１段目の前記第１のシフトレジスタの信号入力端に接続され、
第Ｎ段目の前記第２のシフトレジスタの信号入力端がＮ－１段目の前記第２のシフトレジスタの信号出力端に接続され、第Ｎ段目の前記第２のシフトレジスタの信号出力端がＮ＋１段目の前記第２のシフトレジスタの信号入力端に接続される、請求項１７または１８に記載の表示基板。
前記画素ユニットが発光素子を含み、前記発光素子がマイクロ無機発光ダイオードを含む、請求項２～１９の何れか一項に記載の表示基板。
請求項１～２０の何れか一項に記載の表示基板を含む表示パネル。