KR20220104638A - 디스플레이 기판 및 디스플레이 디바이스 - Google Patents

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Abstract

본 발명은 디스플레이의 기술 분야에 속하는 디스플레이 기판 및 디스플레이 디바이스를 제공한다. 본 발명의 디스플레이 기판은: 베이스; 및 베이스 상에 배열되는, 어레이로 배열된 복수의 픽셀 유닛들, 복수의 신호 라인들 및 신호 공급 모듈들을 포함한다. 신호 공급 모듈들 각각은: 신호 공급 회로 및 중복 신호 공급 회로를 포함하고, 신호 공급 모듈들 각각은 복수의 신호 라인들 중 적어도 하나에 의해 복수의 픽셀 유닛들 중 적어도 하나에 전기적으로 접속된다.

Description

디스플레이 기판 및 디스플레이 디바이스
본 개시내용은 디스플레이 기술 분야에 속하고, 특히 디스플레이 기판 및 디스플레이 디바이스에 관한 것이다.
마이크로 무기 발광 다이오드 기술은 새로운 세대의 디스플레이 기술이고, 기존의 OLED 기술에 비해 더 높은 휘도, 더 나은 발광 효율 및 더 낮은 전력 소비를 갖는다. 그러나, 마이크로 무기 발광 다이오드 디스플레이 기판의 제조 프로세스가 복잡하고, 마이크로 무기 발광 다이오드들이 전사 인쇄 방법에 의해 디스플레이 기판 상에 형성되기 때문에, 마이크로 무기 발광 다이오드 디스플레이 기판의 제조 프로세스에서 큰 정전기 방전(ESD)이 발생하고, ESD를 감소시키는 방법은 해결되어야 할 긴급한 기술적 문제이다.
본 개시내용은 관련 기술의 문제점들 중 적어도 하나에 관한 것이고, 디스플레이 기판 및 디스플레이 디바이스를 제공한다.
제1 양태에서, 본 발명의 실시예는 디스플레이 기판을 제공하며, 이 디스플레이 기판은:
베이스 기판(base substrate); 및
베이스 기판 상의 어레이로 배열된 복수의 픽셀 유닛들, 복수의 신호 라인들 및 신호 공급 모듈들을 포함하고;
신호 공급 모듈은: 신호 공급 회로 및 중복(redundant) 신호 공급 회로를 포함하고;
신호 공급 모듈들 각각은 복수의 신호 라인들 중 적어도 하나를 통해 복수의 픽셀 유닛들 중 적어도 하나에 전기적으로 결합된다.
일 실시예에서, 각각의 신호 공급 모듈의 신호 공급 회로 및 중복 신호 공급 회로는 복수의 신호 라인들 중 적어도 하나를 통해 복수의 픽셀 유닛들 중 적어도 하나에 전기적으로 결합된다.
일 실시예에서, 복수의 픽셀 유닛들 각각은 복수의 서브픽셀들을 포함하고; 복수의 신호 라인들은 데이터 라인 그룹들을 포함하고, 데이터 라인 그룹들 각각은 복수의 데이터 라인들을 포함하고; 동일한 열 내의 픽셀 유닛들은 동일한 데이터 라인 그룹과 결합되고, 동일한 열 내의 서브픽셀들은 동일한 데이터 라인과 결합되고, 상이한 열들 내의 서브픽셀들은 상이한 데이터 라인들과 결합되고;
신호 공급 모듈들과 데이터 라인 그룹들은 일대일 대응하고;
신호 공급 회로는: 제1 데이터 선택기를 포함하고; 중복 신호 공급 회로는: 제2 데이터 선택기를 포함하고;
신호 공급 모듈들 각각의 제1 데이터 선택기 및 제2 데이터 선택기는 그에 대응하는 데이터 라인 그룹을 통해 픽셀 유닛들에 전기적으로 결합된다.
일 실시예에서, 디스플레이 기판은: 데이터 전압 도입 라인, 제1 정전 링 구조체 및 제2 정전 링 구조체를 추가로 포함하고;
데이터 전압 도입 라인은 제1 정전 링 구조체를 통해 제1 데이터 선택기와 결합되고; 데이터 전압 도입 라인과 제1 정전 링 구조체 사이에 제1 보호 저항기가 결합되고; 제1 정전 링 구조체와 제1 데이터 선택기 사이에 제2 보호 저항기가 결합되고;
데이터 전압 도입 라인은 제2 정전 링 구조체를 통해 제2 데이터 선택기와 결합되고; 데이터 전압 도입 라인과 제2 정전 링 구조체 사이에 제3 보호 저항기가 결합되고; 제2 정전 링 구조체와 제2 데이터 선택기 사이에 제4 보호 저항기가 결합된다.
일 실시예에서, 제1 정전 링 구조체 및 제2 정전 링 구조체 각각은 제1 정전 트랜지스터, 제2 정전 트랜지스터, 제3 정전 트랜지스터 및 제4 정전 트랜지스터를 포함하고;
제1 정전 트랜지스터의 제1 전극은 그것의 제어 전극 및 데이터 전압 도입 라인과 결합되고, 제1 정전 트랜지스터의 제2 전극은 제2 정전 트랜지스터의 제1 전극 및 제어 전극과 결합되고, 제2 정전 트랜지스터의 제2 전극은 작동 레벨 신호 단자와 결합되고;
제3 정전 트랜지스터의 제1 전극은 그것의 제어 전극 및 데이터 전압 도입 라인과 결합되고, 제3 정전 트랜지스터의 제2 전극은 제4 정전 트랜지스터의 제1 전극 및 제어 전극과 결합되고, 제4 정전 트랜지스터의 제2 전극은 비-작동 레벨 신호 단자와 결합된다.
일 실시예에서, 제1 보호 저항기, 제2 보호 저항기, 제3 보호 저항기 및 제4 보호 저항기의 저항 값들은 모두 400Ω 내지 500Ω이다.
일 실시예에서, 픽셀 유닛은 3개의 서브픽셀을 포함하고; 데이터 라인 그룹은 3개의 데이터 라인을 포함한다.
일 실시예에서, 제1 데이터 선택기 및 제2 데이터 선택기는 데이터 라인들의 신호 입력 단자들이 위치하는 베이스 기판의 측면 상에 있다.
일 실시예에서, 신호 라인들은 게이트 라인들을 포함하고; 동일한 행 내의 픽셀 유닛들은 동일한 게이트 라인과 결합되고; 신호 공급 모듈들 각각의 신호 공급 회로는 제1 시프트 레지스터를 포함하고, 중복 신호 공급 회로는 제2 시프트 레지스터를 포함하고; 제1 시프트 레지스터 및 제2 시프트 레지스터는 쌍으로 배열되고 동일한 게이트 라인에 결합되고;
게이트 라인은 신호 공급 모듈들 중 적어도 하나에서 쌍으로 있는 제1 시프트 레지스터 및 제2 시프트 레지스터와 결합된다.
일 실시예에서, 게이트 라인은 2개의 신호 공급 모듈과 결합되고, 2개의 신호 공급 모듈은 게이트 라인의 2개의 대향 단부에 각각 결합된다.
일 실시예에서, 신호 공급 모듈들에서, 복수의 제1 시프트 레지스터들은 캐스케이드로 결합되고, 복수의 제2 시프트 레지스터들은 캐스케이드로 결합되고; 제1 시프트 레지스터들의 스테이지들은 상이한 게이트 라인들과 각각 결합되고; 제2 시프트 레지스터들의 스테이지들은 상이한 게이트 라인들과 각각 결합되고;
N번째 스테이지의 제1 시프트 레지스터의 신호 입력 단자는 (N-1)번째 스테이지의 제1 시프트 레지스터의 신호 출력 단자와 결합되고; N번째 스테이지의 제1 시프트 레지스터의 신호 출력 단자는 (N+1)번째 스테이지의 제1 시프트 레지스터의 신호 입력 단자와 결합되고;
N번째 스테이지의 제2 시프트 레지스터의 신호 입력 단자는 (N-1)번째 스테이지의 제2 시프트 레지스터의 신호 출력 단자와 결합되고; N번째 스테이지의 제2 시프트 레지스터의 신호 출력 단자는 (N+1)번째 스테이지의 제2 시프트 레지스터의 신호 입력 단자와 결합되고, 여기서 N은 1보다 큰 정수이다.
일 실시예에서, 신호 공급 모듈들 각각의 신호 공급 회로 및 중복 신호 공급 회로 중 하나만이 복수의 신호 라인들 중 적어도 하나를 통해 복수의 픽셀 유닛들 중 적어도 하나에 전기적으로 결합된다.
일 실시예에서, 복수의 픽셀 유닛들 각각은 복수의 서브픽셀들을 포함하고; 복수의 신호 라인들은 데이터 라인 그룹들을 포함하고, 데이터 라인 그룹들 각각은 복수의 데이터 라인들을 포함하고; 동일한 열 내의 픽셀 유닛들은 동일한 데이터 라인 그룹과 결합되고, 동일한 열 내의 서브픽셀들은 동일한 데이터 라인과 결합되고, 상이한 열들 내의 서브픽셀들은 상이한 데이터 라인들과 결합되고;
신호 공급 모듈들과 데이터 라인 그룹들은 일대일 대응하고;
신호 공급 회로는: 제1 데이터 선택기를 포함하고; 중복 신호 공급 회로는: 제2 데이터 선택기를 포함하고;
신호 공급 모듈들 각각의 제1 데이터 선택기 및 제2 데이터 선택기 중 하나만이 그에 대응하는 데이터 라인 그룹을 통해 픽셀 유닛들에 전기적으로 결합된다.
일 실시예에서, 디스플레이 기판은: 데이터 전압 도입 라인, 제1 정전 링 구조체 및 제2 정전 링 구조체를 추가로 포함하고;
데이터 전압 도입 라인은 제1 정전 링 구조체를 통해 제1 데이터 선택기와 결합되고; 데이터 전압 도입 라인과 제1 정전 링 구조체 사이에 제1 보호 저항기가 결합되고; 제1 정전 링 구조체와 제1 데이터 선택기 사이에 제2 보호 저항기가 결합되고;
데이터 전압 도입 라인은 제2 정전 링 구조체를 통해 제2 데이터 선택기와 결합되고; 데이터 전압 도입 라인과 제2 정전 링 구조체 사이에 제3 보호 저항기가 결합되고; 제2 정전 링 구조체와 제2 데이터 선택기 사이에 제4 보호 저항기가 결합된다.
일 실시예에서, 제1 정전 링 구조체 및 제2 정전 링 구조체 각각은 제1 정전 트랜지스터, 제2 정전 트랜지스터, 제3 정전 트랜지스터 및 제4 정전 트랜지스터를 포함하고;
제1 정전 트랜지스터의 제1 전극은 그것의 제어 전극 및 데이터 전압 도입 라인과 결합되고, 제1 정전 트랜지스터의 제2 전극은 제2 정전 트랜지스터의 제1 전극 및 제어 전극과 결합되고, 제2 정전 트랜지스터의 제2 전극은 작동 레벨 신호 단자와 결합되고;
제3 정전 트랜지스터의 제1 전극은 그것의 제어 전극 및 데이터 전압 도입 라인과 결합되고, 제3 정전 트랜지스터의 제2 전극은 제4 정전 트랜지스터의 제1 전극 및 제어 전극과 결합되고, 제4 정전 트랜지스터의 제2 전극은 비-작동 레벨 신호 단자와 결합된다.
일 실시예에서, 제1 데이터 선택기 및 제2 데이터 선택기는 데이터 라인들의 신호 입력 단자들이 위치하는 베이스 기판의 측면 상에 있다.
일 실시예에서, 신호 라인들은 게이트 라인들을 포함하고; 동일한 행 내의 픽셀 유닛들은 동일한 게이트 라인과 결합되고; 신호 공급 모듈들 각각의 신호 공급 회로는 제1 시프트 레지스터를 포함하고, 중복 신호 공급 회로는 제2 시프트 레지스터를 포함하고; 제1 시프트 레지스터 및 제2 시프트 레지스터는 쌍으로 배열되고 동일한 게이트 라인에 대응하고;
게이트 라인은 신호 공급 모듈들 중 적어도 하나에서 쌍으로 있는 제1 시프트 레지스터 및 제2 시프트 레지스터 중 하나와만 결합된다.
일 실시예에서, 게이트 라인은 2개의 신호 공급 모듈과 결합되고, 2개의 신호 공급 모듈은 게이트 라인의 2개의 대향 단부에 각각 결합된다.
일 실시예에서, 신호 공급 모듈들에서, 복수의 제1 시프트 레지스터들은 캐스케이드로 결합되고, 복수의 제2 시프트 레지스터들은 캐스케이드로 결합되고; 제1 시프트 레지스터들의 스테이지들은 상이한 게이트 라인들과 각각 결합되고; 제2 시프트 레지스터들의 스테이지들은 상이한 게이트 라인들과 각각 결합되고;
N번째 스테이지의 제1 시프트 레지스터의 신호 입력 단자는 (N-1)번째 스테이지의 제1 시프트 레지스터의 신호 출력 단자와 결합되고; N번째 스테이지의 제1 시프트 레지스터의 신호 출력 단자는 (N+1)번째 스테이지의 제1 시프트 레지스터의 신호 입력 단자와 결합되고;
N번째 스테이지의 제2 시프트 레지스터의 신호 입력 단자는 (N-1)번째 스테이지의 제2 시프트 레지스터의 신호 출력 단자와 결합되고; N번째 스테이지의 제2 시프트 레지스터의 신호 출력 단자는 (N+1)번째 스테이지의 제2 시프트 레지스터의 신호 입력 단자와 결합된다.
일 실시예에서, 픽셀 유닛은 발광 디바이스를 포함하고; 발광 디바이스는: 마이크로 무기 발광 다이오드를 포함한다.
제3 양태에서, 본 발명의 실시예는 전술한 디스플레이 기판을 포함하는 디스플레이 패널을 제공한다.
도 1은 기존의 디스플레이 기판의 개략도이다.
도 2는 서브픽셀 내의 픽셀 회로의 다이어그램이다.
도 3은 제1 시프트 레지스터의 회로도이다.
도 4는 제1 데이터 선택기의 회로도이다.
도 5는 본 개시내용의 실시예에 따른 디스플레이 기판의 개략도이다.
도 6은 제1 정전 링 구조체의 위치를 예시하는 개략도이다.
도 7은 제2 정전 링 구조체의 위치를 예시하는 개략도이다.
도 8은 제1 정전 링 구조체의 개략적인 구조도이다.
도 9는 본 개시내용의 실시예에서의 다른 디스플레이 기판의 개략도이다.
본 기술분야의 통상의 기술자가 본 개시내용의 기술적 해결책들을 더 잘 이해할 수 있도록 하기 위해, 본 개시내용은 첨부 도면들 및 특정 구현들을 참조하여 아래에 상세히 더 설명될 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용된 기술적 또는 과학적 용어는 본 개시내용이 속하는 분야의 통상의 기술자에 의해 이해되는 바와 같은 그의 통상의 의미를 가질 것이다. 본 개시내용에서 "제1", "제2" 등의 사용은 임의의 순서, 수량, 또는 중요도를 나타내기 위한 것이 아니라, 한 요소를 다른 요소와 구별하기 위해 사용된다. 또한, 용어들 "한"("a", "an"), "그"("the") 등의 사용은 수량의 제한을 나타내는 것이 아니라, 적어도 하나의 존재를 나타낸다. 단어 "구성하다(comprise)", "포함하다(include)" 등은 단어에 선행하는 요소 또는 항목이 단어 뒤에 열거된 요소 또는 항목 및 그의 등가물을 포함하지만, 다른 요소들 또는 항목들을 배제하지 않는다는 것을 의미한다. 용어들 "접속하다" 또는 "결합하다" 등은 물리적 또는 기계적 접속들로 제한되지 않고, 직접적이든 간접적이든 전기적 접속들을 포함할 수 있다. 단어들 "상부", "하부", "좌측", "우측" 등은 상대적 위치 관계들을 나타내기 위해서만 사용되고, 설명될 객체의 절대 위치가 변경될 때, 상대적 위치 관계들이 또한 그에 따라 변경될 수 있다.
도 1에 도시된 바와 같이, 본 개시내용의 실시예에 따른 디스플레이 기판에서, 픽셀 유닛들은 어레이로 배열될 수 있고; 각각의 픽셀 유닛은 상이한 컬러들을 갖는 3개의 서브픽셀을 포함할 수 있고; 예를 들어, 각각의 픽셀 유닛은 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(B)을 포함할 수 있다. 본 개시내용의 실시예에서, 각각의 서브픽셀의 컬러는 서브픽셀 내의 발광 디바이스에 의해 방출된 광의 컬러에 따라 결정될 수 있다는 점에 유의해야 하며; 예를 들어: 서브픽셀 내의 발광 디바이스에 의해 방출된 광이 적색 광인 경우, 서브픽셀은 적색 서브픽셀(R)이라고 한다. 물론, 디스플레이 기판 내의 발광 디바이스들에 의해 방출되는 광의 컬러들이 모두 동일한 경우, 예를 들어, 모든 발광 디바이스에 의해 방출되는 광이 백색 광인 경우, 각각의 서브픽셀의 컬러는 디스플레이 기판을 사용하는 디스플레이 패널에서, 디스플레이 기판에 대향하여 배치되는, 컬러 필터 기판 내의 컬러 필터의 컬러에 따라 결정되고; 예를 들어: 서브픽셀에 대응하는 컬러 필터 기판 상의 컬러 필터의 컬러가 적색인 경우, 서브픽셀은 적색 서브픽셀(R)이라고 한다.
도 1에 도시된 바와 같이, 예시적인 디스플레이 기판의 특정 구조가 주어지며; 디스플레이 기판은 열 방향으로 연장되는 복수의 데이터 라인들(Data) 및 행 방향으로 연장되는 복수의 게이트 라인들(Gate)을 포함하고, 복수의 게이트 라인들(Gate)과 복수의 데이터 라인들(Data)은 서로 교차하고, 서브픽셀들은 교차점들에서 정의되고; 동일한 열 내의 서브픽셀들은 동일한 컬러를 갖고, 행 방향으로 3개의 인접한 서브픽셀마다 하나의 픽셀 유닛을 형성하고, 각각의 픽셀 유닛 내의 3개의 서브픽셀은 각각 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(B)이고; 동일한 행 내의 각각의 서브픽셀은 동일한 게이트 라인(Gate)에 결합되고, 동일한 열 내의 각각의 서브픽셀은 동일한 데이터 라인에 결합되고(동일한 열 내의 적색 서브픽셀들(R)과 결합된 데이터 라인은 Data11이고, 동일한 열 내의 녹색 서브픽셀들(G)과 결합된 데이터 라인은 Data12이고, 동일한 열 내의 청색 서브픽셀들(B)과 결합된 데이터 라인은 Data13임); 임의의 하나의 게이트 라인(Gate)의 게이트 스캔 신호는 하나의 스테이지의 제1 시프트 레지스터에 의해 제공된다(예를 들어, 도 1은 6개의 스테이지의 제1 시프트 레지스터들, 즉, GOA1-1 내지 GOA1-6을 예시하고, GOA1-1은 제1 게이트 라인(Gate)에 대한 게이트 스캔 신호를 제공한다).
도 5에 도시된 바와 같이, 양면 구동(dual-side driving)을 예로 들면, 즉, 각각의 게이트 라인(Gate)은 2개의 제1 시프트 레지스터에 결합된다. 구체적으로, 각각의 게이트 라인(Gate)에 결합된 2개의 제1 시프트 레지스터는 게이트 라인(Gate)의 2개의 단부에 각각 결합될 수 있고(예를 들어, 제1 게이트 라인(Gate)의 좌측 및 우측 단부들 각각은 하나의 GOA1-1에 결합됨); 물론, 제1 시프트 레지스터는 게이트 라인(Gate)의 중간 위치 또는 임의의 다른 위치에 결합될 수 있다. 단면 구동(single-side driving), 즉, 하나의 게이트 라인(Gate)이 하나의 제1 시프트 레지스터에만 결합되는 실시예에 비해, 본 개시내용의 실시예에서는, 양면 구동의 사용으로 인해, 신호들을 수신하기 위한 전체 신호 라인은 모든 위치들에서 더 균일한 전압들을 가질 수 있고, 신호 라인의 라인 저항으로 인해 시프트 레지스터에 가까운 하나의 단부에서 수신되는 신호와 시프트 레지스터로부터 먼 하나의 단부에서 수신되는 신호 사이의 전압 차이가 존재하는 상황이 완화될 수 있다. 픽셀 유닛들의 각각의 열은 하나의 데이터 라인 그룹(DATA)과 대응하여 결합되고, 각각의 데이터 라인 그룹(DATA)은 3개의 데이터 라인(Data11, Data12, 및 Data13)을 포함하고, 각각의 데이터 라인 그룹(DATA)은 하나의 제1 데이터 선택기와 결합되고, 상이한 데이터 라인 그룹들(DATA)은 상이한 제1 데이터 선택기들과 결합되고(즉, 도 1에 MUX1-1 내지 MUX1-4가 도시되어 있고, 픽셀 유닛들의 제1 열 내의 서브픽셀들의 3개의 열과 결합된 3개의 데이터 라인은 MUX1-1과 결합되고, 픽셀 유닛들의 제2 열 내의 서브픽셀들의 3개의 열과 결합된 3개의 데이터 라인은 MUX1-2와 결합됨), 이 경우, 데이터 전압 신호들은 각각의 제1 데이터 선택기를 통해 제1 데이터 선택기와 결합된 데이터 라인(Data)에 제공될 수 있다. 제1 시프트 레지스터들은 캐스케이드 모드에서 함께 결합된다. 구체적으로, 첫번째 및 마지막 스테이지들의 제1 시프트 레지스터들을 제외하고, N번째 스테이지의 제1 시프트 레지스터의 신호 출력 단자(Output)는 (N+1)번째 스테이지의 제1 시프트 레지스터의 신호 입력 단자(Input)와 결합되고, 여기서 N은 1보다 큰 정수이다. 예를 들어: 도 1에 도시된 제1 스테이지의 제1 시프트 레지스터(GOA1-1)의 신호 출력 단자(Output)는 제2 스테이지의 제1 시프트 레지스터(GOA1-2)의 신호 입력 단자(Input)에 결합된다.
이하, 서브픽셀, 제1 시프트 레지스터, 및 제1 데이터 선택기의 구조들에 대해 설명할 것이다.
본 개시내용의 실시예들에서 사용되는 트랜지스터들은 박막 트랜지스터들 또는 전계 효과 트랜지스터들 또는 동일한 특성들을 갖는 다른 디바이스들일 수 있고, 사용되는 트랜지스터의 소스 전극 및 드레인 전극이 대칭이기 때문에, 소스 전극과 드레인 전극 사이에 차이가 없다. 본 개시내용의 실시예들에서, 트랜지스터의 소스 전극과 드레인 전극을 구별하기 위해, 하나의 전극은 제1 전극으로서 지칭되고, 다른 전극은 제2 전극으로서 지칭되고, 게이트는 제어 전극으로서 지칭된다. 또한, 트랜지스터들은 트랜지스터들의 특성들에 따라 N 타입 트랜지스터들 및 P 타입 트랜지스터들로 나누어질 수 있다. P 타입 트랜지스터를 채택하는 경우에, 제1 전극은 P 타입 트랜지스터의 소스 전극이고, 제2 전극은 P 타입 트랜지스터의 드레인 전극이고, 게이트 전극이 로우 레벨로 인가될 때, 소스 전극 및 드레인 전극은 도통된다. N 타입 트랜지스터를 채택하는 경우에, 제1 전극은 N 타입 트랜지스터의 소스 전극이고, 제2 전극은 N 타입 트랜지스터의 드레인 전극이고, 게이트 전극이 하이 레벨로 인가될 때, 소스 전극 및 드레인 전극은 도통된다. N-타입 트랜지스터들은 아래에 설명되는 픽셀 회로 및 제1 데이터 선택기에서의 트랜지스터들의 예들로서 취해지지만, P-타입 트랜지스터들을 사용하는 구현은 창조적 노력 없이 본 기술분야의 통상의 기술자에 의해 생각될 수 있고, 따라서 본 개시내용의 실시예들의 보호 범위 내에 있다는 것이 이해되고; P-타입 트랜지스터들은 아래에 설명되는 제1 시프트 레지스터에서의 트랜지스터들의 예들로서 취해지며, N-타입 트랜지스터들을 사용하는 구현은 창조적 노력 없이 본 기술분야의 통상의 기술자에 의해 생각될 수 있고, 따라서 본 개시내용의 실시예들의 보호 범위 내에 있다는 것이 이해된다.
N-타입 트랜지스터를 채택하는 각각의 트랜지스터의 경우, 그것의 작동 레벨 신호 단자는 하이 레벨 신호 단자(VGH)이고, 그것의 비-작동 레벨 신호 단자는 로우 레벨 신호 단자(VGL)이다. P-타입 트랜지스터를 채택하는 각각의 트랜지스터의 경우, 그것의 작동 레벨 신호 단자는 로우 레벨 신호 단자(VGL)이고, 그것의 비-작동 레벨 신호 단자는 하이 레벨 신호 단자(VGH)이다.
각각의 서브픽셀은 그 안에 적어도 픽셀 회로를 포함하고; 도 2에 도시된 바와 같이, 예시적인 픽셀 회로가 제공되며, 이 픽셀 회로는: 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제1 저장 커패시터(C1), 및 발광 디바이스(D)를 포함한다. 제1 트랜지스터(T1)의 제1 전극은 초기 전압 신호 단자(Vint)에 결합되고, 제1 트랜지스터(T1)의 제2 전극은 제1 저장 커패시터(C1)의 제2 단자, 제2 트랜지스터(T2)의 제1 전극 및 제3 트랜지스터(T3)의 제어 전극에 결합되고, 제1 트랜지스터(T1)의 제어 전극은 리셋 신호 단자(Reset)에 결합된다. 제2 트랜지스터(T2)의 제2 전극은 제3 트랜지스터(T3)의 제2 전극 및 제6 트랜지스터(T6)의 제1 전극에 결합되고, 제2 트랜지스터(T2)의 제어 전극은 게이트 라인(Gate)에 결합된다. 제3 트랜지스터(T3)의 제1 전극은 제1 전원 전압 단자(VDD)에 결합된다. 제4 트랜지스터(T4)의 제1 전극은 데이터 라인(Data)에 결합되고, 제4 트랜지스터(T4)의 제2 전극은 제5 트랜지스터(T5)의 제2 전극, 제7 트랜지스터(T7)의 제2 전극 및 제1 저장 커패시터(C1)의 제1 단자에 결합되고; 제4 트랜지스터(T4)의 제어 전극은 게이트 라인에 결합된다. 제5 트랜지스터(T5)의 제1 전극은 기준 전압 신호 단자(Vref)에 결합되고, 제5 트랜지스터(T5)의 제어 전극은 방출 제어 라인(EM)에 결합된다. 제6 트랜지스터(T6)의 제2 전극은 발광 디바이스(D)의 제1 전극에 결합되고, 제6 트랜지스터(T6)의 제어 전극은 방출 제어 라인(EM)에 결합된다. 제7 트랜지스터(T7)의 제1 전극은 기준 전압 신호 단자(Vref)에 결합되고, 제7 트랜지스터(T7)의 제어 전극은 리셋 신호 단자(Reset)에 결합되고, 발광 디바이스의 제2 전극은 제2 전원 전압 단자(VSS)에 결합된다.
발광 디바이스(D)는 전류형 발광 다이오드일 수 있고, 또한 마이크로 발광 다이오드(micro light emitting diode, Micro LED) 또는 미니 발광 다이오드(mini light emitting diode, Mini LED)와 같은 전류형 무기 발광 다이오드일 수 있고, 물론, 본 개시내용의 실시예들에서의 발광 디바이스(D)는 또한 유기 발광 다이오드(OLED)일 수 있다. 발광 디바이스(D)의 제1 및 제2 전극들 중 하나는 애노드이고 다른 하나는 캐소드이다.
발광 디바이스(D)가 마이크로 무기 발광 다이오드인 경우, 제3 트랜지스터는, 마이크로 무기 발광 다이오드의 구동 요건을 충족시키기 위해, 발광 디바이스(D)가 OLED인 경우보다 더 큰 채널 폭-대-길이 비를 갖는다는 점에 유의해야 한다.
도 3에 예시된 바와 같이, 예시적인 제1 시프트 레지스터가 제공되며, 이 제1 시프트 레지스터는: 제8 트랜지스터(T8), 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 제12 트랜지스터(T12), 제13 트랜지스터(T13), 제14 트랜지스터(T14), 제2 저장 커패시터(C2), 및 제3 저장 커패시터(C3)를 포함한다. 제8 트랜지스터(T8)의 제1 전극은 신호 입력 단자(Input)에 결합되고, 제8 트랜지스터(T8)의 제2 전극은 노드(N1)에 결합되고, 제8 트랜지스터(T8)의 제어 전극은 제1 클록 신호 단자에 결합된다. 제9 트랜지스터(T9)의 제1 전극은 제1 클록 신호 단자(CLK)에 결합되고, 제9 트랜지스터(T9)의 제2 전극은 노드(N2)에 결합되고, 제9 트랜지스터(T9)의 제어 전극은 노드(N1)에 결합된다. 제10 트랜지스터(T10)의 제1 전극은 로우 레벨 신호 단자(VGL)에 결합되고, 제10 트랜지스터(T10)의 제2 전극은 노드(N2)에 결합되고, 제10 트랜지스터(T10)의 제어 전극은 제1 클록 신호 단자(CLK)에 결합된다. 제11 트랜지스터(T11)의 제1 전극은 하이 레벨 신호 단자(VGH) 및 제3 저장 커패시터(C3)의 제2 단자에 결합되고, 제11 트랜지스터(T11)의 제2 전극은 신호 출력 단자(Output)에 결합되고, 제11 트랜지스터(T11)의 제어 전극은 노드(N2)에 결합된다. 제3 저장 커패시터(C3)의 제1 단자는 노드(N2)에 결합된다. 제12 트랜지스터(T12)의 제1 전극은 제2 클록 신호 단자(CLKB)에 결합되고, 제12 트랜지스터(T12)의 제2 전극은 제2 저장 커패시터(C2)의 제2 단자 및 신호 출력 단자(Output)에 결합되고, 제12 트랜지스터(T12)의 제어 전극은 제2 저장 커패시터(C2)의 제1 단자에 결합된다. 제13 트랜지스터(T13)의 제1 전극은 하이 레벨 신호 단자(VGH)에 결합되고, 제13 트랜지스터(T13)의 제2 전극은 제14 트랜지스터(T14)의 제1 전극에 결합되고, 제13 트랜지스터(T13)의 제어 전극은 노드(N2)에 결합된다. 제14 트랜지스터(T14)의 제2 전극은 노드(N1)에 결합되고, 제14 트랜지스터(T14)의 제어 전극은 제2 클록 신호 단자에 결합된다. 제15 트랜지스터(T15)의 제1 전극은 노드(N1)에 결합되고, 제15 트랜지스터(T15)의 제2 전극은 제2 저장 커패시터(C2)의 제1 단자에 결합되고, 제15 트랜지스터(T15)의 제어 전극은 로우 레벨 단자(VGL)에 결합된다.
도 4에 도시된 바와 같이, 예시적인 제1 데이터 선택기가 제공되고, 적색 서브픽셀(R), 녹색 서브픽셀(G), 및 청색 서브픽셀(B)의 3개의 서브픽셀을 포함하는 픽셀 유닛을 갖는 디스플레이 기판에 적합하다. 픽셀 유닛에서, 적색 서브픽셀은 데이터 라인(Data11)과 결합되고, 녹색 서브픽셀은 데이터 라인(Data12)과 결합되고, 청색 서브픽셀은 데이터 라인(Data13)과 결합된다. 이에 대응하여, 본 개시내용의 실시예에서, 제1 데이터 선택기는: 제16 트랜지스터(T16), 제17 트랜지스터(T17), 및 제18 트랜지스터(T18)를 포함한다. 제16 트랜지스터(T16)의 제1 전극, 제17 트랜지스터(T17)의 제1 전극 및 제18 트랜지스터(T18)의 제1 전극은 함께 결합되고, 데이터 전압 도입 라인(Data')을 통해 소스 드라이버(도시되지 않음)에 결합되고; 제16 트랜지스터(T16)의 제2 전극은 데이터 라인(Data11)에 결합되고, 제16 트랜지스터(T16)의 제어 전극은 타이밍 제어기(도시되지 않음)의 제1 출력 단자에 결합되고; 제17 트랜지스터(T17)의 제2 전극은 데이터 라인(Data12)에 결합되고, 제17 트랜지스터(T17)의 제어 전극은 타이밍 제어기의 제2 출력 단자에 결합되고; 제18 트랜지스터(T18)의 제2 전극은 데이터 라인(Data13)에 결합되고, 제18 트랜지스터(T18)의 제어 전극은 타이밍 제어기의 제3 출력 단자에 결합된다.
구체적으로, 제16 트랜지스터(T16), 제17 트랜지스터(T17) 및 제18 트랜지스터(T18) 중 하나는 타이밍 제어기(도시되지 않음)로부터 출력되는 타이밍 신호를 통해 턴온되도록 제어된다. 타이밍 제어기가 제16 트랜지스터(T16)가 턴온되도록 제어할 때, 소스 드라이버에 의해 공급되는 데이터 전압은 데이터 전압 도입 라인(4개의 데이터 전압 도입 라인, 즉, Data1', Data2', Data3', Data4'가 도 1에 예시되어 있음)을 통해 제16 트랜지스터(T16)에 결합된 데이터 라인(Data11)에 공급된다. 유사하게, 타이밍 제어기가 제17 트랜지스터(T17)가 턴온되도록 제어할 때, 소스 드라이버로부터 공급되는 데이터 전압은 데이터 전압 도입 라인(Data')을 통해 제17 트랜지스터(T17)에 결합된 데이터 라인(Data12)에 공급된다. 타이밍 제어기가 제18 트랜지스터(T18)가 턴온되도록 제어할 때, 소스 드라이버로부터 공급되는 데이터 전압은 데이터 전압 도입 라인(Data')을 통해 제18 트랜지스터(T18)에 결합된 데이터 라인(Data13)에 공급된다.
디스플레이 기판의 부분들의 구조들에 관한 위의 설명에 따르면, 마이크로 무기 발광 다이오드들을 갖는 디스플레이 기판의 구조가 복잡하므로, 제조 동안, 프로세스는 전통적인 액정 디스플레이 기판 및 전통적인 OLED 디스플레이 기판의 제조 프로세스들과 비교하여 더 복잡하고, 따라서 제조 프로세스에서 정전하들의 축적이 발생한다는 것을 알 수 있다. 그 결과, 디스플레이 기판 내의 트랜지스터의 채널이 파괴되고, 특히, 픽셀 회로 내의 트랜지스터가 파괴된 후에, 디스플레이 패널의 디스플레이는 점 결함, 선 결함 또는 영역 결함(area defect)을 가질 수 있다.
본 개시내용의 실시예들에서 제공되는 디스플레이 기판에서, 신호 공급 회로와 중복 신호 공급 회로는 동일한 구조를 가질 수 있거나, 또는 동일한 기능을 구현하는 상이한 회로 구조들을 가질 수 있다는 점에 추가로 유의해야 한다. 이러한 방식으로, 신호 공급 회로가 고장날 때, 중복 신호 공급 회로는 디스플레이 기판 내의 픽셀 유닛에 동일한 신호를 공급할 수 있고, 신호 공급 회로와 중복 신호 공급 회로는 동일한 구조를 채택하여, 디스플레이 기판의 제조를 용이하게 한다. 물론, 신호 공급 회로와 중복 신호 공급 회로는 상이한 구조들을 가질 수 있고, 이 경우, 중복 신호 공급 회로와 신호 공급 회로는 동일한 기능을 가질 필요가 있다. 이해의 편의를 위해, 신호 공급 회로와 중복 신호 공급 회로가 동일한 구조를 채택하는 경우를 취함으로써 이하의 실시예들이 설명될 것이다.
제1 양태에서, 본 개시내용의 실시예는 디스플레이 기판을 제공하며, 이 디스플레이 기판은 베이스 기판, 및 베이스 기판 상에 배치되는 픽셀 유닛, 신호 라인, 및 신호 공급 모듈을 포함한다. 특히, 본 개시내용의 실시예에서, 각각의 신호 공급 모듈(S)은 신호 공급 회로 및 중복 신호 공급 회로를 포함하고; 각각의 신호 공급 모듈(S)의 신호 공급 회로 및 중복 신호 공급 회로는 복수의 신호 라인들 중 적어도 하나를 통해 복수의 픽셀 유닛들 중 적어도 하나에 전기적으로 결합된다. 즉, 각각의 신호 공급 모듈(S)은 그에 결합된 신호 라인이 결합되는 픽셀 유닛에 신호를 공급하도록 구성된다.
본 개시내용의 실시예에서는 디스플레이 기판의 신호 공급 모듈(S)에 중복 신호 공급 회로가 제공되기 때문에, 디스플레이 패널의 제조 프로세스에서 정전하 축적으로 인해 신호 공급 회로 및 대응하는 중복 신호 공급 회로 중 하나가 손상되더라도, 다른 하나는 디스플레이 기판의 정상 동작을 보장하도록 디스플레이 기판 내의 신호 라인에 대응하는 신호를 공급할 수 있다.
각각의 신호 공급 모듈(S) 내의 신호 공급 회로 및 중복 신호 공급 회로의 수는 둘 다 하나라는 점에 유의해야 한다. 물론, 각각의 신호 공급 모듈(S)에는 하나의 신호 공급 회로 및 복수의 중복 신호 공급 회로들이 대응하여 제공될 수 있다. 본 개시내용의 실시예들은, 신호 공급 모듈(S) 내의 신호 공급 회로 및 중복 신호 공급 회로가 쌍으로 제공되는, 즉, 신호 공급 모듈(S)이 하나의 신호 공급 회로와 하나의 중복 신호 공급 회로를 포함하는 경우를 예로서 취하여 설명된다. 디스플레이 기판을 사용하여 디스플레이 패널을 형성하기 전에, 각각의 신호 공급 모듈(S)에서 고장난 회로 구조체는 레이저 절단 프로세스를 통해 디스플레이 기판 내의 다른 전기 구조체들과 전기적으로 분리될 필요가 있다. 구체적으로, 고장난 회로 구조체의 출력 단자와 신호 라인(들) 사이의 접속 라인이 차단(cut off)될 수 있으므로, 고장난 회로 구조체가 신호 라인(들)에 에러 신호를 출력하는 것이 방지된다. 물론, 신호 공급 모듈(S) 내의 신호 공급 회로도 중복 신호 공급 회로도 고장나지 않은 경우, 신호 공급 모듈들(S) 내의 신호 공급 회로와 중복 신호 공급 회로 중 어느 하나는 디스플레이 기판의 부하를 감소시키기 위해 디스플레이 기판 내의 다른 전기 구조체(들)로부터 전기적으로 분리된다.
일부 실시예들에서, 도 5에 도시된 바와 같이, 신호 라인들은 게이트 라인들(Gate)일 수 있고, 신호 공급 모듈들(S) 내의 신호 공급 회로들은 제1 시프트 레지스터들(6개의 제1 시프트 레지스터, 즉, 도 5에 도시된 GOA1-1 내지 GOA1-6)일 수 있고, 중복 신호 공급 회로들은 제1 시프트 레지스터들과 동일한 구조를 갖는 6개의 제2 시프트 레지스터(6개의 제2 시프트 레지스터, 즉, 도 5에 도시된 GOA2-1 내지 GOA2-6)를 포함할 수 있다. 각각의 신호 공급 모듈(S) 내의 제1 시프트 레지스터와 제2 시프트 레지스터는 동일한 게이트 라인(Gate)에 결합되고, 게이트 라인(Gate)에 결합된 픽셀 유닛들에 게이트 스캔 신호를 제공하도록 구성된다.
제1 시프트 레지스터 및 제2 시프트 레지스터의 구조는 전술한 제1 시프트 레지스터의 구조와 동일하므로, 그 설명은 반복하지 않는다. 제2 시프트 레지스터에 결합된 신호 입력 단자(Input), 제1 클록 신호 단자(CLK), 제2 클록 신호 단자(CLKB), 하이 레벨 신호 단자(VGH), 및 로우 레벨 신호 단자(VGL)는 그에 대응하는 제1 시프트 레지스터의 신호 입력 단자(Input), 제1 클록 신호 단자(CLK), 제2 클록 신호 단자(CLKB), 하이 레벨 신호 단자(VGH), 및 로우 레벨 신호 단자(VGL)와 각각 동일하다는 것을 이해해야 한다.
일부 실시예들에서, 디스플레이 기판은 양면 구동형 디스플레이 기판이고, 즉, 픽셀 유닛들의 하나의 행은 2개의 제1 시프트 레지스터에 의해 구동되고, 이에 대응하여, 픽셀 유닛들의 하나의 행은 2개의 제2 시프트 레지스터에 대응한다. 구체적으로, 픽셀 유닛들의 하나의 행을 예로 들면, 픽셀 유닛들의 행은 하나의 게이트 라인(Gate)에 결합되고, 2개의 제1 시프트 레지스터의 신호 출력 단자들은 게이트 라인(Gate)의 2개의 단부에 각각 결합되고, 2개의 제2 시프트 레지스터의 신호 출력 단자들은 또한 게이트 라인(Gate)의 2개의 단부에 각각 결합되며, 즉, 제1 시프트 레지스터들과 제2 시프트 레지스터들은 일대일 대응 방식으로 배열된다. 따라서, 게이트 라인(Gate)의 일 단부에 있는 제1 시프트 레지스터와 제2 시프트 레지스터 중 하나가 손상되면, 게이트 라인(Gate)에는 다른 하나를 통해 게이트 스캔 신호가 제공될 수 있다. 물론, 본 개시내용의 실시예에서, 2개의 제1 시프트 레지스터는 디스플레이 기판의 중간 영역에 위치될 수 있으며, 예를 들어, 제1 시프트 레지스터는 픽셀 유닛들의 2개의 열 사이에 위치되고, 동일한 게이트 라인을 구동하는 2개의 제1 시프트 레지스터는 상이한 열들의 픽셀 유닛들 사이에 위치된다. 본 개시내용의 실시예들에서 제1 시프트 레지스터의 위치는 어떠한 방식으로도 제한되지 않는다.
구체적으로, 도 5에 도시된 바와 같이, 게이트 라인들(Gate)의 좌측에 결합된 모든 제1 시프트 레지스터들은 캐스케이드로 접속되고, 게이트 라인들(Gate)의 좌측에 접속된 모든 제2 시프트 레지스터들은 캐스케이드로 접속된다. 유사하게, 게이트 라인들(Gate)의 우측에 접속된 모든 제1 시프트 레지스터들은 캐스케이드로 접속되고; 게이트 라인들(Gate)의 우측에 접속된 모든 제2 시프트 레지스터는 캐스케이드로 접속된다. 게이트 라인들(Gate)의 좌측에 접속된 제1 시프트 레지스터들과 제2 시프트 레지스터들의 접속들이 예로서 설명된다. GOA1-1의 신호 출력 단자는 GOA1-2의 신호 입력 단자에 결합되고; GOA1-2의 신호 출력 단자는 GOA1-3의 신호 입력 단자에 결합되고; GOA1-3의 신호 출력 단자는 GOA1-4의 신호 입력 단자에 결합되고; GOA1-4의 신호 출력 단자는 GOA1-5의 신호 입력 단자에 결합되고; GOA1-5의 신호 출력 단자는 GOA1-6의 신호 입력 단자에 결합된다. 유사하게, GOA2-1의 신호 출력 단자는 GOA2-2의 신호 입력 단자에 결합되고; GOA2-2의 신호 출력 단자는 GOA2-3의 신호 입력 단자에 결합되고; GOA2-3의 신호 출력 단자는 GOA2-4의 신호 입력 단자에 결합되고; GOA2-4의 신호 출력 단자는 GOA2-5의 신호 입력 단자에 결합되고; GOA2-5의 신호 출력 단자는 GOA2-6의 신호 입력 단자에 결합된다.
일부 실시예들에서, 도 5에 도시된 바와 같이, 신호 라인들은 데이터 라인 그룹들(DATA)일 수 있고, 각각의 데이터 라인 그룹(DATA)은 복수의 데이터 라인들을 포함하고(예를 들어, 도 5에 도시된 각각의 데이터 라인 그룹(DATA)은 3개의 데이터 라인(Data11, Data12, 및 Data13)을 포함함), 픽셀 유닛들의 하나의 열에 대응하여 접속된다. 각각의 신호 공급 모듈(S) 내의 신호 공급 회로는 제1 데이터 선택기(도 5에는 4개의 제1 데이터 선택기(MUX1-1 내지 MUX1-4)가 도시되어 있음)일 수 있고, 중복 신호 공급 회로는 제1 데이터 선택기와 동일한 구조를 갖는 제2 데이터 선택기(도 5에는 4개의 제2 데이터 선택기(MUX2-1 내지 MUX2-4)가 도시되어 있음)일 수 있고, 제1 데이터 선택기들과 제2 데이터 선택기들은 쌍으로 배열되며, 즉, 하나의 신호 공급 모듈(S)은 하나의 제1 데이터 선택기 및 하나의 제2 데이터 선택기를 포함하고, 이 경우 각각의 신호 공급 모듈(S)은 동일한 열의 픽셀 유닛들에 데이터 전압 신호들을 제공하도록 구성된다.
설명의 편의를 위해, 픽셀 유닛들의 각각의 열이 3개의 상이한 컬러, 즉, 적색, 녹색 및 청색의 서브픽셀들의 3개의 열을 포함하는 경우를 예로 들면, 동일한 열 내의 적색 서브픽셀들에 결합된 데이터 라인은 데이터 라인(Data11)으로서 지칭되고, 유사하게, 동일한 열 내의 녹색 서브픽셀들에 결합된 데이터 라인은 데이터 라인(Data12)으로 지칭되고, 동일한 열 내의 청색 서브픽셀들에 결합된 데이터 라인은 데이터 라인(Data13)으로 지칭된다. 이하, 픽셀 유닛들의 제1 열에 있는 서브픽셀들의 3개의 열에 각각 결합되는 데이터 라인(Data11), 데이터 라인(Data12), 및 데이터 라인(Data13)과, 제1 및 제2 데이터 선택기들 사이의 접속 관계가 구체적으로 설명될 것이다.
구체적으로, 도 5에 도시된 바와 같이, 픽셀 유닛들의 각각의 열은 적색 서브픽셀들(R)의 하나의 열, 녹색 서브픽셀들(G)의 하나의 열 및 청색 서브픽셀들(B)의 하나의 열인 3가지 상이한 컬러의 서브픽셀들의 3개의 열을 포함하고, 각각의 데이터 라인 그룹(DATA)은 Data11, Data12 및 Data13인 3개의 데이터 라인을 포함한다. MUX1-1 및 MUX2-1과 데이터 라인 그룹 사이의 접속 관계를 예로 들면, MUX1-1 및 MUX2-1의 입력 단자들은 데이터 전압 도입 라인(Data')에 결합되고, MUX1-1 및 MUX2-1 각각의 3개의 출력 단자는 데이터 라인들(Data11, Data12 및 Data13)에 각각 결합되어, MUX1-1 및 MUX2-1 중 하나가 손상될 때, 손상된 하나는 데이터 라인들(Data11, Data12 및 Data13)로부터 그리고 데이터 전압 도입 라인들(Data')로부터 분리될 수 있고, 데이터 전압 신호들은 다른 하나를 통해 픽셀 유닛들의 열에 대응하는 3개의 데이터 라인(Data11, Data12 및 Data13)에 제공될 수 있다.
일부 실시예들에서, 제1 데이터 선택기 및 제2 데이터 선택기 각각은 제16 트랜지스터(T16), 제17 트랜지스터(T17), 및 제18 트랜지스터(T18)를 포함할 수 있고, 제2 데이터 선택기 내의 각각의 트랜지스터와 소스 드라이버, 타이밍 제어기, 데이터 라인(Data11), 데이터 라인(Data12), 및 데이터 라인(Data13) 사이의 접속 관계는 제1 데이터 선택기 내의 것과 동일하다. 접속 관계는 이미 위에서 설명하였고, 여기서는 상세히 설명하지 않는다.
일부 실시예들에서, 제1 데이터 선택기와 제2 데이터 선택기는 양자 모두 데이터 라인들(Data)의 신호 입력 단자들이 위치하는 베이스 기판의 측면에 배치된다.
일부 실시예들에서, 도 6 및 도 7에 도시된 바와 같이, 디스플레이 기판은 전술한 구조체들뿐만 아니라 데이터 전압 도입 라인(Data')과 제1 데이터 선택기 사이에 결합된 제1 정전 링 구조체, 및 데이터 전압 도입 라인(Data')과 제2 데이터 선택기 사이에 결합된 제2 정전 링 구조체도 포함하며; 제1 정전 링 구조체와 제2 정전 링 구조체는 동일한 구조를 갖는 정전기 방지 구조체들일 수 있고, 디스플레이 기판을 제조하는 프로세스에서 생성되는 정전기에 의해 야기되는 디스플레이 기판 내의 트랜지스터의 채널의 정전기 파괴를 회피하도록 구성된다.
일부 실시예들에서, 도 6 및 도 7에 도시된 바와 같이, 제1 정전 링 구조체와 데이터 전압 도입 라인(도 5에는 각각 Data1', Data2', Data3' 및 Data4'인 4개의 데이터 신호 도입 라인이 예시되어 있음) 사이에 제1 보호 저항기가 결합되고; 제1 정전 링 구조체와 제1 데이터 선택기 사이에 제2 보호 저항기가 결합되고; 제2 정전 링 구조체와 데이터 전압 도입 라인 사이에 제3 보호 저항기가 결합되고; 제2 정전 링 구조체와 제2 데이터 선택기 사이에 제4 보호 저항기가 결합된다. 제1 보호 저항기, 제2 보호 저항기, 제3 보호 저항기 및 제4 보호 저항기는 디스플레이 기판 내의 픽셀 유닛에 있는 트랜지스터들을 어느 정도 보호하도록 제공되는 한편, 제1 정전 링 구조체 및 제2 정전 링 구조체는 쉽게 정전 파괴될 수 없으므로, 다중 정전 보호(multiple electrostatic protection)의 효과가 달성된다.
일부 실시예들에서, 제1 보호 저항기, 제2 보호 저항기, 제3 보호 저항기 및 제4 보호 저항기의 저항 값들 각각은 400Ω 내지 500Ω이지만, 이에 제한되지 않는다.
도 8에 도시된 바와 같이, 제1 정전 링 구조체(제2 정전 링 구조체)의 구체적인 회로 구조가 아래에 설명된다. 제1 정전 링 구조체는 4개의 트랜지스터, 즉, 제1 정전 트랜지스터(T19), 제2 정전 트랜지스터(T20), 제3 정전 트랜지스터(T21) 및 제4 정전 트랜지스터(T22)를 포함한다. 제1 정전 트랜지스터(T19), 제2 정전 트랜지스터(T20), 제3 정전 트랜지스터(T21) 및 제4 정전 트랜지스터(T22)는 N-타입 또는 P-타입 트랜지스터들일 수 있고; 각각의 트랜지스터가 N-타입 트랜지스터일 때, 작동 레벨 신호 단자는 하이 레벨 신호 단자(VGH)이고, 비-작동 레벨 신호 단자는 로우 레벨 신호 단자(VGL)이며; 각각의 트랜지스터가 P-타입 트랜지스터일 때, 작동 레벨 신호 단자는 로우 레벨 신호 단자(VGL)이고, 비-작동 레벨 신호 단자는 하이 레벨 신호 단자(VGH)이며; 제1 정전 링 구조체의 작동 원리는 제1 정전 링 구조체에서의 제1 정전 트랜지스터(T19), 제2 정전 트랜지스터(T20), 제3 정전 트랜지스터(T21), 및 제4 정전 트랜지스터(T22)의 예들로서 N-타입 트랜지스터들을 취함으로써 아래에 설명될 것이다.
제1 정전 트랜지스터(T19)의 제1 전극은 그것의 제어 전극 및 데이터 전압 도입 라인(Data')에 결합되고, 제1 정전 트랜지스터(T19)의 제2 전극은 제2 정전 트랜지스터(T20)의 제1 전극 및 제어 전극에 결합되고, 제2 정전 트랜지스터(T20)의 제2 전극은 하이 레벨 신호 단자(VGH)에 결합되고; 제3 정전 트랜지스터(T21)의 제1 전극은 제어 전극 및 데이터 전압 도입 라인(Data1')에 결합되고, 제3 정전 트랜지스터(T21)의 제2 전극은 제4 정전 트랜지스터(T22)의 제2 전극 및 제어 전극에 결합되고, 제4 정전 트랜지스터(T22)의 제2 전극은 로우 동작 레벨 신호 단자(VGL)에 결합된다.
데이터 전압 도입 라인(Data1')에 도입된 데이터가 양의 하이 전압일 때, 제1 정전 트랜지스터(T19) 및 제2 정전 트랜지스터(T20)는 턴온되고, 제1 정전 트랜지스터(T19) 및 제2 정전 트랜지스터(T20)가 위치하는 브랜치의 하이 레벨 신호 단자(VGH)를 통해 정전기가 추출된다. 이 경우에 양의 하이 전압의 전압 값은 일반적으로 제2 정전 트랜지스터(T20)의 제2 전극에 결합된 하이 레벨 전압 단자(VGH)에 의해 입력된 전압의 값보다 커야 한다는 것을 이해해야 한다.
데이터 전압 도입 라인(Data1')으로부터 도입된 데이터가 음의 하이 전압일 때, 제3 정전 트랜지스터(T21) 및 제4 정전 트랜지스터(T22)는 턴온되고, 제3 정전 트랜지스터(T21) 및 제4 정전 트랜지스터(T22)가 위치하는 브랜치의 로우 레벨 신호 단자(VGL)를 통해 정전기가 추출된다.
제2 정전 링 구조체의 작동 원리는 제1 정전 링 구조체의 작동 원리와 동일하므로, 그 설명은 생략된다.
제2 양태에서, 도 9에 도시된 바와 같이, 본 개시내용의 실시예는 디스플레이 기판을 제공하고, 디스플레이 기판은 위의 디스플레이 기판에 기초하여 형성된다. 전술한 디스플레이 기판이 고장 검출을 거친 후에, 각각의 신호 공급 모듈(S)에서 고장난 구조체는 레이저 절단 프로세스를 통해 디스플레이 기판 내의 다른 구조체들(즉, 도 9에서 "X"로 표시된 절단을 위한 분리 위치)로부터 전기적으로 분리되고; 신호 공급 모듈들(S) 중 어느 하나에 있는 신호 공급 회로도 중복 신호 공급 회로도 고장나지 않은 경우, 신호 공급 모듈들(S) 내의 신호 공급 회로와 중복 신호 공급 회로 중 어느 하나는 디스플레이 기판의 부하를 감소시키기 위해 디스플레이 기판 내의 다른 구조체들로부터 전기적으로 분리된다. 즉, 본 개시내용의 실시예에서의 디스플레이 기판은 베이스 기판; 및 베이스 기판 상의 어레이로 배열된 복수의 픽셀 유닛들, 복수의 신호 라인들 및 신호 공급 모듈들(S)을 포함하고; 신호 공급 모듈(S)은: 신호 공급 회로 및 중복(redundant) 신호 공급 회로를 포함하고; 각각의 신호 공급 모듈(S)의 신호 공급 회로와 중복 신호 공급 회로 중 하나만이 복수의 신호 라인들 중 적어도 하나를 통해 복수의 픽셀 유닛들 중 적어도 하나에 전기적으로 결합된다.
본 개시내용의 본 실시예에서의 디스플레이 기판에 따르면, 전술한 디스플레이 기판이 고장 검출을 거친 후에, 각각의 신호 공급 모듈(S)에서 고장난 회로 구조체는 레이저 절단 프로세스를 통해 디스플레이 기판 내의 다른 전기 구조체들로부터 전기적으로 분리되고; 구체적으로, 고장난 회로 구조체가 신호 라인들에 에러 신호를 출력하는 것을 방지하기 위해, 고장난 회로 구조체의 출력 단자와 신호 라인들 사이의 접속 라인들이 차단될 수 있다. 물론, 신호 공급 모듈(S) 내의 신호 공급 회로도 중복 신호 공급 회로도 고장나지 않은 경우, 신호 공급 모듈(S) 내의 신호 공급 회로와 중복 신호 공급 회로 중 어느 하나가 디스플레이 기판 내의 다른 전기 구조체들로부터 전기적으로 분리되어, 본 실시예에서의 디스플레이 기판을 획득하여, 본 개시내용의 실시예에서의 디스플레이 기판은 더 높은 수율을 갖는다.
본 개시내용의 실시예에서, 신호 공급 모듈(S) 내의 신호 공급 회로는 제1 시프트 레지스터일 수 있고, 이 경우 중복 신호 공급 회로는 제2 시프트 레지스터이다. 물론, 본 개시내용의 실시예에서의 신호 공급 모듈(S) 내의 신호 공급 회로는 제1 데이터 선택기일 수 있고, 이 경우, 중복 신호 공급 회로는 제2 데이터 선택기일 수 있다. 제1 시프트 레지스터, 제2 시프트 레지스터, 제1 데이터 선택기 및 제2 데이터 선택기는 전술한 바와 동일한 구조를 채택할 수 있으므로, 그 설명은 반복하지 않는다. 본 개시내용의 실시예에 따른 디스플레이 기판의 다른 구조체들도 또한 전술한 디스플레이 기판의 구조체들과 동일할 수 있으므로, 그 설명은 반복하지 않는다.
제3 양태에서, 본 개시내용의 실시예는 디스플레이 기판을 포함하는 디스플레이 패널을 추가로 제공한다. 디스플레이 패널은 액정 패널, OLED 패널, MicroLED 패널, MiniLED 패널, 이동 전화, 태블릿 컴퓨터, 텔레비전, 디스플레이, 노트북 컴퓨터, 디지털 포토 프레임, 내비게이터, 및 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트와 같은 액정 디스플레이 디바이스 또는 전계발광 디스플레이 디바이스일 수 있다.
위의 실시예들은 본 개시내용의 원리를 설명하기 위해 채택되는 예시적인 실시예들일 뿐이며, 본 개시내용은 이에 제한되지 않는다는 점이 이해될 수 있다. 본 개시내용의 사상 및 본질로부터 벗어나지 않고서 본 기술분야의 통상의 기술자들에 의해 다양한 변형들 및 개선들이 이루어질 수 있고, 이러한 변형들 및 개선들은 또한 본 개시내용의 보호 범위 내에 있는 것으로 간주될 것이다.

Claims (21)

  1. 디스플레이 기판으로서,
    베이스 기판(base substrate); 및
    상기 베이스 기판 상의 어레이로 배열된 복수의 픽셀 유닛들, 복수의 신호 라인들 및 신호 공급 모듈들
    을 포함하고;
    상기 신호 공급 모듈은: 신호 공급 회로 및 중복(redundant) 신호 공급 회로를 포함하고;
    상기 신호 공급 모듈들 각각은 상기 복수의 신호 라인들 중 적어도 하나를 통해 상기 복수의 픽셀 유닛들 중 적어도 하나에 전기적으로 결합되는, 디스플레이 기판.
  2. 제1항에 있어서, 상기 신호 공급 모듈들 각각의 상기 신호 공급 회로 및 상기 중복 신호 공급 회로는 상기 복수의 신호 라인들 중 적어도 하나를 통해 상기 복수의 픽셀 유닛들 중 적어도 하나에 전기적으로 결합되는, 디스플레이 기판.
  3. 제1항 또는 제2항에 있어서, 상기 복수의 픽셀 유닛들 각각은 복수의 서브픽셀들을 포함하고; 상기 복수의 신호 라인들은 데이터 라인 그룹들을 포함하고, 상기 데이터 라인 그룹들 각각은 복수의 데이터 라인들을 포함하고; 동일한 열 내의 픽셀 유닛들은 동일한 데이터 라인 그룹과 결합되고, 동일한 열 내의 서브픽셀들은 동일한 데이터 라인과 결합되고, 상이한 열들 내의 서브픽셀들은 상이한 데이터 라인들과 결합되고;
    상기 신호 공급 모듈들과 상기 데이터 라인 그룹들은 일대일 대응하고;
    상기 신호 공급 회로는: 제1 데이터 선택기를 포함하고; 상기 중복 신호 공급 회로는: 제2 데이터 선택기를 포함하고;
    상기 신호 공급 모듈들 각각의 상기 제1 데이터 선택기 및 상기 제2 데이터 선택기는 그에 대응하는 상기 데이터 라인 그룹을 통해 픽셀 유닛들에 전기적으로 결합되는, 디스플레이 기판.
  4. 제3항에 있어서, 데이터 전압 도입 라인, 제1 정전 링 구조체 및 제2 정전 링 구조체를 추가로 포함하고;
    상기 데이터 전압 도입 라인은 상기 제1 정전 링 구조체를 통해 상기 제1 데이터 선택기와 결합되고; 상기 데이터 전압 도입 라인과 상기 제1 정전 링 구조체 사이에 제1 보호 저항기가 결합되고; 상기 제1 정전 링 구조체와 상기 제1 데이터 선택기 사이에 제2 보호 저항기가 결합되고;
    상기 데이터 전압 도입 라인은 상기 제2 정전 링 구조체를 통해 상기 제2 데이터 선택기와 결합되고; 상기 데이터 전압 도입 라인과 상기 제2 정전 링 구조체 사이에 제3 보호 저항기가 결합되고; 상기 제2 정전 링 구조체와 상기 제2 데이터 선택기 사이에 제4 보호 저항기가 결합되는, 디스플레이 기판.
  5. 제4항에 있어서, 상기 제1 정전 링 구조체 및 상기 제2 정전 링 구조체 각각은 제1 정전 트랜지스터, 제2 정전 트랜지스터, 제3 정전 트랜지스터 및 제4 정전 트랜지스터를 포함하고;
    상기 제1 정전 트랜지스터의 제1 전극은 그것의 제어 전극 및 상기 데이터 전압 도입 라인과 결합되고, 상기 제1 정전 트랜지스터의 제2 전극은 상기 제2 정전 트랜지스터의 제1 전극 및 제어 전극과 결합되고, 상기 제2 정전 트랜지스터의 제2 전극은 작동 레벨 신호 단자와 결합되고;
    상기 제3 정전 트랜지스터의 제1 전극은 그것의 제어 전극 및 상기 데이터 전압 도입 라인과 결합되고, 상기 제3 정전 트랜지스터의 제2 전극은 상기 제4 정전 트랜지스터의 제1 전극 및 제어 전극과 결합되고, 상기 제4 정전 트랜지스터의 제2 전극은 비-작동 레벨 신호 단자와 결합되는, 디스플레이 기판.
  6. 제4항에 있어서, 상기 제1 보호 저항기, 상기 제2 보호 저항기, 상기 제3 보호 저항기 및 상기 제4 보호 저항기의 저항 값들은 모두 400Ω 내지 500Ω인, 디스플레이 기판.
  7. 제3항에 있어서, 상기 픽셀 유닛은 3개의 서브픽셀을 포함하고; 상기 데이터 라인 그룹은 3개의 데이터 라인을 포함하는, 디스플레이 기판.
  8. 제3항에 있어서, 상기 제1 데이터 선택기 및 상기 제2 데이터 선택기는 상기 데이터 라인들의 신호 입력 단자들이 위치하는 상기 베이스 기판의 측면 상에 있는, 디스플레이 기판.
  9. 제1항에 있어서, 상기 신호 라인들은 게이트 라인들을 포함하고; 동일한 행 내의 상기 픽셀 유닛들은 동일한 게이트 라인과 결합되고; 상기 신호 공급 모듈들 각각의 상기 신호 공급 회로는 제1 시프트 레지스터를 포함하고, 상기 중복 신호 공급 회로는 제2 시프트 레지스터를 포함하고; 상기 제1 시프트 레지스터 및 상기 제2 시프트 레지스터는 쌍으로 배열되고 동일한 게이트 라인에 결합되고;
    상기 게이트 라인은 상기 신호 공급 모듈들 중 적어도 하나에서 쌍으로 있는 상기 제1 시프트 레지스터 및 상기 제2 시프트 레지스터와 결합되는, 디스플레이 기판.
  10. 제9항에 있어서, 상기 게이트 라인은 2개의 신호 공급 모듈과 결합되고, 상기 2개의 신호 공급 모듈은 상기 게이트 라인의 2개의 대향 단부에 각각 결합되는, 디스플레이 기판.
  11. 제9항 또는 제10항에 있어서, 상기 신호 공급 모듈들에서, 복수의 제1 시프트 레지스터들은 캐스케이드로 결합되고, 복수의 제2 시프트 레지스터들은 캐스케이드로 결합되고; 제1 시프트 레지스터들의 스테이지들은 상이한 게이트 라인들과 각각 결합되고; 제2 시프트 레지스터들의 스테이지들은 상이한 게이트 라인들과 각각 결합되고;
    N번째 스테이지의 제1 시프트 레지스터의 신호 입력 단자는 (N-1)번째 스테이지의 제1 시프트 레지스터의 신호 출력 단자와 결합되고; N번째 스테이지의 제1 시프트 레지스터의 신호 출력 단자는 (N+1)번째 스테이지의 제1 시프트 레지스터의 신호 입력 단자와 결합되고;
    N번째 스테이지의 제2 시프트 레지스터의 신호 입력 단자는 (N-1)번째 스테이지의 제2 시프트 레지스터의 신호 출력 단자와 결합되고; 상기 N번째 스테이지의 제2 시프트 레지스터의 신호 출력 단자는 (N+1)번째 스테이지의 제2 시프트 레지스터의 신호 입력 단자와 결합되고, N은 1보다 큰 정수인, 디스플레이 기판.
  12. 제1항에 있어서, 상기 신호 공급 모듈들 각각의 상기 신호 공급 회로 및 상기 중복 신호 공급 회로 중 하나만이 상기 복수의 신호 라인들 중 적어도 하나를 통해 상기 복수의 픽셀 유닛들 중 적어도 하나에 전기적으로 결합되는, 디스플레이 기판.
  13. 제12항에 있어서, 상기 복수의 픽셀 유닛들 각각은 복수의 서브픽셀들을 포함하고; 상기 복수의 신호 라인들은 데이터 라인 그룹들을 포함하고, 상기 데이터 라인 그룹들 각각은 복수의 데이터 라인들을 포함하고; 동일한 열 내의 픽셀 유닛들은 동일한 데이터 라인 그룹과 결합되고, 동일한 열 내의 서브픽셀들은 동일한 데이터 라인과 결합되고, 상이한 열들 내의 서브픽셀들은 상이한 데이터 라인들과 결합되고;
    상기 신호 공급 모듈들과 상기 데이터 라인 그룹들은 일대일 대응하고;
    상기 신호 공급 회로는: 제1 데이터 선택기를 포함하고; 상기 중복 신호 공급 회로는: 제2 데이터 선택기를 포함하고;
    상기 신호 공급 모듈들 각각의 상기 제1 데이터 선택기 및 상기 제2 데이터 선택기 중 하나만이 그에 대응하는 상기 데이터 라인 그룹을 통해 픽셀 유닛들에 전기적으로 결합되는, 디스플레이 기판.
  14. 제13항에 있어서, 데이터 전압 도입 라인, 제1 정전 링 구조체 및 제2 정전 링 구조체를 추가로 포함하고;
    상기 데이터 전압 도입 라인은 상기 제1 정전 링 구조체를 통해 상기 제1 데이터 선택기와 결합되고; 상기 데이터 전압 도입 라인과 상기 제1 정전 링 구조체 사이에 제1 보호 저항기가 결합되고; 상기 제1 정전 링 구조체와 상기 제1 데이터 선택기 사이에 제2 보호 저항기가 결합되고;
    상기 데이터 전압 도입 라인은 상기 제2 정전 링 구조체를 통해 상기 제2 데이터 선택기와 결합되고; 상기 데이터 전압 도입 라인과 상기 제2 정전 링 구조체 사이에 제3 보호 저항기가 결합되고; 상기 제2 정전 링 구조체와 상기 제2 데이터 선택기 사이에 제4 보호 저항기가 결합되는, 디스플레이 기판.
  15. 제14항에 있어서, 상기 제1 정전 링 구조체 및 상기 제2 정전 링 구조체 각각은 제1 정전 트랜지스터, 제2 정전 트랜지스터, 제3 정전 트랜지스터 및 제4 정전 트랜지스터를 포함하고;
    상기 제1 정전 트랜지스터의 제1 전극은 그것의 제어 전극 및 상기 데이터 전압 도입 라인과 결합되고, 상기 제1 정전 트랜지스터의 제2 전극은 상기 제2 정전 트랜지스터의 제1 전극 및 제어 전극과 결합되고, 상기 제2 정전 트랜지스터의 제2 전극은 작동 레벨 신호 단자와 결합되고;
    상기 제3 정전 트랜지스터의 제1 전극은 그것의 제어 전극 및 상기 데이터 전압 도입 라인과 결합되고, 상기 제3 정전 트랜지스터의 제2 전극은 상기 제4 정전 트랜지스터의 제1 전극 및 제어 전극과 결합되고, 상기 제4 정전 트랜지스터의 제2 전극은 비-작동 레벨 신호 단자와 결합되는, 디스플레이 기판.
  16. 제13항에 있어서, 상기 제1 데이터 선택기 및 상기 제2 데이터 선택기는 상기 데이터 라인들의 신호 입력 단자들이 위치하는 상기 베이스 기판의 측면 상에 있는, 디스플레이 기판.
  17. 제12항에 있어서, 상기 신호 라인들은 게이트 라인들을 포함하고; 동일한 행 내의 픽셀 유닛들은 동일한 게이트 라인과 결합되고; 상기 신호 공급 모듈들 각각의 상기 신호 공급 회로는 제1 시프트 레지스터를 포함하고, 상기 중복 신호 공급 회로는 제2 시프트 레지스터를 포함하고; 상기 제1 시프트 레지스터 및 상기 제2 시프트 레지스터는 쌍으로 배열되고 동일한 게이트 라인에 대응하고;
    상기 게이트 라인은 상기 신호 공급 모듈들 중 적어도 하나에서 쌍으로 있는 상기 제1 시프트 레지스터 및 상기 제2 시프트 레지스터 중 하나와만 결합되는, 디스플레이 기판.
  18. 제17항에 있어서, 상기 게이트 라인은 2개의 신호 공급 모듈과 결합되고, 상기 2개의 신호 공급 모듈은 상기 게이트 라인의 2개의 대향 단부에 각각 결합되는, 디스플레이 기판.
  19. 제17항 또는 제18항에 있어서, 상기 신호 공급 모듈들에서, 복수의 제1 시프트 레지스터들은 캐스케이드로 결합되고, 복수의 제2 시프트 레지스터들은 캐스케이드로 결합되고; 제1 시프트 레지스터들의 스테이지들은 상이한 게이트 라인들과 각각 결합되고; 제2 시프트 레지스터들의 스테이지들은 상이한 게이트 라인들과 각각 결합되고;
    N번째 스테이지의 제1 시프트 레지스터의 신호 입력 단자는 (N-1)번째 스테이지의 제1 시프트 레지스터의 신호 출력 단자와 결합되고; N번째 스테이지의 제1 시프트 레지스터의 신호 출력 단자는 (N+1)번째 스테이지의 제1 시프트 레지스터의 신호 입력 단자와 결합되고;
    N번째 스테이지의 제2 시프트 레지스터의 신호 입력 단자는 (N-1)번째 스테이지의 제2 시프트 레지스터의 신호 출력 단자와 결합되고; N번째 스테이지의 제2 시프트 레지스터의 신호 출력 단자는 (N+1)번째 스테이지의 제2 시프트 레지스터의 신호 입력 단자와 결합되는, 디스플레이 기판.
  20. 제2항 내지 제19항 중 어느 한 항에 있어서, 상기 픽셀 유닛은 발광 디바이스를 포함하고; 상기 발광 디바이스는: 마이크로 무기 발광 다이오드를 포함하는, 디스플레이 기판.
  21. 제1항 내지 제20항 중 어느 한 항의 디스플레이 기판을 포함하는, 디스플레이 패널.
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