JP2023510065A - 表示基板及びその製作方法、表示装置 - Google Patents

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Abstract

Figure 2023510065000001
表示基板及びその製作方法、表示装置である。前記表示基板は、ベースと、前記ベース上に設けられたゲート駆動回路とを含み、前記ゲート駆動回路は、フレームスタート信号線（ＳＴＶ）、クロック信号線（ＣＫ）、反転クロック信号線（ＣＢ）、第一レベル信号線（ＶＧＨ）、第二レベル信号線（ＶＧＬ）及び複数のシフトレジスタユニットを含み、複数のトランジスタには、少なくとも第一トランジスタ（Ｔ１）、第二トランジスタ（Ｔ２）及び第三トランジスタ（Ｔ３）が含まれ、第一トランジスタ（Ｔ１）のアクティブ層、第二トランジスタ（Ｔ２）のアクティブ層及び第三トランジスタ（Ｔ３）のアクティブ層は、１つの連続した第一半導体層（１１）によって形成され、第一半導体層（１１）は、第一方向に沿って延在し、第一半導体層（１１）は、第一トランジスタ（Ｔ１）、第二トランジスタ（Ｔ２）及び第三トランジスタ（Ｔ３）に対応する少なくとも３つのチャンネル部分（１１０）と、隣接するチャンネル部分（１１０）の間に設けられた導電部分（１１１）とを含み、隣接するチャンネル部分（１１０）に対応する複数のトランジスタの間は、対応する導電部分（１１１）を介して結合される。

Description

本開示は、表示の技術分野に関し、特に、表示基板及びその製作方法、表示装置に関する。
アクティブマトリックス有機発光ダイオード（英語：Ａｃｔｉｖｅ－Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、以下、ＡＭＯＬＥＤと略す）表示パネルは、その低消費電力、低製作コスト、広色域等の利点から、いろいろな分野で幅広く利用されている。
ＡＭＯＬＥＤ表示パネルは、表示領域に位置する画素駆動回路と、非表示領域に位置するゲート駆動回路とを含み、前記画素駆動回路は、アレイ分布された複数のサブ画素駆動回路を含み、前記ゲート駆動回路は、複数のシフトレジスタユニットを含み、各々のシフトレジスタユニットは、対応する行のサブ画素駆動回路にゲート駆動信号を供給するためのものである。前記ゲート駆動回路がＡＭＯＬＥＤ表示パネルの非表示領域に設けられているため、ゲート駆動回路の並び方によって、ＡＭＯＬＥＤ表示パネルの額縁幅が決定されている。
本開示の目的は、表示基板及びその製作方法、表示装置を提供することにある。
本開示の第一局面は、ベースと、前記ベース上に設けられたゲート駆動回路とを含む表示基板であって、前記ゲート駆動回路は、フレームスタート信号線、クロック信号線、反転クロック信号線、第一レベル信号線、第二レベル信号線及び複数のシフトレジスタユニットを含み、
各々の前記シフトレジスタユニットは、何れも複数のトランジスタを含み、前記複数のトランジスタには、少なくとも第一トランジスタ、第二トランジスタ及び第三トランジスタが含まれ、前記第一トランジスタのアクティブ層、前記第二トランジスタのアクティブ層及び前記第三トランジスタのアクティブ層は、１つの連続した第一半導体層によって形成され、前記第一半導体層は、第一方向に沿って延在し、前記第一半導体層は、前記第一トランジスタ、前記第二トランジスタ及び前記第三トランジスタに対応する少なくとも３つのチャンネル部分と、隣接する前記チャンネル部分の間に設けられた導電部分とを含み、前記少なくとも３つのチャンネル部分は、前記第一方向に沿って配列され、隣接する前記チャンネル部分に対応する前記トランジスタの間は、対応する前記導電部分を介して結合される、表示基板を提供する。
選択的に、前記第一トランジスタのゲートは、第一ゲートパターン、第二ゲートパターン及び第三ゲートパターンを含み、
前記第一ゲートパターンの前記ベース上での正投影及び前記第二ゲートパターンの前記ベース上での正投影は、何れも前記第一トランジスタのチャンネル部分の前記ベース上での正投影と少なくとも部分的に重なり、前記第一ゲートパターン及び前記第二ゲートパターンは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、
前記第三ゲートパターンは、前記第一トランジスタのチャンネル部分における前記第二レベル信号線から遠い側に位置し、且つ前記第三ゲートパターンは、それぞれ前記第一ゲートパターン及び前記第二ゲートパターンに結合され、
前記第一ゲートパターンにおける前記第三ゲートパターンから遠い端、又は前記第二ゲートパターンにおける前記第三ゲートパターンから遠い端は、前記クロック信号線に結合される。
選択的に、前記第一トランジスタのチャンネル幅対長さの比と、前記第二トランジスタのチャンネル幅対長さの比と、前記第三トランジスタのチャンネル幅対長さの比とは等しい。
選択的に、前記第二方向において、前記第二トランジスタのチャンネル部分の長さと、前記第三トランジスタのチャンネル部分の長さとは同じであり、且つ前記第二トランジスタのチャンネル部分の長さは、前記第一トランジスタのチャンネル部分の長さよりも小さく、
前記第一方向において、前記第二トランジスタのチャンネル部分の幅と、前記第三トランジスタのチャンネル部分の幅とは同じであり、且つ前記第二トランジスタのチャンネル部分の幅は、前記第一トランジスタのチャンネル部分の幅よりも小さい。
選択的に、前記第一トランジスタのアクティブ層は、前記第一方向に沿って対向して設けられた２つの第一導電部分と、前記２つの第一導電部分の間に位置する第一チャンネル部分とを含み、前記第二トランジスタのアクティブ層は、前記第一方向に沿って対向して設けられた２つの第二導電部分と、前記２つの第二導電部分の間に位置する第二チャンネル部分とを含み、前記第三トランジスタのアクティブ層は、前記第一方向に沿って対向して設けられた２つの第三導電部分と、前記２つの第三導電部分の間に位置する第三チャンネル部分とを含み、前記第三チャンネル部分は、前記第一チャンネル部分と前記第二チャンネル部分との間に位置し、前記第一チャンネル部分と前記第三チャンネル部分との間に位置する前記第一導電部分と前記第三導電部分とが結合され、前記第二チャンネル部分と前記第三チャンネル部分との間に位置する前記第二導電部分と前記第三導電部分とが結合される。
選択的に、前記シフトレジスタユニットは、共通接続端を含み、
前記複数のトランジスタには、第四トランジスタ及び第五トランジスタが更に含まれ、前記第四トランジスタのアクティブ層及び前記第五トランジスタのアクティブ層は、１つの連続した第二半導体層によって形成され、
前記第四トランジスタのアクティブ層は、対向して設けられた２つの第四導電部分と、前記２つの第四導電部分の間に位置する第四チャンネル部分とを含み、
前記第五トランジスタのアクティブ層は、対向して設けられた２つの第五導電部分と、前記２つの第五導電部分の間に位置する第五チャンネル部分とを含み、
一方の前記第四導電部分と一方の前記第五導電部分とが結合されて結合端を形成し、当該結合端は、第一導電接続部を介して前記共通接続端に結合される。
選択的に、前記２つの第四導電部分は、前記第一方向に沿って対向して設けられ、前記２つの第五導電部分は、第二方向に沿って対向して設けられ、前記第二方向と前記第一方向とは交差し、
前記第四トランジスタのアクティブ層と前記第五トランジスタのアクティブ層とは、共同でＬ字形に形成され、前記結合端は、前記Ｌ字形の曲がり角に位置する。
選択的に、前記第一レベル信号線は、前記第一方向に沿って延在し、
前記複数のトランジスタには、それぞれ前記第一レベル信号線に結合される第四トランジスタ及び第六トランジスタが更に含まれ、前記第四トランジスタにおける前記第一レベル信号線に結合される一極の前記ベース上での正投影、及び前記第六トランジスタにおける前記第一レベル信号線に結合される一極の前記ベース上での正投影は、何れも前記第一レベル信号線の前記ベース上での正投影とは第一重なり領域があり、前記第四トランジスタの一極及び前記第六トランジスタの一極は何れも、前記第一重なり領域に設けられた第一ビアホールを介して前記第一レベル信号線に直接結合される。
選択的に、前記第四トランジスタに含まれる第四チャンネル部分の前記ベース上での正投影、及び前記第六トランジスタに含まれる第六チャンネル部分の前記ベース上での正投影は、何れも前記第一レベル信号線の前記ベース上での正投影の同じ側に位置する。
選択的に、前記第四トランジスタに含まれる第四チャンネル部分の前記ベース上での正投影は、前記第一レベル信号線の前記ベース上での正投影の第一側に位置し、前記第六トランジスタに含まれる第六チャンネル部分の前記ベース上での正投影は、前記第一レベル信号線の前記ベース上での正投影の第二側に位置し、前記第一側と前記第二側とは対向する。
選択的に、前記第四トランジスタの一極と前記第一レベル信号線とによって形成された前記第一重なり領域と、前記第六トランジスタの一極と前記第一レベル信号線とによって形成された前記第一重なり領域との間は、互いに独立する。
選択的に、前記シフトレジスタユニットは、ゲート駆動信号出力端を含み、前記複数のトランジスタには、前記第一方向に沿って配列された第七トランジスタ及び第八トランジスタが含まれ、前記第七トランジスタの出力電極及び前記第八トランジスタの出力電極は、何れも前記ゲート駆動信号出力端に結合され、前記第七トランジスタは、前記ゲート駆動信号出力端がアクティブレベルを出力するように制御するためのものであり、前記第八トランジスタは、前記ゲート駆動信号出力端が非アクティブレベルを出力するように制御するためのものである。
選択的に、前記第七トランジスタの入力電極は、前記第一方向に沿って配列された複数の第一入力電極パターンと、前記複数の第一入力電極パターンの同じ側に位置し、且つそれぞれ前記複数の第一入力電極パターンに結合される第二入力電極パターンとを含み、
前記第七トランジスタの出力電極は、複数の第一出力電極パターンと、前記複数の第一出力電極パターンの同じ側に位置し、且つそれぞれ前記複数の第一出力電極パターンに結合される第二出力電極パターンとを含み、前記第一出力電極パターンと前記第一入力電極パターンとは、交互に配列され、
前記第七トランジスタのゲートは、複数の第四ゲートパターンと、前記複数の第四ゲートパターンの同じ側に位置し、且つそれぞれ前記複数の第四ゲートパターンに結合される第五ゲートパターンとを含み、各々の前記第四ゲートパターンは何れも、隣接する前記第一入力電極パターンと前記第一出力電極パターンとの間に位置し、
前記第八トランジスタのゲートの前記ベース上での正投影は、前記第八トランジスタの入力電極の前記ベース上での正投影と、前記第八トランジスタの出力電極の前記ベース上での正投影との間に位置し、前記第七トランジスタにおける最も前記第八トランジスタのゲートに近い前記第一出力電極パターンは、前記第八トランジスタの出力電極として兼用され、
前記第一入力電極パターン、前記第一出力電極パターン、前記第四ゲートパターン、前記第八トランジスタのゲート及び前記第八トランジスタの入力電極は、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差する。
選択的に、前記第七トランジスタは、前記第二方向に沿って配列された２つの第七アクティブパターンを含み、各々の前記第七アクティブパターンは何れも、前記第一方向に沿って交互に設けられた第七導電部分及び第七チャンネル部分を含み、
前記第七チャンネル部分と前記第四ゲートパターンとは、１対１で対応し、各々の前記第七チャンネル部分の前記ベース上での正投影は何れも、対応する前記第四ゲートパターンの前記ベース上での正投影の内部に位置し、
前記第七トランジスタにおける一部の前記第七導電部分と、前記第一入力電極パターンとは、１対１で対応し、前記第一入力電極パターンの前記ベース上での正投影と、対応する前記第七導電部分の前記ベース上での正投影とには、第二重なり領域があり、前記第一入力電極パターンは、前記第二重なり領域に設けられた少なくとも１つの第二ビアホールを介して、対応する前記第七導電部分に結合され、
前記第七トランジスタにおける他部の前記第七導電部分と、前記第一出力電極パターンとは、１対１で対応し、前記第一出力電極パターンの前記ベース上での正投影と、対応する前記第七導電部分の前記ベース上での正投影とには、第三重なり領域があり、前記第一出力電極パターンは、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールを介して、対応する前記第七導電部分に結合され、
前記第八トランジスタは、前記第二方向に沿って配列された２つの第八アクティブパターンを含み、各々の前記第八アクティブパターンは、何れも第八導電部分及び第八チャンネル部分を含み、前記第八導電部分の前記ベース上での正投影と、前記第八トランジスタの入力電極の前記ベース上での正投影とには、第四重なり領域があり、前記第八導電部分は、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールを介して、前記第八トランジスタの入力電極に結合され、
前記第八チャンネル部分の前記ベース上での正投影は、前記第八トランジスタのゲートの前記ベース上での正投影の内部に位置し、
前記第七アクティブパターンと前記第八アクティブパターンとは、１対１で対応し、互いに対応する前記第七アクティブパターン及び前記第八アクティブパターンは、１つの連続した第三半導体層によって形成される。
選択的に、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線は、何れも前記第一方向に沿って延在し、前記クロック信号線の前記ベース上での正投影、前記反転クロック信号線の前記ベース上での正投影、及び前記第二レベル信号線の前記ベース上での正投影は、何れも前記シフトレジスタユニットの前記ベース上での正投影における前記表示基板の表示領域から遠い側に位置する。
選択的に、前記ゲート駆動回路は、フレームスタート信号線を更に含み、
前記複数のトランジスタには、第四トランジスタ、第五トランジスタ、第六トランジスタ、第七トランジスタ及び第八トランジスタが更に含まれ、
前記第一トランジスタのゲートは、前記クロック信号線に結合され、前記第一トランジスタの入力電極は、前記フレームスタート信号線に結合され、前記第一トランジスタの出力電極は、前記第五トランジスタのゲートに結合され、
前記第五トランジスタの入力電極は、前記クロック信号線に結合され、前記第五トランジスタの出力電極は、前記第四トランジスタの出力電極に結合され、
前記第四トランジスタのゲートは、前記クロック信号線に結合され、前記第四トランジスタの入力電極は、前記第一レベル信号線に結合され、前記第四トランジスタの出力電極は、前記第八トランジスタのゲートに結合され、
前記第八トランジスタの入力電極は、前記第二レベル信号線に結合され、前記第八トランジスタの出力電極は、前記ゲート駆動信号出力端に結合され、
前記第七トランジスタのゲートは、前記第六トランジスタの出力電極に結合され、前記第七トランジスタの入力電極は、前記反転クロック信号入力端に結合され、前記第七トランジスタの出力電極は、前記ゲート駆動信号出力端に結合され、
前記第六トランジスタのゲートは、前記第一レベル信号線に結合され、前記第六トランジスタの入力電極は、前記第一トランジスタの出力電極に結合され、
前記第二トランジスタのゲートは、前記第四トランジスタの出力電極に結合され、前記第二トランジスタの入力電極は、前記第二レベル信号線に結合され、前記第二トランジスタの出力電極は、前記第三トランジスタの入力電極に結合され、
前記第三トランジスタのゲートは、前記反転クロック信号線に結合され、前記第三トランジスタの出力電極は、前記第六トランジスタの入力電極に結合され、
前記シフトレジスタユニットは、
第一極板が前記第八トランジスタのゲートに結合され、第二極板が前記第二レベル信号線に結合される第一容量と、
第一極板が前記第七トランジスタのゲートに結合され、第二極板が前記ゲート駆動信号出力端に結合される第二容量とを更に含む。
選択的に、前記表示領域に近づく方向に沿って、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線は、順次に配列され、
前記第一方向に沿って、前記第三トランジスタは、前記第一トランジスタと前記第二トランジスタとの間に位置し、
前記第四トランジスタは、前記第一トランジスタにおける前記第二レベル信号線から遠い側に位置し、
前記第五トランジスタの第五チャンネル部分は、前記第一トランジスタの第一チャンネル部分と、前記第四トランジスタの第四チャンネル部分との間に位置し、且つ前記第五トランジスタの入力電極の前記ベース上での正投影は、前記第一トランジスタの第一チャンネル部分の前記ベース上での正投影と、前記第五トランジスタの第五チャンネル部分の前記ベース上での正投影との間に位置し、
前記共通接続端は、前記第二トランジスタのゲートを含み、前記第五トランジスタの出力電極は、前記第一導電接続部を介して前記第二トランジスタのゲートに結合され、前記第一導電接続部は、前記第一方向に沿って延在し、
前記第一レベル信号線は、前記第四トランジスタの第四チャンネル部分における前記第二レベル信号線から遠い側に位置し、且つ前記第一レベル信号線の前記ベース上での正投影は、前記第四トランジスタの第四チャンネル部分の前記ベース上での正投影と、前記第六トランジスタの第六チャンネル部分の前記ベース上での正投影との間に位置し、
前記第八トランジスタ及び前記第七トランジスタは、前記第六トランジスタにおける前記第一レベル信号線から遠い側に位置する。
選択的に、前記シフトレジスタユニットは、前記第二レベル信号線に結合される第三導電接続部、及び、前記第八トランジスタのゲートと前記第二トランジスタのゲートとを結合させるための第四導電接続部を更に含み、前記第三導電接続部及び前記第四導電接続部は、何れも前記第二方向に沿って延在し、
前記第一容量の第二極板は、前記第二方向に沿って延在し、前記第一容量の第二極板における前記第三導電接続部に近い端の前記ベース上での正投影と、前記第三導電接続部の前記ベース上での正投影とには、第五重なり領域があり、前記第一容量の第二極板における前記第三導電接続部に近い端は、前記第五重なり領域に設けられた少なくとも１つの第五ビアホールを介して、前記第三導電接続部に結合され、
前記第一容量の第二極板における前記第八トランジスタの入力電極に近い端の前記ベース上での正投影と、前記第八トランジスタの入力電極の前記ベース上での正投影とには、第六重なり領域があり、前記第一容量の第二極板における前記第八トランジスタの入力電極に近い端は、前記第六重なり領域に設けられた少なくとも１つの第六ビアホールを介して、前記第八トランジスタの入力電極に結合され、
前記第一容量の第二極板の前記ベース上での正投影は、前記第四導電接続部の前記ベース上での正投影と少なくとも部分的に重なり、前記第四導電接続部は、前記第一容量の第一極板として兼用される。
選択的に、前記第二容量の第二極板は、前記第七トランジスタの第七チャンネル部分における前記第一レベル信号線から遠い側に位置し、
前記第二容量の第二極板の前記ベース上での正投影と、前記第七トランジスタの出力電極の前記ベース上での正投影とには、第七重なり領域があり、前記第二容量の第二極板は、前記第七重なり領域に設けられた第七ビアホールを介して、前記第七トランジスタの出力電極に結合され、
前記第七トランジスタのゲートは、前記第二容量の第一極板として兼用される。
選択的に、前記シフトレジスタユニットは、前記第二方向に沿って延在する第五導電接続部を更に含み、
前記第六トランジスタは、第六アクティブパターンを含み、前記第六アクティブパターンは、前記第一方向に沿って延在し、前記第六アクティブパターンは、前記第一方向に沿って対向して設けられた２つの第六導電部分と、前記２つの第六導電部分の間に位置する第六チャンネル部分とを含み、前記第六トランジスタの入力電極の前記ベース上での正投影と、一方の前記第六導電部分の前記ベース上での正投影とには、第八重なり領域があり、前記第六トランジスタの入力電極は、前記第八重なり領域に設けられた第八ビアホールを介して、一方の前記第六導電部分に結合され、前記第六トランジスタの出力電極の前記ベース上での正投影と、他方の前記第六導電部分の前記ベース上での正投影とには、第九重なり領域があり、前記第六トランジスタの出力電極は、前記第九重なり領域に設けられた第九ビアホールを介して、他方の前記第六導電部分に結合され、
前記第六トランジスタの入力電極は、前記第五導電接続部を介して、それぞれ前記第一トランジスタの出力電極、及び前記第五トランジスタのゲートに結合される。
本開示の第二局面は、ベースと、前記ベース上に設けられたゲート駆動回路とを含む表示基板であって、前記ゲート駆動回路は、フレームスタート信号線、クロック信号線、反転クロック信号線、第一レベル信号線、第二レベル信号線及び複数のシフトレジスタユニットを含み、前記フレームスタート信号線、前記クロック信号線、前記反転クロック信号線、前記第一レベル信号線及び前記第二レベル信号線は、何れも第一方向に沿って延在し、
前記シフトレジスタユニットは、ゲート駆動信号出力端を含み、各々の前記シフトレジスタユニットは、何れも複数のトランジスタを含み、前記複数のトランジスタには、前記第一方向に沿って配列された第七トランジスタ及び第八トランジスタが含まれ、前記第七トランジスタは、第七トランジスタ入力電極パターン、第七トランジスタ出力電極パターン及び第七トランジスタゲートパターンを含み、前記第七トランジスタゲートパターンの前記ベース上での正投影は、前記第七トランジスタ入力電極パターンの前記ベース上での正投影と、前記第七トランジスタ出力電極パターンの前記ベース上での正投影との間に位置し、前記第八トランジスタは、第八トランジスタ入力電極パターン、第八トランジスタ出力電極パターン及び第八トランジスタゲートパターンを含み、前記第八トランジスタゲートパターンの前記ベース上での正投影は、前記第八トランジスタ入力電極パターンの前記ベース上での正投影と、前記第八トランジスタ出力電極パターンの前記ベース上での正投影との間に位置し、前記第七トランジスタ出力電極パターンは、第八トランジスタ出力電極パターンとして兼用され、
前記第七トランジスタ入力電極パターン、第七トランジスタ出力電極パターン、第七トランジスタゲートパターン、第八トランジスタ入力電極パターン及び第八トランジスタゲートパターンは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、
前記第七トランジスタ出力電極パターン及び前記第八トランジスタ出力電極パターンは、何れも前記ゲート駆動信号出力端に結合され、前記第七トランジスタは、前記ゲート駆動信号出力端がアクティブレベルを出力するように制御するためのものであり、前記第八トランジスタは、前記ゲート駆動信号出力端が非アクティブレベルを出力するように制御するためのものである、表示基板を提供する。
選択的に、前記第七トランジスタ入力電極パターンは、前記第一方向に沿って配列された複数の第一入力電極パターンと、前記複数の第一入力電極パターンの同じ側に位置し、且つそれぞれ前記複数の第一入力電極パターンに結合される第二入力電極パターンとを含み、
前記第七トランジスタ出力電極パターンは、複数の第一出力電極パターンと、前記複数の第一出力電極パターンの同じ側に位置し、且つそれぞれ前記複数の第一出力電極パターンに結合される第二出力電極パターンとを含み、前記第一出力電極パターンと前記第一入力電極パターンとは、交互に配列され、
前記第七トランジスタゲートパターンは、複数の第四ゲートパターンと、前記複数の第四ゲートパターンの同じ側に位置し、且つそれぞれ前記複数の第四ゲートパターンに結合される第五ゲートパターンとを含み、各々の前記第四ゲートパターンは何れも、隣接する前記第一入力電極パターンと前記第一出力電極パターンとの間に位置し、
前記第八トランジスタゲートパターンの前記ベース上での正投影は、前記第八トランジスタ入力電極パターンの前記ベース上での正投影と、前記第八トランジスタ出力電極パターンの前記ベース上での正投影との間に位置し、前記第七トランジスタにおける最も前記第八トランジスタゲートパターンに近い前記第一出力電極パターンは、前記第八トランジスタ出力電極パターンとして兼用され、
前記第一入力電極パターン、前記第一出力電極パターン、前記第四ゲートパターン、前記第八トランジスタゲートパターン及び前記第八トランジスタ入力電極パターンは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差する。
選択的に、前記第七トランジスタは、前記第二方向に沿って配列された２つの第七アクティブパターンを含み、各々の前記第七アクティブパターンは何れも、前記第一方向に沿って交互に設けられた第七導電部分及び第七チャンネル部分を含み、
前記第七チャンネル部分と前記第四ゲートパターンとは、１対１で対応し、各々の前記第七チャンネル部分の前記ベース上での正投影は何れも、対応する前記第四ゲートパターンの前記ベース上での正投影の内部に位置し、
前記第七トランジスタにおける一部の前記第七導電部分と、前記第一入力電極パターンとは、１対１で対応し、前記第一入力電極パターンの前記ベース上での正投影と、対応する前記第七導電部分の前記ベース上での正投影とには、第二重なり領域があり、前記第一入力電極パターンは、前記第二重なり領域に設けられた少なくとも１つの第二ビアホールを介して、対応する前記第七導電部分に結合され、
前記第七トランジスタにおける他部の前記第七導電部分と、前記第一出力電極パターンとは、１対１で対応し、前記第一出力電極パターンの前記ベース上での正投影と、対応する前記第七導電部分の前記ベース上での正投影とには、第三重なり領域があり、前記第一出力電極パターンは、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールを介して、対応する前記第七導電部分に結合され、
前記第八トランジスタは、前記第二方向に沿って配列された２つの第八アクティブパターンを含み、各々の前記第八アクティブパターンは、何れも第八導電部分及び第八チャンネル部分を含み、前記第八導電部分の前記ベース上での正投影と、前記第八トランジスタ入力電極パターンの前記ベース上での正投影とには、第四重なり領域があり、前記第八導電部分は、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールを介して、前記第八トランジスタ入力電極パターンに結合され、
前記第八チャンネル部分の前記ベース上での正投影は、前記第八トランジスタゲートパターンの前記ベース上での正投影の内部に位置し、
前記第七アクティブパターンと前記第八アクティブパターンとは、１対１で対応し、互いに対応する前記第七アクティブパターン及び前記第八アクティブパターンは、１つの連続した第三半導体層によって形成される。
選択的に、前記複数のトランジスタには、少なくとも第一トランジスタ、第二トランジスタ及び第三トランジスタが含まれ、前記第一トランジスタのアクティブ層、前記第二トランジスタのアクティブ層及び前記第三トランジスタのアクティブ層は、１つの連続した第一半導体層によって形成され、前記第一半導体層は、第一方向に沿って延在し、前記第一半導体層は、前記第一トランジスタ、前記第二トランジスタ及び前記第三トランジスタに対応する少なくとも３つのチャンネル部分と、隣接する前記チャンネル部分の間に設けられた導電部分とを含み、前記少なくとも３つのチャンネル部分は、前記第一方向に沿って配列され、隣接する前記チャンネル部分に対応する前記トランジスタの間は、対応する前記導電部分を介して結合される。
選択的に、前記シフトレジスタユニットは、共通接続端を含み、
前記複数のトランジスタには、第四トランジスタ及び第五トランジスタが更に含まれ、前記第四トランジスタのアクティブ層及び前記第五トランジスタのアクティブ層は、１つの連続した第二半導体層によって形成され、
前記第四トランジスタのアクティブ層は、対向して設けられた２つの第四導電部分と、前記２つの第四導電部分の間に位置する第四チャンネル部分とを含み、
前記第五トランジスタのアクティブ層は、対向して設けられた２つの第五導電部分と、前記２つの第五導電部分の間に位置する第五チャンネル部分とを含み、
一方の前記第四導電部分と一方の前記第五導電部分とが結合されて結合端を形成し、当該結合端は、第一導電接続部を介して前記共通接続端に結合される。
選択的に、前記２つの第四導電部分は、前記第一方向に沿って対向して設けられ、前記２つの第五導電部分は、第二方向に沿って対向して設けられ、前記第二方向と前記第一方向とは交差し、
前記第四トランジスタのアクティブ層と前記第五トランジスタのアクティブ層とは、共同でＬ字形に形成され、前記結合端は、前記Ｌ字形の曲がり角に位置する。
選択的に、前記ゲート駆動回路は、フレームスタート信号線を更に含み、
前記複数のトランジスタには、第四トランジスタ、第五トランジスタ、第六トランジスタ、第七トランジスタ及び第八トランジスタが更に含まれ、
前記第一トランジスタのゲートは、前記クロック信号線に結合され、前記第一トランジスタの入力電極は、前記フレームスタート信号線に結合され、前記第一トランジスタの出力電極は、前記第五トランジスタのゲートに結合され、
前記第五トランジスタの入力電極は、前記クロック信号線に結合され、前記第五トランジスタの出力電極は、前記第四トランジスタの出力電極に結合され、
前記第四トランジスタのゲートは、前記クロック信号線に結合され、前記第四トランジスタの入力電極は、前記第一レベル信号線に結合され、前記第四トランジスタの出力電極は、前記第八トランジスタのゲートに結合され、
前記第八トランジスタの入力電極は、前記第二レベル信号線に結合され、前記第八トランジスタの出力電極は、前記ゲート駆動信号出力端に結合され、
前記第七トランジスタのゲートは、前記第六トランジスタの出力電極に結合され、前記第七トランジスタの入力電極は、前記反転クロック信号入力端に結合され、前記第七トランジスタの出力電極は、前記ゲート駆動信号出力端に結合され、
前記第六トランジスタのゲートは、前記第一レベル信号線に結合され、前記第六トランジスタの入力電極は、前記第一トランジスタの出力電極に結合され、
前記第二トランジスタのゲートは、前記第四トランジスタの出力電極に結合され、前記第二トランジスタの入力電極は、前記第二レベル信号線に結合され、前記第二トランジスタの出力電極は、前記第三トランジスタの入力電極に結合され、
前記第三トランジスタのゲートは、前記反転クロック信号線に結合され、前記第三トランジスタの出力電極は、前記第六トランジスタの入力電極に結合され、
前記シフトレジスタユニットは、
第一極板が前記第八トランジスタのゲートに結合され、第二極板が前記第二レベル信号線に結合される第一容量と、
第一極板が前記第七トランジスタのゲートに結合され、第二極板が前記ゲート駆動信号出力端に結合される第二容量とを更に含む。
選択的に、前記表示領域に近づく方向に沿って、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線は、順次に配列され、
前記第一方向に沿って、前記第三トランジスタは、前記第一トランジスタと前記第二トランジスタとの間に位置し、
前記第四トランジスタは、前記第一トランジスタにおける前記第二レベル信号線から遠い側に位置し、
前記第五トランジスタの第五チャンネル部分は、前記第一トランジスタの第一チャンネル部分と、前記第四トランジスタの第四チャンネル部分との間に位置し、且つ前記第五トランジスタの入力電極の前記ベース上での正投影は、前記第一トランジスタの第一チャンネル部分の前記ベース上での正投影と、前記第五トランジスタの第五チャンネル部分の前記ベース上での正投影との間に位置し、
前記共通接続端は、前記第二トランジスタのゲートを含み、前記第五トランジスタの出力電極は、前記第一導電接続部を介して前記第二トランジスタのゲートに結合され、前記第一導電接続部は、前記第一方向に沿って延在し、
前記第一レベル信号線は、前記第四トランジスタの第四チャンネル部分における前記第二レベル信号線から遠い側に位置し、且つ前記第一レベル信号線の前記ベース上での正投影は、前記第四トランジスタの第四チャンネル部分の前記ベース上での正投影と、前記第六トランジスタの第六チャンネル部分の前記ベース上での正投影との間に位置し、
前記第八トランジスタ及び前記第七トランジスタは、前記第六トランジスタにおける前記第一レベル信号線から遠い側に位置する。
選択的に、前記シフトレジスタユニットは、前記第二レベル信号線に結合される第三導電接続部、及び、前記第八トランジスタのゲートと前記第二トランジスタのゲートとを結合させるための第四導電接続部を更に含み、前記第三導電接続部及び前記第四導電接続部は、何れも前記第二方向に沿って延在し、
前記第一容量の第二極板は、前記第二方向に沿って延在し、前記第一容量の第二極板における前記第三導電接続部に近い端の前記ベース上での正投影と、前記第三導電接続部の前記ベース上での正投影とには、第五重なり領域があり、前記第一容量の第二極板における前記第三導電接続部に近い端は、前記第五重なり領域に設けられた少なくとも１つの第五ビアホールを介して、前記第三導電接続部に結合され、
前記第一容量の第二極板における前記第八トランジスタの入力電極に近い端の前記ベース上での正投影と、前記第八トランジスタの入力電極の前記ベース上での正投影とには、第六重なり領域があり、前記第一容量の第二極板における前記第八トランジスタの入力電極に近い端は、前記第六重なり領域に設けられた少なくとも１つの第六ビアホールを介して、前記第八トランジスタの入力電極に結合され、
前記第一容量の第二極板の前記ベース上での正投影は、前記第四導電接続部の前記ベース上での正投影と少なくとも部分的に重なり、前記第四導電接続部は、前記第一容量の第一極板として兼用される。
選択的に、前記第二容量の第二極板は、前記第七トランジスタの第七チャンネル部分における前記第一レベル信号線から遠い側に位置し、
前記第二容量の第二極板の前記ベース上での正投影と、前記第七トランジスタの出力電極の前記ベース上での正投影とには、第七重なり領域があり、前記第二容量の第二極板は、前記第七重なり領域に設けられた第七ビアホールを介して、前記第七トランジスタの出力電極に結合され、
前記第七トランジスタのゲートは、前記第二容量の第一極板として兼用される。
選択的に、前記シフトレジスタユニットは、前記第二方向に沿って延在する第五導電接続部を更に含み、
前記第六トランジスタは、第六アクティブパターンを含み、前記第六アクティブパターンは、前記第一方向に沿って延在し、前記第六アクティブパターンは、前記第一方向に沿って対向して設けられた２つの第六導電部分と、前記２つの第六導電部分の間に位置する第六チャンネル部分とを含み、前記第六トランジスタの入力電極の前記ベース上での正投影と、一方の前記第六導電部分の前記ベース上での正投影とには、第八重なり領域があり、前記第六トランジスタの入力電極は、前記第八重なり領域に設けられた第八ビアホールを介して、一方の前記第六導電部分に結合され、前記第六トランジスタの出力電極の前記ベース上での正投影と、他方の前記第六導電部分の前記ベース上での正投影とには、第九重なり領域があり、前記第六トランジスタの出力電極は、前記第九重なり領域に設けられた第九ビアホールを介して、他方の前記第六導電部分に結合され、
前記第六トランジスタの入力電極は、前記第五導電接続部を介して、それぞれ前記第一トランジスタの出力電極、及び前記第五トランジスタのゲートに結合される。
上記表示基板の技術案に基づいて、本開示の第三局面は、上記表示基板を含む、表示装置を提供する。
上記表示基板の技術案に基づいて、本開示の第四局面は、ベース上にゲート駆動回路を製作することを含む表示基板の製作方法であって、前記ゲート駆動回路は、フレームスタート信号線、クロック信号線、反転クロック信号線、第一レベル信号線、第二レベル信号線及び複数のシフトレジスタユニットを含み、
各々の前記シフトレジスタユニットは、何れも複数のトランジスタを含み、前記複数のトランジスタには、少なくとも第一トランジスタ、第二トランジスタ及び第三トランジスタが含まれ、前記第一トランジスタ、前記第二トランジスタ及び前記第三トランジスタを製作するステップは、具体的に、
前記第一方向に延在する１つの連続した第一半導体材料層を形成することと、
前記第一半導体材料層における前記第一方向に沿って配列された３つのチャンネル領域を覆うとともに、前記第一半導体材料層における３つの前記チャンネル領域以外の他の領域を露出させるゲート絶縁層であって、３つの前記チャンネル領域と、前記第一トランジスタのチャンネル部分、前記第二トランジスタのチャンネル部分及び前記第三トランジスタのチャンネル部分とが１対１で対応するゲート絶縁層を、前記第一半導体材料層における前記ベースとは反対側に製作することと、
前記ゲート絶縁層をマスクとして、前記他の領域に位置する前記第一半導体材料層に対してドーピングを行って、前記他の領域に位置する前記第一半導体材料層に導電性能を持たせることで、隣接する前記チャンネル部分の間に位置する導電部分が形成され、隣接する前記チャンネル部分に対応する前記トランジスタの間が、対応する前記導電部分を介して結合されるようにすることとを含む、表示基板の製作方法を提供する。
ここで説明される図面は、本開示のさらなる理解を提供するためのものであり、本開示の一部を構成し、本開示の例示的な実施例及びその説明は、本開示を解釈するためのものであり、本開示に対する不適切な制限を構成しない。
本開示の実施例によるシフトレジスタユニットの構造模式図である。 本開示の実施例によるシフトレジスタユニットのレイアウトの模式図である。 本開示の実施例によるシフトレジスタユニットの他のレイアウトの模式図である。 本開示の実施例によるシフトレジスタユニットにおける各膜層の模式図である。 本開示の実施例によるシフトレジスタユニットにおける各膜層の模式図である。 本開示の実施例によるシフトレジスタユニットにおける各膜層の模式図である。 本開示の実施例によるシフトレジスタユニットにおける各膜層の模式図である。
本開示の実施例による表示基板及びその製作方法、表示装置を更に説明するために、以下、明細書図面を参照して詳しく述べる。
図１及び図２に示すように、本開示は、表示基板を提供し、当該表示基板は、表示基板のエッジ領域に位置するゲート駆動回路を含み、当該ゲート駆動回路は、フレームスタート信号線ＳＴＶ、第一レベル信号線ＶＧＬ、第二レベル信号線ＶＧＨ、クロック信号線ＣＫ、反転クロック信号線ＣＢ及び複数のシフトレジスタユニットを含み、図１に示すように、当該シフトレジスタユニットは、第一トランジスタＴ１、第二トランジスタＴ２、第三トランジスタＴ３、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６、第七トランジスタＴ７、第八トランジスタＴ８、第一容量Ｃ１、第二容量Ｃ２及びゲート駆動信号出力端ＯＵＴＰＵＴを含み、前記シフトレジスタユニットに含まれる各トランジスタは、何れもＰ型のトランジスタである。
前記第一トランジスタＴ１のゲート２０１ｇは、前記クロック信号線ＣＫに結合され、前記第一トランジスタＴ１の入力電極Ｓ１は、前記フレームスタート信号線ＳＴＶに結合され、前記第一トランジスタＴ１の出力電極Ｄ１は、前記第五トランジスタＴ５のゲート２０５ｇに結合される。
前記第五トランジスタＴ５の入力電極Ｓ５は、前記クロック信号線ＣＫに結合され、前記第五トランジスタＴ５の出力電極Ｄ５は、前記第四トランジスタＴ４の出力電極Ｄ４に結合される。
前記第四トランジスタＴ４のゲート２０４ｇは、前記クロック信号線ＣＫに結合され、前記第四トランジスタＴ４の入力電極Ｓ４は、前記第一レベル信号線ＶＧＬに結合される。
前記第八トランジスタＴ８のゲート２０８ｇは、前記第四トランジスタＴ４の出力電極Ｄ４に結合され、前記第八トランジスタＴ８の入力電極Ｓ８は、前記第二レベル信号線ＶＧＨに結合され、前記第八トランジスタＴ８の出力電極Ｄ８は、前記ゲート駆動信号出力端ＯＵＴＰＵＴに結合される。
前記第六トランジスタＴ６のゲート２０６ｇは、前記第一レベル信号線ＶＧＬに結合され、前記第六トランジスタＴ６の入力電極Ｓ６は、前記第一トランジスタＴ１の出力電極Ｄ１に結合され、前記第六トランジスタＴ６の出力電極Ｄ６は、前記第七トランジスタＴ７のゲート２０７ｇに結合される。
前記第七トランジスタＴ７の入力電極Ｓ７は、前記反転クロック信号線ＣＢに結合され、前記第七トランジスタＴ７の出力電極Ｄ７は、前記ゲート駆動信号出力端ＯＵＴＰＵＴに結合される。
前記第二トランジスタＴ２のゲート２０２ｇは、前記第四トランジスタＴ４の出力電極Ｄ４に結合され、前記第二トランジスタＴ２の入力電極Ｓ２は、前記第二レベル信号線ＶＧＨに結合され、前記第二トランジスタＴ２の出力電極Ｄ２は、前記第三トランジスタＴ３の入力電極Ｓ３に結合される。
前記第三トランジスタＴ３のゲート２０３ｇは、前記反転クロック信号線ＣＢに結合され、前記第三トランジスタＴ３の出力電極Ｄ３は、前記第六トランジスタＴ６の入力電極Ｓ６に結合される。
前記第一容量Ｃ１の第一極板Ｃ１ａは、前記第八トランジスタＴ８のゲート２０８ｇに結合され、前記第一容量Ｃ１の第二極板Ｃ１ｂは、前記第八トランジスタＴ８の入力電極Ｓ８に結合される。
前記第二容量Ｃ２の第一極板Ｃ２ａは、前記第七トランジスタＴ７のゲート２０７ｇに結合され、前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記第七トランジスタＴ７の出力電極Ｄ７に結合される。
図２に示すように、上記構造のゲート駆動回路を表示基板のエッジ領域にレイアウトする場合、前記クロック信号線ＣＫ、前記反転クロック信号線ＣＢ及び前記第一レベル信号線ＶＧＬを前記エッジ領域における表示領域から遠い第一エッジ箇所に設け、前記第二レベル信号線ＶＧＨを前記エッジ領域における表示領域に近い第二エッジ箇所に設け、前記ゲート駆動回路に含まれるシフトレジスタユニットを前記第一エッジ箇所と前記第二エッジ箇所との間の領域に設けてもよい。
より詳しくは、前記表示基板の表示領域に近づく第二方向に沿って、前記クロック信号線ＣＫ、前記反転クロック信号線ＣＢ、前記第一レベル信号線ＶＧＬ及び前記第二レベル信号線ＶＧＨは、順次に設けられ、且つ前記反転クロック信号線ＣＢ、前記第一レベル信号線ＶＧＬ及び前記第二レベル信号線ＶＧＨは何れも、前記第二方向に垂直な第一方向に沿って延在する。
前記シフトレジスタユニットにおける前記第四トランジスタＴ４、前記第五トランジスタＴ５、前記第一トランジスタＴ１及び前記第六トランジスタＴ６は、前記第二方向に沿って順次に配列され、前記第二トランジスタＴ２及び前記第三トランジスタＴ３は、前記第一方向に沿って配列され、前記第八トランジスタＴ８及び前記第七トランジスタＴ７は、前記第一方向に沿って配列され、前記第八トランジスタＴ８及び前記第七トランジスタＴ７は、前記第六トランジスタＴ６と前記表示基板の表示領域との間に位置し、前記第二トランジスタＴ２及び前記第三トランジスタＴ３は、前記第六トランジスタＴ６と前記第七トランジスタＴ７との間に位置する。前記第一トランジスタＴ１のアクティブパターンがＵ字型構造として設けられることで、前記第一トランジスタＴ１がダブルゲート構造として形成されるようにする。
上記ゲート駆動回路のレイアウト方式では、シフトレジスタユニットに含まれるほとんどのトランジスタは何れも、前記第二方向に沿って順次に配列され、且つ前記第五トランジスタＴ５と前記第四トランジスタＴ４との間は、複数のビアホール（図２におけるＶ部分によって囲んで示される３つのビアホール、図２において、黒い矩形はビアホールを表す）を介して接続が実現され、それに、前記第八トランジスタＴ８及び前記第七トランジスタＴ７は、前記第二方向に沿って寸法が長いため、表示基板の狭額縁化の発展に不利である。
上記問題の存在に基づいて、本開示の発明者は、検討したところ、シフトレジスタユニットにおける各トランジスタのレイアウト方式を調整して、シフトレジスタユニットの占有面積を縮小させることで、表示基板の額縁幅を縮小可能であることを見出した。
図３及び図４に示すように、本開示の実施例は、ベースと、前記ベース上に設けられたゲート駆動回路とを含む表示基板であって、前記ゲート駆動回路は、フレームスタート信号線ＳＴＶ、クロック信号線ＣＫ、反転クロック信号線ＣＢ、第一レベル信号線ＶＧＬ、第二レベル信号線ＶＧＨ及び複数のシフトレジスタユニットを含み、各々の前記シフトレジスタユニットは、何れも複数のトランジスタを含み、前記複数のトランジスタには、少なくとも第一トランジスタＴ１、第二トランジスタＴ２及び第三トランジスタＴ３が含まれ、前記第一トランジスタＴ１のアクティブ層、前記第二トランジスタＴ２のアクティブ層及び前記第三トランジスタＴ３のアクティブ層は、１つの連続した第一半導体層１１によって形成され、前記第一半導体層１１は、第一方向に沿って延在し、前記第一半導体層１１は、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３に対応する少なくとも３つのチャンネル部分（例えば、図４における１１０）と、隣接する前記チャンネル部分の間に設けられた導電部分（例えば、図４における１１１）とを含み、前記少なくとも３つのチャンネル部分は、前記第一方向に沿って配列され、隣接する前記チャンネル部分に対応する前記トランジスタの間は、対応する前記導電部分を介して結合される、表示基板を提供している。
具体的に、前記第一トランジスタＴ１のアクティブ層、前記第二トランジスタＴ２のアクティブ層及び前記第三トランジスタＴ３のアクティブ層は、１つの連続した第一半導体層１１によって形成され、当該第一半導体層１１の前記ベース上での正投影と、第一トランジスタＴ１のゲート２０１ｇ、第二トランジスタＴ２のゲート２０２ｇ及び第三トランジスタＴ３のゲート２０３ｇの前記ベース上での正投影との間のオーバーラップ部分は、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３に対応する少なくとも３つのチャンネル部分（例えば、図４における１１０）として使用され、当該第一半導体層１１において、隣接する前記チャンネル部分の間の部分は、導電部分（例えば、図４における１１１）とされ、隣接する前記チャンネル部分に対応するトランジスタの間は、対応する前記導電部分を介して結合される。
前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３において、各々のトランジスタのチャンネル部分の両側に位置する導電部分は、それぞれ、対応して当該トランジスタの入力電極及び出力電極として使用可能であるため、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３において、隣接するトランジスタ同士は、同じ前記導電部分を自身の入力電極又は出力電極として兼用可能であるとともに、隣接するトランジスタ同士は、当該隣接するトランジスタ同士のチャンネル部分の間に位置する導電部分を直接介して電気的な接続を実現可能である。
留意されたいのは、前記第一半導体層１１の製作の際、例示的に、先ず第一半導体材料層を形成し、次に第一トランジスタＴ１のゲート２０１ｇ、第二トランジスタＴ２のゲート２０２ｇ及び第三トランジスタＴ３のゲート２０３ｇを形成してから、第一トランジスタＴ１のゲート２０１ｇ、第二トランジスタＴ２のゲート２０２ｇ及び第三トランジスタＴ３のゲート２０３ｇをマスクとして、前記第一半導体材料層における各トランジスタのゲートによって覆われていない部分に対しドーピングを行って、前記第一半導体材料層における各トランジスタのゲートによって覆われていない部分が前記導電部分として形成され、前記第一半導体材料層における各トランジスタのゲートによって覆われている部分が前記チャンネル部分として形成されるようにしてもよい。
前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３によれば、動作の際、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３での信号の順次伝送を実現可能である。又は、前記第一トランジスタＴ１、前記第三トランジスタＴ３及び前記第二トランジスタＴ２が順次に結合された場合、前記第一トランジスタＴ１及び前記第三トランジスタＴ３の結合箇所を共用の出力端として使用すれば、前記第一トランジスタＴ１によって伝送された信号と、前記第三トランジスタＴ３及び前記第二トランジスタＴ２によって伝送された信号とが何れも当該共用の出力端から出力できることを実現可能である。
上記表示基板の具体的な構造から分かるように、本開示の実施例による表示基板では、シフトレジスタユニットにおける前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３は、前記第一方向に沿って配列され得、前記シフトレジスタユニットの前記第二方向における占有面積が縮小され、しかも、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３において、隣接するトランジスタの間は、第一半導体層１１に含まれる導電部分を介して直接結合され得、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３の前記第一方向における占有面積が縮小されるため、本開示の実施例による表示基板では、それに含まれるシフトレジスタユニットによって前記第一方向及び前記第二方向の各々に占められる面積を小さくすることができ、その結果、前記表示基板は、狭額縁化の発展需要により適合することになる。
図３及び図５に示すように、いくつかの実施例において、前記第一トランジスタＴ１のゲート２０１ｇは、第一ゲートパターン２０１０、第二ゲートパターン２０１１及び第三ゲートパターン２０１２を含み、
前記第一ゲートパターン２０１０の前記ベース上での正投影及び前記第二ゲートパターン２０１１の前記ベース上での正投影は、何れも前記第一トランジスタＴ１のチャンネル部分の前記ベース上での正投影と少なくとも部分的に重なり、前記第一ゲートパターン２０１０及び前記第二ゲートパターン２０１１は、何れも前記第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、
前記第三ゲートパターン２０１２は、前記第一トランジスタＴ１のチャンネル部分における前記第二レベル信号線ＶＧＨから遠い側に位置し、且つ前記第三ゲートパターン２０１２は、それぞれ前記第一ゲートパターン２０１０及び前記第二ゲートパターン２０１１に結合され、
前記第一ゲートパターン２０１０における前記第三ゲートパターン２０１２から遠い端、又は前記第二ゲートパターン２０１１における前記第三ゲートパターン２０１２から遠い端は、前記クロック信号線ＣＫに結合される。
具体的に、前記第一トランジスタＴ１を上記構造として設けることで、前記第一トランジスタＴ１がダブルゲート構造として形成されるだけでなく、前記第一トランジスタＴ１の占有空間を小さくした上で、前記第一トランジスタＴ１のゲート２０１ｇと、前記クロック信号線ＣＫ及び前記第五トランジスタＴ５のゲート２０５ｇの各々との結合がより好適に実現される。
説明すべきなのは、前記第二方向と前記第一方向とが交差する夾角は、実際の必要に応じて設定可能であり、例示的に、前記第二方向は、前記第一方向に垂直である。
いくつかの実施例において、前記第一トランジスタＴ１のチャンネル幅対長さの比と、前記第二トランジスタＴ２のチャンネル幅対長さの比と、前記第三トランジスタＴ３のチャンネル幅対長さの比とは等しい。
具体的に、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３のチャンネル部分の寸法は、何れも実際の必要に応じて設定可能であり、例示的に、前記第一トランジスタＴ１のチャンネル幅対長さの比と、前記第二トランジスタＴ２のチャンネル幅対長さの比と、前記第三トランジスタＴ３のチャンネル幅対長さの比とが何れも等しくなるように設定してもよく、この設定方式によれば、前記第一トランジスタＴ１と、前記第二トランジスタＴ２と、前記第三トランジスタＴ３とは、同じ駆動性能を有することになるため、シフトレジスタユニットの動作の安定性により有利となる。
さらに、前記第一トランジスタＴ１のチャンネル幅対長さの比と、前記第二トランジスタＴ２のチャンネル幅対長さの比と、前記第三トランジスタＴ３のチャンネル幅対長さの比とを等しくするには、様々な方式によって実現可能であり、例えば、前記第二方向において、前記第二トランジスタＴ２のチャンネル部分の長さが、前記第三トランジスタＴ３のチャンネル部分の長さと同じであり、且つ前記第二トランジスタＴ２のチャンネル部分の長さが、前記第一トランジスタＴ１のチャンネル部分の長さよりも小さく、前記第一方向において、前記第二トランジスタＴ２のチャンネル部分の幅が、前記第三トランジスタＴ３のチャンネル部分の幅と同じであり、且つ前記第二トランジスタＴ２のチャンネル部分の幅が、前記第一トランジスタＴ１のチャンネル部分の幅よりも小さくなるように設定してもよい。
いくつかの実施例において、前記第一トランジスタＴ１のアクティブ層は、前記第一方向に沿って対向して設けられた２つの第一導電部分と、前記２つの第一導電部分の間に位置する第一チャンネル部分とを含み、前記第二トランジスタＴ２のアクティブ層は、前記第一方向に沿って対向して設けられた２つの第二導電部分と、前記２つの第二導電部分の間に位置する第二チャンネル部分とを含み、前記第三トランジスタＴ３のアクティブ層は、前記第一方向に沿って対向して設けられた２つの第三導電部分と、前記２つの第三導電部分の間に位置する第三チャンネル部分とを含み、前記第三チャンネル部分は、前記第一チャンネル部分と前記第二チャンネル部分との間に位置し、前記第一チャンネル部分と前記第三チャンネル部分との間に位置する前記第一導電部分と前記第三導電部分とが結合され、前記第二チャンネル部分と前記第三チャンネル部分との間に位置する前記第二導電部分と前記第三導電部分とが結合される。
具体的に、前記第一トランジスタＴ１のアクティブ層、前記第二トランジスタＴ２のアクティブ層及び前記第三トランジスタＴ３のアクティブ層の具体的な構造は、多様であり、例示的に、前記第一方向に沿って、前記第一トランジスタＴ１、前記第三トランジスタＴ３及び前記第二トランジスタＴ２は、順次に配列され、前記第一トランジスタＴ１、前記第三トランジスタＴ３及び前記第二トランジスタＴ２のうち、各トランジスタのアクティブ層は何れも、前記第一方向に沿って対向して設けられた２つの導電部分と、当該２つの導電部分の間に位置するチャンネル部分とを含み、この構造によれば、前記第一トランジスタＴ１、前記第三トランジスタＴ３及び前記第二トランジスタＴ２は、前記第二方向に最小の空間を占めることになるため、シフトレジスタユニットの前記第二方向における寸法が更に縮小される。
図３及び図４に示すように、いくつかの実施例において、前記シフトレジスタユニットは、共通接続端を更に含み、前記複数のトランジスタには、第四トランジスタＴ４及び第五トランジスタＴ５が更に含まれ、前記第四トランジスタＴ４のアクティブ層及び前記第五トランジスタＴ５のアクティブ層は、１つの連続した第二半導体層１２によって形成され、前記第四トランジスタＴ４のアクティブ層は、対向して設けられた２つの第四導電部分１２４と、前記２つの第四導電部分１２４の間に位置する第四チャンネル部分１２３とを含み、前記第五トランジスタＴ５のアクティブ層は、対向して設けられた２つの第五導電部分１２１と、前記２つの第五導電部分１２１の間に位置する第五チャンネル部分１２０とを含み、一方の前記第四導電部分１２４と一方の前記第五導電部分１２１が結合されて結合端を形成し、当該結合端は、第一導電接続部５０１を介して前記共通接続端に結合される。
具体的に、前記シフトレジスタユニットは、前記共通接続端に結合される第四トランジスタＴ４及び第五トランジスタＴ５を更に含み、前記第四トランジスタＴ４のアクティブ層及び前記第五トランジスタＴ５のアクティブ層は、１つの連続した第二半導体層１２によって形成されてもよく、前記第二半導体層１２の前記ベース上での正投影と、前記第四トランジスタＴ４のゲート２０４ｇの前記ベース上での正投影との間のオーバーラップ部分は、前記第四トランジスタＴ４の第四チャンネル部分１２３として使用され、前記第二半導体層１２の前記ベース上での正投影と、前記第五トランジスタＴ５のゲート２０５ｇの前記ベース上での正投影との間のオーバーラップ部分は、前記第五トランジスタＴ５の第五チャンネル部分１２０として使用され、前記第二半導体層１２の前記ベース上での正投影と、前記第四トランジスタＴ４の入力電極Ｓ４、出力電極Ｄ４の前記ベース上での正投影との間のオーバーラップ部分は、前記第四トランジスタＴ４の第四導電部分１２４として使用され、前記第二半導体層１２の前記ベース上での正投影と、前記第五トランジスタＴ５の入力電極Ｓ５、出力電極Ｄ５の前記ベース上での正投影との間のオーバーラップ部分は、前記第五トランジスタＴ５の第五導電部分１２１として使用される。
留意されたいのは、前記第四トランジスタＴ４に含まれる２つの第四導電部分１２４のうち、一方の前記第四導電部分１２４が第四トランジスタＴ４の入力電極Ｓ４として、他方の前記第四導電部分１２４が第四トランジスタＴ４の出力電極Ｄ４として使用されてもよく、前記第五トランジスタＴ５に含まれる２つの第五導電部分１２１のうち、一方の前記第五導電部分１２１が第五トランジスタＴ５の入力電極Ｓ５として、他方の前記第五導電部分１２１が第五トランジスタＴ５の出力電極Ｄ５として使用されてもよい。
上記のように、前記第四トランジスタＴ４の第四チャンネル部分１２３及び第四導電部分１２４と、前記第五トランジスタＴ５の第五チャンネル部分１２０及び第五導電部分１２１とを１つの前記第二半導体層１２によって形成することで、前記第四トランジスタＴ４の第四チャンネル部分１２３及び第四導電部分１２４と、前記第五トランジスタＴ５の第五チャンネル部分１２０及び第五導電部分１２１とは、１回のパターニングプロセス及び１回のドーピングプロセスにて同時に形成可能となり、しかも、一方の前記第四導電部分１２４と一方の前記第五導電部分１２１とを結合させて前記結合端を形成することで、当該第四導電部分１２４と当該第五導電部分１２１とは、同じ導電部分を兼用可能となるため、前記第四トランジスタＴ４及び前記第五トランジスタＴ５によって占められるレイアウト空間が効果的に縮小される。また、上記構造の前記第四トランジスタＴ４及び前記第五トランジスタＴ５によれば、前記結合端と前記共通接続端とを１つだけの前記第一導電接続部５０１によって結合させることで、前記第四トランジスタＴ４及び前記第五トランジスタＴ５の両方が同時に前記共通接続端に結合されることを実現でき、前記共通接続端に結合する必要のあるトランジスタの各々に対して専用の導電接続部を個別に設けることが回避されるため、シフトレジスタユニット全体のレイアウト空間が更に縮小される。
図４に示すように、いくつかの実施例において、前記２つの第四導電部分１２４は、前記第一方向に沿って対向して設けられ、前記２つの第五導電部分１２１は、第二方向に沿って対向して設けられ、前記第二方向と前記第一方向とは交差し、前記第四トランジスタＴ４のアクティブ層と前記第五トランジスタＴ５のアクティブ層とは、共同でＬ字形に形成され、前記結合端は、前記Ｌ字形の曲がり角に位置する。
具体的に、前記第四トランジスタＴ４及び前記第五トランジスタＴ５の具体的なレイアウト方式は、実際の必要に応じて設定可能であり、例示的に、前記第二半導体層１２をＬ字形に形成して、当該Ｌ字形の一辺が、前記第一方向に沿って延在し、前記２つの第五導電部分１２１及び第五チャンネル部分１２０の形成用であり、当該Ｌ字形の他辺が、前記第二方向に沿って延在し、前記２つの第四導電部分１２４及び第四チャンネル部分１２３の形成用であるようにし、前記第四トランジスタＴ４及び前記第五トランジスタＴ５において、前記結合端を形成するための前記第五導電部分１２１及び前記第四導電部分１２４を、前記Ｌ字形の曲がり角に位置させてもよい。
上記のように、前記第四トランジスタＴ４のアクティブ層と前記第五トランジスタＴ５のアクティブ層とを共同でＬ字形に形成して、前記結合端を前記Ｌ字形の曲がり角に位置させることで、前記結合端と前記共通接続端との間の距離の縮小、前記第一導電接続部のレイアウト空間の削減により有利となるため、前記表示基板は、狭額縁化の発展需要により適合することになる。
図３に示すように、いくつかの実施例において、前記第一レベル信号線ＶＧＬは、前記第一方向に沿って延在し、前記複数のトランジスタには、それぞれ前記第一レベル信号線に結合される第四トランジスタ及び第六トランジスタが更に含まれ、前記第四トランジスタにおける前記第一レベル信号線ＶＧＬに結合される一極の前記ベース上での正投影、及び前記第六トランジスタにおける前記第一レベル信号線に結合される一極の前記ベース上での正投影は、何れも前記第一レベル信号線ＶＧＬの前記ベース上での正投影とは第一重なり領域があり、前記第四トランジスタの一極及び第六トランジスタの一極は、何れも前記第一重なり領域に設けられた第一ビアホールを介して前記第一レベル信号線ＶＧＬに直接結合される。
具体的に、前記シフトレジスタユニットは、それぞれ前記第一レベル信号線ＶＧＬに結合される第四トランジスタ及び第六トランジスタを更に含み、前記第四トランジスタ及び前記第六トランジスタは、何れも前記第一レベル信号線ＶＧＬの付近に設けられてもよく、更に、前記第四トランジスタにおける前記第一レベル信号線ＶＧＬに結合される一極の前記ベース上での正投影、及び前記第六トランジスタにおける前記第一レベル信号線ＶＧＬに結合される一極の前記ベース上での正投影が、何れも前記第一レベル信号線ＶＧＬの前記ベース上での正投影とは第一重なり領域があるように構成してもよく、こうすれば、前記第四トランジスタ及び前記第六トランジスタにおける前記第一レベル信号線ＶＧＬに結合される一極と、前記第一レベル信号線ＶＧＬとが別々の層に設けられた場合、前記第一重なり領域に第一ビアホールを設けることで、前記第四トランジスタ及び第六トランジスタの一極が何れも当該第一ビアホールを介して前記第一レベル信号線ＶＧＬに直接結合できるようにすることが可能となる。
上記のように、前記第四トランジスタ及び第六トランジスタを前記第一レベル信号線ＶＧＬに結合させる方式によれば、前記第一レベル信号線ＶＧＬと前記第六トランジスタとを結合させるために専ら使用される導電接続部の増設が回避されるため、前記シフトレジスタユニットの前記表示基板上での占有面積が更に縮小される。
いくつかの実施例において、前記第四トランジスタに含まれる第四チャンネル部分の前記ベース上での正投影、及び前記第六トランジスタに含まれる第六チャンネル部分の前記ベース上での正投影が、何れも前記第一レベル信号線ＶＧＬの前記ベース上での正投影の同じ側に位置するように構成してもよい。
具体的に、シフトレジスタユニットの実際のレイアウトの際、実際の必要に応じて、前記第四トランジスタに含まれる第四チャンネル部分の前記ベース上での正投影、及び第六トランジスタに含まれる第六チャンネル部分の前記ベース上での正投影が、何れも前記第一レベル信号線ＶＧＬの前記ベース上での正投影の同じ側に位置し、即ち前記第四トランジスタ及び前記第六トランジスタが何れも前記第一レベル信号線ＶＧＬの同じ側に位置するように構成してもよく、この場合、前記第四トランジスタ及び前記第六トランジスタが、前記第一方向に沿って順次に配列されるように更に構成してもよく、こうすれば、前記第四トランジスタ及び前記第六トランジスタと前記第一レベル信号線ＶＧＬとの前記表示基板上での占有面積が最大限に縮小される。
いくつかの実施例において、前記第四トランジスタに含まれる第四チャンネル部分の前記ベース上での正投影が、前記第一レベル信号線ＶＧＬの前記ベース上での正投影の第一側に位置し、前記第六トランジスタに含まれる第六チャンネル部分の前記ベース上での正投影が、前記第一レベル信号線ＶＧＬの前記ベース上での正投影の第二側に位置し、前記第一側と前記第二側とが対向するように構成してもよい。
具体的に、図３に示すように、シフトレジスタユニットの実際のレイアウトの際、実際の必要に応じて、前記第四トランジスタＴ４に含まれる第四チャンネル部分の前記ベース上での正投影が、前記第一レベル信号線ＶＧＬの前記ベース上での正投影の第一側に位置し、前記第六トランジスタＴ６に含まれる第六チャンネル部分の前記ベース上での正投影が、前記第一レベル信号線ＶＧＬの前記ベース上での正投影の第二側に位置し、即ち前記第四トランジスタＴ４及び前記第六トランジスタＴ６がそれぞれ前記第一レベル信号線ＶＧＬの対向する両側に位置するように構成してもよく、この構成方式によれば、前記第四トランジスタＴ４と前記第一側に位置する他の機能パターンとが、より結合され易くなるとともに、前記第六トランジスタＴ６と前記第二側に位置する他の機能パターンとも、より結合され易くなる。
いくつかの実施例において、前記第四トランジスタの一極と前記第一レベル信号線とによって形成された前記第一重なり領域と、前記第六トランジスタの一極と前記第一レベル信号線ＶＧＬとによって形成された前記第一重なり領域との間が、互いに独立するように構成してもよい。
具体的に、前記第四トランジスタ及び前記第六トランジスタのレイアウトの際、実際の必要に応じて、前記第四トランジスタの一極と前記第一レベル信号線とによって形成された前記第一重なり領域と、前記第六トランジスタの一極と前記第一レベル信号線ＶＧＬとによって形成された前記第一重なり領域との間が、互いに独立するように構成してもよく、又は、前記第四トランジスタの一極と前記第一レベル信号線とによって形成された前記第一重なり領域と、前記第六トランジスタの一極と前記第一レベル信号線ＶＧＬとによって形成された前記第一重なり領域との間が、オーバーラップするように構成してもよい。
図１及び図３に示すように、いくつかの実施例において、前記シフトレジスタユニットは、ゲート駆動信号出力端ＯＵＴＰＵＴを含み、前記複数のトランジスタには、前記第一方向に沿って配列された第七トランジスタＴ７及び第八トランジスタＴ８が含まれ、前記第七トランジスタＴ７の出力電極Ｄ７及び前記第八トランジスタＴ８の出力電極Ｄ８は、何れも前記ゲート駆動信号出力端ＯＵＴＰＵＴに結合され、前記第七トランジスタＴ７は、前記ゲート駆動信号出力端ＯＵＴＰＵＴがアクティブレベルを出力するように制御するためのものであり、前記第八トランジスタＴ８は、前記ゲート駆動信号出力端ＯＵＴＰＵＴが非アクティブレベルを出力するように制御するためのものである。
具体的に、前記表示基板の表示領域には、複数本のゲート線、複数本のデータ線、及び、前記複数本のゲート線と前記複数本のデータ線とにより交差して規定された複数のサブ画素が含まれ、前記ゲート駆動回路に含まれる複数のシフトレジスタユニットと、前記複数本のゲート線とは、１対１で対応し、各々の前記シフトレジスタユニットのゲート駆動信号出力端は、対応するゲート線に結合されて、対応するゲート線にゲート駆動信号を供給するためのものである。
前記シフトレジスタユニットは、前記第一方向に沿って配列された第七トランジスタＴ７及び第八トランジスタＴ８を更に含み、前記第七トランジスタＴ７の出力電極Ｄ７及び前記第八トランジスタＴ８の出力電極は、何れも前記ゲート駆動信号出力端ＯＵＴＰＵＴに結合され、前記第七トランジスタＴ７の入力電極Ｓ７は、反転クロック信号線ＣＢに結合され、前記第八トランジスタＴ８の入力電極Ｓ８は、第二レベル信号線ＶＧＨに結合され、前記第七トランジスタＴ７により、前記ゲート駆動信号出力端は、アクティブレベルを出力するように制御されることが可能であり、前記第八トランジスタＴ８により、前記ゲート駆動信号出力端は、非アクティブレベルを出力するように制御されることが可能である。
上記実施例による表示基板では、前記シフトレジスタユニットに含まれる前記第七トランジスタＴ７及び前記第八トランジスタＴ８が、前記第一方向に沿って配列されるようにすることで、前記第七トランジスタＴ７と前記第八トランジスタＴ８との前記第二方向における占有空間が小さくなるため、前記表示基板の額縁幅の削減に有利となる。
図３、図５及び図７に示すように、いくつかの実施例において、前記第七トランジスタＴ７の入力電極Ｓ７は、前記第一方向に沿って配列された複数の第一入力電極パターンと、前記複数の第一入力電極パターンの同じ側に位置し、且つそれぞれ前記複数の第一入力電極パターンに結合される第二入力電極パターンとを含み、前記第七トランジスタＴ７の出力電極Ｄ７は、複数の第一出力電極パターンと、前記複数の第一出力電極パターンの同じ側に位置し、且つそれぞれ前記複数の第一出力電極パターンに結合される第二出力電極パターンとを含み、前記第一出力電極パターンと前記第一入力電極パターンとは、交互に配列され、前記第七トランジスタＴ７のゲート２０７ｇは、複数の第四ゲートパターンと、前記複数の第四ゲートパターンの同じ側に位置し、且つそれぞれ前記複数の第四ゲートパターンに結合される第五ゲートパターンとを含み、各々の前記第四ゲートパターンは何れも、隣接する前記第一入力電極パターンと前記第一出力電極パターンとの間に位置し、
前記第八トランジスタＴ８のゲート２０８ｇの前記ベース上での正投影は、前記第八トランジスタＴ８の入力電極Ｓ８の前記ベース上での正投影と、前記第八トランジスタＴ８の出力電極Ｄ８の前記ベース上での正投影との間に位置し、前記第七トランジスタＴ７における最も前記第八トランジスタＴ８のゲート２０８ｇに近い前記第一出力電極パターンは、前記第八トランジスタＴ８の出力電極Ｄ８として兼用され、
前記第一入力電極パターン、前記第一出力電極パターン、前記第四ゲートパターン、前記第八トランジスタのゲート及び前記第八トランジスタの入力電極は、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差する。
具体的に、前記第一入力電極パターン、前記第一出力電極パターン、前記第四ゲートパターンの具体的な数は、実際の必要に応じて設定可能であり、例示的に、図７に示すように、２つの前記第一入力電極パターン、２つの前記第一出力電極パターン、３つの前記第四ゲートパターンが含まれ、また、前記第二入力電極パターン、前記第二出力電極パターン及び前記第五ゲートパターンの具体的なレイアウト位置は、実際の必要に応じて設定可能であり、例示的に、前記第二入力電極パターンは、前記第一入力電極パターンにおける前記表示基板の表示領域から遠い側に位置し、前記第二出力電極パターンは、前記第一出力電極パターンにおける前記表示領域に近い側に位置し、前記第五ゲートパターンは、前記第四ゲートパターンにおける前記表示領域に近い側に位置し、このレイアウト方式によれば、前記第二入力電極パターンと、前記シフトレジスタユニット内の、前記第一入力電極パターンにおける前記表示基板の表示領域から遠い側に位置する他の機能パターンとが、より結合され易くなり、前記第二出力電極パターンと前記シフトレジスタユニットにおけるゲート駆動信号出力端ＯＵＴＰＵＴとも、より結合され易くなる。
また、上記構造の第七トランジスタＴ７は、より良好な駆動性能を有し、素早いオン及びオフが実現できる。
前記第八トランジスタＴ８の出力電極Ｄ８及び前記第七トランジスタＴ７の出力電極Ｄ７が何れもゲート駆動信号出力端ＯＵＴＰＵＴに結合されるため、前記第八トランジスタＴ８のレイアウトの際、前記第七トランジスタＴ７における最も前記第八トランジスタＴ８のゲート２０８ｇに近い前記第一出力電極パターンを前記第八トランジスタＴ８の出力電極Ｄ８として兼用してもよく、こうすれば、前記第七トランジスタＴ７及び前記第八トランジスタＴ８のレイアウト空間を更に縮小でき、前記表示基板の狭額縁化の実現に有利である。
図３及び図４に示すように、いくつかの実施例において、前記第七トランジスタＴ７は、前記第二方向に沿って配列された２つの第七アクティブパターンを含み、各々の前記第七アクティブパターンは何れも、前記第一方向に沿って交互に設けられた第七導電部分１３１及び第七チャンネル部分１３０を含み、
前記第七チャンネル部分１３０と前記第四ゲートパターンとは、１対１で対応し、各々の前記第七チャンネル部分１３０の前記ベース上での正投影は何れも、対応する前記第四ゲートパターンの前記ベース上での正投影の内部に位置し、
前記第七トランジスタＴ７における一部の前記第七導電部分１３１と、前記第一入力電極パターンとは、１対１で対応し、前記第一入力電極パターンの前記ベース上での正投影と、対応する前記第七導電部分１３１の前記ベース上での正投影とには、第二重なり領域があり、前記第一入力電極パターンは、前記第二重なり領域に設けられた少なくとも１つの第二ビアホールを介して、対応する前記第七導電部分１３１に結合され、
前記第七トランジスタＴ７における他部の前記第七導電部分１３１と、前記第一出力電極パターンとは、１対１で対応し、前記第一出力電極パターンの前記ベース上での正投影と、対応する前記第七導電部分１３１の前記ベース上での正投影とには、第三重なり領域があり、前記第一出力電極パターンは、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールを介して、対応する前記第七導電部分１３１に結合され、
前記第八トランジスタＴ８は、前記第二方向に沿って配列された２つの第八アクティブパターンを含み、各々の前記第八アクティブパターンは、何れも第八導電部分１３３及び第八チャンネル部分１３２を含み、前記第八導電部分１３３の前記ベース上での正投影と、前記第八トランジスタＴ８の入力電極Ｓ８の前記ベース上での正投影とには、第四重なり領域があり、前記第八導電部分１３３は、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールを介して、前記第八トランジスタＴ８の入力電極Ｓ８に結合され、
前記第八チャンネル部分１３２の前記ベース上での正投影は、前記第八トランジスタＴ８のゲート２０８ｇの前記ベース上での正投影の内部に位置し、
前記第七アクティブパターンと前記第八アクティブパターンとは、１対１で対応し、相対応する前記第七アクティブパターン及び前記第八アクティブパターンは、１つの連続した第三半導体層１３によって形成される。
具体的に、前記シフトレジスタユニットは、２つの第三半導体層１３を含み、２つの第三半導体層１３は、前記第二方向に沿って配列され、且つ各々の前記第三半導体層１３は、何れも前記第一方向に沿って延在してもよい。各々の前記第三半導体層１３に含まれる第七導電部分１３１、第七チャンネル部分１３０、第八導電部分１３３及び第八チャンネル部分１３２は、何れも前記第二方向に沿って延在する。
留意されたいのは、前記第二ビアホール、前記第三ビアホール及び前記第四ビアホールの数は、何れも実際の必要に応じて設定可能である。
上記実施例による表示基板では、前記第一方向に延在する第三半導体層１３によって、前記第七トランジスタＴ７の第七アクティブパターン、及び前記第八トランジスタＴ８の第八アクティブパターンを形成することで、前記第七トランジスタＴ７及び前記第八トランジスタＴ８の前記第二方向における占有空間が小さくされるだけでなく、前記第七トランジスタＴ７の第七アクティブパターン、及び前記第八トランジスタＴ８の第八アクティブパターンの前記第一方向における寸法を増加させることで、前記第七トランジスタＴ７及び前記第八トランジスタＴ８のチャンネル幅を保証することが可能となるため、前記第七トランジスタＴ７及び前記第八トランジスタＴ８の動作性能を保証しながら、前記表示基板の額縁幅を縮小するという効果が実現される。
いくつかの実施例において、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線は、何れも前記第一方向に沿って延在し、前記クロック信号線の前記ベース上での正投影、前記反転クロック信号線の前記ベース上での正投影、及び前記第二レベル信号線の前記ベース上での正投影は、何れも前記シフトレジスタユニットの前記ベース上での正投影における前記表示基板の表示領域から遠い側に位置する。
具体的に、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線の具体的な位置は、実際の必要に応じて設定可能であり、例示的に、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線を何れも前記表示基板のエッジ箇所に設け、即ち前記クロック信号線の前記ベース上での正投影、前記反転クロック信号線の前記ベース上での正投影、及び前記第二レベル信号線の前記ベース上での正投影が、何れも前記シフトレジスタユニットの前記ベース上での正投影における前記表示基板の表示領域から遠い側に位置するようにしてもよく、こうすれば、前記シフトレジスタユニットのレイアウトの際、前記シフトレジスタユニットにおける各トランジスタと前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線とのオーバーラップの過剰な発生を回避できるため、前記シフトレジスタユニットの動作性能の向上により有利となる。
また、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線が、何れも前記第一方向に沿って延在するように構成することで、前記表示基板の狭額縁化の実現により有利となる。
上記実施例によるシフトレジスタユニットの具体的な構造は、多様であり、いくつかの実施例において、前記ゲート駆動回路は、フレームスタート信号線ＳＴＶを更に含み、前記複数のトランジスタは、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６、第七トランジスタＴ７及び第八トランジスタＴ８を更に含み、前記第一トランジスタＴ１のゲート２０１ｇは、前記クロック信号線ＣＫに結合され、前記第一トランジスタＴ１の入力電極Ｓ１は、前記フレームスタート信号線ＳＴＶに結合され、前記第一トランジスタＴ１の出力電極Ｄ１は、前記第五トランジスタＴ５のゲート２０５ｇに結合され、前記第五トランジスタＴ５の入力電極Ｓ５は、前記クロック信号線ＣＫに結合され、前記第五トランジスタＴ５の出力電極Ｄ５は、前記第四トランジスタＴ４の出力電極Ｄ４に結合され、前記第四トランジスタＴ４のゲート２０４ｇは、前記クロック信号線ＣＫに結合され、前記第四トランジスタＴ４の入力電極Ｓ４は、前記第一レベル信号線ＶＧＬに結合され、前記第四トランジスタＴ４の出力電極Ｄ４は、前記第八トランジスタＴ８のゲート２０８ｇに結合され、前記第八トランジスタＴ８の入力電極Ｓ８は、前記第二レベル信号線ＶＧＨに結合され、前記第八トランジスタＴ８の出力電極Ｄ８は、前記ゲート駆動信号出力端ＯＵＴＰＵＴに結合され、前記第七トランジスタＴ７のゲート２０７ｇは、前記第六トランジスタＴ６の出力電極Ｄ６に結合され、前記第七トランジスタＴ７の入力電極Ｓ７は、前記反転クロック信号入力端に結合され、前記第七トランジスタＴ７の出力電極Ｄ７は、前記ゲート駆動信号出力端ＯＵＴＰＵＴに結合され、前記第六トランジスタＴ６のゲート２０６ｇは、前記第一レベル信号線ＶＧＬに結合され、前記第六トランジスタＴ６の入力電極Ｓ６は、前記第一トランジスタＴ１の出力電極Ｄ１に結合され、前記第二トランジスタＴ２のゲート２０２ｇは、前記第四トランジスタＴ４の出力電極Ｄ４に結合され、前記第二トランジスタＴ２の入力電極Ｓ２は、前記第二レベル信号線ＶＧＨに結合され、前記第二トランジスタＴ２の出力電極Ｄ２は、前記第三トランジスタＴ３の入力電極Ｓ３に結合され、前記第三トランジスタＴ３のゲート２０３ｇは、前記反転クロック信号線ＣＢに結合され、前記第三トランジスタＴ３の出力電極Ｄ３は、前記第六トランジスタＴ６の入力電極Ｓ６に結合され、
前記シフトレジスタユニットは、第一容量Ｃ１及び第二容量Ｃ２を更に含み、前記第一容量Ｃ１の第一極板Ｃ１ａは、前記第八トランジスタＴ８のゲート２０８ｇに結合され、前記第一容量Ｃ１の第二極板Ｃ１ｂは、前記第二レベル信号線ＶＧＨに結合され、前記第二容量Ｃ２の第一極板Ｃ２ａは、前記第七トランジスタＴ７のゲート２０７ｇに結合され、前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記ゲート駆動信号出力端ＯＵＴＰＵＴに結合される。
具体的に、上記構造のシフトレジスタユニットに含まれる各トランジスタは、選択的に、Ｐ型の薄膜トランジスタであってもよいが、これに限定されない。前記第一レベル信号線ＶＧＬから出力される第一レベル信号は、選択的に、ローレベル信号であってもよく、前記第二レベル信号線ＶＧＨから出力される第二レベル信号は、選択的に、ハイレベル信号であってもよく、前記クロック信号線ＣＫから出力されるクロック信号と、前記反転クロック信号線ＣＢから出力される反転クロック信号とは、位相が逆である。
前記シフトレジスタユニットが上記構造を採用した場合、前記シフトレジスタユニットの具体的なレイアウト方式は、多様となり、以下、具体的なレイアウト方式を１つ挙げる。
いくつかの実施例において、前記表示領域に近づく方向に沿って、前記クロック信号線ＣＫ、前記反転クロック信号線ＣＢ及び前記第二レベル信号線ＶＧＨは、順次に配列され、
前記第一方向に沿って、前記第三トランジスタＴ３は、前記第一トランジスタＴ１と前記第二トランジスタＴ２との間に位置し、前記第四トランジスタＴ４は、前記第一トランジスタＴ１における前記第二レベル信号線ＶＧＨから遠い側に位置し、
前記第五トランジスタＴ５の第五チャンネル部分１２０は、前記第一トランジスタＴ１の第一チャンネル部分と前記第四トランジスタＴ４の第四チャンネル部分１２３との間に位置し、且つ前記第五トランジスタＴ５の入力電極Ｓ５の前記ベース上での正投影は、前記第一トランジスタＴ１の第一チャンネル部分の前記ベース上での正投影と、前記第五トランジスタＴ５の第五チャンネル部分１２０の前記ベース上での正投影との間に位置し、
前記共通接続端は、前記第二トランジスタＴ２のゲート２０２ｇを含み、前記第五トランジスタＴ５の出力電極Ｄ５は、前記第一導電接続部５０１を介して前記第二トランジスタＴ２のゲート２０２ｇに結合され、前記第一導電接続部５０１は、前記第一方向に沿って延在し、
前記第一レベル信号線ＶＧＬは、前記第四トランジスタＴ４の第四チャンネル部分１２３における前記第二レベル信号線ＶＧＨから遠い側に位置し、且つ前記第一レベル信号線ＶＧＬの前記ベース上での正投影は、前記第四トランジスタＴ４のチャンネル部分の前記ベース上での正投影と、前記第六トランジスタＴ６の第六チャンネル部分の前記ベース上での正投影との間に位置し、
前記第八トランジスタＴ８及び前記第七トランジスタＴ７は、前記第六トランジスタＴ６における前記第一レベル信号線ＶＧＬから遠い側に位置する。
前記シフトレジスタユニットを上記方式に従ってレイアウトした場合、前記シフトレジスタユニットに含まれる各トランジスタの配列がコンパクトとなり、且つ前記シフトレジスタユニットの前記第二方向における寸法が小さくなるため、前記表示基板の狭額縁化の実現により有利となる。
図３、図６及び図７に示すように、いくつかの実施例において、前記シフトレジスタユニットは、前記第二レベル信号線ＶＧＨに結合される第三導電接続部５０３、及び、前記第八トランジスタＴ８のゲート２０８ｇと前記第二トランジスタＴ２のゲート２０２ｇとを結合させるための第四導電接続部５０４とを更に含み、前記第三導電接続部５０３及び前記第四導電接続部５０４は、何れも前記第二方向に沿って延在し、
前記第一容量Ｃ１の第二極板Ｃ１ｂは、前記第二方向に沿って延在し、前記第一容量Ｃ１の第二極板Ｃ１ｂにおける前記第三導電接続部５０３に近い端の前記ベース上での正投影と、前記第三導電接続部５０３の前記ベース上での正投影とには、第五重なり領域があり、前記第一容量Ｃ１の第二極板Ｃ１ｂにおける前記第三導電接続部５０３に近い端は、前記第五重なり領域に設けられた少なくとも１つの第五ビアホールを介して、前記第三導電接続部５０３に結合され、
前記第一容量Ｃ１の第二極板Ｃ１ｂにおける前記第八トランジスタＴ８の入力電極Ｓ８に近い端の前記ベース上での正投影と、前記第八トランジスタＴ８の入力電極Ｓ８の前記ベース上での正投影とには、第六重なり領域があり、前記第一容量Ｃ１の第二極板Ｃ１ｂにおける前記第八トランジスタＴ８の入力電極Ｓ８に近い端は、前記第六重なり領域に設けられた少なくとも１つの第六ビアホールを介して、前記第八トランジスタＴ８の入力電極Ｓ８に結合され、前記第一容量Ｃ１の第二極板Ｃ１ｂの前記ベース上での正投影は、前記第四導電接続部の前記ベース上での正投影と少なくとも部分的に重なり、前記第四導電接続部は、前記第一容量Ｃ１の第一極板Ｃ１ａとして兼用される。
具体的に、前記第二レベル信号線ＶＧＨが、前記シフトレジスタユニットにおける前記表示領域から遠い側に位置し、前記第二トランジスタＴ２が、前記第二レベル信号線ＶＧＨの近くに設けられ、前記第八トランジスタＴ８が、前記表示領域に近い位置に設けられるため、前記第八トランジスタＴ８のゲート２０８ｇと前記第二トランジスタＴ２のゲート２０２ｇとを結合させるための第四導電接続部５０４を、前記第一容量Ｃ１の第一極板Ｃ１ａとして兼用するとともに、前記第一容量Ｃ１の第二極板Ｃ１ｂが、前記ベースに垂直な方向において、前記第四導電接続部５０４とオーバーラップするように構成して、前記第一容量Ｃ１を形成してもよい。前記第一容量Ｃ１を上記方式に従って設けた場合、前記第一容量Ｃ１の占有空間が効果的に節約されるため、前記表示基板の額縁幅の縮減により有利となる。
図３及び図６に示すように、いくつかの実施例において、前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記第七トランジスタＴ７の第七チャンネル部分における前記第一レベル信号線ＶＧＬから遠い側に位置し、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影と、前記第七トランジスタＴ７の出力電極Ｄ７の前記ベース上での正投影とには、第七重なり領域があり、前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記第七重なり領域に設けられた第七ビアホールを介して、前記第七トランジスタＴ７の出力電極Ｄ７に結合され、前記第七トランジスタＴ７のゲート２０７ｇは、前記第二容量Ｃ２の第一極板Ｃ２ａとして兼用される。
具体的に、前記第二容量Ｃ２の第一極板Ｃ２ａが、前記第七トランジスタＴ７のゲート２０７ｇに結合され、且つ当該ゲート２０７ｇが、面積の大きい第五ゲートパターンを有するため、当該第五ゲートパターンを前記第二容量Ｃ２の第一極板Ｃ２ａとして兼用してもよく、それに、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影が、前記第五ゲートパターンの前記ベース上での正投影と重なるように構成してもよい。こうすれば、前記第二容量Ｃ２の第二極板Ｃ２ｂと前記第五ゲートパターンとは、前記ベースに垂直な方向に正対面積を形成できるようになる。
また、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影と、前記第七トランジスタＴ７の出力電極Ｄ７の前記ベース上での正投影との間には、第七重なり領域があるように構成してもよい。こうすれば、前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記第七重なり領域に設けられた第七ビアホールを介して、前記第七トランジスタＴ７の出力電極Ｄ７に結合できるようになる。
図３及び図４に示すように、いくつかの実施例において、前記シフトレジスタユニットは、前記第二方向に沿って延在する第五導電接続部５０５を更に含み、前記第六トランジスタＴ６は、第六アクティブパターンを含み、前記第六アクティブパターンは、前記第一方向に沿って延在し、前記第六アクティブパターンは、前記第一方向に沿って対向して設けられた２つの第六導電部分１４０と、前記２つの第六導電部分１４０の間に位置する第六チャンネル部分１４１とを含み、前記第六トランジスタＴ６の入力電極Ｓ６の前記ベース上での正投影と、一方の前記第六導電部分１４０の前記ベース上での正投影とには、第八重なり領域があり、前記第六トランジスタＴ６の入力電極Ｓ６は、前記第八重なり領域に設けられた第八ビアホールを介して、一方の前記第六導電部分１４０に結合され、前記第六トランジスタＴ６の出力電極Ｄ６の前記ベース上での正投影と、他方の前記第六導電部分１４０の前記ベース上での正投影とには、第九重なり領域があり、前記第六トランジスタＴ６の出力電極Ｄ６は、前記第九重なり領域に設けられた第九ビアホールを介して、他方の前記第六導電部分１４０に結合され、前記第六トランジスタＴ６の入力電極Ｓ６は、前記第五導電接続部５０５を介して、それぞれ前記第一トランジスタＴ１の出力電極Ｄ１、及び前記第五トランジスタＴ５のゲート２０５ｇに結合される。
前記第六トランジスタＴ６を上記構造として設けることで、前記第六トランジスタＴ６が前記第二方向に小さい寸法を有することになるため、前記表示基板の額縁幅の縮小に有利である。また、前記第六トランジスタＴ６の入力電極Ｓ６が、前記第五導電接続部５０５を介して、それぞれ前記第一トランジスタＴ１の出力電極Ｄ１、及び前記第五トランジスタＴ５のゲート２０５ｇに結合されるようにすることで、前記シフトレジスタユニット全体のレイアウトが更に簡素化される。
本開示の実施例は、ベースと、前記ベース上に設けられたゲート駆動回路とを含む表示基板であって、前記ゲート駆動回路は、フレームスタート信号線ＳＴＶ、クロック信号線ＣＫ、反転クロック信号線ＣＢ、第一レベル信号線ＶＧＬ、第二レベル信号線ＶＧＨ及び複数のシフトレジスタユニットを含み、前記フレームスタート信号線ＳＴＶ、前記クロック信号線ＣＫ、前記反転クロック信号線ＣＢ、前記第一レベル信号線ＶＧＬ及び前記第二レベル信号線ＶＧＨは、何れも第一方向に沿って延在し、前記シフトレジスタユニットは、ゲート駆動信号出力端ＯＵＴＰＵＴを含み、各々の前記シフトレジスタユニットは、何れも複数のトランジスタを含み、前記複数のトランジスタには、前記第一方向に沿って配列された第七トランジスタＴ７及び第八トランジスタＴ８が含まれ、前記第七トランジスタＴ７は、第七トランジスタ入力電極パターン、第七トランジスタ出力電極パターン及び第七トランジスタゲートパターンを含み、前記第七トランジスタゲートパターンの前記ベース上での正投影は、前記第七トランジスタ入力電極パターンの前記ベース上での正投影と、前記第七トランジスタ出力電極パターンの前記ベース上での正投影との間に位置し、前記第八トランジスタＴ８は、第八トランジスタ入力電極パターン、第八トランジスタ出力電極パターン及び第八トランジスタゲートパターンを含み、前記第八トランジスタゲートパターンの前記ベース上での正投影は、前記第八トランジスタ入力電極パターンの前記ベース上での正投影と、前記第八トランジスタ出力電極パターンの前記ベース上での正投影との間に位置し、前記第七トランジスタ出力電極パターンは、第八トランジスタ出力電極パターンとして兼用され、
前記第七トランジスタ入力電極パターン、第七トランジスタ出力電極パターン、第七トランジスタゲートパターン、第八トランジスタ入力電極パターン及び第八トランジスタゲートパターンは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、
前記第七トランジスタ出力電極パターン及び前記第八トランジスタ出力電極パターンは、何れも前記ゲート駆動信号出力端ＯＵＴＰＵＴに結合され、前記第七トランジスタＴ７は、前記ゲート駆動信号出力端ＯＵＴＰＵＴがアクティブレベルを出力するように制御するためのものであり、前記第八トランジスタＴ８は、前記ゲート駆動信号出力端ＯＵＴＰＵＴが非アクティブレベルを出力するように制御するためのものである、表示基板を提供している。
具体的に、前記表示基板の表示領域には、複数本のゲート線、複数本のデータ線、及び、前記複数本のゲート線と前記複数本のデータ線とにより交差して規定された複数のサブ画素が含まれ、前記ゲート駆動回路に含まれる複数のシフトレジスタユニットと、前記複数本のゲート線とは、１対１で対応し、各々の前記シフトレジスタユニットのゲート駆動信号出力端は、対応するゲート線に結合されて、対応するゲート線にゲート駆動信号を供給するためのものである。
前記シフトレジスは、前記第一方向に沿って配列された第七トランジスタＴ７及び第八トランジスタＴ８を更に含み、前記第七トランジスタ出力電極パターン及び前記第八トランジスタ出力電極パターンは、何れも前記ゲート駆動信号出力端ＯＵＴＰＵＴに結合され、前記第七トランジスタ入力電極パターンは、反転クロック信号線ＣＢに結合され、前記第八トランジスタ入力電極パターンは、第二レベル信号線ＶＧＨに結合され、前記第七トランジスタＴ７により、前記ゲート駆動信号出力端は、アクティブレベルを出力するように制御されることが可能であり、前記第八トランジスタＴ８により、前記ゲート駆動信号出力端は、非アクティブレベルを出力するように制御されることが可能である。
本開示の実施例による表示基板では、前記フレームスタート信号線ＳＴＶ、前記クロック信号線ＣＫ、前記反転クロック信号線ＣＢ、前記第一レベル信号線ＶＧＬ及び前記第二レベル信号線ＶＧＨが、何れも第一方向に沿って延在し、前記シフトレジスタユニットに含まれる前記第七トランジスタＴ７及び前記第八トランジスタＴ８が、前記第一方向に沿って配列されるようにすることで、前記フレームスタート信号線ＳＴＶ、前記クロック信号線ＣＫ、前記反転クロック信号線ＣＢ、前記第一レベル信号線ＶＧＬ、前記第二レベル信号線ＶＧＨ、前記第七トランジスタＴ７及び前記第八トランジスタＴ８の前記第二方向における占有空間が小さくなるため、前記表示基板の額縁幅の削減に有利となる。
また、本開示の実施例による表示基板では、前記第七トランジスタ出力電極パターンが前記第八トランジスタ出力電極パターンとして兼用されるように構成することで、前記第七トランジスタ及び前記第八トランジスタによって前記第一方向に占められるレイアウト空間が縮小されるため、前記表示基板の額縁幅のさらなる削減に有利である。
図３、図５及び図７に示すように、いくつかの実施例において、前記第七トランジスタ入力電極パターンは、前記第一方向に沿って配列された複数の第一入力電極パターンと、前記複数の第一入力電極パターンの同じ側に位置し、且つそれぞれ前記複数の第一入力電極パターンに結合される第二入力電極パターンとを含み、前記第七トランジスタ出力電極パターンは、複数の第一出力電極パターンと、前記複数の第一出力電極パターンの同じ側に位置し、且つそれぞれ前記複数の第一出力電極パターンに結合される第二出力電極パターンとを含み、前記第一出力電極パターンと前記第一入力電極パターンとは、交互に配列され、前記第七トランジスタゲートパターンは、複数の第四ゲートパターンと、前記複数の第四ゲートパターンの同じ側に位置し、且つそれぞれ前記複数の第四ゲートパターンに結合される第五ゲートパターンとを含み、各々の前記第四ゲートパターンは何れも、隣接する前記第一入力電極パターンと前記第一出力電極パターンとの間に位置し、
前記第八トランジスタゲートパターンの前記ベース上での正投影は、前記第八トランジスタ入力電極パターンの前記ベース上での正投影と、前記第八トランジスタ出力電極パターンの前記ベース上での正投影との間に位置し、前記第七トランジスタＴ７における最も前記第八トランジスタゲートパターンに近い前記第一出力電極パターンは、前記第八トランジスタ出力電極パターンとして兼用され、
前記第一入力電極パターン、前記第一出力電極パターン、前記第四ゲートパターン、前記第八トランジスタゲートパターン及び前記第八トランジスタ入力電極パターンは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差する。
具体的に、前記第一入力電極パターン、前記第一出力電極パターン、前記第四ゲートパターンの具体的な数は、実際の必要に応じて設定可能であり、例示的に、図７に示すように、２つの前記第一入力電極パターン、２つの前記第一出力電極パターン、３つの前記第四ゲートパターンが含まれ、また、前記第二入力電極パターン、前記第二出力電極パターン及び前記第五ゲートパターンの具体的なレイアウト位置は、実際の必要に応じて設定可能であり、例示的に、前記第二入力電極パターンは、前記第一入力電極パターンにおける前記表示基板の表示領域から遠い側に位置し、前記第二出力電極パターンは、前記第一出力電極パターンにおける前記表示領域に近い側に位置し、前記第五ゲートパターンは、前記第四ゲートパターンにおける前記表示領域に近い側に位置し、このレイアウト方式によれば、前記第二入力電極パターンと、前記シフトレジスタユニット内の、前記第一入力電極パターンにおける前記表示基板の表示領域から遠い側に位置する他の機能パターンとが、より結合され易くなり、前記第二出力電極パターンと前記シフトレジスタユニットにおけるゲート駆動信号出力端ＯＵＴＰＵＴとも、より結合され易くなる。
また、上記構造の第七トランジスタＴ７は、より良好な駆動性能を有し、素早いオン及びオフが実現できる。
前記第八トランジスタ出力電極パターン及び前記第七トランジスタ出力電極パターンが、何れもゲート駆動信号出力端ＯＵＴＰＵＴに結合されるため、前記第八トランジスタＴ８のレイアウトの際、前記第七トランジスタＴ７における最も前記第八トランジスタゲートパターンに近い前記第一出力電極パターンを前記第八トランジスタ出力電極パターンとして兼用してもよく、こうすれば、前記第七トランジスタＴ７及び前記第八トランジスタＴ８のレイアウト空間を更に縮小でき、前記表示基板の狭額縁化の実現に有利である。
図３及び図４に示すように、いくつかの実施例において、前記第七トランジスタＴ７は、前記第二方向に沿って配列された２つの第七アクティブパターンを含み、各々の前記第七アクティブパターンは何れも、前記第一方向に沿って交互に設けられた第七導電部分１３１及び第七チャンネル部分１３０を含み、
前記第七チャンネル部分１３０と前記第四ゲートパターンとは、１対１で対応し、各々の前記第七チャンネル部分１３０の前記ベース上での正投影は何れも、対応する前記第四ゲートパターンの前記ベース上での正投影の内部に位置し、
前記第七トランジスタＴ７における一部の前記第七導電部分１３１と、前記第一入力電極パターンとは、１対１で対応し、前記第一入力電極パターンの前記ベース上での正投影と、対応する前記第七導電部分１３１の前記ベース上での正投影とには、第二重なり領域があり、前記第一入力電極パターンは、前記第二重なり領域に設けられた少なくとも１つの第二ビアホールを介して、対応する前記第七導電部分１３１に結合され、
前記第七トランジスタＴ７における他部の前記第七導電部分１３１と、前記第一出力電極パターンとは、１対１で対応し、前記第一出力電極パターンの前記ベース上での正投影と、対応する前記第七導電部分１３１の前記ベース上での正投影とには、第三重なり領域があり、前記第一出力電極パターンは、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールを介して、対応する前記第七導電部分１３１に結合され、
前記第八トランジスタＴ８は、前記第二方向に沿って配列された２つの第八アクティブパターンを含み、各々の前記第八アクティブパターンは、何れも第八導電部分１３３及び第八チャンネル部分１３２を含み、前記第八導電部分１３３の前記ベース上での正投影と、前記第八トランジスタ入力電極パターンの前記ベース上での正投影とには、第四重なり領域があり、前記第八導電部分１３３は、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールを介して、前記第八トランジスタ入力電極パターンに結合され、
前記第八チャンネル部分１３２の前記ベース上での正投影は、前記第八トランジスタゲートパターンの前記ベース上での正投影の内部に位置し、
前記第七アクティブパターンと前記第八アクティブパターンとは、１対１で対応し、相対応する前記第七アクティブパターン及び前記第八アクティブパターンは、１つの連続した第三半導体層１３によって形成される。
具体的に、前記シフトレジスタユニットは、２つの第三半導体層１３を含み、２つの第三半導体層１３は、前記第二方向に沿って配列され、且つ各々の前記第三半導体層１３は、何れも前記第一方向に沿って延在してもよい。各々の前記第三半導体層１３に含まれる第七導電部分１３１、第七チャンネル部分１３０、第八導電部分１３３及び第八チャンネル部分１３２は、何れも前記第二方向に沿って延在する。
留意されたいのは、前記第二ビアホール、前記第三ビアホール及び前記第四ビアホールの数は、何れも実際の必要に応じて設定可能である。
上記実施例による表示基板では、前記第一方向に延在する第三半導体層１３によって、前記第七トランジスタＴ７の第七アクティブパターン、及び前記第八トランジスタＴ８の第八アクティブパターンを形成することで、前記第七トランジスタＴ７及び前記第八トランジスタＴ８の前記第二方向における占有空間が小さくされるだけでなく、前記第七トランジスタＴ７の第七アクティブパターン、及び前記第八トランジスタＴ８の第八アクティブパターンの前記第一方向における寸法を増加させることで、前記第七トランジスタＴ７及び前記第八トランジスタＴ８のチャンネル幅を保証することが可能となるため、前記第七トランジスタＴ７及び前記第八トランジスタＴ８の動作性能を保証しながら、前記表示基板の額縁幅を縮小するという効果が実現される。
図３及び図４に示すように、いくつかの実施例において、前記複数のトランジスタには、少なくとも第一トランジスタＴ１、第二トランジスタＴ２及び第三トランジスタＴ３が含まれ、前記第一トランジスタＴ１のアクティブ層、前記第二トランジスタＴ２のアクティブ層及び前記第三トランジスタＴ３のアクティブ層は、１つの連続した第一半導体層１１によって形成され、前記第一半導体層１１は、第一方向に沿って延在し、前記第一半導体層１１は、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３に対応する少なくとも３つのチャンネル部分（例えば、図４における１１０）と、隣接する前記チャンネル部分の間に設けられた導電部分（例えば、図４における１１１）とを含み、前記少なくとも３つのチャンネル部分は、前記第一方向に沿って配列され、隣接する前記チャンネル部分に対応する前記トランジスタの間は、対応する前記導電部分を介して結合される。
具体的に、前記第一トランジスタＴ１のアクティブ層、前記第二トランジスタＴ２のアクティブ層及び前記第三トランジスタＴ３のアクティブ層は、１つの連続した第一半導体層１１によって形成され、当該第一半導体層１１の前記ベース上での正投影と、第一トランジスタＴ１のゲート２０１ｇ、第二トランジスタＴ２のゲート２０２ｇ及び第三トランジスタＴ３のゲート２０３ｇの前記ベース上での正投影との間のオーバーラップ部分は、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３に対応する少なくとも３つのチャンネル部分（例えば、図４における１１０）として使用され、当該第一半導体層１１において、隣接する前記チャンネル部分の間の部分は、導電部分（例えば、図４における１１１）とされ、隣接する前記チャンネル部分に対応するトランジスタの間は、対応する前記導電部分を介して結合される。
前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３において、各々のトランジスタのチャンネル部分の両側に位置する導電部分は、それぞれ、対応して当該トランジスタの入力電極及び出力電極として使用可能であるため、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３において、隣接するトランジスタ同士は、同じ前記導電部分を自身の入力電極又は出力電極として兼用可能であるとともに、隣接するトランジスタ同士は、当該隣接するトランジスタ同士のチャンネル部分の間に位置する導電部分を直接介して電気的な接続を実現可能である。
留意されたいのは、前記第一半導体層１１の製作の際、例示的に、先ず第一半導体材料層を形成し、次に第一トランジスタＴ１のゲート２０１ｇ、第二トランジスタＴ２のゲート２０２ｇ及び第三トランジスタＴ３のゲート２０３ｇを形成してから、第一トランジスタＴ１のゲート２０１ｇ、第二トランジスタＴ２のゲート２０２ｇ及び第三トランジスタＴ３のゲート２０３ｇをマスクとして、前記第一半導体材料層における各トランジスタのゲートによって覆われていない部分に対しドーピングを行って、前記第一半導体材料層における各トランジスタのゲートによって覆われていない部分が前記導電部分として形成され、前記第一半導体材料層における各トランジスタのゲートによって覆われている部分が前記チャンネル部分として形成されるようにしてもよい。
前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３によれば、動作の際、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３での信号の順次伝送を実現可能である。又は、前記第一トランジスタＴ１、前記第三トランジスタＴ３及び前記第二トランジスタＴ２が順次に結合された場合、前記第一トランジスタＴ１及び前記第三トランジスタＴ３の結合箇所を共用の出力端として使用すれば、前記第一トランジスタＴ１によって伝送された信号と、前記第三トランジスタＴ３及び前記第二トランジスタＴ２によって伝送された信号とが何れも当該共用の出力端から出力できることを実現可能である。
上記表示基板の具体的な構造から分かるように、本開示の実施例による表示基板では、シフトレジスタユニットにおける前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３は、前記第一方向に沿って配列され得、前記シフトレジスタユニットの前記第二方向における占有面積が縮小され、しかも、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３において、隣接するトランジスタの間は、第一半導体層１１に含まれる導電部分を介して直接結合され得、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３の前記第一方向における占有面積が縮小されるため、本開示の実施例による表示基板では、それに含まれるシフトレジスタユニットによって前記第一方向及び前記第二方向の各々に占められる面積を小さくすることができ、その結果、前記表示基板は、狭額縁化の発展需要により適合することになる。
図３及び図５に示すように、いくつかの実施例において、前記第一トランジスタＴ１のゲート２０１ｇは、第一ゲートパターン２０１０、第二ゲートパターン２０１１及び第三ゲートパターン２０１２を含み、
前記第一ゲートパターン２０１０の前記ベース上での正投影及び前記第二ゲートパターン２０１１の前記ベース上での正投影は、何れも前記第一トランジスタＴ１のチャンネル部分の前記ベース上での正投影と少なくとも部分的に重なり、前記第一ゲートパターン２０１０及び前記第二ゲートパターン２０１１は、何れも前記第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、
前記第三ゲートパターン２０１２は、前記第一トランジスタＴ１のチャンネル部分における前記第二レベル信号線ＶＧＨから遠い側に位置し、且つ前記第三ゲートパターン２０１２は、それぞれ前記第一ゲートパターン２０１０及び前記第二ゲートパターン２０１１に結合され、
前記第一ゲートパターン２０１０における前記第三ゲートパターン２０１２から遠い端、又は前記第二ゲートパターン２０１１における前記第三ゲートパターン２０１２から遠い端は、前記クロック信号線ＣＫに結合される。
具体的に、前記第一トランジスタＴ１を上記構造として設けることで、前記第一トランジスタＴ１がダブルゲート構造として形成されるだけでなく、前記第一トランジスタＴ１の占有空間を小さくした上で、前記第一トランジスタＴ１のゲート２０１ｇと、前記クロック信号線ＣＫ及び前記第五トランジスタＴ５のゲート２０５ｇの各々との結合がより好適に実現される。
いくつかの実施例において、前記第一トランジスタＴ１のチャンネル幅対長さの比と、前記第二トランジスタＴ２のチャンネル幅対長さの比と、前記第三トランジスタＴ３のチャンネル幅対長さの比とは等しい。
具体的に、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３のチャンネル部分の寸法は、何れも実際の必要に応じて設定可能であり、例示的に、前記第一トランジスタＴ１のチャンネル幅対長さの比と、前記第二トランジスタＴ２のチャンネル幅対長さの比と、前記第三トランジスタＴ３のチャンネル幅対長さの比とが何れも等しくなるように設定してもよく、この設定方式によれば、前記第一トランジスタＴ１と、前記第二トランジスタＴ２と、前記第三トランジスタＴ３とは、同じ駆動性能を有することになるため、シフトレジスタユニットの動作の安定性により有利となる。
さらに、前記第一トランジスタＴ１のチャンネル幅対長さの比と、前記第二トランジスタＴ２のチャンネル幅対長さの比と、前記第三トランジスタＴ３のチャンネル幅対長さの比とを等しくするには、様々な方式によって実現可能であり、例えば、前記第二方向において、前記第二トランジスタＴ２のチャンネル部分の長さが、前記第三トランジスタＴ３のチャンネル部分の長さと同じであり、且つ前記第二トランジスタＴ２のチャンネル部分の長さが、前記第一トランジスタＴ１のチャンネル部分の長さよりも小さく、前記第一方向において、前記第二トランジスタＴ２のチャンネル部分の幅が、前記第三トランジスタＴ３のチャンネル部分の幅と同じであり、且つ前記第二トランジスタＴ２のチャンネル部分の幅が、前記第一トランジスタＴ１のチャンネル部分の幅よりも小さくなるように設定してもよい。
いくつかの実施例において、前記第一トランジスタＴ１のアクティブ層は、前記第一方向に沿って対向して設けられた２つの第一導電部分と、前記２つの第一導電部分の間に位置する第一チャンネル部分とを含み、前記第二トランジスタＴ２のアクティブ層は、前記第一方向に沿って対向して設けられた２つの第二導電部分と、前記２つの第二導電部分の間に位置する第二チャンネル部分とを含み、前記第三トランジスタＴ３のアクティブ層は、前記第一方向に沿って対向して設けられた２つの第三導電部分と、前記２つの第三導電部分の間に位置する第三チャンネル部分とを含み、前記第三チャンネル部分は、前記第一チャンネル部分と前記第二チャンネル部分との間に位置し、前記第一チャンネル部分と前記第三チャンネル部分との間に位置する前記第一導電部分と前記第三導電部分とが結合され、前記第二チャンネル部分と前記第三チャンネル部分との間に位置する前記第二導電部分と前記第三導電部分とが結合される。
具体的に、前記第一トランジスタＴ１のアクティブ層、前記第二トランジスタＴ２のアクティブ層及び前記第三トランジスタＴ３のアクティブ層の具体的な構造は、多様であり、例示的に、前記第一方向に沿って、前記第一トランジスタＴ１、前記第三トランジスタＴ３及び前記第二トランジスタＴ２は、順次に配列され、前記第一トランジスタＴ１、前記第三トランジスタＴ３及び前記第二トランジスタＴ２のうち、各トランジスタのアクティブ層は何れも、前記第一方向に沿って対向して設けられた２つの導電部分と、当該２つの導電部分の間に位置するチャンネル部分とを含み、この構造によれば、前記第一トランジスタＴ１、前記第三トランジスタＴ３及び前記第二トランジスタＴ２は、前記第二方向に最小の空間を占めることになるため、シフトレジスタユニットの前記第二方向における寸法が更に縮小される。
図３及び図４に示すように、いくつかの実施例において、前記シフトレジスタユニットは、共通接続端を更に含み、前記複数のトランジスタには、第四トランジスタＴ４及び第五トランジスタＴ５が更に含まれ、前記第四トランジスタＴ４のアクティブ層及び前記第五トランジスタＴ５のアクティブ層は、１つの連続した第二半導体層１２によって形成され、前記第四トランジスタＴ４のアクティブ層は、対向して設けられた２つの第四導電部分１２４と、前記２つの第四導電部分１２４の間に位置する第四チャンネル部分１２３とを含み、前記第五トランジスタＴ５のアクティブ層は、対向して設けられた２つの第五導電部分１２１と、前記２つの第五導電部分１２１の間に位置する第五チャンネル部分１２０とを含み、一方の前記第四導電部分１２４と一方の前記第五導電部分１２１が結合されて結合端を形成し、当該結合端は、第一導電接続部５０１を介して前記共通接続端に結合される。
具体的に、前記シフトレジスタユニットは、前記共通接続端に結合される第四トランジスタＴ４及び第五トランジスタＴ５を更に含み、前記第四トランジスタＴ４のアクティブ層及び前記第五トランジスタＴ５のアクティブ層は、１つの連続した第二半導体層１２によって形成されてもよく、前記第二半導体層１２の前記ベース上での正投影と、前記第四トランジスタＴ４のゲート２０４ｇの前記ベース上での正投影との間のオーバーラップ部分は、前記第四トランジスタＴ４の第四チャンネル部分１２３として使用され、前記第二半導体層１２の前記ベース上での正投影と、前記第五トランジスタＴ５のゲート２０５ｇの前記ベース上での正投影との間のオーバーラップ部分は、前記第五トランジスタＴ５の第五チャンネル部分１２０として使用され、前記第二半導体層１２の前記ベース上での正投影と、前記第四トランジスタＴ４の入力電極Ｓ４、出力電極Ｄ４の前記ベース上での正投影との間のオーバーラップ部分は、前記第四トランジスタＴ４の第四導電部分１２４として使用され、前記第二半導体層１２の前記ベース上での正投影と、前記第五トランジスタＴ５の入力電極Ｓ５、出力電極Ｄ５の前記ベース上での正投影との間のオーバーラップ部分は、前記第五トランジスタＴ５の第五導電部分１２１として使用される。
留意されたいのは、前記第四トランジスタＴ４に含まれる２つの第四導電部分１２４のうち、一方の前記第四導電部分１２４が第四トランジスタＴ４の入力電極Ｓ４として、他方の前記第四導電部分１２４が第四トランジスタＴ４の出力電極Ｄ４として使用されてもよく、前記第五トランジスタＴ５に含まれる２つの第五導電部分１２１のうち、一方の前記第五導電部分１２１が第五トランジスタＴ５の入力電極Ｓ５として、他方の前記第五導電部分１２１が第五トランジスタＴ５の出力電極Ｄ５として使用されてもよい。
上記のように、前記第四トランジスタＴ４の第四チャンネル部分１２３及び第四導電部分１２４と、前記第五トランジスタＴ５の第五チャンネル部分１２０及び第五導電部分１２１とを１つの前記第二半導体層１２によって形成することで、前記第四トランジスタＴ４の第四チャンネル部分１２３及び第四導電部分１２４と、前記第五トランジスタＴ５の第五チャンネル部分１２０及び第五導電部分１２１とは、１回のパターニングプロセス及び１回のドーピングプロセスにて同時に形成可能となり、しかも、一方の前記第四導電部分１２４と一方の前記第五導電部分１２１とを結合させて前記結合端を形成することで、当該第四導電部分１２４と当該第五導電部分１２１とは、同じ導電部分を兼用可能となるため、前記第四トランジスタＴ４及び前記第五トランジスタＴ５によって占められるレイアウト空間が効果的に縮小される。また、上記構造の前記第四トランジスタＴ４及び前記第五トランジスタＴ５によれば、前記結合端と前記共通接続端とを１つだけの前記第一導電接続部５０１によって結合させることで、前記第四トランジスタＴ４及び前記第五トランジスタＴ５の両方が同時に前記共通接続端に結合されることを実現でき、前記共通接続端に結合する必要のあるトランジスタの各々に対して専用の導電接続部を個別に設けることが回避されるため、シフトレジスタユニット全体のレイアウト空間が更に縮小される。
図４に示すように、いくつかの実施例において、前記２つの第四導電部分１２４は、前記第一方向に沿って対向して設けられ、前記２つの第五導電部分１２１は、第二方向に沿って対向して設けられ、前記第二方向と前記第一方向とは交差し、前記第四トランジスタＴ４のアクティブ層と前記第五トランジスタＴ５のアクティブ層とは、共同でＬ字形に形成され、前記結合端は、前記Ｌ字形の曲がり角に位置する。
具体的に、前記第四トランジスタＴ４及び前記第五トランジスタＴ５の具体的なレイアウト方式は、実際の必要に応じて設定可能であり、例示的に、前記第二半導体層１２をＬ字形に形成して、当該Ｌ字形の一辺が、前記第一方向に沿って延在し、前記２つの第五導電部分１２１及び第五チャンネル部分１２０の形成用であり、当該Ｌ字形の他辺が、前記第二方向に沿って延在し、前記２つの第四導電部分１２４及び第四チャンネル部分１２３の形成用であるようにし、前記第四トランジスタＴ４及び前記第五トランジスタＴ５において、前記結合端を形成するための前記第五導電部分１２１及び前記第四導電部分１２４を、前記Ｌ字形の曲がり角に位置させてもよい。
上記のように、前記第四トランジスタＴ４のアクティブ層と前記第五トランジスタＴ５のアクティブ層とを共同でＬ字形に形成して、前記結合端を前記Ｌ字形の曲がり角に位置させることで、前記結合端と前記共通接続端との間の距離の縮小、前記第一導電接続部のレイアウト空間の削減により有利となるため、前記表示基板は、狭額縁化の発展需要により適合することになる。
図３に示すように、いくつかの実施例において、前記第一レベル信号線ＶＧＬは、前記第一方向に沿って延在し、前記複数のトランジスタには、それぞれ前記第一レベル信号線に結合される第四トランジスタ及び第六トランジスタが更に含まれ、前記第四トランジスタにおける前記第一レベル信号線ＶＧＬに結合される一極の前記ベース上での正投影、及び前記第六トランジスタにおける前記第一レベル信号線に結合される一極の前記ベース上での正投影は、何れも前記第一レベル信号線ＶＧＬの前記ベース上での正投影とは第一重なり領域があり、前記第四トランジスタの一極及び第六トランジスタの一極は、何れも前記第一重なり領域に設けられた第一ビアホールを介して前記第一レベル信号線ＶＧＬに直接結合される。
具体的に、前記シフトレジスタユニットは、それぞれ前記第一レベル信号線ＶＧＬに結合される第四トランジスタ及び第六トランジスタを更に含み、前記第四トランジスタ及び前記第六トランジスタは、何れも前記第一レベル信号線ＶＧＬの付近に設けられてもよく、更に、前記第四トランジスタにおける前記第一レベル信号線ＶＧＬに結合される一極の前記ベース上での正投影、及び前記第六トランジスタにおける前記第一レベル信号線ＶＧＬに結合される一極の前記ベース上での正投影が、何れも前記第一レベル信号線ＶＧＬの前記ベース上での正投影とは第一重なり領域があるように構成してもよく、こうすれば、前記第四トランジスタ及び前記第六トランジスタにおける前記第一レベル信号線ＶＧＬに結合される一極と、前記第一レベル信号線ＶＧＬとが別々の層に設けられた場合、前記第一重なり領域に第一ビアホールを設けることで、前記第四トランジスタ及び第六トランジスタの一極が何れも当該第一ビアホールを介して前記第一レベル信号線ＶＧＬに直接結合できるようにすることが可能となる。
上記のように、前記第四トランジスタ及び第六トランジスタを前記第一レベル信号線ＶＧＬに結合させる方式によれば、前記第一レベル信号線ＶＧＬと前記第六トランジスタとを結合させるために専ら使用される導電接続部の増設が回避されるため、前記シフトレジスタユニットの前記表示基板上での占有面積が更に縮小される。
いくつかの実施例において、前記第四トランジスタに含まれる第四チャンネル部分の前記ベース上での正投影、及び前記第六トランジスタに含まれる第六チャンネル部分の前記ベース上での正投影が、何れも前記第一レベル信号線ＶＧＬの前記ベース上での正投影の同じ側に位置するように構成してもよい。
具体的に、シフトレジスタユニットの実際のレイアウトの際、実際の必要に応じて、前記第四トランジスタに含まれる第四チャンネル部分の前記ベース上での正投影、及び第六トランジスタに含まれる第六チャンネル部分の前記ベース上での正投影が、何れも前記第一レベル信号線ＶＧＬの前記ベース上での正投影の同じ側に位置し、即ち前記第四トランジスタ及び前記第六トランジスタが何れも前記第一レベル信号線ＶＧＬの同じ側に位置するように構成してもよく、この場合、前記第四トランジスタ及び前記第六トランジスタが、前記第一方向に沿って順次に配列されるように更に構成してもよく、こうすれば、前記第四トランジスタ及び前記第六トランジスタと前記第一レベル信号線ＶＧＬとの前記表示基板上での占有面積が最大限に縮小される。
いくつかの実施例において、前記第四トランジスタに含まれる第四チャンネル部分の前記ベース上での正投影が、前記第一レベル信号線ＶＧＬの前記ベース上での正投影の第一側に位置し、前記第六トランジスタに含まれる第六チャンネル部分の前記ベース上での正投影が、前記第一レベル信号線ＶＧＬの前記ベース上での正投影の第二側に位置し、前記第一側と前記第二側とが対向するように構成してもよい。
具体的に、図３に示すように、シフトレジスタユニットの実際のレイアウトの際、実際の必要に応じて、前記第四トランジスタＴ４に含まれる第四チャンネル部分の前記ベース上での正投影が、前記第一レベル信号線ＶＧＬの前記ベース上での正投影の第一側に位置し、前記第六トランジスタＴ６に含まれるの第六チャンネル部分の前記ベース上での正投影が、前記第一レベル信号線ＶＧＬの前記ベース上での正投影の第二側に位置し、即ち前記第四トランジスタＴ４及び前記第六トランジスタＴ６がそれぞれ前記第一レベル信号線ＶＧＬの対向する両側に位置するように構成してもよく、この構成方式によれば、前記第四トランジスタＴ４と前記第一側に位置する他の機能パターンとが、より結合され易くなるとともに、前記第六トランジスタＴ６と前記第二側に位置する他の機能パターンとも、より結合され易くなる。
いくつかの実施例において、前記第四トランジスタの一極と前記第一レベル信号線とによって形成された前記第一重なり領域と、前記第六トランジスタの一極と前記第一レベル信号線ＶＧＬとによって形成された前記第一重なり領域との間が、互いに独立するように構成してもよい。
具体的に、前記第四トランジスタ及び前記第六トランジスタのレイアウトの際、実際の必要に応じて、前記第四トランジスタの一極と前記第一レベル信号線とによって形成された前記第一重なり領域と、前記第六トランジスタの一極と前記第一レベル信号線ＶＧＬとによって形成された前記第一重なり領域との間が、互いに独立するように構成してもよく、又は、前記第四トランジスタの一極と前記第一レベル信号線とによって形成された前記第一重なり領域と、前記第六トランジスタの一極と前記第一レベル信号線ＶＧＬとによって形成された前記第一重なり領域との間が、オーバーラップするように構成してもよい。
いくつかの実施例において、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線は、何れも前記第一方向に沿って延在し、前記クロック信号線の前記ベース上での正投影、前記反転クロック信号線の前記ベース上での正投影、及び前記第二レベル信号線の前記ベース上での正投影は、何れも前記シフトレジスタユニットの前記ベース上での正投影における前記表示基板の表示領域から遠い側に位置する。
具体的に、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線の具体的な位置は、実際の必要に応じて設定可能であり、例示的に、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線を何れも前記表示基板のエッジ箇所に設け、即ち前記クロック信号線の前記ベース上での正投影、前記反転クロック信号線の前記ベース上での正投影、及び前記第二レベル信号線の前記ベース上での正投影が、何れも前記シフトレジスタユニットの前記ベース上での正投影における前記表示基板の表示領域から遠い側に位置するようにしてもよく、こうすれば、前記シフトレジスタユニットのレイアウトの際、前記シフトレジスタユニットにおける各トランジスタと前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線とのオーバーラップの過剰な発生を回避できるため、前記シフトレジスタユニットの動作性能の向上により有利となる。
また、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線が、何れも前記第一方向に沿って延在するように構成することで、前記表示基板の狭額縁化の実現により有利となる。
上記実施例によるシフトレジスタユニットの具体的な構造は、多様であり、いくつかの実施例において、前記ゲート駆動回路は、フレームスタート信号線ＳＴＶを更に含み、前記複数のトランジスタには、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６、第七トランジスタＴ７及び第八トランジスタＴ８が更に含まれ、前記第一トランジスタＴ１のゲート２０１ｇは、前記クロック信号線ＣＫに結合され、前記第一トランジスタＴ１の入力電極Ｓ１は、前記フレームスタート信号線ＳＴＶに結合され、前記第一トランジスタＴ１の出力電極Ｄ１は、前記第五トランジスタＴ５のゲート２０５ｇに結合され、前記第五トランジスタＴ５の入力電極Ｓ５は、前記クロック信号線ＣＫに結合され、前記第五トランジスタＴ５の出力電極Ｄ５は、前記第四トランジスタＴ４の出力電極Ｄ４に結合され、前記第四トランジスタＴ４のゲート２０４ｇは、前記クロック信号線ＣＫに結合され、前記第四トランジスタＴ４の入力電極Ｓ４は、前記第一レベル信号線ＶＧＬに結合され、前記第四トランジスタＴ４の出力電極Ｄ４は、前記第八トランジスタＴ８のゲート２０８ｇに結合され、前記第八トランジスタＴ８の入力電極Ｓ８は、前記第二レベル信号線ＶＧＨに結合され、前記第八トランジスタＴ８の出力電極Ｄ８は、前記ゲート駆動信号出力端ＯＵＴＰＵＴに結合され、前記第七トランジスタＴ７のゲート２０７ｇは、前記第六トランジスタＴ６の出力電極Ｄ６に結合され、前記第七トランジスタＴ７の入力電極Ｓ７は、前記反転クロック信号入力端に結合され、前記第七トランジスタＴ７の出力電極Ｄ７は、前記ゲート駆動信号出力端ＯＵＴＰＵＴに結合され、前記第六トランジスタＴ６のゲート２０６ｇは、前記第一レベル信号線ＶＧＬに結合され、前記第六トランジスタＴ６の入力電極Ｓ６は、前記第一トランジスタＴ１の出力電極Ｄ１に結合され、前記第二トランジスタＴ２のゲート２０２ｇは、前記第四トランジスタＴ４の出力電極Ｄ４に結合され、前記第二トランジスタＴ２の入力電極Ｓ２は、前記第二レベル信号線ＶＧＨに結合され、前記第二トランジスタＴ２の出力電極Ｄ２は、前記第三トランジスタＴ３の入力電極Ｓ３に結合され、前記第三トランジスタＴ３のゲート２０３ｇは、前記反転クロック信号線ＣＢに結合され、前記第三トランジスタＴ３の出力電極Ｄ３は、前記第六トランジスタＴ６の入力電極Ｓ６に結合され、
前記シフトレジスタユニットは、第一容量Ｃ１及び第二容量Ｃ２を更に含み、前記第一容量Ｃ１の第一極板Ｃ１ａは、前記第八トランジスタＴ８のゲート２０８ｇに結合され、前記第一容量Ｃ１の第二極板Ｃ１ｂは、前記第二レベル信号線ＶＧＨに結合され、前記第二容量Ｃ２の第一極板Ｃ２ａは、前記第七トランジスタＴ７のゲート２０７ｇに結合され、前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記ゲート駆動信号出力端ＯＵＴＰＵＴに結合される。
具体的に、上記構造のシフトレジスタユニットに含まれる各トランジスタは、選択的に、Ｐ型の薄膜トランジスタであってもよいが、これに限定されない。前記第一レベル信号線ＶＧＬから出力される第一レベル信号は、選択的に、ローレベル信号であってもよく、前記第二レベル信号線ＶＧＨから出力される第二レベル信号は、選択的に、ハイレベル信号であってもよく、前記クロック信号線ＣＫから出力されるクロック信号と、前記反転クロック信号線ＣＢから出力される反転クロック信号とは、位相が逆である。
前記シフトレジスタユニットが上記構造を採用した場合、前記シフトレジスタユニットの具体的なレイアウト方式は、多様となり、以下、具体的なレイアウト方式を１つ挙げる。
いくつかの実施例において、前記表示領域に近づく方向に沿って、前記クロック信号線ＣＫ、前記反転クロック信号線ＣＢ及び前記第二レベル信号線ＶＧＨは、順次に配列され、
前記第一方向に沿って、前記第三トランジスタＴ３は、前記第一トランジスタＴ１と前記第二トランジスタＴ２との間に位置し、前記第四トランジスタＴ４は、前記第一トランジスタＴ１における前記第二レベル信号線ＶＧＨから遠い側に位置し、
前記第五トランジスタＴ５の第五チャンネル部分１２０は、前記第一トランジスタＴ１の第一チャンネル部分と前記第四トランジスタＴ４の第四チャンネル部分１２３との間に位置し、且つ前記第五トランジスタＴ５の入力電極Ｓ５の前記ベース上での正投影は、前記第一トランジスタＴ１の第一チャンネル部分の前記ベース上での正投影と、前記第五トランジスタＴ５の第五チャンネル部分１２０の前記ベース上での正投影との間に位置し、
前記共通接続端は、前記第二トランジスタＴ２のゲート２０２ｇを含み、前記第五トランジスタＴ５の出力電極Ｄ５は、前記第一導電接続部５０１を介して前記第二トランジスタＴ２のゲート２０２ｇに結合され、前記第一導電接続部５０１は、前記第一方向に沿って延在し、
前記第一レベル信号線ＶＧＬは、前記第四トランジスタＴ４の第四チャンネル部分１２３における前記第二レベル信号線ＶＧＨから遠い側に位置し、且つ前記第一レベル信号線ＶＧＬの前記ベース上での正投影は、前記第四トランジスタＴ４のチャンネル部分の前記ベース上での正投影と、前記第六トランジスタＴ６の第六チャンネル部分の前記ベース上での正投影との間に位置し、
前記第八トランジスタＴ８及び前記第七トランジスタＴ７は、前記第六トランジスタＴ６における前記第一レベル信号線ＶＧＬから遠い側に位置する。
前記シフトレジスタユニットを上記方式に従ってレイアウトした場合、前記シフトレジスタユニットに含まれる各トランジスタの配列がコンパクトとなり、且つ前記シフトレジスタユニットの前記第二方向における寸法が小さくなるため、前記表示基板の狭額縁化の実現により有利となる。
図３、図６及び図７に示すように、いくつかの実施例において、前記シフトレジスタユニットは、前記第二レベル信号線ＶＧＨに結合される第三導電接続部５０３、及び、前記第八トランジスタＴ８のゲート２０８ｇと前記第二トランジスタＴ２のゲート２０２ｇとを結合させるための第四導電接続部５０４とを更に含み、前記第三導電接続部５０３及び前記第四導電接続部５０４は、何れも前記第二方向に沿って延在し、
前記第一容量Ｃ１の第二極板Ｃ１ｂは、前記第二方向に沿って延在し、前記第一容量Ｃ１の第二極板Ｃ１ｂにおける前記第三導電接続部５０３に近い端の前記ベース上での正投影と、前記第三導電接続部５０３の前記ベース上での正投影とには、第五重なり領域があり、前記第一容量Ｃ１の第二極板Ｃ１ｂにおける前記第三導電接続部５０３に近い端は、前記第五重なり領域に設けられた少なくとも１つの第五ビアホールを介して、前記第三導電接続部５０３に結合され、
前記第一容量Ｃ１の第二極板Ｃ１ｂにおける前記第八トランジスタＴ８の入力電極Ｓ８に近い端の前記ベース上での正投影と、前記第八トランジスタＴ８の入力電極Ｓ８の前記ベース上での正投影とには、第六重なり領域があり、前記第一容量Ｃ１の第二極板Ｃ１ｂにおける前記第八トランジスタＴ８の入力電極Ｓ８に近い端は、前記第六重なり領域に設けられた少なくとも１つの第六ビアホールを介して、前記第八トランジスタＴ８の入力電極Ｓ８に結合され、前記第一容量Ｃ１の第二極板Ｃ１ｂの前記ベース上での正投影は、前記第四導電接続部の前記ベース上での正投影と少なくとも部分的に重なり、前記第四導電接続部は、前記第一容量Ｃ１の第一極板Ｃ１ａとして兼用される。
具体的に、前記第二レベル信号線ＶＧＨが、前記シフトレジスタユニットにおける前記表示領域から遠い側に位置し、前記第二トランジスタＴ２が、前記第二レベル信号線ＶＧＨの近くに設けられ、前記第八トランジスタＴ８が、前記表示領域に近い位置に設けられるため、前記第八トランジスタＴ８のゲート２０８ｇと前記第二トランジスタＴ２のゲート２０２ｇとを結合させるための第四導電接続部５０４を、前記第一容量Ｃ１の第一極板Ｃ１ａとして兼用するとともに、前記第一容量Ｃ１の第二極板Ｃ１ｂが、前記ベースに垂直な方向において、前記第四導電接続部５０４とオーバーラップするように構成して、前記第一容量Ｃ１を形成してもよい。前記第一容量Ｃ１を上記方式に従って設けた場合、前記第一容量Ｃ１の占有空間が効果的に節約されるため、前記表示基板の額縁幅の縮減により有利となる。
図３及び図６に示すように、いくつかの実施例において、前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記第七トランジスタＴ７の第七チャンネル部分における前記第一レベル信号線ＶＧＬから遠い側に位置し、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影と、前記第七トランジスタＴ７の出力電極Ｄ７の前記ベース上での正投影とには、第七重なり領域があり、前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記第七重なり領域に設けられた第七ビアホールを介して、前記第七トランジスタＴ７の出力電極Ｄ７に結合され、前記第七トランジスタＴ７のゲート２０７ｇは、前記第二容量Ｃ２の第一極板Ｃ２ａとして兼用される。
具体的に、前記第二容量Ｃ２の第一極板Ｃ２ａが、前記第七トランジスタＴ７のゲート２０７ｇに結合され、且つ当該ゲート２０７ｇが、面積の大きい第五ゲートパターンを有するため、当該第五ゲートパターンを前記第二容量Ｃ２の第一極板Ｃ２ａとして兼用してもよく、それに、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影が、前記第五ゲートパターンの前記ベース上での正投影と重なるように構成してもよい。こうすれば、前記第二容量Ｃ２の第二極板Ｃ２ｂと前記第五ゲートパターンとは、前記ベースに垂直な方向に正対面積を形成できるようになる。
また、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影と、前記第七トランジスタＴ７の出力電極Ｄ７の前記ベース上での正投影との間には、第七重なり領域があるように構成してもよい。こうすれば、前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記第七重なり領域に設けられた第七ビアホールを介して、前記第七トランジスタＴ７の出力電極Ｄ７に結合できるようになる。
図３及び図４に示すように、いくつかの実施例において、前記シフトレジスタユニットは、前記第二方向に沿って延在する第五導電接続部５０５を更に含み、前記第六トランジスタＴ６は、第六アクティブパターンを含み、前記第六アクティブパターンは、前記第一方向に沿って延在し、前記第六アクティブパターンは、前記第一方向に沿って対向して設けられた２つの第六導電部分１４０と、前記２つの第六導電部分１４０の間に位置する第六チャンネル部分１４１とを含み、前記第六トランジスタＴ６の入力電極Ｓ６の前記ベース上での正投影と、一方の前記第六導電部分１４０の前記ベース上での正投影とには、第八重なり領域があり、前記第六トランジスタＴ６の入力電極Ｓ６は、前記第八重なり領域に設けられた第八ビアホールを介して、一方の前記第六導電部分１４０に結合され、前記第六トランジスタＴ６の出力電極Ｄ６の前記ベース上での正投影と、他方の前記第六導電部分１４０の前記ベース上での正投影とには、第九重なり領域があり、前記第六トランジスタＴ６の出力電極Ｄ６は、前記第九重なり領域に設けられた第九ビアホールを介して、他方の前記第六導電部分１４０に結合され、前記第六トランジスタＴ６の入力電極Ｓ６は、前記第五導電接続部５０５を介して、それぞれ前記第一トランジスタＴ１の出力電極Ｄ１、及び前記第五トランジスタＴ５のゲート２０５ｇに結合される。
前記第六トランジスタＴ６を上記構造として設けることで、前記第六トランジスタＴ６が前記第二方向に小さい寸法を有することになるため、前記表示基板の額縁幅の縮小に有利である。また、前記第六トランジスタＴ６の入力電極Ｓ６が、前記第五導電接続部５０５を介して、それぞれ前記第一トランジスタＴ１の出力電極Ｄ１、及び前記第五トランジスタＴ５のゲート２０５ｇに結合されるようにすることで、前記シフトレジスタユニット全体のレイアウトが更に簡素化される。
本開示の実施例は、上記実施例による表示基板を含む、表示装置を更に提供している。
上記実施例による表示基板が狭額縁を実現できるため、本開示の実施例による表示装置は、上記表示基板を含む場合、同様に狭額縁化の有益な効果を達成できるが、ここで繰り返して述べない。
本開示の実施例は、ベース上にゲート駆動回路を製作することを含む表示基板の製作方法であって、前記ゲート駆動回路は、フレームスタート信号線、クロック信号線、反転クロック信号線、第一レベル信号線、第二レベル信号線及び複数のシフトレジスタユニットを含み、
各々の前記シフトレジスタユニットは、何れも複数のトランジスタを含み、前記複数のトランジスタには、少なくとも第一トランジスタ、第二トランジスタ及び第三トランジスタが含まれ、前記第一トランジスタ、前記第二トランジスタ及び前記第三トランジスタを製作するステップは、具体的に、
前記第一方向に延在する１つの連続した第一半導体材料層を形成することと、
前記第一半導体材料層における前記第一方向に沿って配列された３つのチャンネル領域を覆うとともに、前記第一半導体材料層における３つの前記チャンネル領域以外の他の領域を露出させるゲート絶縁層であって、３つの前記チャンネル領域と、前記第一トランジスタのチャンネル部分、前記第二トランジスタのチャンネル部分及び前記第三トランジスタのチャンネル部分とが１対１で対応するゲート絶縁層を、前記第一半導体材料層における前記ベースとは反対側に製作することと、
前記ゲート絶縁層をマスクとして、前記他の領域に位置する前記第一半導体材料層に対してドーピングを行って、前記他の領域に位置する前記第一半導体材料層に導電性能を持たせることで、隣接する前記チャンネル部分の間に位置する導電部分が形成され、隣接する前記チャンネル部分に対応する前記トランジスタの間が、対応する前記導電部分を介して結合されるようにすることとを含む、表示基板の製作方法を更に提供している。
具体的に、図４に示すように、先ず前記第一方向に延在する１つの連続した第一半導体材料層であって、図４における第一半導体層１１のような形状の第一半導体材料層を形成し、次に前記第一半導体材料層における前記ベースとは反対側にゲート絶縁層を製作してもよく、前記ゲート絶縁層は、前記第一半導体材料層における前記第一方向に沿って配列された３つのチャンネル領域を覆い、当該チャンネル領域は、図４におけるチャンネル部分１１０の位置する領域を含む。
次いで、前記ゲート絶縁層をマスクとして、前記他の領域に位置する前記第一半導体材料層に対しドーピングを行って、前記チャンネル領域に位置する前記第一半導体材料層が依然として半導体性能を保つするとともに、前記他の領域に位置する前記第一半導体材料層が導電性能を有するようにして、隣接する前記チャンネル部分の間に位置する導電部分を形成する。
前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３において、各々のトランジスタのチャンネル部分の両側に位置する導電部分は、それぞれ、対応して当該トランジスタの入力電極及び出力電極として使用可能であるため、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３において、隣接するトランジスタ同士は、同じ前記導電部分を自身の入力電極又は出力電極として兼用可能であるとともに、隣接するトランジスタ同士は、当該隣接するトランジスタ同士のチャンネル部分の間に位置する導電部分を直接介して電気的な接続を実現可能である。
本開示の実施例による製作方法を用いて製作された表示基板において、シフトレジスタユニットにおける前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３は、前記第一方向に沿って配列され得、前記シフトレジスタユニットの前記第二方向における占有面積が縮小され、しかも、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３において、隣接するトランジスタの間は、第一半導体層１１に含まれる導電部分を介して直接結合され得、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第三トランジスタＴ３の前記第一方向における占有面積が縮小されるため、本開示の実施例による表示基板では、それに含まれるシフトレジスタユニットによって前記第一方向及び前記第二方向の各々に占められる面積を小さくすることができ、その結果、前記表示基板は、狭額縁化の発展需要により適合することになる。
留意されたいのは、図４に示すように、前記第一半導体材料層による前記第一半導体層１１の形成中には、前記シフトレジスタユニットに含まれる第二半導体層１２、第三半導体層１３及び第六アクティブパターン（第六チャンネル部分１４１及び第六導電部分１４０を含む）を同時に形成してもよい。
図４に示す各チャンネル部分及び導電部分の製作が完了した後、続いてゲート絶縁層を形成し、ゲート絶縁層における前記ベースとは反対側に、図５に示すような第一ゲート金属層を製作してもよく、当該第一ゲート金属層は、シフトレジスタユニットに含まれる各トランジスタのゲート、及び第四導電接続部５０４及び第五導電接続部５０５を形成するためのものである。
図５に示す第一ゲート金属層の製作が完了した後、続いて前記第一ゲート層における前記ベースとは反対側に第一層間絶縁層を製作し、次に当該第一層間絶縁層における前記ベースとは反対側に、図６に示すような第二ゲート金属層を製作してもよく、当該第二ゲート金属層は、シフトレジスタユニットにおける第一容量Ｃ１の第二極板Ｃ１ｂ、及び第二容量Ｃ２の第二極板Ｃ２ｂを形成するためのものである。
図６に示す第二ゲート金属層の製作が完了した後、続いて前記第二ゲート金属層における前記ベースとは反対側に第二層間絶縁層を製作し、次に当該第二層間絶縁層における前記ベースとは反対側に、図７に示すようなソースドレイン金属層を製作してもよく、当該ソースドレイン金属は、シフトレジスタユニットにおけるフレームスタート信号線ＳＴＶ、クロック信号線ＣＫ、反転クロック信号線ＣＢ、第一レベル信号線ＶＧＬ、第二レベル信号線ＶＧＨ、第一導電接続部５０１、第三導電接続部５０３及び部分トランジスタの入力電極及び出力電極等を形成するためのものである。
説明すべきなのは、前記表示装置は、テレビ、ディスプレイ、デジタルフォトフレーム、携帯電話、タブレットＰＣ等の表示機能を有するいかなる製品又は部品であってもよい。
特に定義しない限り、本開示に使用される技術用語又は科学用語は、当業者が理解できる通常の意味を有する。本開示に使用される「第一」、「第二」及び類似する用語は、いかなる順序、数量又は重要性を示すものではなく、異なる構成要素を区別するためのものに過ぎない。「含む」又は「包含」等の類似する用語は、「含む」又は「包含」の前に記載された素子又は部材が、「含む」又は「包含」の後に挙げられる素子又は部材及びその同等物を含むが、他の素子又は部材を排除しないことを意味する。「接続」、「結合」又は「繋がる」等の類似する用語は、物理的又は機械的接続に限定されず、直接接続されるか間接的に接続されるかに関わらず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は、相対位置関係を示すだけであり、説明対象の絶対位置が変わると、当該相対位置関係も対応して変化する可能性がある。
理解できることは、層、膜、領域又は基板のような素子が別の素子の「上」又は「下」に位置すると言及された場合、当該素子は別の素子の「上」又は「下」に「直接」位置してもよいし、又は、中間素子が介在してもよい。
上記実施形態の説明では、具体的な特徴、構造、材料又は特性は、あらゆる１つ又は複数の実施例又は具体例において、適切な方式で組み合せられてもよい。
上述したのは、本開示の具体的な実施形態に過ぎず、本開示の保護範囲は、これに限定されない。当業者であれば、本開示に記載の技術的範囲内で、変形や置換に容易に想到できるが、これらの変形や置換は、全て本開示の保護範囲内とされるべきである。したがって、本開示の保護範囲は、添付された特許請求の範囲に従うべきである。

Claims (33)

  1. ベースと、前記ベース上に設けられたゲート駆動回路とを含む表示基板であって、
    前記ゲート駆動回路は、フレームスタート信号線、クロック信号線、反転クロック信号線、第一レベル信号線、第二レベル信号線及び複数のシフトレジスタユニットを含み、
    各々の前記シフトレジスタユニットは、何れも複数のトランジスタを含み、
    前記複数のトランジスタには、少なくとも第一トランジスタ、第二トランジスタ及び第三トランジスタが含まれ、
    前記第一トランジスタのアクティブ層、前記第二トランジスタのアクティブ層及び前記第三トランジスタのアクティブ層は、１つの連続した第一半導体層によって形成され、
    前記第一半導体層は、第一方向に沿って延在し、
    前記第一半導体層は、前記第一トランジスタ、前記第二トランジスタ及び前記第三トランジスタに対応する少なくとも３つのチャンネル部分と、隣接する前記チャンネル部分の間に設けられた導電部分とを含み、
    前記少なくとも３つのチャンネル部分は、前記第一方向に沿って配列され、隣接する前記チャンネル部分に対応する前記トランジスタの間は、対応する前記導電部分を介して結合される、表示基板。
  2. 前記第一トランジスタのゲートは、第一ゲートパターン、第二ゲートパターン及び第三ゲートパターンを含み、
    前記第一ゲートパターンの前記ベース上での正投影及び前記第二ゲートパターンの前記ベース上での正投影は、何れも前記第一トランジスタのチャンネル部分の前記ベース上での正投影と少なくとも部分的に重なり、前記第一ゲートパターン及び前記第二ゲートパターンは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、
    前記第三ゲートパターンは、前記第一トランジスタのチャンネル部分における前記第二レベル信号線から遠い側に位置し、且つ前記第三ゲートパターンは、それぞれ前記第一ゲートパターン及び前記第二ゲートパターンに結合され、
    前記第一ゲートパターンにおける前記第三ゲートパターンから遠い端、又は前記第二ゲートパターンにおける前記第三ゲートパターンから遠い端は、前記クロック信号線に結合される、請求項１に記載の表示基板。
  3. 前記第一トランジスタのチャンネル幅対長さの比と、前記第二トランジスタのチャンネル幅対長さの比と、前記第三トランジスタのチャンネル幅対長さの比とは等しい、請求項２に記載の表示基板。
  4. 前記第二方向において、前記第二トランジスタのチャンネル部分の長さと、前記第三トランジスタのチャンネル部分の長さとは同じであり、且つ前記第二トランジスタのチャンネル部分の長さは、前記第一トランジスタのチャンネル部分の長さよりも小さく、
    前記第一方向において、前記第二トランジスタのチャンネル部分の幅と、前記第三トランジスタのチャンネル部分の幅とは同じであり、且つ前記第二トランジスタのチャンネル部分の幅は、前記第一トランジスタのチャンネル部分の幅よりも小さい、請求項３に記載の表示基板。
  5. 前記第一トランジスタのアクティブ層は、前記第一方向に沿って対向して設けられた２つの第一導電部分と、前記２つの第一導電部分の間に位置する第一チャンネル部分とを含み、
    前記第二トランジスタのアクティブ層は、前記第一方向に沿って対向して設けられた２つの第二導電部分と、前記２つの第二導電部分の間に位置する第二チャンネル部分とを含み、
    前記第三トランジスタのアクティブ層は、前記第一方向に沿って対向して設けられた２つの第三導電部分と、前記２つの第三導電部分の間に位置する第三チャンネル部分とを含み、
    前記第三チャンネル部分は、前記第一チャンネル部分と前記第二チャンネル部分との間に位置し、前記第一チャンネル部分と前記第三チャンネル部分との間に位置する前記第一導電部分と前記第三導電部分とが結合され、前記第二チャンネル部分と前記第三チャンネル部分との間に位置する前記第二導電部分と前記第三導電部分とが結合される、請求項１に記載の表示基板。
  6. 前記シフトレジスタユニットは、共通接続端を含み、
    前記複数のトランジスタには、第四トランジスタ及び第五トランジスタが更に含まれ、
    前記第四トランジスタのアクティブ層及び前記第五トランジスタのアクティブ層は、１つの連続した第二半導体層によって形成され、
    前記第四トランジスタのアクティブ層は、対向して設けられた２つの第四導電部分と、前記２つの第四導電部分の間に位置する第四チャンネル部分とを含み、
    前記第五トランジスタのアクティブ層は、対向して設けられた２つの第五導電部分と、前記２つの第五導電部分の間に位置する第五チャンネル部分とを含み、
    一方の前記第四導電部分と一方の前記第五導電部分とが結合されて結合端を形成し、当該結合端は、第一導電接続部を介して前記共通接続端に結合される、請求項１に記載の表示基板。
  7. 前記２つの第四導電部分は、前記第一方向に沿って対向して設けられ、前記２つの第五導電部分は、第二方向に沿って対向して設けられ、前記第二方向と前記第一方向とは交差し、
    前記第四トランジスタのアクティブ層と前記第五トランジスタのアクティブ層とは、共同でＬ字形に形成され、
    前記結合端は、前記Ｌ字形の曲がり角に位置する、請求項６に記載の表示基板。
  8. 前記第一レベル信号線は、前記第一方向に沿って延在し、
    前記複数のトランジスタには、それぞれ前記第一レベル信号線に結合される第四トランジスタ及び第六トランジスタが更に含まれ、
    前記第四トランジスタにおける前記第一レベル信号線に結合される一極の前記ベース上での正投影、及び前記第六トランジスタにおける前記第一レベル信号線に結合される一極の前記ベース上での正投影は、何れも前記第一レベル信号線の前記ベース上での正投影とは第一重なり領域があり、
    前記第四トランジスタの一極及び前記第六トランジスタの一極は何れも、前記第一重なり領域に設けられた第一ビアホールを介して前記第一レベル信号線に直接結合される、請求項１に記載の表示基板。
  9. 前記第四トランジスタに含まれる第四チャンネル部分の前記ベース上での正投影、及び前記第六トランジスタに含まれる第六チャンネル部分の前記ベース上での正投影は、何れも前記第一レベル信号線の前記ベース上での正投影の同じ側に位置する、請求項８に記載の表示基板。
  10. 前記第四トランジスタに含まれる第四チャンネル部分の前記ベース上での正投影は、前記第一レベル信号線の前記ベース上での正投影の第一側に位置し、
    前記第六トランジスタに含まれる第六チャンネル部分の前記ベース上での正投影は、前記第一レベル信号線の前記ベース上での正投影の第二側に位置し、前記第一側と前記第二側とは対向する、請求項８に記載の表示基板。
  11. 前記第四トランジスタの一極と前記第一レベル信号線とによって形成された前記第一重なり領域と、前記第六トランジスタの一極と前記第一レベル信号線とによって形成された前記第一重なり領域との間は、互いに独立する、請求項８に記載の表示基板。
  12. 前記シフトレジスタユニットは、ゲート駆動信号出力端を含み、
    前記複数のトランジスタには、前記第一方向に沿って配列された第七トランジスタ及び第八トランジスタが含まれ、
    前記第七トランジスタの出力電極及び前記第八トランジスタの出力電極は、何れも前記ゲート駆動信号出力端に結合され、前記第七トランジスタは、前記ゲート駆動信号出力端がアクティブレベルを出力するように制御するためのものであり、前記第八トランジスタは、前記ゲート駆動信号出力端が非アクティブレベルを出力するように制御するためのものである、請求項１に記載の表示基板。
  13. 前記第七トランジスタの入力電極は、前記第一方向に沿って配列された複数の第一入力電極パターンと、前記複数の第一入力電極パターンの同じ側に位置し、且つそれぞれ前記複数の第一入力電極パターンに結合される第二入力電極パターンとを含み、
    前記第七トランジスタの出力電極は、複数の第一出力電極パターンと、前記複数の第一出力電極パターンの同じ側に位置し、且つそれぞれ前記複数の第一出力電極パターンに結合される第二出力電極パターンとを含み、前記第一出力電極パターンと前記第一入力電極パターンとは、交互に配列され、
    前記第七トランジスタのゲートは、複数の第四ゲートパターンと、前記複数の第四ゲートパターンの同じ側に位置し、且つそれぞれ前記複数の第四ゲートパターンに結合される第五ゲートパターンとを含み、各々の前記第四ゲートパターンは何れも、隣接する前記第一入力電極パターンと前記第一出力電極パターンとの間に位置し、
    前記第八トランジスタのゲートの前記ベース上での正投影は、前記第八トランジスタの入力電極の前記ベース上での正投影と、前記第八トランジスタの出力電極の前記ベース上での正投影との間に位置し、前記第七トランジスタにおける最も前記第八トランジスタのゲートに近い前記第一出力電極パターンは、前記第八トランジスタの出力電極として兼用され、
    前記第一入力電極パターン、前記第一出力電極パターン、前記第四ゲートパターン、前記第八トランジスタのゲート及び前記第八トランジスタの入力電極は、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差する、請求項１２に記載の表示基板。
  14. 前記第七トランジスタは、前記第二方向に沿って配列された２つの第七アクティブパターンを含み、各々の前記第七アクティブパターンは何れも、前記第一方向に沿って交互に設けられた第七導電部分及び第七チャンネル部分を含み、
    前記第七チャンネル部分と前記第四ゲートパターンとは、１対１で対応し、各々の前記第七チャンネル部分の前記ベース上での正投影は何れも、対応する前記第四ゲートパターンの前記ベース上での正投影の内部に位置し、
    前記第七トランジスタにおける一部の前記第七導電部分と、前記第一入力電極パターンとは、１対１で対応し、前記第一入力電極パターンの前記ベース上での正投影と、対応する前記第七導電部分の前記ベース上での正投影とには、第二重なり領域があり、前記第一入力電極パターンは、前記第二重なり領域に設けられた少なくとも１つの第二ビアホールを介して、対応する前記第七導電部分に結合され、
    前記第七トランジスタにおける他部の前記第七導電部分と、前記第一出力電極パターンとは、１対１で対応し、前記第一出力電極パターンの前記ベース上での正投影と、対応する前記第七導電部分の前記ベース上での正投影とには、第三重なり領域があり、前記第一出力電極パターンは、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールを介して、対応する前記第七導電部分に結合され、
    前記第八トランジスタは、前記第二方向に沿って配列された２つの第八アクティブパターンを含み、各々の前記第八アクティブパターンは、何れも第八導電部分及び第八チャンネル部分を含み、前記第八導電部分の前記ベース上での正投影と、前記第八トランジスタの入力電極の前記ベース上での正投影とには、第四重なり領域があり、前記第八導電部分は、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールを介して、前記第八トランジスタの入力電極に結合され、
    前記第八チャンネル部分の前記ベース上での正投影は、前記第八トランジスタのゲートの前記ベース上での正投影の内部に位置し、
    前記第七アクティブパターンと前記第八アクティブパターンとは、１対１で対応し、互いに対応する前記第七アクティブパターン及び前記第八アクティブパターンは、１つの連続した第三半導体層によって形成される、請求項１３に記載の表示基板。
  15. 前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線は、何れも前記第一方向に沿って延在し、前記クロック信号線の前記ベース上での正投影、前記反転クロック信号線の前記ベース上での正投影、及び前記第二レベル信号線の前記ベース上での正投影は、何れも前記シフトレジスタユニットの前記ベース上での正投影における前記表示基板の表示領域から遠い側に位置する、請求項１に記載の表示基板。
  16. 前記ゲート駆動回路は、フレームスタート信号線を更に含み、
    前記複数のトランジスタには、第四トランジスタ、第五トランジスタ、第六トランジスタ、第七トランジスタ及び第八トランジスタが更に含まれ、
    前記第一トランジスタのゲートは、前記クロック信号線に結合され、前記第一トランジスタの入力電極は、前記フレームスタート信号線に結合され、前記第一トランジスタの出力電極は、前記第五トランジスタのゲートに結合され、
    前記第五トランジスタの入力電極は、前記クロック信号線に結合され、前記第五トランジスタの出力電極は、前記第四トランジスタの出力電極に結合され、
    前記第四トランジスタのゲートは、前記クロック信号線に結合され、前記第四トランジスタの入力電極は、前記第一レベル信号線に結合され、前記第四トランジスタの出力電極は、前記第八トランジスタのゲートに結合され、
    前記第八トランジスタの入力電極は、前記第二レベル信号線に結合され、前記第八トランジスタの出力電極は、前記ゲート駆動信号出力端に結合され、
    前記第七トランジスタのゲートは、前記第六トランジスタの出力電極に結合され、前記第七トランジスタの入力電極は、前記反転クロック信号入力端に結合され、前記第七トランジスタの出力電極は、前記ゲート駆動信号出力端に結合され、
    前記第六トランジスタのゲートは、前記第一レベル信号線に結合され、前記第六トランジスタの入力電極は、前記第一トランジスタの出力電極に結合され、
    前記第二トランジスタのゲートは、前記第四トランジスタの出力電極に結合され、前記第二トランジスタの入力電極は、前記第二レベル信号線に結合され、前記第二トランジスタの出力電極は、前記第三トランジスタの入力電極に結合され、
    前記第三トランジスタのゲートは、前記反転クロック信号線に結合され、前記第三トランジスタの出力電極は、前記第六トランジスタの入力電極に結合され、
    前記シフトレジスタユニットは、
    第一極板が前記第八トランジスタのゲートに結合され、第二極板が前記第二レベル信号線に結合される第一容量と、
    第一極板が前記第七トランジスタのゲートに結合され、第二極板が前記ゲート駆動信号出力端に結合される第二容量とを更に含む、請求項１に記載の表示基板。
  17. 前記表示領域に近づく方向に沿って、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線は、順次に配列され、
    前記第一方向に沿って、前記第三トランジスタは、前記第一トランジスタと前記第二トランジスタとの間に位置し、
    前記第四トランジスタは、前記第一トランジスタにおける前記第二レベル信号線から遠い側に位置し、
    前記第五トランジスタの第五チャンネル部分は、前記第一トランジスタの第一チャンネル部分と、前記第四トランジスタの第四チャンネル部分との間に位置し、且つ前記第五トランジスタの入力電極の前記ベース上での正投影は、前記第一トランジスタの第一チャンネル部分の前記ベース上での正投影と、前記第五トランジスタの第五チャンネル部分の前記ベース上での正投影との間に位置し、
    前記共通接続端は、前記第二トランジスタのゲートを含み、前記第五トランジスタの出力電極は、前記第一導電接続部を介して前記第二トランジスタのゲートに結合され、前記第一導電接続部は、前記第一方向に沿って延在し、
    前記第一レベル信号線は、前記第四トランジスタの第四チャンネル部分における前記第二レベル信号線から遠い側に位置し、且つ前記第一レベル信号線の前記ベース上での正投影は、前記第四トランジスタの第四チャンネル部分の前記ベース上での正投影と、前記第六トランジスタの第六チャンネル部分の前記ベース上での正投影との間に位置し、
    前記第八トランジスタ及び前記第七トランジスタは、前記第六トランジスタにおける前記第一レベル信号線から遠い側に位置する、請求項１６に記載の表示基板。
  18. 前記シフトレジスタユニットは、前記第二レベル信号線に結合される第三導電接続部、及び、前記第八トランジスタのゲートと前記第二トランジスタのゲートとを結合させるための第四導電接続部を更に含み、前記第三導電接続部及び前記第四導電接続部は、何れも前記第二方向に沿って延在し、
    前記第一容量の第二極板は、前記第二方向に沿って延在し、前記第一容量の第二極板における前記第三導電接続部に近い端の前記ベース上での正投影と、前記第三導電接続部の前記ベース上での正投影とには、第五重なり領域があり、前記第一容量の第二極板における前記第三導電接続部に近い端は、前記第五重なり領域に設けられた少なくとも１つの第五ビアホールを介して、前記第三導電接続部に結合され、
    前記第一容量の第二極板における前記第八トランジスタの入力電極に近い端の前記ベース上での正投影と、前記第八トランジスタの入力電極の前記ベース上での正投影とには、第六重なり領域があり、前記第一容量の第二極板における前記第八トランジスタの入力電極に近い端は、前記第六重なり領域に設けられた少なくとも１つの第六ビアホールを介して、前記第八トランジスタの入力電極に結合され、
    前記第一容量の第二極板の前記ベース上での正投影は、前記第四導電接続部の前記ベース上での正投影と少なくとも部分的に重なり、前記第四導電接続部は、前記第一容量の第一極板として兼用される、請求項１７に記載の表示基板。
  19. 前記第二容量の第二極板は、前記第七トランジスタの第七チャンネル部分における前記第一レベル信号線から遠い側に位置し、
    前記第二容量の第二極板の前記ベース上での正投影と、前記第七トランジスタの出力電極の前記ベース上での正投影とには、第七重なり領域があり、前記第二容量の第二極板は、前記第七重なり領域に設けられた第七ビアホールを介して、前記第七トランジスタの出力電極に結合され、
    前記第七トランジスタのゲートは、前記第二容量の第一極板として兼用される、請求項１７に記載の表示基板。
  20. 前記シフトレジスタユニットは、前記第二方向に沿って延在する第五導電接続部を更に含み、
    前記第六トランジスタは、第六アクティブパターンを含み、前記第六アクティブパターンは、前記第一方向に沿って延在し、前記第六アクティブパターンは、前記第一方向に沿って対向して設けられた２つの第六導電部分と、前記２つの第六導電部分の間に位置する第六チャンネル部分とを含み、前記第六トランジスタの入力電極の前記ベース上での正投影と、一方の前記第六導電部分の前記ベース上での正投影とには、第八重なり領域があり、前記第六トランジスタの入力電極は、前記第八重なり領域に設けられた第八ビアホールを介して、一方の前記第六導電部分に結合され、前記第六トランジスタの出力電極の前記ベース上での正投影と、他方の前記第六導電部分の前記ベース上での正投影とには、第九重なり領域があり、前記第六トランジスタの出力電極は、前記第九重なり領域に設けられた第九ビアホールを介して、他方の前記第六導電部分に結合され、
    前記第六トランジスタの入力電極は、前記第五導電接続部を介して、それぞれ前記第一トランジスタの出力電極、及び前記第五トランジスタのゲートに結合される、請求項１７に記載の表示基板。
  21. ベースと、前記ベース上に設けられたゲート駆動回路とを含む表示基板であって、
    前記ゲート駆動回路は、フレームスタート信号線、クロック信号線、反転クロック信号線、第一レベル信号線、第二レベル信号線及び複数のシフトレジスタユニットを含み、
    前記フレームスタート信号線、前記クロック信号線、前記反転クロック信号線、前記第一レベル信号線及び前記第二レベル信号線は、何れも第一方向に沿って延在し、
    前記シフトレジスタユニットは、ゲート駆動信号出力端を含み、各々の前記シフトレジスタユニットは、何れも複数のトランジスタを含み、
    前記複数のトランジスタには、前記第一方向に沿って配列された第七トランジスタ及び第八トランジスタが含まれ、
    前記第七トランジスタは、第七トランジスタ入力電極パターン、第七トランジスタ出力電極パターン及び第七トランジスタゲートパターンを含み、
    前記第七トランジスタゲートパターンの前記ベース上での正投影は、前記第七トランジスタ入力電極パターンの前記ベース上での正投影と、前記第七トランジスタ出力電極パターンの前記ベース上での正投影との間に位置し、
    前記第八トランジスタは、第八トランジスタ入力電極パターン、第八トランジスタ出力電極パターン及び第八トランジスタゲートパターンを含み、
    前記第八トランジスタゲートパターンの前記ベース上での正投影は、前記第八トランジスタ入力電極パターンの前記ベース上での正投影と、前記第八トランジスタ出力電極パターンの前記ベース上での正投影との間に位置し、
    前記第七トランジスタ出力電極パターンは、第八トランジスタ出力電極パターンとして兼用され、
    前記第七トランジスタ入力電極パターン、第七トランジスタ出力電極パターン、第七トランジスタゲートパターン、第八トランジスタ入力電極パターン及び第八トランジスタゲートパターンは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差し、
    前記第七トランジスタ出力電極パターン及び前記第八トランジスタ出力電極パターンは、何れも前記ゲート駆動信号出力端に結合され、前記第七トランジスタは、前記ゲート駆動信号出力端がアクティブレベルを出力するように制御するためのものであり、前記第八トランジスタは、前記ゲート駆動信号出力端が非アクティブレベルを出力するように制御するためのものである、表示基板。
  22. 前記第七トランジスタ入力電極パターンは、前記第一方向に沿って配列された複数の第一入力電極パターンと、前記複数の第一入力電極パターンの同じ側に位置し、且つそれぞれ前記複数の第一入力電極パターンに結合される第二入力電極パターンとを含み、
    前記第七トランジスタ出力電極パターンは、複数の第一出力電極パターンと、前記複数の第一出力電極パターンの同じ側に位置し、且つそれぞれ前記複数の第一出力電極パターンに結合される第二出力電極パターンとを含み、前記第一出力電極パターンと前記第一入力電極パターンとは、交互に配列され、
    前記第七トランジスタゲートパターンは、複数の第四ゲートパターンと、前記複数の第四ゲートパターンの同じ側に位置し、且つそれぞれ前記複数の第四ゲートパターンに結合される第五ゲートパターンとを含み、各々の前記第四ゲートパターンは何れも、隣接する前記第一入力電極パターンと前記第一出力電極パターンとの間に位置し、
    前記第八トランジスタゲートパターンの前記ベース上での正投影は、前記第八トランジスタ入力電極パターンの前記ベース上での正投影と、前記第八トランジスタ出力電極パターンの前記ベース上での正投影との間に位置し、前記第七トランジスタにおける最も前記第八トランジスタゲートパターンに近い前記第一出力電極パターンは、前記第八トランジスタ出力電極パターンとして兼用され、
    前記第一入力電極パターン、前記第一出力電極パターン、前記第四ゲートパターン、前記第八トランジスタゲートパターン及び前記第八トランジスタ入力電極パターンは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差する、請求項２１に記載の表示基板。
  23. 前記第七トランジスタは、前記第二方向に沿って配列された２つの第七アクティブパターンを含み、各々の前記第七アクティブパターンは何れも、前記第一方向に沿って交互に設けられた第七導電部分及び第七チャンネル部分を含み、
    前記第七チャンネル部分と前記第四ゲートパターンとは、１対１で対応し、各々の前記第七チャンネル部分の前記ベース上での正投影は何れも、対応する前記第四ゲートパターンの前記ベース上での正投影の内部に位置し、
    前記第七トランジスタにおける一部の前記第七導電部分と、前記第一入力電極パターンとは、１対１で対応し、前記第一入力電極パターンの前記ベース上での正投影と、対応する前記第七導電部分の前記ベース上での正投影とには、第二重なり領域があり、前記第一入力電極パターンは、前記第二重なり領域に設けられた少なくとも１つの第二ビアホールを介して、対応する前記第七導電部分に結合され、
    前記第七トランジスタにおける他部の前記第七導電部分と、前記第一出力電極パターンとは、１対１で対応し、前記第一出力電極パターンの前記ベース上での正投影と、対応する前記第七導電部分の前記ベース上での正投影とには、第三重なり領域があり、前記第一出力電極パターンは、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールを介して、対応する前記第七導電部分に結合され、
    前記第八トランジスタは、前記第二方向に沿って配列された２つの第八アクティブパターンを含み、各々の前記第八アクティブパターンは、何れも第八導電部分及び第八チャンネル部分を含み、前記第八導電部分の前記ベース上での正投影と、前記第八トランジスタ入力電極パターンの前記ベース上での正投影とには、第四重なり領域があり、前記第八導電部分は、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールを介して、前記第八トランジスタ入力電極パターンに結合され、
    前記第八チャンネル部分の前記ベース上での正投影は、前記第八トランジスタゲートパターンの前記ベース上での正投影の内部に位置し、
    前記第七アクティブパターンと前記第八アクティブパターンとは、１対１で対応し、互いに対応する前記第七アクティブパターン及び前記第八アクティブパターンは、１つの連続した第三半導体層によって形成される、請求項２２に記載の表示基板。
  24. 前記複数のトランジスタには、少なくとも第一トランジスタ、第二トランジスタ及び第三トランジスタが含まれ、前記第一トランジスタのアクティブ層、前記第二トランジスタのアクティブ層及び前記第三トランジスタのアクティブ層は、１つの連続した第一半導体層によって形成され、前記第一半導体層は、第一方向に沿って延在し、前記第一半導体層は、前記第一トランジスタ、前記第二トランジスタ及び前記第三トランジスタに対応する少なくとも３つのチャンネル部分と、隣接する前記チャンネル部分の間に設けられた導電部分とを含み、前記少なくとも３つのチャンネル部分は、前記第一方向に沿って配列され、隣接する前記チャンネル部分に対応する前記トランジスタの間は、対応する前記導電部分を介して結合される、請求項２１に記載の表示基板。
  25. 前記シフトレジスタユニットは、共通接続端を含み、
    前記複数のトランジスタには、第四トランジスタ及び第五トランジスタが更に含まれ、前記第四トランジスタのアクティブ層及び前記第五トランジスタのアクティブ層は、１つの連続した第二半導体層によって形成され、
    前記第四トランジスタのアクティブ層は、対向して設けられた２つの第四導電部分と、前記２つの第四導電部分の間に位置する第四チャンネル部分とを含み、
    前記第五トランジスタのアクティブ層は、対向して設けられた２つの第五導電部分と、前記２つの第五導電部分の間に位置する第五チャンネル部分とを含み、
    一方の前記第四導電部分と一方の前記第五導電部分とが結合されて結合端を形成し、当該結合端は、第一導電接続部を介して前記共通接続端に結合される、請求項２１に記載の表示基板。
  26. 前記２つの第四導電部分は、前記第一方向に沿って対向して設けられ、前記２つの第五導電部分は、第二方向に沿って対向して設けられ、前記第二方向と前記第一方向とは交差し、
    前記第四トランジスタのアクティブ層と前記第五トランジスタのアクティブ層とは、共同でＬ字形に形成され、前記結合端は、前記Ｌ字形の曲がり角に位置する、請求項２５に記載の表示基板。
  27. 前記ゲート駆動回路は、フレームスタート信号線を更に含み、
    前記複数のトランジスタには、第四トランジスタ、第五トランジスタ、第六トランジスタ、第七トランジスタ及び第八トランジスタが更に含まれ、
    前記第一トランジスタのゲートは、前記クロック信号線に結合され、前記第一トランジスタの入力電極は、前記フレームスタート信号線に結合され、前記第一トランジスタの出力電極は、前記第五トランジスタのゲートに結合され、
    前記第五トランジスタの入力電極は、前記クロック信号線に結合され、前記第五トランジスタの出力電極は、前記第四トランジスタの出力電極に結合され、
    前記第四トランジスタのゲートは、前記クロック信号線に結合され、前記第四トランジスタの入力電極は、前記第一レベル信号線に結合され、前記第四トランジスタの出力電極は、前記第八トランジスタのゲートに結合され、
    前記第八トランジスタの入力電極は、前記第二レベル信号線に結合され、前記第八トランジスタの出力電極は、前記ゲート駆動信号出力端に結合され、
    前記第七トランジスタのゲートは、前記第六トランジスタの出力電極に結合され、前記第七トランジスタの入力電極は、前記反転クロック信号入力端に結合され、前記第七トランジスタの出力電極は、前記ゲート駆動信号出力端に結合され、
    前記第六トランジスタのゲートは、前記第一レベル信号線に結合され、前記第六トランジスタの入力電極は、前記第一トランジスタの出力電極に結合され、
    前記第二トランジスタのゲートは、前記第四トランジスタの出力電極に結合され、前記第二トランジスタの入力電極は、前記第二レベル信号線に結合され、前記第二トランジスタの出力電極は、前記第三トランジスタの入力電極に結合され、
    前記第三トランジスタのゲートは、前記反転クロック信号線に結合され、前記第三トランジスタの出力電極は、前記第六トランジスタの入力電極に結合され、
    前記シフトレジスタユニットは、
    第一極板が前記第八トランジスタのゲートに結合され、第二極板が前記第二レベル信号線に結合される第一容量と、
    第一極板が前記第七トランジスタのゲートに結合され、第二極板が前記ゲート駆動信号出力端に結合される第二容量とを更に含む、請求項２４に記載の表示基板。
  28. 前記表示領域に近づく方向に沿って、前記クロック信号線、前記反転クロック信号線及び前記第二レベル信号線は、順次に配列され、
    前記第一方向に沿って、前記第三トランジスタは、前記第一トランジスタと前記第二トランジスタとの間に位置し、
    前記第四トランジスタは、前記第一トランジスタにおける前記第二レベル信号線から遠い側に位置し、
    前記第五トランジスタの第五チャンネル部分は、前記第一トランジスタの第一チャンネル部分と、前記第四トランジスタの第四チャンネル部分との間に位置し、且つ前記第五トランジスタの入力電極の前記ベース上での正投影は、前記第一トランジスタの第一チャンネル部分の前記ベース上での正投影と、前記第五トランジスタの第五チャンネル部分の前記ベース上での正投影との間に位置し、
    前記共通接続端は、前記第二トランジスタのゲートを含み、前記第五トランジスタの出力電極は、前記第一導電接続部を介して前記第二トランジスタのゲートに結合され、前記第一導電接続部は、前記第一方向に沿って延在し、
    前記第一レベル信号線は、前記第四トランジスタの第四チャンネル部分における前記第二レベル信号線から遠い側に位置し、且つ前記第一レベル信号線の前記ベース上での正投影は、前記第四トランジスタの第四チャンネル部分の前記ベース上での正投影と、前記第六トランジスタの第六チャンネル部分の前記ベース上での正投影との間に位置し、
    前記第八トランジスタ及び前記第七トランジスタは、前記第六トランジスタにおける前記第一レベル信号線から遠い側に位置する、請求項２７に記載の表示基板。
  29. 前記シフトレジスタユニットは、前記第二レベル信号線に結合される第三導電接続部、及び、前記第八トランジスタのゲートと前記第二トランジスタのゲートとを結合させるための第四導電接続部を更に含み、前記第三導電接続部及び前記第四導電接続部は、何れも前記第二方向に沿って延在し、
    前記第一容量の第二極板は、前記第二方向に沿って延在し、前記第一容量の第二極板における前記第三導電接続部に近い端の前記ベース上での正投影と、前記第三導電接続部の前記ベース上での正投影とには、第五重なり領域があり、前記第一容量の第二極板における前記第三導電接続部に近い端は、前記第五重なり領域に設けられた少なくとも１つの第五ビアホールを介して、前記第三導電接続部に結合され、
    前記第一容量の第二極板における前記第八トランジスタの入力電極に近い端の前記ベース上での正投影と、前記第八トランジスタの入力電極の前記ベース上での正投影とには、第六重なり領域があり、前記第一容量の第二極板における前記第八トランジスタの入力電極に近い端は、前記第六重なり領域に設けられた少なくとも１つの第六ビアホールを介して、前記第八トランジスタの入力電極に結合され、
    前記第一容量の第二極板の前記ベース上での正投影は、前記第四導電接続部の前記ベース上での正投影と少なくとも部分的に重なり、前記第四導電接続部は、前記第一容量の第一極板として兼用される、請求項２７に記載の表示基板。
  30. 前記第二容量の第二極板は、前記第七トランジスタの第七チャンネル部分における前記第一レベル信号線から遠い側に位置し、
    前記第二容量の第二極板の前記ベース上での正投影と、前記第七トランジスタの出力電極の前記ベース上での正投影とには、第七重なり領域があり、前記第二容量の第二極板は、前記第七重なり領域に設けられた第七ビアホールを介して、前記第七トランジスタの出力電極に結合され、
    前記第七トランジスタのゲートは、前記第二容量の第一極板として兼用される、請求項２７に記載の表示基板。
  31. 前記シフトレジスタユニットは、前記第二方向に沿って延在する第五導電接続部を更に含み、
    前記第六トランジスタは、第六アクティブパターンを含み、前記第六アクティブパターンは、前記第一方向に沿って延在し、前記第六アクティブパターンは、前記第一方向に沿って対向して設けられた２つの第六導電部分と、前記２つの第六導電部分の間に位置する第六チャンネル部分とを含み、前記第六トランジスタの入力電極の前記ベース上での正投影と、一方の前記第六導電部分の前記ベース上での正投影とには、第八重なり領域があり、前記第六トランジスタの入力電極は、前記第八重なり領域に設けられた第八ビアホールを介して、一方の前記第六導電部分に結合され、前記第六トランジスタの出力電極の前記ベース上での正投影と、他方の前記第六導電部分の前記ベース上での正投影とには、第九重なり領域があり、前記第六トランジスタの出力電極は、前記第九重なり領域に設けられた第九ビアホールを介して、他方の前記第六導電部分に結合され、
    前記第六トランジスタの入力電極は、前記第五導電接続部を介して、それぞれ前記第一トランジスタの出力電極、及び前記第五トランジスタのゲートに結合される、請求項２７に記載の表示基板。
  32. 請求項１～３１の何れか一項に記載の表示基板を含む表示装置。
  33. ベース上にゲート駆動回路を製作することを含む表示基板の製作方法であって、
    前記ゲート駆動回路は、フレームスタート信号線、クロック信号線、反転クロック信号線、第一レベル信号線、第二レベル信号線及び複数のシフトレジスタユニットを含み、
    各々の前記シフトレジスタユニットは、何れも複数のトランジスタを含み、
    前記複数のトランジスタには、少なくとも第一トランジスタ、第二トランジスタ及び第三トランジスタが含まれ、
    前記第一トランジスタ、前記第二トランジスタ及び前記第三トランジスタを製作するステップは、具体的に、
    前記第一方向に延在する１つの連続した第一半導体材料層を形成することと、
    前記第一半導体材料層における前記第一方向に沿って配列された３つのチャンネル領域を覆うとともに、前記第一半導体材料層における３つの前記チャンネル領域以外の他の領域を露出させるゲート絶縁層であって、３つの前記チャンネル領域と、前記第一トランジスタのチャンネル部分、前記第二トランジスタのチャンネル部分及び前記第三トランジスタのチャンネル部分とが１対１で対応するゲート絶縁層を、前記第一半導体材料層における前記ベースとは反対側に製作することと、
    前記ゲート絶縁層をマスクとして、前記他の領域に位置する前記第一半導体材料層に対してドーピングを行って、前記他の領域に位置する前記第一半導体材料層に導電性能を持たせることで、隣接する前記チャンネル部分の間に位置する導電部分が形成され、隣接する前記チャンネル部分に対応する前記トランジスタの間が、対応する前記導電部分を介して結合されるようにすることとを含む、表示基板の製作方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114093327B (zh) * 2021-11-29 2022-12-16 合肥京东方卓印科技有限公司 移位寄存器、栅极驱动电路和显示基板
CN113870796B (zh) * 2021-12-03 2022-03-04 北京京东方技术开发有限公司 显示基板和显示装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100846464B1 (ko) 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
WO2007080813A1 (en) 2006-01-07 2007-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device and electronic device having the same
KR100965022B1 (ko) 2006-02-20 2010-06-21 도시바 모바일 디스플레이 가부시키가이샤 Ｅｌ 표시 장치 및 ｅｌ 표시 장치의 구동 방법
TWI340947B (en) * 2006-12-29 2011-04-21 Chimei Innolux Corp Shift register and liquid crystal display
US20120121061A1 (en) 2009-07-15 2012-05-17 Sharp Kabushiki Kaisha Shift register
KR20120065788A (ko) 2010-12-13 2012-06-21 삼성모바일디스플레이주식회사 쉬프트 레지스터 및 표시 장치
WO2013002189A1 (ja) * 2011-06-30 2013-01-03 シャープ株式会社 バッファ回路および表示装置
MY167330A (en) * 2012-04-20 2018-08-16 Sharp Kk Display device
CN105575329B (zh) * 2016-03-16 2017-12-01 京东方科技集团股份有限公司 移位寄存器及驱动方法、驱动电路、阵列基板及显示装置
CN105609041B (zh) * 2016-03-23 2018-08-07 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
JP2019035842A (ja) * 2017-08-14 2019-03-07 株式会社ジャパンディスプレイ 表示装置
CN108182921B (zh) * 2018-01-03 2020-05-22 上海中航光电子有限公司 一种阵列基板、显示面板与显示装置
KR102527817B1 (ko) * 2018-04-02 2023-05-04 삼성디스플레이 주식회사 표시 장치
KR102458254B1 (ko) * 2018-04-17 2022-10-26 삼성디스플레이 주식회사 표시 장치
CN109616056A (zh) * 2018-08-24 2019-04-12 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN110289214A (zh) * 2019-05-15 2019-09-27 友达光电（昆山）有限公司 显示装置及薄膜晶体管的制造方法
CN110070822A (zh) * 2019-06-12 2019-07-30 京东方科技集团股份有限公司 一种移位寄存器单元及其驱动方法、栅极驱动电路

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