KR20220100790A

KR20220100790A - 디스플레이 기판 및 이의 제조 방법, 디스플레이 장치

Info

Publication number: KR20220100790A
Application number: KR1020217040304A
Authority: KR
Inventors: 하이강 칭; 윈성 샤오
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드; 청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date: 2019-11-20
Filing date: 2019-11-20
Publication date: 2022-07-18
Also published as: US20210304659A1; US20230316985A1; CN113228146B; CN113228146A; EP4064263A4; WO2021097710A1; WO2021097710A9; US11721267B2; JP2023510065A; EP4064263A1; CN117877431A

Abstract

본 개시는 디스플레이 기판 및 이의 제조 방법, 디스플레이 장치를 개시하였다. 상기 디스플레이 기판은: 베이스 및 상기 베이스 상에 설치된 게이트 구동 회로를 포함하며; 상기 게이트 구동 회로는: 프레임 개시 신호선(STV), 클록 신호선(CK), 반전 클록 신호선(CB), 제1 레벨 신호선(VGH), 제2 레벨 신호선(VGL) 및 복수개의 시프트 레지스터 유닛을 포함하며; 복수개의 트랜지스터는 적어도 제1 트랜지스터(T1), 제2 트랜지스터(T2)와 제3 트랜지스터(T3)를 포함하며, 제1 트랜지스터(T1)의 활성층, 제2 트랜지스터(T2)의 활성층과 제3 트랜지스터(T3)의 활성층은 하나의 연속적인 제1 반도체 층(11)으로 형성되고, 제1 반도체 층(11)은 제1 방향을 따라 연장되며; 제1 반도체 층(11)은 제1 트랜지스터(T1), 제2 트랜지스터(T2)와 제3 트랜지스터(T3)에 대응하는 적어도 3개의 채널 부분(110), 및 인접한 채널 부분(10) 사이에 설치된 전도 부분(111)을 포함하고, 인접한 채널 부분(110)에 대응하는 복수개의 트랜지스터 사이는 대응하는 상기 전도 부분(111)을 통해 커플링된다.

Description

디스플레이 기판 및 이의 제조 방법, 디스플레이 장치

본 개시는 디스플레이 기술 분야에 관한 것으로, 특히 디스플레이 기판 및 이의 제조 방법, 디스플레이 장치에 관한 것이다.

능동 매트릭스 유기 발광 다이오드(영문: Active-Matrix Organic Light-Emitting Diode, 이하 AMOLED로 약칭함) 디스플레이 패널은 낮은 소비전력, 낮은 제조 비용, 넓은 색상 영역 등의 장점으로 각 분야에서 널리 활용되고 있다.

AMOLED 디스플레이 패널은 디스플레이 영역에 위치한 픽셀 구동 회로와 비디스플레이 영역에 위치한 게이트 구동 회로를 포함하며, 상기 픽셀 구동 회로는 어레이로 분포된 복수개의 서브 픽셀 구동 회로를 포함하고, 상기 게이트 구동 회로는 복수개의 시프트 레지스터 유닛을 포함하며, 각 시프트 레지스터 유닛은 대응하는 일행의 서브 픽셀 구동 회로를 위해 게이트 구동 신호를 제공하기 위한 것이다. 상기 게이트 구동 회로는 AMOLED 디스플레이 패널의 비디스플레이 영역에 설치되므로, 게이트 구동 회로의 설치 방법은 AMOLED 디스플레이 패널의 프레임 폭을 결정한다.

본 개시의 목적은 디스플레이 기판 및 이의 제조 방법, 디스플레이 장치를 제공하기 위한 것이다.

본 개시의 제1 측면에서 디스플레이 기판을 제공하며, 베이스 및 상기 베이스 상에 설치된 게이트 구동 회로를 포함하며; 상기 게이트 구동 회로는: 프레임 개시 신호선, 클록 신호선, 반전 클록 신호선, 제1 레벨 신호선, 제2 레벨 신호선 및 복수개의 시프트 레지스터 유닛을 포함하며;

각각의 상기 시프트 레지스터 유닛은 모두 복수개의 트랜지스터를 포함하고, 상기 복수개의 트랜지스터는 적어도 제1 트랜지스터, 제2 트랜지스터와 제3 트랜지스터를 포함하며, 상기 제1 트랜지스터의 활성층, 상기 제2 트랜지스터의 활성층과 상기 제3 트랜지스터의 활성층은 하나의 연속적인 제1 반도체 층으로 형성되고, 상기 제1 반도체 층은 제1 방향을 따라 연장되며; 상기 제1 반도체 층은 상기 제1 트랜지스터, 상기 제2 트랜지스터와 상기 제3 트랜지스터에 대응하는 적어도 3개의 채널 부분, 및 인접한 상기 채널 부분 사이에 설치된 전도 부분을 포함하고, 상기 적어도 3개의 채널 부분은 상기 제 1 방향을 따라 배열되며, 인접한 상기 채널 부분에 대응하는 상기 트랜지스터 사이는 대응하는 상기 전도 부분을 통해 커플링된다.

선택적으로, 상기 제1 트랜지스터의 게이트는: 제1 게이트 패턴, 제2 게이트 패턴과 제3 게이트 패턴을 포함하며;

상기 제1 게이트 패턴이 상기 베이스 상에서의 정투영과 상기 제2 게이트 패턴이 상기 베이스 상에서의 정투영은, 모두 상기 제1 트랜지스터의 채널 부분이 상기 베이스 상에서의 정투영과 적어도 부분 중첩되며, 상기 제1 게이트 패턴과 상기 제2 게이트 패턴은 모두 제2 방향을 따라 연장되며, 상기 제2 방향과 상기 제1 방향은 서로 교차되며;

상기 제3 게이트 패턴은 상기 제1 트랜지스터의 채널 부분이 상기 제2 레벨 신호선으로부터 멀리 떨어진 일측에 위치하며, 또한 상기 제3 게이트 패턴은 각각 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴과 커플링되며;

상기 제1 게이트 패턴이 상기 제3 게이트 패턴으로부터 멀리 떨어진 일단, 또는 상기 제2 게이트 패턴이 제3 게이트 패턴으로부터 멀리 떨어진 일단과 상기 클록 신호선은 커플링된다.

선택적으로, 상기 제1 트랜지스터의 채널의 너비 대 길이 비율, 상기 제2 트랜지스터의 채널의 너비 대 길이 비율과 상기 제3 트랜지스터의 채널의 너비 대 길이 비율은 동일하다.

선택적으로, 상기 제2 방향 상에서, 상기 제2 트랜지스터의 채널 부분의 길이와 상기 제3 트랜지스터의 채널 부분의 길이는 동일하고, 또한 상기 제2 트랜지스터의 채널 부분의 길이는 상기 제1 트랜지스터의 채널 부분의 길이보다 작으며;

상기 제1 방향 상에서, 상기 제2 트랜지스터의 채널 부분의 길이와 상기 제3 트랜지스터의 채널 부분의 길이는 동일하고, 또한 상기 제2 트랜지스터의 채널 부분의 길이는 상기 제1 트랜지스터의 채널 부분의 길이보다 작다.

선택적으로, 상기 제1 트랜지스터의 활성층은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제1 전도 부분, 및 상기 2개의 제1 전도 부분 사이에 설치된 제1 채널 부분을 포함하며; 상기 제2 트랜지스터의 활성층은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제2 전도 부분, 및 상기 2개의 제2 전도 부분 사이에 설치된 제2 채널 부분을 포함하며; 상기 제3 트랜지스터의 활성층은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제3 전도 부분, 및 상기 2개의 제3 전도 부분 사이에 설치된 제3 채널 부분을 포함하며; 상기 제3 채널 부분은 상기 제1 채널 부분과 상기 제2 채널 부분 사이에 위치하고, 상기 제1 채널 부분과 상기 제3 채널 부분 사이에 위치한 상기 제1 전도 부분은 상기 제3 전도 부분과 커플링되며, 상기 제2 채널 부분과 상기 제3 채널 부분 사이에 위치한 상기 제2 전도 부분은 상기 제3 전도 부분과 커플링된다.

선택적으로, 상기 시프트 레지스터 유닛은 공통 접속 단부를 포함하며;

상기 복수개의 트랜지스터는 제4 트랜지스터와 제5 트랜지스터를 더 포함하고, 상기 제4 트랜지스터의 활성층과 상기 제5 트랜지스터의 활성층은 하나의 연속적인 제2 반도체 층으로 형성되며;

상기 제4 트랜지스터의 활성층은 상대적으로 설치된 2개의 제4 전도 부분, 및 상기 2개의 제4 전도 부분 사이에 설치된 제4 채널 부분을 포함하며;

상기 제5 트랜지스터의 활성층은 상대적으로 설치된 2개의 제5 전도 부분, 및 상기 2개의 제5 전도 부분 사이에 설치된 제5 채널 부분을 포함하며;

하나의 상기 제4 전도 부분과 하나의 상기 제5 전도 부분은 커플링되어 커플링 단부를 형성하며, 해당 커플링 단부는 제1 전도 접속부를 통해 상기 공통 접속 단부와 커플링된다.

선택적으로, 상기 2개의 제4 전도 부분은 상기 제1 방향을 따라 상대적으로 설치되고, 상기 2개의 제5 전도 부분은 상기 제2 방향을 따라 상대적으로 설치되며; 상기 제2 방향과 상기 제1 방향은 서로 교차되며;

상기 제4 트랜지스터의 활성층과 상기 제5 트랜지스터의 활성층은 공동으로 L형을 형성하며, 상기 커플링 단부는 상기 L형의 코너에 위치한다.

선택적으로, 상기 제1 레벨 신호선은 상기 제1 방향을 따라 연장되며;

상기 복수개의 트랜지스터는 각각 상기 제1 레벨 신호선과 커플링된 제4 트랜지스터와 제6 트랜지스터를 더 포함하고, 상기 제4 트랜지스터와 상기 제1 레벨 신호선이 커플링된 일극이 상기 베이스 상에서의 정투영, 및 상기 제6 트랜지스터와 상기 제1 레벨 신호선이 커플링된 일극이 상기 베이스 상에서의 정투영은, 모두 상기 제1 레벨 신호선이 상기 베이스 상에서의 정투영과 제1 중첩 영역이 존재하며, 상기 제4 트랜지스터의 일극과 상기 제6 트랜지스터의 일극은 상기 제1 중첩 영역에 설치된 제1 비아를 통해 상기 제1 레벨 신호선과 직접 커플링된다.

선택적으로, 상기 제4 트랜지스터가 포함하는 제4 채널 부분이 상기 베이스 상에서의 정투영, 및 상기 제6 트랜지스터가 포함하는 제6 채널 부분이 상기 베이스 상에서의 정투영은, 모두 상기 제1 레벨 신호선이 상기 베이스 상에서의 정투영의 동일측에 위치한다.

선택적으로, 상기 제4 트랜지스터가 포함하는 제4 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제1 레벨 신호선이 상기 베이스 상에서의 정투영의 제1측에 위치하며, 상기 제6 트랜지스터가 포함하는 제6 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제1 레벨 신호선이 상기 베이스 상에서의 정투영의 제2측에 위치하며, 상기 제1측과 상기 제2측은 상대한다.

선택적으로, 상기 제4 트랜지스터의 일극과 상기 제1 레벨 신호선이 형성한 상기 제1 중첩 영역과, 상기 제6 트랜지스터의 일극과 상기 제1 레벨 신호선이 형성한 상기 제1 중첩 영역 사이는 서로 독립적이다.

선택적으로, 상기 시프트 레지스터 유닛은 게이트 구동 신호 출력 단부를 포함하고, 상기 복수개의 트랜지스터는 상기 제1 방향을 따라 배열된 제7 트랜지스터와 제8 트랜지스터를 포함하며, 상기 제7 트랜지스터의 출력 전극과 상기 제8 트랜지스터의 출력 전극은 모두 상기 게이트 구동 신호 출력 단부와 커플링되며; 상기 제7 트랜지스터는 상기 게이트 구동 신호 출력 단부가 유효 레벨을 출력하는 것을 제어하기 위한 것이며, 상기 제8 트랜지스터는 상기 게이트 구동 신호 출력 단부가 비유효 레벨을 출력하는 것을 제어하기 위한 것이다.

선택적으로, 상기 제7 트랜지스터의 입력 전극은 상기 제1 방향을 따라 배열된 복수개의 제1 입력 전극 패턴, 및 상기 복수개의 제1 입력 전극 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제1 입력 전극 패턴과 커플링된 제2 입력 전극 패턴을 포함하며;

상기 제7 트랜지스터의 출력 전극은 복수개의 제1 출력 전극 패턴, 및 상기 복수개의 제1 출력 전극 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제1 출력 전극 패턴과 커플링된 제2 출력 전극 패턴을 포함하며, 상기 제1 출력 전극 패턴과 상기 제1 입력 전극 패턴은 교대로 배열되며;

상기 제7 트랜지스터의 게이트는 복수개의 제4 게이트 패턴, 및 상기 복수개의 제4 게이트 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제4 게이트 패턴과 커플링된 제5 게이트 패턴을 포함하며, 각각의 상기 제4 게이트 패턴은 모두 인접한 상기 제1 입력 전극 패턴과 상기 제1 출력 전극 패턴 사이에 위치하며;

상기 제8 트랜지스터의 게이트가 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영과 상기 제8 트랜지스터의 출력 전극이 상기 베이스 상에서의 정투영 사이에 위치하며, 상기 제7 트랜지스터 중 상기 제8 트랜지스터의 게이트에 가장 근접한 제1 출력 전극 패턴은 상기 제8 트랜지스터의 출력 전극으로 멀티플렉싱되며;

상기 제1 입력 전극 패턴, 상기 제1 출력 전극 패턴, 상기 제4 게이트 패턴, 상기 제8 트랜지스터의 게이트와 상기 제8 트랜지스터의 입력 전극은 모두 제2 방향을 따라 연장되며, 상기 제2 방향과 상기 제1 방향은 서로 교차된다.

선택적으로, 상기 제7 트랜지스터는 상기 제2 방향을 따라 배열된 2개의 제7 활성 패턴을 포함하고, 각각의 상기 제7 활성 패턴은 모두 상기 제1 방향을 따라 교대로 설치된 제7 전도 부분 및 제7 채널 부분을 포함하며;

상기 제7 채널 부분과 상기 제4 게이트 패턴은 일일이 대응하고, 각각의 상기 제7 채널 부분이 상기 베이스 상에서의 정투영은, 모두 대응하는 상기 제4 게이트 패턴이 상기 베이스 상에서의 정투영의 내부에 위치하며;

상기 제7 트랜지스터 중의 일부분 상기 제7 전도 부분과 상기 제1 입력 전극 패턴은 일일이 대응하고, 상기 제1 입력 전극 패턴이 상기 베이스 상에서의 정투영은, 대응하는 상기 제7 전도 부분이 상기 베이스 상에서의 정투영과 제2 중첩 영역이 존재하며, 상기 제1 입력 전극 패턴은 상기 제2 중첩 영역에 설치된 적어도 하나의 제2 비아를 통해 대응하는 상기 제7 전도 부분과 커플링되며;

상기 제7 트랜지스터 중의 또 다른 부분의 상기 제7 전도 부분과 상기 제1 출력 전극 패턴은 일일이 대응하고, 상기 제1 출력 전극 패턴이 상기 베이스 상에서의 정투영은, 대응하는 상기 제7 전도 부분이 상기 베이스 상에서의 정투영과 제3 중첩 영역이 존재하며, 상기 제1 출력 전극 패턴은 상기 제3 중첩 영역에 설치된 적어도 하나의 제3 비아를 통해 대응하는 상기 제7 전도 부분과 커플링되며;

상기 제8 트랜지스터는 상기 제2 방향을 따라 배열된 2개의 제8 활성 패턴을 포함하고, 각각의 상기 제8 활성 패턴은 모두 제8 전도 부분 및 제8 채널 부분을 포함하며, 상기 제8 전도 부분이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영과 제4 중첩 영역이 존재하며, 상기 제8 전도 부분은 상기 제4 중첩 영역에 설치된 적어도 하나의 제4 비아를 통해 상기 제8 트랜지스터의 입력 전극과 커플링되며;

상기 제8 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터의 게이트 패턴이 상기 베이스 상에서의 정투영의 내부에 위치하며;

상기 제7 활성 패턴과 상기 제8 활성 패턴은 일일이 대응하며, 서로 대응하는 상기 제7 활성 패턴과 상기 제8 활성 패턴은 하나의 연속적인 제3 반도체 층으로 형성된다.

선택적으로, 상기 클록 신호선, 상기 반전 클록 신호선과 상기 제2 레벨 신호선은 모두 상기 제1 방향을 따라 연장되며, 상기 클록 신호선이 상기 베이스 상에서의 정투영, 상기 반전 클록 신호선이 상기 베이스 상에서의 정투영, 및 상기 제2 레벨 신호선이 상기 베이스 상에서의 정투영은 모두 상기 시프트 레지스터 유닛이 상기 베이스 상에서의 정투영이 상기 디스플레이 기판의 디스플레이 영역으로부터 멀리 떨어진 일측에 위치한다.

선택적으로, 상기 게이트 구동 회로는 프레임 개시 신호선을 더 포함하며;

상기 복수개의 트랜지스터는 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터와 제8 트랜지스터를 포함하며;

상기 제1 트랜지스터의 게이트는 상기 클록 신호선과 커플링되고, 상기 제1 트랜지스터의 입력 전극은 상기 프레임 개시 신호선과 커플링되며, 상기 제1 트랜지스터의 출력 전극은 상기 제5 트랜지스터의 게이트와 커플링되며;

상기 제5 트랜지스터의 입력 전극은 상기 클록 신호선과 커플링되고, 상기 제5 트랜지스터의 출력 전극은 상기 제4 트랜지스터의 출력 전극과 커플링되며;

상기 제4 트랜지스터의 게이트는 상기 클록 신호선과 커플링되고, 상기 제4 트랜지스터의 입력 전극은 상기 제1 레벨 신호선과 커플링되며, 상기 제4 트랜지스터의 출력 전극은 상기 제8 트랜지스터의 게이트와 커플링되며;

상기 제8 트랜지스터의 입력 전극은 상기 제2 레벨 신호선과 커플링되고, 상기 제8 트랜지스터의 출력 전극은 상기 게이트 구동 신호 출력 단부와 커플링되며;

상기 제7 트랜지스터의 게이트는 상기 제6 트랜지스터의 출력 전극과 커플링되고, 상기 제7 트랜지스터의 입력 전극은 상기 반전 클록 신호 입력 단부와 커플링되며, 상기 제7 트랜지스터의 출력 전극은 상기 게이트 구동 신호 출력 단부와 커플링되며;

상기 제6 트랜지스터의 게이트는 상기 제1 레벨 신호선과 커플링되고, 상기 제6 트랜지스터의 입력 전극은 상기 제1 트랜지스터의 출력 전극과 커플링되며;

상기 제2 트랜지스터의 게이트는 상기 제4 트랜지스터의 출력 전극과 커플링되고, 상기 제2 트랜지스터의 입력 전극은 상기 제2 레벨 신호선과 커플링되며, 상기 제2 트랜지스터의 출력 전극은 상기 제3 트랜지스터의 입력 전극과 커플링되며;

상기 제3 트랜지스터의 게이트는 상기 반전 클록 신호선과 커플링되고, 상기 제3 트랜지스터의 출력 전극은 상기 제6 트랜지스터의 입력 전극과 커플링되며;

상기 시프트 레지스터 유닛은:

제1 커패시터 - 상기 제1 커패시터의 제1 플레이트는 상기 제8 트랜지스터의 게이트와 커플링되고, 상기 제1 커패시터의 제2 플레이트는 상기 제2 레벨 신호선과 커플링됨 -; 및

제2 커패시터 - 상기 제2 커패시터의 제1 플레이트는 상기 제7 트랜지스터의 게이트와 커플링되고, 상기 제2 커패시터의 제2 플레이트는 상기 게이트 구동 신호 출력 단부와 커플링됨-; 을 더 포함한다.

선택적으로, 상기 디스플레이 영역에 근접하는 방향을 따라, 상기 클록 신호선, 상기 반전 클록 신호선 및 상기 제2 레벨 신호선은 차례로 배열되며;

상기 제1 방향을 따라, 상기 제3 트랜지스터는 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 위치하며;

상기 제4 트랜지스터는 상기 제1 트랜지스터가 상기 제2 레벨 신호선으로부터 멀리 떨어진 일측에 위치하며;

상기 제5 트랜지스터의 제5 채널 부분은 상기 제1 트랜지스터의 제1 채널 부분과 상기 제4 트랜지스터의 제4 채널 부분 사이에 위치하고, 또한 상기 제5 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영은, 상기 제1 트랜지스터의 제1 채널 부분이 상기 베이스 상에서의 정투영과 상기 제5 트랜지스터의 제5 채널 부분이 상기 베이스 상에서의 정투영 사이에 위치하며;

상기 공통 접속 단부는 상기 제2 트랜지스터의 게이트를 포함하고, 상기 제5 트랜지스터의 출력 전극은 상기 제1 전도 접속부를 통해 상기 제2 트랜지스터의 게이트와 커플링되며, 상기 제1 전도 접속부는 상기 제1 방향을 따라 연장되며;

상기 제1 레벨 신호선은 상기 제4 트랜지스터의 제4 채널 부분이 상기 제2 레벨 신호선으로부터 멀리 떨어진 일측에 위치하고, 또한 상기 제1 레벨 신호선이 상기 베이스 상에서의 정투영은, 상기 제4 트랜지스터의 제4 채널 부분이 상기 베이스 상에서의 정투영과 상기 제6 트랜지스터의 제6 채널 부분이 상기 베이스 상에서의 정투영 사이에 위치하며;

상기 제8 트랜지스터와 상기 제7 트랜지스터는 상기 제6 트랜지스터가 상기 제1 레벨 신호선으로부터 멀리 떨어진 일측에 위치한다.

선택적으로, 상기 시프트 레지스터 유닛은 상기 제2 레벨 신호선과 커플링된 제3 전도 접속부, 및 상기 제 8 트랜지스터의 게이트와 상기 제2 트랜지스터의 게이트를 커플링하기 위한 제4 전도 접속부를 더 포함하며, 상기 제3 전도 접속부와 상기 제4 전도 접속부는 모두 상기 제2 방향을 따라 연장되며;

상기 제1 커패시터의 제2 플레이트는 상기 제2 방향을 따라 연장 되고, 상기 제1 커패시터의 제2 플레이트가 상기 제3 전도 접속부에 근접하는 일단이 상기 베이스 상에서의 정투영은, 상기 제3 전도 접속부가 상기 베이스 상에서의 정투영과 제5 중첩 영역이 존재하며, 상기 제1 커패시터의 제2 플레이트가 상기 제3 전도 접속부에 근접하는 일단은 상기 제5 중첩 영역에 설치된 적어도 하나의 제5 비아를 통해 상기 제3 전도 접속부와 커플링되며;

상기 제1 커패시터의 제2 플레이트가 상기 제8 트랜지스터의 입력 전극에 근접하는 일단이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영과 제6 중첩 영역이 존재하며, 상기 제1 커패시터의 제2 플레이트가 상기 제8 트랜지스터의 입력 전극에 근접하는 일단은 상기 제6 중첩 영역에 설치된 적어도 하나의 제6 비아를 통해 상기 제8 트랜지스터의 입력 전극과 커플링되며;

상기 제1 커패시터의 제2 플레이트가 상기 베이스 상에서의 정투영과 상기 제4 전도 접속부가 상기 베이스 상에서의 정투영은 적어도 부분 중첩되며, 상기 제4 전도 접속부는 상기 제1 커패시터의 제1 플레이트로 멀티플렉싱된다.

선택적으로, 상기 제2 커패시터의 제2 플레이트는 상기 제7 트랜지스터의 제7 채널 부분이 상기 제1 레벨 신호선으로부터 멀리 떨어진 일측에 위치하며;

상기 제2 커패시터의 제2 플레이트가 상기 베이스 상에서의 정투영과 상기 제7 트랜지스터의 출력 전극이 상기 베이스 상에서의 정투영은 제7 중첩 영역이 존재하며, 상기 제2 커패시터의 제2 플레이트는 상기 제7 중첩 영역에 설치된 제7 비아를 통해 상기 제7 트랜지스터의 출력 전극과 커플링되며;

상기 제7 트랜지스터의 게이트는 상기 제2 커패시터의 제1 플레이트로 멀티플렉싱된다.

선택적으로, 상기 시프트 레지스터 유닛은 상기 제2 방향을 따라 연장되는 제5 전도 접속부를 더 포함하며;

상기 제6 트랜지스터는 제6 활성 패턴을 포함하고, 상기 제6 활성 패턴은 상기 제1 방향을 따라 연장되며, 상기 제6 활성 패턴은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제6 전도 부분, 및 상기 2개의 제6 전도 부분 사이에 위치한 제6 채널 부분을 포함하며, 상기 제6 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영과 하나의 상기 제6 전도 부분이 상기 베이스 상에서의 정투영은 제8 중첩 영역이 존재하며, 상기 제6 트랜지스터의 입력 전극은 상기 제8 중첩 영역에 설치된 제8 비아를 통해 하나의 상기 제6 전도 부분과 커플링되며, 상기 제6 트랜지스터의 출력 전극이 상기 베이스 상에서의 정투영과 또 다른 하나의 상기 제6 전도 부분이 상기 베이스 상에서의 정투영은 제9 중첩 영역이 존재하며, 상기 제6 트랜지스터의 출력 전극은 상기 제9 중첩 영역에 설치된 제9 비아를 통해 또 다른 하나의 상기 제6 전도 부분과 커플링되며;

상기 제6 트랜지스터의 입력 전극은 상기 제5 전도 접속부를 통해 각각 상기 제1 트랜지스터의 출력 전극, 및 상기 제5 트랜지스터의 게이트와 커플링된다.

본 개시의 제2 측면에서 디스플레이 기판을 제공하며, 베이스 및 상기 베이스 상에 설치된 게이트 구동 회로를 포함하며; 상기 게이트 구동 회로는: 프레임 개시 신호선, 클록 신호선, 반전 클록 신호선, 제1 레벨 신호선, 제2 레벨 신호선 및 복수개의 시프트 레지스터 유닛을 포함하며, 상기 프레임 개시 신호선, 상기 클록 신호선, 상기 반전 클록 신호선, 상기 제1 레벨 신호선 및 상기 제2 레벨 신호선은 모두 제1 방향을 따라 연장되며;

상기 시프트 레지스터 유닛은 게이트 구동 신호 출력 단부를 포함하고, 각각의 상기 시프트 레지스터 유닛은 모두 복수개의 트랜지스터를 포함하며, 상기 복수개의 트랜지스터는 상기 제1 방향을 따라 배열된 제7 트랜지스터와 제8 트랜지스터를 포함하며; 상기 제7 트랜지스터는 제7 트랜지스터 입력 전극 패턴, 제7 트랜지스터 출력 전극 패턴 및 제7 트랜지스터 게이트 패턴을 포함하고, 상기 제7 트랜지스터 게이트 패턴이 상기 베이스 상에서의 정투영은, 상기 제7 트랜지스터 입력 전극 패턴이 상기 베이스 상에서의 정투영과 상기 제7 트랜지스터 출력 전극 패턴이 상기 베이스 상에서의 정투영 사이에 위치하며, 상기 제8 트랜지스터는 제8 트랜지스터 입력 전극 패턴, 제8 트랜지스터 출력 전극 패턴 및 제8 트랜지스터 게이트 패턴을 포함하고, 상기 제8 트랜지스터 게이트 패턴이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터 입력 전극 패턴이 상기 베이스 상에서의 정투영과 상기 제8 트랜지스터 출력 전극 패턴이 상기 베이스 상에서의 정투영 사이에 위치하며, 상기 제7 트랜지스터 출력 전극 패턴은 제8 트랜지스터 출력 전극 패턴으로 멀티플렉싱되며;

상기 제7 트랜지스터 입력 전극 패턴, 제7 트랜지스터 출력 전극 패턴, 제7 트랜지스터 게이트 패턴, 제8 트랜지스터 입력 전극 패턴과 제8 트랜지스터 게이트 패턴은 모두 제2 방향을 따라 연장되며, 상기 제2 방향과 상기 제1 방향은 서로 교차되며;

상기 제7 트랜지스터 출력 전극 패턴과 상기 제8 트랜지스터 출력 전극 패턴은 모두 상기 게이트 구동 신호 출력 단부와 커플링되며; 상기 제7 트랜지스터는 상기 게이트 구동 신호 출력 단부가 유효 레벨을 출력하는 것을 제어하기 위한 것이며, 상기 제8 트랜지스터는 상기 게이트 구동 신호 출력 단부가 비유효 레벨을 출력하는 것을 제어하기 위한 것이다.

선택적으로, 제7 트랜지스터 입력 전극 패턴은 상기 제1 방향을 따라 배열된 복수개의 제1 입력 전극 패턴, 및 상기 복수개의 제1 입력 전극 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제1 입력 전극 패턴과 커플링된 제2 입력 전극 패턴을 포함하며;

선택적으로, 상기 복수개의 트랜지스터는 적어도 제1 트랜지스터, 제2 트랜지스터와 제3 트랜지스터를 포함하며, 상기 제1 트랜지스터의 활성층, 상기 제2 트랜지스터의 활성층과 상기 제3 트랜지스터의 활성층은 하나의 연속적인 제1 반도체 층으로 형성되고, 상기 제1 반도체 층은 제1 방향을 따라 연장되며; 상기 제1 반도체 층은 상기 제1 트랜지스터, 상기 제2 트랜지스터와 상기 제3 트랜지스터에 대응하는 적어도 3개의 채널 부분, 및 인접한 상기 채널 부분 사이에 설치된 전도 부분을 포함하고, 상기 적어도 3개의 채널 부분은 상기 제 1 방향을 따라 배열되며, 인접한 상기 채널 부분에 대응하는 상기 트랜지스터 사이는 대응하는 상기 전도 부분을 통해 커플링된다.

상기 시프트 레지스터 유닛은:

상술한 디스플레이 기판의 기술방안에 기초하여, 본 개시의 제3 측면에서 상술한 디스플레이 기판을 포함하는 디스플레이 장치를 제공한다.

상술한 디스플레이 기판의 기술방안에 기초하여, 본 개시의 제4 측면에서 디스플레이 기판의 제조 방법을 제공하며,

상기 제조 방법은 베이스 상에서 게이트 구동 회로를 제조하는 단계를 포함하며, 상기 게이트 구동 회로는 프레임 개시 신호선, 클록 신호선, 반전 클록 신호선, 제1 레벨 신호선, 제2 레벨 신호선 및 복수개의 시프트 레지스터 유닛을 포함하며;

각각의 상기 시프트 레지스터 유닛은 모두 복수개의 트랜지스터를 포함하고, 상기 복수개의 트랜지스터는 적어도 제1 트랜지스터, 제2 트랜지스터와 제3 트랜지스터를 포함하며; 상기 제1 트랜지스터, 상기 제2 트랜지스터와 상기 제3 트랜지스터를 제조하는 단계는 구체적으로:

상기 제1 방향을 따라 연장되는 하나의 연속적인 제1 반도체 물질층을 형성하는 단계;

상기 제1 반도체 물질층이 상기 베이스를 등진 일측에 게이트 절연층을 제조하되, 상기 게이트 절연층은 상기 제1 반도체 물질층 중 상기 제1 방향을 따라 배열된 3개의 채널 영역을 커버하고, 또한 상기 제1 반도체 물질층 중 3개의 상기 채널 영역을 제외한 기타 영역을 노출시키며, 3개의 상기 채널 영역과 상기 제1 트랜지스터의 채널 부분, 상기 제2 트랜지스터의 채널 부분 및 상기 제3 트랜지스터의 채널 부분은 일일이 대응하는 단계; 및

상기 게이트 절연층을 마스크로 하여 상기 기타 영역에 위치하는 상기 제1 반도체 물질층에 대해 도핑을 진행하여, 상기 기타 영역에 위치하는 상기 제1 반도체 물질층으로 하여금 전도 성능을 갖게 함으로써, 인접한 상기 채널 부분 사이에 위치한 전도 부분을 형성하며, 인접한 상기 채널 부분에 대응하는 상기 트랜지스터 사이는 대응하는 상기 전도 부분을 통해 커플링되는 단계를 포함한다.

여기서 설명되는 도면은 본 개시에 대한 진일보 이해를 제공하기 위한 것인 바, 본 개시의 일부분을 구성하며, 본 개시의 예시적 실시예 및 그 설명은 본 개시를 해석하기 위한 것이며, 본 개시에 대한 부당한 한정을 구성하지 않는다. 도면에서:
도 1은 본 개시의 실시예가 제공하는 시프터 레지스터 유닛의 구조 개략도이다.
도 2는 본 개시의 실시예가 제공하는 시프터 레지스터 유닛의 일 레이아웃 개략도이다.
도 3은 본 개시의 실시예가 제공하는 시프터 레지스터 유닛의 또 다른 레이아웃 개략도이다.
도 4 내지 도 7은 본 개시의 실시예가 제공하는 시프터 레지스터 유닛 중 각각의 필름층의 개략도이다.

본 개시의 실시예가 제공하는 디스플레이 기판 및 이의 제조 방법, 디스플레이 장치를 진일보하여 설명하기 위하여, 아래에 명세서 및 도면을 결부시켜 상세하게 설명하기로 한다.

도 1과 도 2에 도시된 바와 같이, 본 개시는 디스플레이 기판을 제공하며, 해당 디스플레이 기판은 디스플레이 기판의 에지 영역에 위치한 게이트 구동 회로를 포함하고, 해당 게이트 구동 회로는 프레임 개시 신호선(STV), 제1 레벨 신호선(VGL), 제2 레벨 신호선(VGH), 클록 신호선(CK), 반전 클록 신호선(CB) 및 복수개의 시프트 레지스터 유닛을 포함하며, 도 1에 도시된 바와 같이, 해당 시프트 레지스터 유닛은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제1 커패시터(C1), 제2 커패시터(C2) 및 게이트 구동 신호 출력 단부(OUTPUT)를 포함하며; 상기 시프트 레지스터 유닛이 포함하는 각각의 트랜지스터는 모두 P형 트랜지스터이다.

상기 제1 트랜지스터(T1)의 게이트(201g)는 상기 클록 신호선(CK)과 커플링되고, 상기 제1 트랜지스터(T1)의 입력 전극(S1)은 상기 프레임 개시 신호선(STV)과 커플링되며, 상기 제1 트랜지스터(T1)의 출력 전극(D1)은 상기 제5 트랜지스터(T5)의 게이트(205g)과 커플링된다.

상기 제5 트랜지스터(T5)의 입력 전극(S5)은 상기 클록 신호선(CK)과 커플링되고, 상기 제5 트랜지스터(T5)의 출력 전극(D5)은 상기 제4 트랜지스터(T4)의 출력 전극(D4)과 커플링된다.

상기 제4 트랜지스터(T4)의 게이트(204g)는 상기 클록 신호선(CK)과 커플링되고, 상기 제4 트랜지스터(T1)의 입력 전극(S4)은 상기 제1 레벨 신호선(VGL)과 커플링된다.

상기 제8 트랜지스터(T8)의 게이트(208g)는 상기 제4 트랜지스터(T4)의 출력 전극(D4)와 커플링되고, 상기 제8 트랜지스터(T8)의 입력 전극(S8)은 상기 제2 레벨 신호선(VGH)과 커플링되며, 상기 제8 트랜지스터(T8)의 출력 전극(D8)은 상기 게이트 구동 신호 출력 단부(OUTPUT)와 커플링된다.

상기 제6 트랜지스터(T6)의 게이트(206g)는 상기 제1 레벨 신호선(VGL)과 커플링되고, 상기 제6 트랜지스터(T6)의 입력 전극(S6)은 상기 제1 트랜지스터(T1)의 출력 전극(D1)과 커플링되며, 상기 제6 트랜지스터(T6)의 출력 전극(D6)은 상기 제7 트랜지스터(T7)의 게이트(207g)과 커플링된다.

상기 제7 트랜지스터(T7)의 입력 전극(S7)은 상기 반전 클록 신호선(CB)과 커플링되고, 상기 제7 트랜지스터(T7)의 출력 전극(D7)은 상기 게이트 구동 신호 출력 단부(OUTPUT)와 커플링된다.

상기 제2 트랜지스터(T2)의 게이트(202g)는 상기 제4 트랜지스터(T4)의 출력 전극(D4)과 커플링되고, 상기 제2 트랜지스터(T2)의 입력 전극(S2)은 상기 제2 레벨 신호선(VGH)과 커플링되며, 상기 제2 트랜지스터(T2)의 출력 전극(D2)은 상기 제3 트랜지스터(T3)의 입력 전극(S3)과 커플링된다.

상기 제3 트랜지스터(T3)의 게이트(203g)는 상기 반전 클록 신호선(CB)과 커플링되고, 상기 제3 트랜지스터(T3)의 출력 전극(D3)은 상기 제6 트랜지스터(T6)의 입력 전극(S6)과 커플링된다.

상기 제1 커패시터(C1)의 제1 플레이트(C1a)는 상기 제8 트랜지스터(T8)의 게이트(208g)와 커플링되고, 상기 제1 커패시터(C1)의 제2 플레이트(C1b)는 상기 제8 트랜지스터(T8)의 입력 전극(S8)과 커플링된다.

상기 제2 커패시터(C2)의 제1 플레이트(C2a)는 상기 제7 트랜지스터(T7)의 게이트(207g)와 커플링되고, 상기 제2 커패시터(C2)의 제2 플레이트(C2b)는 상기 제7 트랜지스터(T7)의 출력 전극(D7)과 커플링된다.

도 2에 도시된 바와 같이, 상술한 구조의 게이트 구동 회로가 디스플레이 기판의 에지 영역에 설치될 때, 상기 클록 신호선(CK), 반전 클록 신호선(CB)과 제1 레벨 신호선(VGL)을 상기 에지 영역이 디스플레이 영역으로부터 멀리 떨어진 제1 에지에 설치하고, 상기 제2 레벨 신호선(VGH)을 상기 에지 영역이 디스플레이 영역에 근접한 제2 에지에 설치하며, 상기 게이트 구동 회로에 포함된 시프트 레지스터 유닛을 상기 제1 에지와 상기 제2 에지 사이의 영역에 설치할 수 있다.

더 상세하게, 상기 디스플레이의 기판의 디스플레이 영역에 근접하는 방향을 따라, 상기 클록 신호선(CK), 상기 반전 클록 신호선(CB), 상기 제1 레벨 신호선(VGL) 및 상기 제2 레벨 신호선(VGH)은 차례로 배열되며, 또한 상기 반전 클록 신호선(CB), 상기 제1 레벨 신호선(VGL) 및 상기 제2 레벨 신호선(VGH)은 모두 상기 제2 방향에 수직된 제1 방향을 따라 뻗어 있다.

상기 시프트 레지스터 유닛 중의 상기 제4 트랜지스터(T4), 상기 제5 트랜지스터(T5), 상기 제1 트랜지스터(T1)와 상기 제6 트랜지스터(T6)는 상기 제2 방향을 따라 차례로 배열되고, 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)는 상기 제1 방향을 따라 배열되며, 상기 제8 트랜지스터(T8)와 상기 제7 트랜지스터(T7)는 상기 제1 방향을 따라 배열되며, 상기 제8 트랜지스터(T8)와 상기 제7 트랜지스터(T7)는 상기 제6 트랜지스터(T6)와 상기 디스플레이 기판의 디스플레이 영역 사이에 위치하며, 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)는 제6 트랜지스터(T6)와 상기 제7 트랜지스터(T7) 사이에 위치한다. 상기 제1 트랜지스터(T1)의 활성 패턴은 U형 구조로 설치되어, 상기 제1 제1 트랜지스터(T1)가 이중 게이트 구조로 형성되게 한다.

상술한 게이트 구동 회로의 레이아웃 방식에서, 시프트 레지스터 유닛에 포함된 대부분 트랜지스터는 상기 제2 방향을 따라 차례로 배열되고, 또한 상기 제5 트랜지스터(T5)와 상기 제4 트랜지스터(T4) 사이에 복수개의 비아(도 2에서의 V부분에서 표시한 3개의 비아, 도 2에서 검정 직사각형은 비아를 나타냄)을 통해 접속을 실현하며, 또한 상기 제8 트랜지스터(T8)와 상기 제7 트랜지스터(T7)는 상기 제2 방향 상에서 치수가 비교적 길기 때문에, 디스플레이 기판의 협소 프레임화 발전에 불리하다.

상술한 문제의 존재를 토대로, 본 개시의 발명자는 시프트 레지스터 유닛 중의 각각의 트랜지스터의 레이아웃 방식을 조정하여, 시프트 레지스터 유닛이 점유하는 면적을 감소시킴으로써, 디스플레이 기판의 프레임 폭을 감소시킬 수 있는 것을 연구하여 발견하였다.

도 3과 도 4에 도시된 바와 같이, 본 개시의 실시예는 디스플레이 기판을 제공하며, 베이스 및 상기 베이스 상에 설치된 게이트 구동 회로를 포함하며; 상기 게이트 구동 회로는: 프레임 개시 신호선(STV), 클록 신호선(CK), 반전 클록 신호선(CB), 제1 레벨 신호선(VGL), 제2 레벨 신호선(VGH) 및 복수개의 시프트 레지스터 유닛을 포함하며, 각각의 상기 시프트 레지스터 유닛은 모두 복수개의 트랜지스터를 포함하고, 상기 복수개의 트랜지스터는 적어도 제1 트랜지스터(T1), 제2 트랜지스터(T2)와 제3 트랜지스터(T3)를 포함하며, 상기 제1 트랜지스터(T1)의 활성층, 상기 제2 트랜지스터(T2)의 활성층과 상기 제3 트랜지스터(T3)의 활성층은 하나의 연속적인 제1 반도체 층(11)으로 형성되고, 상기 제1 반도체 층(11)은 제1 방향을 따라 연장되며; 상기 제1 반도체 층(11)은 상기 제1 트랜지스터(T1), 제2 트랜지스터(T2)와 제3 트랜지스터(T3)에 대응하는 적어도 3개의 채널 부분(예컨대, 도 4에서의 110), 및 인접한 상기 채널 부분 사이에 설치된 전도 부분(예컨대, 도 4에서의 111)을 포함하고, 상기 적어도 3개의 채널 부분은 상기 제 1 방향을 따라 배열되며, 인접한 상기 채널 부분에 대응하는 상기 트랜지스터 사이는 대응하는 상기 전도 부분을 통해 커플링된다.

구체적으로, 상기 제1 트랜지스터(T1)의 활성층, 상기 제2 트랜지스터(T2)의 활성층과 상기 제3 트랜지스터(T3)의 활성층은 하나의 연속적인 제1 반도체 층(11)으로 형성되고, 해당 제1 반도체 층(11)이 상기 베이스 상에서의 정투영과, 제1 트랜지스터(T1)의 게이트(201g), 제2 트랜지스터(T2)의 게이트(202g)과 제3 트랜지스터(T3)의 게이트(203g)이 상기 베이스 상에서의 정투영 사이의 중첩 부분은, 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)에 대응하는 적어도 3개의 채널 부분(예컨대, 도 4에서의 110)으로 되며; 해당 제1 반도체 층(11)에서, 인접한 상기 채널 부분 사이의 부분은 전도 부분(예컨대, 도 4에서의 111)이고, 인접한 상기 채널 부분에 대응하는 트랜지스터 사이는 대응하는 상기 전도 부분을 통해 커플링된다.

상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)에서, 각 트랜지스터의 채널 부분 양측에 위치하는 전도 부분은, 각각 대응하게 해당 트랜지스터의 입력 전극과 출력 전극으로 될 수 있으며, 따라서 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)에서, 인접한 트랜지스터는 동일한 상기 전도 부분을 자신의 입력 전극 또는 출력 전극으로 멀티플렉싱할 수 있으며, 또한 인접한 트랜지스터는 직접 해당 인접한 트랜지스터의 채널 부분 사이에 위치한 전도 부분을 통해 전기 접속을 구현할 수 있다.

주의해야 할 것은, 상기 제1 반도체 층(11)을 제조할 때, 예시적으로, 먼저 제1 반도체 물질층을 형성하고, 이어서 제1 트랜지스터(T1)의 게이트(201g), 상기 제2 트랜지스터(T2)의 게이트(202g)와 상기 제3 트랜지스터(T3)의 게이트(203g)을 형성한 후, 제1 트랜지스터(T1)의 게이트(201g), 상기 제2 트랜지스터(T2)의 게이트(202g)와 상기 제3 트랜지스터(T3)의 게이트(203g)을 마스크로 하여, 상기 제1 반도체 물질층 중 각 트랜지스터의 게이트의 의해 커버되지 않은 부분에 대해 도핑을 진행하여, 상기 제1 반도체 물질층 중 각 트랜지스터의 게이트의 의해 커버되지 않은 부분으로 하여금 상기 전도 부분을 형성하게 하고, 상기 제1 반도체 물질층 중 각 트랜지스터의 게이트의 의해 커버된 부분으로 하여금 상기 채널 부분을 형성하게 한다.

상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)는 작업할 때, 신호가 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)에서 차례로 전송되는 것을 구현할 수 있으며, 또는, 상기 제1 트랜지스터(T1), 상기 제3 트랜지스터(T3)와 상기 제2 트랜지스터(T2)가 차례로 커플링되는 경우, 상기 제1 트랜지스터(T1)와 상기 제3 트랜지스터(T3)가 커플링되는 곳을 공통 출력 단부로 하여, 상기 제1 트랜지스터(T1)로부터 전송된 신호, 상기 제3 트랜지스터(T3)로부터 전송된 신호와 상기 제2 트랜지스터(T2)로부터 전송된 신호가 모두 해당 공통 출력 단부로부터 출력되는 것을 구현할 수 있다.

상술한 디스플레이 기판의 구체적 구조로부터 알 수 있듯이, 본 개시의 실시예가 제공하는 디스플레이 기판에서, 시프트 레지스터 유닛 중의 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)는 상기 제1 방향을 따라 배열되어, 상기 시프트 레지스터 유닛이 상기 제2 방향 상에서 점유하는 면적을 감소시킬 수 있으며; 또한, 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)에서, 인접한 트랜지스터 사이에 제1 반도체 층(11)이 포함하는 전도 부분을 통해 직접 커플링되어, 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)가 상기 제1 방향 상에서 점유하는 면적을 감소시킬 수 있으며; 따라서, 본 개시의 실시예가 제공하는 디스플레이 기판에서, 그가 포함하는 시프트 레지스터 유닛으로 하여금 상기 제1 방향과 상기 제2 방향 상에서 모두 비교적 작은 면적을 점유하게 함으로써, 상기 디스플레이 기판이 협소 프레임화의 발전 수요에 보다 잘 부합되게 한다.

도 3과 도 5에 도시된 바와 같이, 일부 실시예에서, 상기 제1 트랜지스터(T1)의 게이트(201g)는: 제1 게이트 패턴(2010), 제2 게이트 패턴(2011)과 제3 게이트 패턴(2012)을 포함하며;

상기 제1 게이트 패턴(2010)이 상기 베이스 상에서의 정투영과 상기 제2 게이트 패턴(2011)이 상기 베이스 상에서의 정투영은, 모두 상기 제1 트랜지스터(T1)의 채널 부분이 상기 베이스 상에서의 정투영과 적어도 부분 중첩되며, 상기 제1 게이트 패턴(2010)과 상기 제2 게이트 패턴(2011)은 모두 제2 방향을 따라 연장되며, 상기 제2 방향과 상기 제1 방향은 서로 교차되며;

상기 제3 게이트 패턴(2012)은 상기 제1 트랜지스터(T1)의 채널 부분이 상기 제2 레벨 신호선(VGH)으로부터 멀리 떨어진 일측에 위치하며, 또한 제3 게이트 패턴(2012)은 각각 상기 제1 게이트 패턴(2010)과 상기 제2 게이트 패턴(2011)과 커플링되며;

상기 제1 게이트 패턴(2010)이 상기 제3 게이트 패턴(2012)으로부터 멀리 떨어진 일단, 또는 상기 제2 게이트 패턴(2011)이 제3 게이트 패턴(2012)으로부터 멀리 떨어진 일단과 상기 클록 신호선(CK)은 커플링된다.

구체적으로, 상기 제1 트랜지스터(T1)를 상술한 구조로 설치하면, 상기 제1 트랜지스터(T1)로 하여금 이중 게이트 구조로 형성되게 할 수 있을 뿐만 아니라, 또한 상기 제1 트랜지스터(T1)가 비교적 작은 공간을 점유하는 경우, 상기 제1 트랜지스터(T1)의 게이트(201g)이 각각 상기 클록 신호선(CK)과 상기 제5 트랜지스터(T5)의 게이트(205g)과 커플링되는 것을 보다 잘 구현한다.

설명해야 할 것은, 상기 제2 방향과 상기 제1 방향이 서로 교차하는 각도는 실제 수요에 따라 설정될 수 있으며, 예시적으로, 상기 제2 방향과 상기 제1 방향은 수직된다.

일부 실시예에서, 상기 제1 트랜지스터(T1)의 채널의 너비 대 길이 비율, 상기 제2 트랜지스터(T2)의 채널의 너비 대 길이 비율과 상기 제3 트랜지스터(T3)의 채널의 너비 대 길이 비율은 동일하다.

구체적으로, 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)의 채널 부분의 치수는 실제 수요에 따라 설정될 수 있으며, 예시적으로, 상기 제1 트랜지스터(T1)의 채널의 너비 대 길이 비율, 상기 제2 트랜지스터(T2)의 채널의 너비 대 길이 비율과 상기 제3 트랜지스터(T3)의 채널의 너비 대 길이 비율은 모두 동일한 것으로 설치할 수 있으며, 이러한 레이아웃 방식은 구체적으로, 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)로 하여금 동일한 구동 성능을 갖게 하며, 따라서 시프트 레지스터 유닛 작업의 안정성에 더 유리하다.

진일보하여, 여러가지 방식을 통해 상기 제1 트랜지스터(T1)의 채널의 너비 대 길이 비율, 상기 제2 트랜지스터(T2)의 채널의 너비 대 길이 비율과 상기 제3 트랜지스터(T3)의 채널의 너비 대 길이 비율은 모두 동일한 것을 구현할 수 있으며, 예컨대: 상기 제2 방향 상에서, 상기 제2 트랜지스터(T2)의 채널 부분의 길이와 상기 제3 트랜지스터(T3)의 채널 부분의 길이는 동일하고, 또한 상기 제2 트랜지스터(T2)의 채널 부분의 길이는 상기 제1 트랜지스터(T1)의 채널 부분의 길이보다 작은 것으로 설치하며; 상기 제1 방향 상에서, 상기 제2 트랜지스터(T2)의 채널 부분의 폭과 상기 제3 트랜지스터(T3)의 채널 부분의 폭은 동일하고, 또한 상기 제2 트랜지스터(T2)의 채널 부분의 폭은 상기 제1 트랜지스터(T1)의 채널 부분의 폭보다 작은 것으로 설치한다.

일부 실시예에서, 상기 제1 트랜지스터(T1)의 활성층은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제1 전도 부분, 및 상기 2개의 제1 전도 부분 사이에 설치된 제1 채널 부분을 포함하며; 상기 제2 트랜지스터(T2)의 활성층은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제2 전도 부분, 및 상기 2개의 제2 전도 부분 사이에 설치된 제2 채널 부분을 포함하며; 상기 제3 트랜지스터(T3)의 활성층은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제3 전도 부분, 및 상기 2개의 제3 전도 부분 사이에 설치된 제3 채널 부분을 포함하며; 상기 제3 채널 부분은 상기 제1 채널 부분과 상기 제2 채널 부분 사이에 위치하고, 상기 제1 채널 부분과 상기 제3 채널 부분 사이에 위치한 상기 제1 전도 부분은 상기 제3 전도 부분과 커플링되며, 상기 제2 채널 부분과 상기 제3 채널 부분 사이에 위치한 상기 제2 전도 부분은 상기 제3 전도 부분과 커플링된다.

구체적으로, 상기 제1 트랜지스터(T1)의 활성층, 상기 제2 트랜지스터(T2)의 활성층과 상기 제3 트랜지스터(T3)의 활성층의 구체적 구조는 다종다양하며, 예시적으로, 상기 제1 방향을 따라, 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)를 차례로 배열하며, 상기 제1 트랜지스터(T1), 상기 제3 트랜지스터(T3)와 상기 제2 트랜지스터(T2) 중의 각 트랜지스터의 활성층은 모두 상기 제1 방향을 따라 상대적으로 설치된 2개의 제2 전도 부분, 및 해당 2개의 전도 부분 사이에 설치된 채널 부분을 포함하며, 이러한 구조는 상기 제1 트랜지스터(T1), 상기 제3 트랜지스터(T3)와 상기 제2 트랜지스터(T2)로 하여금 상기 제2 방향 상에서 가장 작은 공간을 점유하게 하며, 따라서 진일보하여 시프트 레지스터 유닛이 상기 제2 방향 상에서의 치수를 감소시킨다.

도 3과 도 4에 도시된 바와 같이, 일부 실시예에서, 상기 시프트 레지스터 유닛은 공통 접속 단부를 포함하며; 상기 복수개의 트랜지스터는 제4 트랜지스터(T4)와 제5 트랜지스터(T5)를 더 포함하고, 상기 제4 트랜지스터(T4)와 상기 제5 트랜지스터(T5)의 활성층은 하나의 연속적인 제2 반도체 층(12)으로 형성되며; 상기 제4 트랜지스터(T4)의 활성층은 상대적으로 설치된 2개의 제4 전도 부분(124), 및 상기 2개의 제4 전도 부분(124) 사이에 설치된 제4 채널 부분(123)을 포함하며; 상기 제5 트랜지스터(T5)의 활성층은 상대적으로 설치된 2개의 제5 전도 부분(121), 및 상기 2개의 제5 전도 부분(121) 사이에 설치된 제5 채널 부분(120)을 포함하며; 하나의 상기 제4 전도 부분(124)과 하나의 상기 제5 전도 부분(121)은 커플링되어 커플링 단부를 형성하며, 해당 커플링 단부는 제1 전도 접속부(501)를 통해 상기 공통 접속 단부와 커플링된다.

구체적으로, 상기 시프트 레지스터 유닛은 제4 트랜지스터(T4)와 제5 트랜지스터(T5)를 더 포함하고, 상기 제4 트랜지스터(T4)와 상기 제5 트랜지스터(T5)의 활성층은 하나의 연속적인 제2 반도체 층(12)으로 형성되며; 상기 제2 반도체 층(12)이 상기 베이스 상에서의 정투영과, 제4 트랜지스터(T4)의 게이트(204g)이 상기 베이스 상에서의 정투영 사이의 중첩 부분은, 상기 제4 트랜지스터(T4)의 제4 채널 부분(123)으로 되며, 상기 제2 반도체 층(12)이 상기 베이스 상에서의 정투영과, 제5 트랜지스터(T5)의 게이트(205g)이 상기 베이스 상에서의 정투영 사이의 중첩 부분은, 상기 제5 트랜지스터(T5)의 제5 채널 부분(120)으로 되며; 상기 제2 반도체 층(12)이 상기 베이스 상에서의 정투영과, 제4 트랜지스터(T4)의 입력 전극(S4), 출력 전극(D4)가 상기 베이스 상에서의 정투영 사이의 중첩 부분은, 상기 제4 트랜지스터(T4)의 제4 전도 부분(124)으로 되며, 상기 제2 반도체 층(12)이 상기 베이스 상에서의 정투영과, 제5 트랜지스터(T5)의 입력 전극(S5), 출력 전극(D5)가 상기 베이스 상에서의 정투영 사이의 중첩 부분은, 상기 제5 트랜지스터(T5)의 제4 전도 부분(121)으로 된다.

주의해야 할 것은, 상기 제4 트랜지스터(T4)가 포함하는 2개의 제4 전도 부분(124)에서, 하나의 상기 제4 전도 부분(124)은 제4 트랜지스터(T4)의 입력 전극(S4)으로 될 수 있고, 또 다른 상기 제4 전도 부분(124)은 제4 트랜지스터(T4)의 출력 전극(D4)으로 될 수 있으며; 상기 제5 트랜지스터(T5)가 포함하는 2개의 제5 전도 부분(121)에서, 하나의 상기 제5 전도 부분(121)은 제5 트랜지스터(T5)의 입력 전극(S5)으로 될 수 있고, 또 다른 상기 제5 전도 부분(121)은 제5 트랜지스터(T5)의 출력 전극(D5)으로 될 수 있다.

상술한 하나의 상기 제2 반도체 층(12)을 통해 상기 제4 트랜지스터(T4)의 제4 채널 부분(123)과 제4 전도 부분(124), 및 제5 트랜지스터(T5)의 제5 채널 부분(120)과 제5 전도 부분(121)을 형성함으로써, 상기 제4 트랜지스터(T4)의 제4 채널 부분(123)과 제4 전도 부분(124), 및 제5 트랜지스터(T5)의 제5 채널 부분(120)과 제5 전도 부분(121)으로 하여금 한차례 패터닝 공정과 한차례 도핑 공정을 통해 동시에 형성되게 할 수 있으며; 또한, 하나의 상기 제4 전도 부분(124)과 하나의 상기 제5 전도 부분(121)을 커플링하여 상기 커플링 단부를 형성함으로써, 해당 제4 전도 부분(124)과 해당 제5 전도 부분(121)로 하여금 동일한 전도 부분을 멀티플렉싱할 수 있게 하며, 따라서 상기 제4 트랜지스터(T4)와 상기 제5 트랜지스터(T5)가 점유하는 레이아웃 공간을 효과적으로 감소시킨다. 또한, 상술한 구조의 상기 제4 트랜지스터(T4)와 상기 제5 트랜지스터(T5)는, 단지 하나의 상기 제1 전도 접속부(501)를 통해 상기 커플링 단부와 상기 공통 접속 단부를 커플링시켜, 동시에 상기 제4 트랜지스터(T4)와 상기 제5 트랜지스터(T5)가 모두 상기 공통 접속 단부와 커플링하는 것을 구현할 수 있으며, 각각의 상기 공통 접속 단부와 커플링하는 것을 필요로 하는 트랜지스터를 위해 전문 전도 접속부를 설치하는 것을 피하며, 따라서 진일보하여 시프트 레지스터 유닛 전체의 레이아웃 공간을 감소시킨다.

도 4에 도시된 바와 같이, 일부 실시예에서, 상기 2개의 제4 전도 부분(124)은 상기 제1 방향을 따라 상대적으로 설치되고, 상기 2개의 제5 전도 부분(121)은 상기 제2 방향을 따라 상대적으로 설치되며; 상기 제2 방향과 상기 제1 방향은 서로 교차되며; 상기 제4 트랜지스터(T4)의 활성층과 상기 제5 트랜지스터(T5)의 활성층은 공동으로 L형을 형성하며, 상기 커플링 단부는 상기 L형의 코너에 위치한다.

구체적으로, 상기 제4 트랜지스터(T4)와 상기 제5 트랜지스터(T5)의 구체적인 레이아웃 방식은 실제 수요에 따라 설정될 수 있으며, 예시적으로, 상기 제2 반도체 층(12)을 L형으로 형성하고, 해당 L형의 한 변은 상기 제1 방향을 따라 연장되며, 상기 2개의 제5 전도 부분(121)과 제5 채널 부분(120)을 형성하기 위한 것이며, 해당 L형의 또 다른 변은 상기 제2 방향을 따라 연장되며, 상기 2개의 제4 전도 부분(124)과 제4 채널 부분(123)을 형성하기 위한 것이며, 상기 제4 트랜지스터(T4)와 상기 제5 트랜지스터(T5)에서, 상기 커플링 단부를 형성하기 위한 상기 제5 전도 부분(121)과 상기 제4 전도 부분(124)은 상기 L형의 코너에 위치할 수 있다.

상기 제4 트랜지스터(T4)의 활성층과 상기 제5 트랜지스터(T5)의 활성층이 공동으로 L형을 형성하고, 상기 커플링 단부가 상기 L형의 코너에 위치하게 하면, 상기 커플링 단부와 상기 공통 접속 단부 사이의 거리를 줄이고, 상기 제1 전도 접속부의 레이아웃 공간을 감소시키는데 유리하며, 따라서 상기 디스플레이 기판으로 하여금 협소 프레임화의 발전 수요에 보다 잘 부합되게 한다.

도 3에 도시된 바와 같이, 일부 실시예에서, 상기 제1 레벨 신호선(VGL)은 상기 제1 방향을 따라 연장되며; 상기 복수개의 트랜지스터는 각각 상기 제1 레벨 신호선과 커플링된 제4 트랜지스터와 제6 트랜지스터를 더 포함하고, 상기 제4 트랜지스터와 상기 제1 레벨 신호선(VGL)이 커플링된 일극이 상기 베이스 상에서의 정투영, 및 상기 제6 트랜지스터와 상기 제1 레벨 신호선(VGL)과 커플링된 일극이 상기 베이스 상에서의 정투영은, 모두 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영과 제1 중첩 영역이 존재하며, 상기 제4 트랜지스터의 일극과 상기 제6 트랜지스터의 일극은 상기 제1 중첩 영역에 설치된 제1 비아를 통해 상기 제1 레벨 신호선(VGL)과 직접 커플링된다.

구체적으로, 상기 시프트 레지스터 유닛은 각각 상기 제1 레벨 신호선(VGL)과 커플링된 제4 트랜지스터와 제6 트랜지스터를 더 포함하며, 상기 제4 트랜지스터와 상기 제6 트랜지스터는 모두 상기 제1 레벨 신호선(VGL) 부근에 설치될 수 있으며, 또한, 상기 제4 트랜지스터와 상기 제1 레벨 신호선(VGL)이 커플링된 일극이 상기 베이스 상에서의 정투영, 및 상기 제6 트랜지스터와 상기 제1 레벨 신호선이 커플링된 일극이 상기 베이스 상에서의 정투영은, 모두 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영과 제1 중첩 영역이 존재하도록 설치할 수 있으며, 따라서 상기 제4 트랜지스터와 상기 제6 트랜지스터 중 상기 제1 레벨 신호선(VGL)이 커플링된 일극이 상기 제1 레벨 신호선(VGL)과 상이한 층으로 설치될 때, 상기 제1 중첩 영역에 제1 비아를 설치하는 것을 통해, 상기 제4 트랜지스터와 상기 제6 트랜지스터의 일극이 모두 해당 제1 비아를 통해 상기 제1 레벨 신호선(VGL)과 직접 커플링되게 할 수 있다.

상술한 상기 제4 트랜지스터와 상기 제6 트랜지스터가 상기 제1 레벨 신호선(VGL)과 커플링되는 방식은, 전문 상기 제1 레벨 신호선(VGL)과 상기 제6 트랜지스터를 커플링하기 위한 전도 접속부를 증가하는 것을 피면함으로써, 진일보하여 상기 시프트 레지스터 유닛이 상기 디스플레이 기판 상에서의 점유 면적을 감소시킨다.

일부 실시예에서, 상기 제4 트랜지스터가 포함하는 제4 채널 부분이 상기 베이스 상에서의 정투영, 및 상기 제6 트랜지스터가 포함하는 제6 채널 부분이 상기 베이스 상에서의 정투영은, 모두 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영의 동일측에 위치하도록 설치할 수 있다.

구체적으로, 실제상 시프트 레지스터 유닛의 레이아웃을 진행할 때, 실제 수요에 따라 상기 제4 트랜지스터가 포함하는 제4 채널 부분이 상기 베이스 상에서의 정투영, 및 상기 제6 트랜지스터가 포함하는 제6 채널 부분이 상기 베이스 상에서의 정투영은, 모두 상기 제1 레벨 신호선이 상기 베이스 상에서의 정투영의 동일측에 위치하도록 설치할 수 있으며, 즉, 상기 제4 트랜지스터와 상기 제6 트랜지스터로 하여금 모두 상기 제1 레벨 신호선(VGL)의 동일측에 위치하게 하며; 이 경우에, 동시에 상기 제4 트랜지스터와 상기 제6 트랜지스터가 상기 제1 방향을 따라 차례로 배열되도록 설치함으로써, 상기 제4 트랜지스터, 상기 제6 트랜지스터와 상기 제1 레벨 신호선(VGL)이 상기 디스플레이 기판 상에서의 점유 면적을 최대 한도로 감소시킬 수 있다.

일부 실시예에서, 상기 제4 트랜지스터가 포함하는 제4 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영의 제1측에 위치하며, 상기 제6 트랜지스터가 포함하는 제6 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영의 제2측에 위치하며, 상기 제1측과 상기 제2측은 상대하는 것으로 설치할 수 있다.

구체적으로, 도 3에 도시된 바와 같이, 실제상 시프트 레지스터 유닛의 레이아웃을 진행할 때, 실제 수요에 따라 상기 제4 트랜지스터(T4)가 포함하는 제4 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영의 제1측에 위치하며, 상기 제6 트랜지스터(T6)가 포함하는 제6 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영의 제2측에 위치하도록 설치할 수 있으며, 상기 제4 트랜지스터(T4)와 상기 제6 트랜지스터(T6)로 하여금 각각 상기 제1 레벨 신호선(VGL)에 상대한 양측에 위치하도록 하며, 이러한 레이아웃 방식은 상기 제4 트랜지스터(T4)와 제1측에 위치한 기타 기능 패턴이 커플링되고, 상기 제6 트랜지스터(T6)와 제2측에 위치한 기타 기능 패턴이 커플링되는데 유리하다.

일부 실시예에서, 상기 제4 트랜지스터의 일극과 상기 제1 레벨 신호선이 형성한 상기 제1 중첩 영역과, 상기 제6 트랜지스터의 일극과 상기 제1 레벨 신호선이 형성한 상기 제1 중첩 영역 사이는 서로 독립적인 것을 설치할 수 있다.

구체적으로, 상기 제4 트랜지스터와 상기 제6 트랜지스터에 대해 레이아웃을 진행할 때, 실제 수요에 따라 상기 제4 트랜지스터의 일극과 상기 제1 레벨 신호선이 형성한 상기 제1 중첩 영역과, 상기 제6 트랜지스터의 일극과 상기 제1 레벨 신호선이 형성한 상기 제1 중첩 영역 사이는 서로 독립적인 것을 설치할 수 있으며, 또는, 상기 제4 트랜지스터의 일극과 상기 제1 레벨 신호선이 형성한 상기 제1 중첩 영역과, 상기 제6 트랜지스터의 일극과 상기 제1 레벨 신호선이 형성한 상기 제1 중첩 영역 사이는 중첩되는 것을 설치할 수 있다.

도 1과 도 3에 도시된 바와 같이, 일부 실시예에서, 상기 시프트 레지스터 유닛은 게이트 구동 신호 출력 단부(OUTPUT)를 포함하고, 상기 복수개의 트랜지스터는 상기 제1 방향을 따라 배열된 제7 트랜지스터(T7)와 제8 트랜지스터(T8)를 포함하며, 상기 제7 트랜지스터(T7)의 출력 전극(D7)과 상기 제8 트랜지스터(T8)의 출력 전극(D8)은 모두 상기 게이트 구동 신호 출력 단부(OUTPUT)와 커플링되며; 상기 제7 트랜지스터(T7)는 상기 게이트 구동 신호 출력 단부(OUTPUT)가 유효 레벨을 출력하는 것을 제어하기 위한 것이며, 상기 제8 트랜지스터(T8)는 상기 게이트 구동 신호 출력 단부(OUTPUT)가 비유효 레벨을 출력하는 것을 제어하기 위한 것이다.

구체적으로, 디스플레이 기판의 디스플레이 영역은 복수개의 게이트 라인과 복수개의 데이터 라인, 및 상기 복수개의 게이트 라인과 상기 복수개의 데이터 라인에 의해 교차 한정된 복수개의 서브 픽셀을 포함하며; 상기 게이트 구동 회로가 포함하는 복수개의 시프트 레지스터 유닛은 상기 복수개의 게이트 라인과 일일이 대응하고, 각각의 상기 시프트 레지스터 유닛의 게이트 구동 신호 출력 단부는 대응하는 게이트 라인과 커플링되며, 대응하는 게이트 라인을 위해 게이트 구동 회로를 제공하기 위한 것이다.

상기 시프트 레지스터 유닛은 상기 제1 방향을 따라 배열된 제7 트랜지스터(T7)와 제8 트랜지스터(T8)를 포함하며, 상기 제7 트랜지스터(T7)의 출력 전극(D7)과 상기 제8 트랜지스터(T8)의 출력 전극(D8)은 모두 상기 게이트 구동 신호 출력 단부와 커플링되며, 상기 제7 트랜지스터(T7)의 입력 전극(S7)과 반전 클록 신호선(CB)는 커플링되며, 상기 제8 트랜지스터(T8)의 입력 전극(S8)과 제2 레벨 신호선(VGH)은 커플링되며, 상기 제7 트랜지스터(T7)를 통해 상기 게이트 구동 신호 출력 단부가 유효 레벨을 출력하는 것을 제어할 수 있으며, 상기 제8 트랜지스터(T8)를 통해 상기 게이트 구동 신호 출력 단부(OUTPUT)가 비유효 레벨을 출력하는 것을 제어할 수 있다.

상술한 실시예가 제공하는 디스플레이 기판에서, 상기 시프트 레지스터 유닛이 포함하는 상기 제7 트랜지스터(T7)와 상기 제8 트랜지스터(T8)는 상기 제1 방향을 따라 배열되며, 상기 제7 트랜지스터(T7)와 상기 제8 트랜지스터(T8)가 상기 제2 방향에서 점유하는 공간이 작게 하여, 상기 디스플레이 기판의 프레임 폭을 감소시키는데 유리하다.

도 3, 도 5와 도 7에 도시된 바와 같이, 일부 실시예에서, 상기 제7 트랜지스터(T7)의 입력 전극(S7)은 상기 제1 방향을 따라 배열된 복수개의 제1 입력 전극 패턴, 및 상기 복수개의 제1 입력 전극 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제1 입력 전극 패턴과 커플링된 제2 입력 전극 패턴을 포함하며; 상기 제7 트랜지스터(T7)의 출력 전극(D7)은 복수개의 제1 출력 전극 패턴, 및 상기 복수개의 제1 출력 전극 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제1 출력 전극 패턴과 커플링된 제2 출력 전극 패턴을 포함하며, 상기 제1 출력 전극 패턴과 상기 제1 입력 전극 패턴은 교대로 배열되며; 상기 제7 트랜지스터(T7)의 게이트(207g)는 복수개의 제4 게이트 패턴, 및 상기 복수개의 제4 게이트 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제4 게이트 패턴과 커플링된 제5 게이트 패턴을 포함하며, 각각의 상기 제4 게이트 패턴은 모두 인접한 상기 제1 입력 전극 패턴과 상기 제1 출력 전극 패턴 사이에 위치하며;

상기 제8 트랜지스터(T8)의 게이트(208g)가 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터(T8)의 입력 전극(S8)이 상기 베이스 상에서의 정투영과 상기 제8 트랜지스터(T8)의 출력 전극(D8)이 상기 베이스 상에서의 정투영 사이에 위치하며, 상기 제7 트랜지스터(T7) 중 상기 제8 트랜지스터(T8)의 게이트(208g)에 가장 근접한 제1 출력 전극 패턴은 상기 제8 트랜지스터(T8)의 출력 전극으로 멀티플렉싱되며;

구체적으로, 상기 제1 입력 전극 패턴, 상기 제1 출력 전극 패턴, 상기 제4 게이트 패턴의 구체적인 수향은 실제 수요에 따라 설정될 수 있으며, 선택적으로, 도 7에 도시된 바와 같이, 2개의 상기 제1 입력 전극 패턴, 2개의 상기 제1 출력 전극 패턴, 3개의 상기 제4 게이트 패턴을 포함하며; 또한, 상기 제2 입력 전극 패턴, 상기 제2 출력 전극 패턴 및 상기 제5 게이트 패턴의 구체적 레이아웃 위치는 실제 수요에 따라 설정될 수 있으며, 선택적으로, 상기 제2 입력 전극 패턴은 상기 제1 입력 전극 패턴이 상기 디스플레이 기판의 디스플레이 영역으로부터 멀리 떨어지는 일측에 위치하고, 상기 제2 출력 전극 패턴은 상기 제1 출력 전극 패턴이 상기 디스플레이 영역에 근접하는 일측에 위치하며, 상기 제5 게이트 패턴은 제4 게이트 패턴이 상기 디스플레이 영역에 근접하는 일측에 위치하며; 이러한 레이아웃 방식은 상기 제2 입력 전극 패턴이, 상기 시프트 레지스터 유닛 중, 상기 제1 입력 전극 패턴이 상기 디스플레이 기판의 디스플레이 영역으로부터 멀리 떨어지는 일측에 위치한 기타 기능 패턴과 커플링되는데 편리하고, 또한 상기 제2 출력 전극 패턴이 상기 시프트 레지스터 유닛 중의 게이트 구동 신호 출력 단부(OUTPUT)와 커플링되는데 편리하다.

또한, 상술한 구조의 제7 트랜지스터는 보다 좋은 구동 성능을 가지고, 신속한 온오프를 구현할 수 있다.

상기 제8 트랜지스터(T8)의 출력 전극(D8)과 상기 제7 트랜지스터(T7)의 출력 전극(D7)은 모두 게이트 구동 신호 출력 단부(OUTPUT)와 커플링되므로, 상기 제8 트랜지스터의(T8)를 레이아웃할 때, 상기 제7 트랜지스터의(T7) 중 상기 제8 트랜지스터(T8)의 게이트(208g)에 가장 근접한 상기 제1 출력 전극 패턴을 상기 제8 트랜지스터(T8)의 출력 전극(D8)으로 멀티플렉싱하며, 따라서 진일보하여 상기 제7 트랜지스터(T7)와 상기 제8 트랜지스터(T8)의 레이아웃 공간을 감소시키며, 상기 디스플레이 기판의 협소 프레임화를 구현하는데 유리하다.

도 3과 도 4에 도시된 바와 같이, 일부 실시예에서, 상기 제7 트랜지스터(T7)는 상기 제2 방향을 따라 배열된 2개의 제7 활성 패턴을 포함하고, 각각의 상기 제7 활성 패턴은 모두 상기 제1 방향을 따라 교대로 설치된 제7 전도 부분(131) 및 제7 채널 부분(130)을 포함하며;

상기 제7 채널 부분(130)과 상기 제4 게이트 패턴은 일일이 대응하고, 각각의 상기 제7 채널 부분(130)이 상기 베이스 상에서의 정투영은, 모두 대응하는 상기 제4 게이트 패턴이 상기 베이스 상에서의 정투영의 내부에 위치하며;

상기 제7 트랜지스터(T7) 중의 일부분 상기 제7 전도 부분(131)과 상기 제1 입력 전극 패턴은 일일이 대응하고, 상기 제1 입력 전극 패턴이 상기 베이스 상에서의 정투영은, 대응하는 상기 제7 전도 부분(131)이 상기 베이스 상에서의 정투영과 제2 중첩 영역이 존재하며, 상기 제1 입력 전극 패턴은 상기 제2 중첩 영역에 설치된 적어도 하나의 제2 비아를 통해 대응하는 상기 제7 전도 부분(131)과 커플링되며;

상기 제7 트랜지스터(T7) 중의 또 다른 부분의 상기 제7 전도 부분(131)과 상기 제1 출력 전극 패턴은 일일이 대응하고, 상기 제1 출력 전극 패턴이 상기 베이스 상에서의 정투영은, 대응하는 상기 제7 전도 부분(131)이 상기 베이스 상에서의 정투영과 제3 중첩 영역이 존재하며, 상기 제1 출력 전극 패턴은 상기 제3 중첩 영역에 설치된 적어도 하나의 제3 비아를 통해 대응하는 상기 제7 전도 부분(131)과 커플링되며;

상기 제8 트랜지스터(T8)는 상기 제2 방향을 따라 배열된 2개의 제8 활성 패턴을 포함하고, 각각의 상기 제8 활성 패턴은 모두 제8 전도 부분(133) 및 제8 채널 부분(132)을 포함하며, 상기 제8 전도 부분(133)이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터(T8)의 입력 전극(S8)이 상기 베이스 상에서의 정투영과 제4 중첩 영역이 존재하며, 상기 제8 전도 부분(133)은 상기 제4 중첩 영역에 설치된 적어도 하나의 제4 비아를 통해 상기 제8 트랜지스터(T8)의 입력 전극과 커플링되며;

상기 제8 채널 부분(132)이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터(T8)의 게이트(208g)이 상기 베이스 상에서의 정투영의 내부에 위치하며;

상기 제7 활성 패턴과 상기 제8 활성 패턴은 일일이 대응하며, 서로 대응하는 상기 제7 활성 패턴과 상기 제8 활성 패턴은 하나의 연속적인 제3 반도체 층(13)으로 형성된다.

구체적으로, 상기 시프트 레지스터 유닛은 2개의 제3 반도체 층(13)을 포함하고, 2개의 제3 반도체 층(13)은 상기 제2 방향을 따라 배열되며, 또한 각각의 상기 제3 반도체 층(13)은 모두 상기 제1 방향을 따라 뻗을 수 있다. 각각의 상기 제3 반도체 층(13)이 포함하는 제7 전도 부분(131), 제7 채널 부분(130), 제8 전도 부분(133)과 제8 채널 부분(132)은 모두 상기 제2 방향을 따라 뻗어 있다.

주의해야 할 것은, 상기 제2 비아, 상기 제3 비아 및 상기 제4 비아의 수량은 모두 실제 수요에 따라 설정될 수 있다.

상술한 실시예가 제공하는 디스플레이 기판에서, 상기 제1 방향을 따라 연장되는 제3 반도체 층(13)을 이용하여 상기 제7 트랜지스터(T7)의 제7 활성 패턴, 및 상기 제8 트랜지스터(T8)의 제8 활성 패턴을 형성하며, 상기 제7 트랜지스터(T7)와 상기 제8 트랜지스터(T8)가 상기 제2 방향 상에서 점유하는 공간이 작게 될뿐만 아니라, 또한 상기 트랜지스터(T7)의 제7 활성 패턴, 및 상기 제8 트랜지스터(T8)의 제8 활성 패턴이 상기 제1 방향 상에서의 치수를 증가시켜, 상기 제7 트랜지스터(T7)와 상기 제8 트랜지스터(T8)의 채널 폭을 보장함으로써, 상기 제7 트랜지스터(T7)와 상기 제8 트랜지스터(T8)의 작업 성능이 보장되는 경우, 상기 디스플레이 기판의 프레임 폭을 감소시키는 효과를 구현한다.

일부 실시예에서, 상기 클록 신호선, 상기 반전 클록 신호선과 상기 제2 레벨 신호선은 모두 상기 제1 방향을 따라 연장되며, 상기 클록 신호선이 상기 베이스 상에서의 정투영, 상기 반전 클록 신호선이 상기 베이스 상에서의 정투영, 및 상기 제2 레벨 신호선이 상기 베이스 상에서의 정투영은 모두 상기 시프트 레지스터 유닛이 상기 베이스 상에서의 정투영이 상기 디스플레이 기판의 디스플레이 영역으로부터 멀리 떨어진 일측에 위치한다.

구체적으로, 상기 클록 신호선, 상기 반전 클록 신호선과 상기 제2 레벨 신호선의 구체적 위치는 실제 수요에 따라 설치될 수 있으며, 예시적으로, 상기 클록 신호선, 상기 반전 클록 신호선과 상기 제2 레벨 신호선을 모두 상기 디스플레이 기판의 에지에 설치할 수 있고, 즉 상기 클록 신호선이 상기 베이스 상에서의 정투영, 상기 반전 클록 신호선이 상기 베이스 상에서의 정투영, 및 상기 제2 레벨 신호선이 상기 베이스 상에서의 정투영은 모두 상기 시프트 레지스터 유닛이 상기 베이스 상에서의 정투영이 상기 디스플레이 기판의 디스플레이 영역으로부터 멀리 떨어지는 일측에 위치하며, 따라서 상기 시프트 레지스터 유닛을 레이아웃할 때, 상기 시프트 레지스터 유닛 중의 각 트랜지스터와 상기 클록 신호선, 상기 반전 클록 신호선과 상기 제2 레벨 신호선의 지나친 중첩을 피할 수 있기에, 따라서 시프트 레지스터 유닛의 작업 성능을 제고시키는데 유리하다.

또한, 상기 클록 신호선, 상기 반전 클록 신호선과 상기 제2 레벨 신호선이 모두 상기 제1 방향을 따라 뻗어 있도록 설치하는 것을 통해, 상기 디스플레이 기판이 협소 프레임화를 구현하는데 유리하다.

상술한 실시예가 제공하는 시프트 레지스터 유닛의 구체적 구조는 다종다양하며, 일부 실시예에서, 상기 게이트 구동 회로는 프레임 개시 신호선(STV)을 더 포함하며; 상기 복수개의 트랜지스터는 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7)와 제8 트랜지스터(T8)를 포함하며; 상기 제1 트랜지스터(T1)의 게이트(201g)는 상기 클록 신호선(CK)과 커플링되고, 상기 제1 트랜지스터(T1)의 입력 전극(S1)은 상기 프레임 개시 신호선(STV)과 커플링되며, 상기 제1 트랜지스터(T1)의 출력 전극(D1)은 상기 제5 트랜지스터(T5)의 게이트(205g)와 커플링되며; 상기 제5 트랜지스터(T5)의 입력 전극(S5)은 상기 클록 신호선(CK)과 커플링되고, 상기 제5 트랜지스터(T5)의 출력 전극(D5)은 상기 제4 트랜지스터(T4)의 출력 전극(D4)과 커플링되며; 상기 제4 트랜지스터(T4)의 게이트(204g)는 상기 클록 신호선(CK)과 커플링되고, 상기 제4 트랜지스터(T4)의 입력 전극(S4)은 상기 제1 레벨 신호선(VGL)과 커플링되며, 상기 제4 트랜지스터(T4)의 출력 전극(D4)은 상기 제8 트랜지스터(T8)의 게이트(208g)와 커플링되며; 상기 제8 트랜지스터(T8)의 입력 전극(S8)은 상기 제2 레벨 신호선(VGH)과 커플링되고, 상기 제8 트랜지스터(T8)의 출력 전극(D8)은 상기 게이트 구동 신호 출력 단부(OUTPUT)와 커플링되며; 상기 제7 트랜지스터(T7)의 게이트(207g)는 상기 제6 트랜지스터(T6)의 출력 전극(D6)과 커플링되고, 상기 제7 트랜지스터(T7)의 입력 전극(S7)은 상기 반전 클록 신호 입력 단부와 커플링되며, 상기 제7 트랜지스터(T7)의 출력 전극(D7)은 상기 게이트 구동 신호 출력 단부(OUTPUT)와 커플링되며; 상기 제6 트랜지스터(T6)의 게이트(206g)는 상기 제1 레벨 신호선(VGL)과 커플링되고, 상기 제6 트랜지스터(T6)의 입력 전극(S6)은 상기 제1 트랜지스터(T1)의 출력 전극(D1)과 커플링되며; 상기 제2 트랜지스터(T2)의 게이트(202g)는 상기 제4 트랜지스터(T4)의 출력 전극(D4)과 커플링되고, 상기 제2 트랜지스터(T2)의 입력 전극(S2)은 상기 제2 레벨 신호선(VGH)과 커플링되며, 상기 제2 트랜지스터(T2)의 출력 전극(D2)은 상기 제3 트랜지스터(T3)의 입력 전극(S3)과 커플링되며; 상기 제3 트랜지스터(T3)의 게이트(203g)는 상기 반전 클록 신호선(CB)과 커플링되고, 상기 제3 트랜지스터(T3)의 출력 전극(D3)은 상기 제6 트랜지스터(T6)의 입력 전극(S6)과 커플링되며;

상기 시프트 레지스터 유닛은: 제1 커패시터(C1)와 제2 커패시터(C2)를 더 포함하며, 상기 제1 커패시터(C1)의 제1 플레이트(C1a)는 상기 제8 트랜지스터(T8)의 게이트(208g)와 커플링되고, 상기 제1 커패시터(C1)의 제2 플레이트(C1b)는 상기 제2 레벨 신호선(VGH)과 커플링되며; 상기 제2 커패시터(C2)의 제1 플레이트(C2a)는 상기 제7 트랜지스터(T7)의 게이트(207g)와 커플링되고, 상기 제2 커패시터(C2)의 제2 플레이트(C2b)는 상기 게이트 구동 신호 출력 단부(OUTPUT)와 커플링된다.

구체적으로, 상술한 시프트 레지스터 유닛에 포함된 각 트랜지스터는 P형 박막 트랜지스터로 선택가능하지만, 이에 한정되지 않는다. 상기 제1 레벨 신호선(VGL)이 출력한 제1 레벨 신호는 로우 레벨 신호로 선택가능하며; 상기 제2 레벨 신호선(VGH)이 출력한 제2 레벨 신호는 하이 레벨 신호로 선택가능하며; 상기 클록 신호선(CK)이 출력한 클록 신호와 상기 반전 클록 신호선(CB)이 출력한 반전 클록 신호의 위상은 상반대된다.

상기 시프트 레지스터 유닛이 상술한 구조를 이용할 때, 상기 시프트 레지스터 유닛의 구체적 레이아웃 방식은 다종다양하며, 아래에 일 구체적인 레이아웃 방식을 제시한다.

일부 실시예에서, 상기 디스플레이 영역에 근접하는 방향을 따라, 상기 클록 신호선(CK), 상기 반전 클록 신호선(CB) 및 상기 제2 레벨 신호선(VGH)은 차례로 배열되며;

상기 제1 방향을 따라, 상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)와 상기 제2 트랜지스터(T2) 사이에 위치하며; 상기 제4 트랜지스터(T4)는 상기 제1 트랜지스터(T1)가 상기 제2 레벨 신호선(VGH)으로부터 멀리 떨어진 일측에 위치하며;

상기 제5 트랜지스터(T5)의 제5 채널 부분(120)은 상기 제1 트랜지스터(T1)의 제1 채널 부분과 상기 제4 트랜지스터(T4)의 제4 채널 부분(123) 사이에 위치하고, 또한 상기 제5 트랜지스터(T5)의 입력 전극(S5)이 상기 베이스 상에서의 정투영은, 상기 제1 트랜지스터(T1)의 제1 채널 부분이 상기 베이스 상에서의 정투영과 상기 제5 트랜지스터(T5)의 제5 채널 부분(120)이 상기 베이스 상에서의 정투영 사이에 위치하며;

상기 공통 접속 단부는 상기 제2 트랜지스터(T2)의 게이트(202g)를 포함하고, 상기 제5 트랜지스터(T5)의 출력 전극(D5)은 상기 제1 전도 접속부(501)를 통해 상기 제2 트랜지스터(T2)의 게이트(202g)와 커플링되며, 상기 제1 전도 접속부(501)는 상기 제1 방향을 따라 연장되며;

상기 제1 레벨 신호선(VGL)은 상기 제4 트랜지스터(T4)의 제4 채널 부분(123)이 상기 제2 레벨 신호선(VGH)으로부터 멀리 떨어진 일측에 위치하고, 또한 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영은, 상기 제4 트랜지스터(T4)의 제4 채널 부분이 상기 베이스 상에서의 정투영과 상기 제6 트랜지스터(T6)의 제6 채널 부분이 상기 베이스 상에서의 정투영 사이에 위치하며;

상기 제8 트랜지스터(T8)와 상기 제7 트랜지스터(T7)는 상기 제6 트랜지스터(T6)가 상기 제1 레벨 신호선(VGL)으로부터 멀리 떨어진 일측에 위치한다.

상기 시프트 레지스터 유닛을 상술한 방식에 따라 레이아웃할 때, 상기 시프트 레지스터 유닛에 포함된 각 트랜지스터 배열은 치밀하고, 또한 상기 제2 방향 상에서 상기 시프트 레지스터 유닛의 치수는 비교적 작으며, 따라서 상기 디스플레이 기판이 협소 프레임화를 구현하는데 유리하다.

도 3, 도 6 및 도 7에 도시된 바와 같이, 일부 실시예에서, 상기 시프트 레지스터 유닛은 상기 제2 레벨 신호(VGH)와 커플링된 제3 전도 접속부(503), 및 상기 제 8 트랜지스터(T8)의 게이트(208g)와 상기 제2 트랜지스터(T2)의 게이트(202g)를 커플링하기 위한 제4 전도 접속부(504)를 더 포함하며, 상기 제3 전도 접속부(503)와 상기 제4 전도 접속부(504)는 모두 상기 제2 방향을 따라 연장되며;

상기 제1 커패시터(C1)의 제2 플레이트(C1b)는 상기 제2 방향을 따라 연장 되고, 상기 제1 커패시터(C1)의 제2 플레이트(C1b)가 상기 제3 전도 접속부(503)에 근접하는 일단이 상기 베이스 상에서의 정투영은, 상기 제3 전도 접속부(503)가 상기 베이스 상에서의 정투영과 제5 중첩 영역이 존재하며, 상기 제1 커패시터(C1)의 제2 플레이트(C1b)가 상기 제3 전도 접속부(503)에 근접하는 일단은 상기 제5 중첩 영역에 설치된 적어도 하나의 제5 비아를 통해 상기 제3 전도 접속부(503)와 커플링되며;

상기 제1 커패시터(C1)의 제2 플레이트(C1b)가 상기 제8 트랜지스터(T8)의 입력 전극(S8)에 근접하는 일단이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터(T8)의 입력 전극(S8)이 상기 베이스 상에서의 정투영과 제6 중첩 영역이 존재하며, 상기 제1 커패시터(C1)의 제2 플레이트(C1b)가 상기 제8 트랜지스터(T8)의 입력 전극(S8)에 근접하는 일단은 상기 제6 중첩 영역에 설치된 적어도 하나의 제6 비아를 통해 상기 제8 트랜지스터(T8)의 입력 전극(S8)과 커플링되며; 상기 제1 커패시터(C1)의 제2 플레이트(C1b)가 상기 베이스 상에서의 정투영과 상기 제4 전도 접속부가 상기 베이스 상에서의 정투영은 적어도 부분 중첩되며, 상기 제4 전도 접속부는 상기 제1 커패시터(C1)의 제1 플레이트(C1a)로 멀티플렉싱된다.

구체적으로, 상기 제2 레벨 신호선(VGH)은 상기 시프트 레지스터 유닛이 상기 디스플레이 영역으로부터 멀리 떨어지는 일측에 위치하고, 상기 제2 트랜지스터(T2)는 상기 제2 레벨 신호선(VGH)에 근접하여 설치되며, 상기 제8 트랜지스터(T8)는 상기 디스플레이 영역에 근접한 위치에 있기에, 상기 제8 트랜지스터(T8)의 게이트(208g)과 상기 제2 트랜지스터(T2)의 게이트(202g)를 커플링하기 위한 제4 전도 접속부(504)를 상기 제1 커패시터(C1)의 제1 플레이트(C1a)로 멀티플렉싱하며, 동시에 상기 제1 커패시터(C1)의 제2 플레이트(C1b)가 상기 베이스에 수직되는 방향 상에서 상기 제4 전도 접속부(504)와 중첩되도록 설치하여, 상기 제1 커패시터(C1)를 형성한다. 상기 제1 커패시터(C1)를 상술한 방식에 따라 설치할 때, 상기 제1 커패시터(C1)가 점유하는 공간은 효과적으로 절약하며, 따라서 상기 디스플레이 기판의 프레임 폭을 감소시키는데 유리하다.

도 3과 도 6에 도시된 바와 같이, 일부 실시예에서, 상기 제2 커패시터(C2)의 제2 플레이트(C2b)는 상기 제7 트랜지스터(T7)의 제7 채널 부분이 상기 제1 레벨 신호선(VGL)으로부터 멀리 떨어진 일측에 위치하며; 상기 제2 커패시터(C2)의 제2 플레이트(C2b)가 상기 베이스 상에서의 정투영과 상기 제7 트랜지스터(T7)의 출력 전극(D7)이 상기 베이스 상에서의 정투영은 제7 중첩 영역이 존재하며, 상기 제2 커패시터(C2)의 제2 플레이트(C2b)는 상기 제7 중첩 영역에 설치된 제7 비아를 통해 상기 제7 트랜지스터(T7)의 출력 전극(D7)과 커플링되며; 상기 제7 트랜지스터(T7)의 게이트(207g)는 상기 제2 커패시터(C2)의 제1 플레이트(C2a)로 멀티플렉싱된다.

구체적으로, 상기 제2 커패시터(C2)의 제1 플레이트(C2a)와 상기 제7 트랜지스터(T7)의 게이트(207g)는 커플링되고, 또한 해당 게이트(207g)는 비교적 큰 면적의 제5 게이트 패턴을 가지므로, 제5 게이트 패턴을 제2 커패시터(C2)의 제1 플레이트(C2a)로 멀티플렉싱할 수 있으며; 동시에 상기 제2 커패시터(C2)의 제2 플레이트(C2b)가 상기 베이스 상에서의 정투영과 상기 제5 게이트 패턴이 상기 베이스 상에서의 정투영이 중첩되도록 설치하여, 상기 제2 커패시터(C2)의 제2 플레이트(C2b)와 상기 제5 게이트 패턴이 상기 베이스에 수직되는 방향 상에서 정렬된 면적을 형성하도록 한다.

또한, 상기 제2 커패시터(C2)의 제2 플레이트(C2b)가 상기 베이스 상에서의 정투영과 상기 제7 트랜지스터(T7)의 출력 전극(D7)이 상기 베이스 상에서의 정투영 사이에 제7 중첩 영역을 갖도록 설치할 수 있으며, 따라서 상기 제2 커패시터(C2)의 제2 플레이트(C2b)로 하여금 상기 제7 중첩 영역에 설치된 제7 비아를 통해 상기 제7 트랜지스터(T7)의 출력 전극(D7)과 커플링되도록 한다.

도 3과 도 4에 도시된 바와 같이, 일부 실시예에서, 상기 시프트 레지스터 유닛은 상기 제2 방향을 따라 연장되는 제5 전도 접속부(505)를 더 포함하며; 상기 제6 트랜지스터(T6)는 제6 활성 패턴을 포함하고, 상기 제6 활성 패턴은 상기 제1 방향을 따라 연장되며, 상기 제6 활성 패턴은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제6 전도 부분(140), 및 상기 2개의 제6 전도 부분(140) 사이에 위치한 제6 채널 부분(141)을 포함하며, 상기 제6 트랜지스터(T6)의 입력 전극(S6)이 상기 베이스 상에서의 정투영과 하나의 상기 제6 전도 부분(140)이 상기 베이스 상에서의 정투영은 제8 중첩 영역이 존재하며, 상기 제6 트랜지스터(T6)의 입력 전극(S6)은 상기 제8 중첩 영역에 설치된 제8 비아를 통해 하나의 상기 제6 전도 부분(140)과 커플링되며, 상기 제6 트랜지스터(T6)의 출력 전극(D6)이 상기 베이스 상에서의 정투영과 또 다른 상기 제6 전도 부분(140)이 상기 베이스 상에서의 정투영은 제9 중첩 영역이 존재하며, 상기 제6 트랜지스터(T6)의 출력 전극(D6)은 상기 제9 중첩 영역에 설치된 제9 비아를 통해 또 다른 상기 제6 전도 부분(140)과 커플링되며; 상기 제6 트랜지스터(T6)의 입력 전극(S6)은 상기 제5 전도 접속부(505)를 통해 각각 상기 제1 트랜지스터(T1)의 출력 전극(D1), 및 상기 제5 트랜지스터(T5)의 게이트(205g)와 커플링된다.

상기 제6 트랜지스터(T6)를 상술한 구조로 설치하면, 상기 제6 트랜지스터(T6)로 하여금 상기 제2 방향 상에서 비교적 작은 치수를 갖게 하며, 따라서 상기 디스플레이 기판의 프레임 폭을 감소시키는데 유리하다. 또한, 상기 제6 트랜지스터(T6)의 입력 전극(S6)을 상기 제5 전도 접속부(505)를 통해 각각 상기 제1 트랜지스터(T1)의 출력 전극(D1), 및 상기 제5 트랜지스터(T5)의 게이트(205g)과 커플링하며, 진일보하여 상기 시프트 레지스터 유닛의 전체 레이아웃을 간소화하였다.

본 개시의 실시예는 디스플레이 기판을 제공하며, 베이스 및 상기 베이스 상에 설치된 게이트 구동 회로를 포함하며; 상기 게이트 구동 회로는: 프레임 개시 신호선(STV), 클록 신호선(CK), 반전 클록 신호선(CB), 제1 레벨 신호선(VGL), 제2 레벨 신호선(VGH) 및 복수개의 시프트 레지스터 유닛을 포함하며, 상기 프레임 개시 신호선(STV), 상기 클록 신호선(CK), 상기 반전 클록 신호선(CB), 상기 제1 레벨 신호선(VGL) 및 상기 제2 레벨 신호선(VGH)은 모두 제1 방향을 따라 연장되며; 상기 시프트 레지스터 유닛은 게이트 구동 신호 출력 단부(OUTPUT)를 포함하고, 각각의 상기 시프트 레지스터 유닛은 모두 복수개의 트랜지스터를 포함하며, 상기 복수개의 트랜지스터는 상기 제1 방향을 따라 배열된 제7 트랜지스터(T7)와 제8 트랜지스터(T8)를 포함하며; 상기 제7 트랜지스터(T7)는 제7 트랜지스터 입력 전극 패턴, 제7 트랜지스터 출력 전극 패턴 및 제7 트랜지스터 게이트 패턴을 포함하고, 상기 제7 트랜지스터 게이트 패턴이 상기 베이스 상에서의 정투영은, 상기 제7 트랜지스터 입력 전극 패턴이 상기 베이스 상에서의 정투영과 상기 제7 트랜지스터 출력 전극 패턴이 상기 베이스 상에서의 정투영 사이에 위치하며, 상기 제8 트랜지스터(T8)는 제8 트랜지스터 입력 전극 패턴, 제8 트랜지스터 출력 전극 패턴 및 제8 트랜지스터 게이트 패턴을 포함하고, 상기 제8 트랜지스터 게이트 패턴이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터 입력 전극 패턴이 상기 베이스 상에서의 정투영과 상기 제8 트랜지스터 출력 전극 패턴이 상기 베이스 상에서의 정투영 사이에 위치하며, 상기 제7 트랜지스터 출력 전극 패턴은 제8 트랜지스터 출력 전극 패턴으로 멀티플렉싱되며;

상기 제7 트랜지스터 출력 전극 패턴과 상기 제8 트랜지스터 출력 전극 패턴은 모두 상기 게이트 구동 신호 출력 단부(OUTPUT)와 커플링되며; 상기 제7 트랜지스터(T7)는 상기 게이트 구동 신호 출력 단부(OUTPUT)가 유효 레벨을 출력하는 것을 제어하기 위한 것이며, 상기 제8 트랜지스터(T8)는 상기 게이트 구동 신호 출력 단부(OUTPUT)가 비유효 레벨을 출력하는 것을 제어하기 위한 것이다.

상기 시프트 레지스터 유닛은 상기 제1 방향을 따라 배열된 제7 트랜지스터(T7)와 제8 트랜지스터(T8)를 더 포함하며, 상기 제7 트랜지스터 출력 전극 패턴과 상기 제8 트랜지스터 출력 전극 패턴은 모두 상기 게이트 구동 신호 출력 단부(OUTPUT)와 커플링되며, 상기 제7 트랜지스터 입력 전극 패턴과 반전 클록 신호선(CB)는 커플링되며, 상기 제8 트랜지스터 입력 전극 패턴과 제2 레벨 신호선(VGH)은 커플링되며, 상기 제7 트랜지스터(T7)를 통해 상기 게이트 구동 신호 출력 단부가 유효 레벨을 출력하는 것을 제어할 수 있으며, 상기 제8 트랜지스터(T8)를 통해 상기 게이트 구동 신호 출력 단부가 비유효 레벨을 출력하는 것을 제어할 수 있다.

본 개시의 실시예가 제공하는 디스플레이 기판에서, 상기 프레임 개시 신호선(STV), 상기 클록 신호선(CK), 상기 반전 클록 신호선(CB), 상기 제1 레벨 신호선(VGL) 및 상기 제2 레벨 신호선(VGH)은 모두 제1 방향을 따라 뻗어 있게 하며; 또한 상기 시프트 레지스터 유닛에 포함된 상기 제7 트랜지스터(T7)와 상기 제8 트랜지스터(T8)를 상기 제1 방향을 따라 배열하여, 상기 프레임 개시 신호선(STV), 상기 클록 신호선(CK), 상기 반전 클록 신호선(CB), 상기 제1 레벨 신호선(VGL, 상기 제2 레벨 신호선(VGH) 및 상기 제7 트랜지스터(T7)와 상기 제8 트랜지스터(T8)로 하여금 상기 제2 방향 상에서 점유하는 공간이 비교적 작게 함으로써, 상기 디스플레이 기판의 프레임 폭을 감소시키는데 유리하다.

또한, 본 개시의 실시예가 제공하는 디스플레이 기판에서, 상기 제7 트랜지스터 출력 전극 패턴을 상기 제8 트랜지스터 출력 전극 패턴으로 멀티플렉싱하도록 설정하는 것을 통해, 상기 제7 트랜지스터와 상기 제8 트랜지스터로 하여금 상기 제1 방향 상에서 점유하는 공간이 비교적 작게 함으로써, 진일보하여 상기 디스플레이 기판의 프레임 폭을 감소시키는데 유리하다.

도 3, 도 5와 도 7에 도시된 바와 같이, 일부 실시예에서, 상기 제7 트랜지스터 입력 전극 패턴은 상기 제1 방향을 따라 배열된 복수개의 제1 입력 전극 패턴, 및 상기 복수개의 제1 입력 전극 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제1 입력 전극 패턴과 커플링된 제2 입력 전극 패턴을 포함하며; 상기 제7 트랜지스터 출력 전극 패턴은 복수개의 제1 출력 전극 패턴, 및 상기 복수개의 제1 출력 전극 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제1 출력 전극 패턴과 커플링된 제2 출력 전극 패턴을 포함하며, 상기 제1 출력 전극 패턴과 상기 제1 입력 전극 패턴은 교대로 배열되며; 상기 제7 트랜지스터 게이트 패턴은 복수개의 제4 게이트 패턴, 및 상기 복수개의 제4 게이트 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제4 게이트 패턴과 커플링된 제5 게이트 패턴을 포함하며, 각각의 상기 제4 게이트 패턴은 모두 인접한 상기 제1 입력 전극 패턴과 상기 제1 출력 전극 패턴 사이에 위치하며;

구체적으로, 상기 제1 입력 전극 패턴, 상기 제1 출력 전극 패턴, 상기 제4 게이트 패턴의 구체적인 수향은 실제 수요에 따라 설정될 수 있으며, 선택적으로, 도 7에 도시된 바와 같이, 2개의 상기 제1 입력 전극 패턴, 2개의 상기 제1 출력 전극 패턴, 3개의 상기 제4 게이트 패턴을 포함하며; 또한, 상기 제2 입력 전극 패턴, 상기 제2 출력 전극 패턴 및 상기 제5 게이트 패턴의 구체적 레이아웃 위치는 실제 수요에 따라 설정될 수 있으며, 예시적으로, 상기 제2 입력 전극 패턴은 상기 제1 입력 전극 패턴이 상기 디스플레이 기판의 디스플레이 영역으로부터 멀리 떨어지는 일측에 위치하고, 상기 제2 출력 전극 패턴은 상기 제1 출력 전극 패턴이 상기 디스플레이 영역에 근접하는 일측에 위치하며, 상기 제5 게이트 패턴은 제4 게이트 패턴이 상기 디스플레이 영역에 근접하는 일측에 위치하며; 이러한 레이아웃 방식은 상기 제2 입력 전극 패턴이, 상기 시프트 레지스터 유닛 중, 상기 제1 입력 전극 패턴이 상기 디스플레이 기판의 디스플레이 영역으로부터 멀리 떨어지는 일측에 위치한 기타 기능 패턴과 커플링되는데 편리하고, 또한 상기 제2 출력 전극 패턴이 상기 시프트 레지스터 유닛 중의 게이트 구동 신호 출력 단부(OUTPUT)와 커플링되는데 편리하다.

또한, 상술한 구조의 제7 트랜지스터(T7)는 보다 좋은 구동 성능을 가지고, 신속한 온오프를 구현할 수 있다.

상기 제8 트랜지스터 출력 전극 패턴과 상기 제7 트랜지스터 출력 전극 패턴은 모두 게이트 구동 신호 출력 단부(OUTPUT)와 커플링되므로, 상기 제8 트랜지스터의(T8)를 레이아웃할 때, 상기 제7 트랜지스터의(T7) 중 상기 제8 트랜지스터(T8) 게이트 패턴에 가장 근접한 상기 제1 출력 전극 패턴을 상기 제8 트랜지스터 출력 전극 패턴으로 멀티플렉싱하며, 따라서 진일보하여 상기 제7 트랜지스터(T7)와 상기 제8 트랜지스터(T8)의 레이아웃 공간을 감소시키며, 상기 디스플레이 기판의 협소 프레임화를 구현하는데 유리하다.

상기 제8 트랜지스터(T8)는 상기 제2 방향을 따라 배열된 2개의 제8 활성 패턴을 포함하고, 각각의 상기 제8 활성 패턴은 모두 제8 전도 부분(133) 및 제8 채널 부분(132)을 포함하며, 상기 제8 전도 부분(133)이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터 입력 전극 패턴이 상기 베이스 상에서의 정투영과 제4 중첩 영역이 존재하며, 상기 제8 전도 부분(133)은 상기 제4 중첩 영역에 설치된 적어도 하나의 제4 비아를 통해 상기 제8 트랜지스터 입력 전극 패턴과 커플링되며;

상기 제8 채널 부분(132)이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터 게이트 패턴이 상기 베이스 상에서의 정투영의 내부에 위치하며;

도 3과 도 4에 도시된 바와 같이, 일부 실시예에서, 상기 복수개의 트랜지스터는 적어도 제1 트랜지스터(T1), 제2 트랜지스터(T2)와 제3 트랜지스터(T3)를 포함하며, 상기 제1 트랜지스터(T1)의 활성층, 상기 제2 트랜지스터(T2)의 활성층과 상기 제3 트랜지스터(T3)의 활성층은 하나의 연속적인 제1 반도체 층(11)으로 형성되고, 상기 제1 반도체 층(11)은 제1 방향을 따라 연장되며; 상기 제1 반도체 층(11)은 상기 제1 트랜지스터(T1), 제2 트랜지스터(T2)와 제3 트랜지스터(T3)에 대응하는 적어도 3개의 채널 부분(예컨대, 도 4에서의 110), 및 인접한 상기 채널 부분 사이에 설치된 전도 부분(예컨대, 도 4에서의 111)을 포함하고, 상기 적어도 3개의 채널 부분은 상기 제 1 방향을 따라 배열되며, 인접한 상기 채널 부분에 대응하는 상기 트랜지스터 사이는 대응하는 상기 전도 부분을 통해 커플링된다.

상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)는 작업할 때, 신호가 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)에서 차례로 전송되는 것을 구현할 수 있으며, 또는, 상기 제1 트랜지스터(T1), 상기 제3 트랜지스터(T3)와 상기 제2 트랜지스터(T2)가 차례로 커플링되는 경우, 상기 제1 트랜지스터(T1)와 상기 제3 트랜지스터(T3)가 커플링되는 곳을 공통 출력 단부로 하여, 상기 제1 트랜지스터(T1)로부터 전송된 신호, 및 상기 제3 트랜지스터(T3)로부터 전송된 신호와 상기 제2 트랜지스터(T2)로부터 전송된 신호가 모두 해당 공통 출력 단부로부터 출력되는 것을 구현할 수 있다.

도 3과 도 5에 도시된 바와 같이, 일부 실시예에서, 상기 제1 트랜지스터의 게이트는 201g은: 제1 게이트 패턴(2010), 제2 게이트 패턴(2011)과 제3 게이트 패턴(2012)을 포함하며;

구체적으로, 상기 시프트 레지스터 유닛에는 상기 공통 접속 단부와 커플링된 제4 트랜지스터(T4)와 제5 트랜지스터(T5)를 더 포함하고, 상기 제4 트랜지스터(T4)와 상기 제5 트랜지스터(T5)의 활성층은 하나의 연속적인 제2 반도체 층(12)으로 형성되며; 상기 제2 반도체 층(12)이 상기 베이스 상에서의 정투영과, 제4 트랜지스터(T4)의 게이트(204g)이 상기 베이스 상에서의 정투영 사이의 중첩 부분은, 상기 제4 트랜지스터(T4)의 제4 채널 부분(123)으로 되며, 상기 제2 반도체 층(12)이 상기 베이스 상에서의 정투영과, 제5 트랜지스터(T5)의 게이트(205g)이 상기 베이스 상에서의 정투영 사이의 중첩 부분은, 상기 제5 트랜지스터(T5)의 제5 채널 부분(120)으로 되며; 상기 제2 반도체 층(12)이 상기 베이스 상에서의 정투영과, 제4 트랜지스터(T4)의 입력 전극(S4), 출력 전극(D4)가 상기 베이스 상에서의 정투영 사이의 중첩 부분은, 상기 제4 트랜지스터(T4)의 제4 전도 부분(124)으로 되며, 상기 제2 반도체 층(12)이 상기 베이스 상에서의 정투영과, 제5 트랜지스터(T5)의 입력 전극(S5), 출력 전극(D5)가 상기 베이스 상에서의 정투영 사이의 중첩 부분은, 상기 제5 트랜지스터(T5)의 제4 전도 부분(121)으로 된다.

도 3에 도시된 바와 같이, 일부 실시예에서, 상기 제1 레벨 신호선(VGL)은 상기 제1 방향을 따라 연장되며; 상기 복수개의 트랜지스터는 각각 상기 제1 레벨 신호선과 커플링된 제4 트랜지스터와 제6 트랜지스터를 더 포함하고, 상기 제4 트랜지스터와 상기 제1 레벨 신호선(VGL)이 커플링된 일극이 상기 베이스 상에서의 정투영, 및 상기 제6 트랜지스터와 상기 제1 레벨 신호선이 커플링된 일극이 상기 베이스 상에서의 정투영은, 모두 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영과 제1 중첩 영역이 존재하며, 상기 제4 트랜지스터의 일극과 상기 제6 트랜지스터의 일극은 상기 제1 중첩 영역에 설치된 제1 비아를 통해 상기 제1 레벨 신호선(VGL)과 직접 커플링된다.

구체적으로, 상기 시프트 레지스터 유닛은 각각 상기 제1 레벨 신호선(VGL)과 커플링된 제4 트랜지스터와 제6 트랜지스터를 더 포함하며, 상기 제4 트랜지스터와 상기 제6 트랜지스터는 모두 상기 제1 레벨 신호선(VGL) 부근에 설치될 수 있으며, 또한, 상기 제4 트랜지스터와 상기 제1 레벨 신호선(VGL)이 커플링된 일극이 상기 베이스 상에서의 정투영, 및 상기 제6 트랜지스터와 상기 제1 레벨 신호선(VGL)이 커플링된 일극이 상기 베이스 상에서의 정투영은, 모두 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영과 제1 중첩 영역이 존재하도록 설치할 수 있으며, 따라서 상기 제4 트랜지스터와 상기 제6 트랜지스터 중 상기 제1 레벨 신호선(VGL)과 커플링된 일극이 상기 제1 레벨 신호선(VGL)과 상이한 층으로 설치될 때, 상기 제1 중첩 영역에 제1 비아를 설치하는 것을 통해, 상기 제4 트랜지스터와 상기 제6 트랜지스터의 일극이 모두 해당 제1 비아를 통해 상기 제1 레벨 신호선(VGL)과 직접 커플링되게 할 수 있다.

구체적으로, 실제상 시프트 레지스터 유닛의 레이아웃을 진행할 때, 실제 수요에 따라 상기 제4 트랜지스터가 포함하는 제4 채널 부분이 상기 베이스 상에서의 정투영, 및 상기 제6 트랜지스터가 포함하는 제6 채널 부분이 상기 베이스 상에서의 정투영은, 모두 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영의 동일측에 위치하도록 설치할 수 있으며, 즉, 상기 제4 트랜지스터와 상기 제6 트랜지스터로 하여금 모두 상기 제1 레벨 신호선(VGL)의 동일측에 위치하게 하며; 이 경우에, 또한 동시에 상기 제4 트랜지스터와 상기 제6 트랜지스터가 상기 제1 방향을 따라 차례로 배열되도록 설치함으로써, 상기 제4 트랜지스터, 상기 제6 트랜지스터와 상기 제1 레벨 신호선(VGL)이 상기 디스플레이 기판 상에서의 점유 면적을 최대 한도로 감소시킬 수 있다.

구체적으로, 도 3에 도시된 바와 같이, 실제상 시프트 레지스터 유닛의 레이아웃을 진행할 때, 실제 수요에 따라 상기 제4 트랜지스터(T4)가 포함하는 제4 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영의 제1측에 위치하며, 상기 제6 트랜지스터(T6)가 포함하는 제6 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제1 레벨 신호선(VGL)이 상기 베이스 상에서의 정투영의 제2측에 위치하도록 설치할 수 있으며, 즉 상기 제4 트랜지스터(T4)와 상기 제6 트랜지스터(T6)로 하여금 각각 상기 제1 레벨 신호선(VGL)에 상대한 양측에 위치하도록 하며, 이러한 레이아웃 방식은 상기 제4 트랜지스터(T4)와 제1측에 위치한 기타 기능 패턴이 커플링되고, 상기 제6 트랜지스터(T6)와 제2측에 위치한 기타 기능 패턴이 커플링되는데 유리하다.

본 개시의 실시예는 상술한 실시예가 제공하는 디스플레이 기판을 포함하는 디스플레이 장치를 더 제공한다.

상술한 실시예가 제공하는 디스플레이 기판은 협소 프레임을 구현할 수 있으므로, 본 개시의 실시예가 제공하는 디스플레이 장치가 상술한 디스플레이 기판을 포함할 때, 마찬가지로 협소 프레임을 갖는 유익한 효과를 구현할 수 있기에, 여기서 더 이상 기술하지 않기로 한다.

본 개시의 실시예는 디스플레이 기판의 제조 방법을 더 제공하며, 상기 제조 방법은 베이스 상에서 게이트 구동 회로를 제조하는 단계를 포함하며, 상기 게이트 구동 회로는 프레임 개시 신호선, 클록 신호선, 반전 클록 신호선, 제1 레벨 신호선, 제2 레벨 신호선 및 복수개의 시프트 레지스터 유닛을 포함하며;

구체적으로, 도 4에 도시된 바와 같이, 먼저 상기 제1 방향을 따라 연장되는 하나의 연속적인 제1 반도체 물질층을 형성할 수 있으며, 해당 제1 반도체 물질층의 형상은 도 4에서의 제1 반도체 층(11)과 같으며, 그 후, 상기 제1 반도체 물질층이 상기 베이스를 등진 일측에 게이트 절연층을 제조하며, 상기 게이트 절연층은 상기 제1 반도체 물질층 중 상기 제1 방향을 따라 배열된 3개의 채널 영역을 커버하며, 해당 채널 영역은 도 4에서의 채널 부분(110)이 위치한 영역을 포함한다.

이어서, 상기 게이트 절연층을 마스크로 하여 상기 기타 영역에 위치하는 상기 제1 반도체 물질층에 대해 도핑을 진행하여, 상기 채널 영역에 위치하는 제1 반도체 물질층으로 하여금 여전히 반도체 성능을 유지하게 하고, 상기 기타 영역에 위치하는 상기 제1 반도체 물질층으로 하여금 전도 성능을 갖게 함으로써, 인접한 상기 채널 부분 사이에 위치한 전도 부분을 형성한다.

본 개시의 실시예가 제공하는 디스플레이 기판 제조 방법을 이용하여 제조한 디스플레이 기판에서, 시프트 레지스터 유닛 중의 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)는 상기 제1 방향을 따라 배열되어, 상기 시프트 레지스터 유닛이 상기 제2 방향 상에서 점유하는 면적을 감소시킬 수 있으며; 또한, 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)에서, 인접한 트랜지스터 사이에 제1 반도체 층(11)이 포함하는 전도 부분을 통해 직접 커플링되어, 상기 제1 트랜지스터(T1), 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3)가 상기 제1 방향 상에서 점유하는 면적을 감소시킬 수 있으며; 따라서, 본 개시의 실시예가 제공하는 디스플레이 기판에서, 그가 포함하는 시프트 레지스터 유닛으로 하여금 상기 제1 방향과 상기 제2 방향 상에서 모두 비교적 작은 면적을 점유하게 함으로써, 상기 디스플레이 기판이 협소 프레임화의 발전 수요에 보다 잘 부합되게 한다.

주의해야 할 것은, 도 4에 도시된 바와 같이, 상기 제1 반도체 물질층을 이용하여 상기 제1 반도체 층(11)을 형성하는 과정에서, 동시에 상기 시프트 레지스터 유닛에 포함된 제2 반도체 층(12), 제3 반도체 층(13) 및 제6 활성 패턴(제6 채널 부분(141)과 제6 전도 부분(140)을 포함함)을 형성할 수 있다.

도 4에 도시된 각각의 채널 부분과 전도 부분의 제조를 완성한 후, 이어서 게이트 절연층을 형성하고, 또한 게이트 절연층이 상기 베이스를 등진 일측에 도 5에 도시된 바와 같은 제1 게이트 금속층을 제조할 수 있으며, 해당 제1 게이트 금속층은 시프트 레지스터 유닛에 포함된 각 트랜지스터의 게이트, 및 제4 전도 접속부(504)와 제5 전도 접속부(505)를 형성하기 위한 것이다.

도 5에 도시된 제1 게이트 금속층의 제조를 완성한 후, 이어서 상기 제1 게이트 층이 상기 베이스를 등진 일측에 제1 층간 절연층을 제조하고, 그 후 해당 제1 층간 절연층이 상기 베이스를 등진 일측에 도 6에 도시된 바와 같은 제2 게이트 금속층을 제조할 수 있으며, 해당 제2 게이트 금속층은 시프트 레지스터 유닛 중의 제1 커패시터(C1)의 제2 플레이트(C1b), 및 제2 커패시터(C2)의 제2 플레이트(C2b)를 형성하기 위한 것이다.

도 6에 도시된 제2 게이트 금속층의 제조를 완성한 후, 이어서 상기 제2 게이트 금속층이 상기 베이스를 등진 일측에 제2 층간 절연층을 제조하고, 그 후 해당 제2 층간 절연층이 상기 베이스를 등진 일측에 도 7에 도시된 바와 같은 소스 드레인 금속층을 제조할 수 있으며, 해당 소스 드레인 금속층은 시프트 레지스터 유닛 중의 프레임 개시 신호선(STV), 클록 신호선(CK), 반전 클록 신호선(CB), 제1 레벨 신호선(VGL), 제2 레벨 신호선(VGH), 제1 전도 접속부(501), 제3 전도 접속부(503) 및 부분 트랜지스터의 입력 전극과 출력 전극 등을 형성하기 위한 것이다.

설명해야 할 것은, 상기 디스플레이 장치는: 텔레비전, 디스플레이, 디지털 액자, 휴대전화, 태블릿 컴퓨터 등 임의의 디스플레이 기능을 갖는 제품 또는 부품일 수 있다.

달리 정의되지 않는 한, 본 개시에서 사용한 기술용어 또는 과학용어는 본 개시의 해당 기술 분야에서 통상의 지식을 가진 자들이 이해할 수 있는 통상적 의미여야 한다. 본 개시에 사용된 “제1”,“제2” 및 유사한 단어는 단지 상이한 구성 부분을 구별하는데 사용되며, 임의의 순서, 수량 또는 중요성을 나타내지 않는다. “포괄”, “포함" 등 유사한 단어는 해당 단어의 앞에 출현한 요소나 물품이 해당 단어의 뒤에 출현한 요소나 물품을 포함하는 것을 의미하나, 기타 요소 또는 물품을 배제하지 않는다. "접속", "커플링" 또는 "연결" 등 유사한 단어는 물리적 또는 기계적 접속에 한정되지 않고, 직접 또는 간접적인 것에 상관없이 전기적 접속을 포함할 수 있다. "상", "하", "좌", "우" 등은 단지 상대적 위치 관계를 나타내기 위한 것이며, 설명되는 대상의 절대 위치가 변경된 후, 상대 위치 관계는 또한 상응하게 변경될 수 있다.

층, 필름, 영역 또는 기판과 같은 요소가 또 다른 요소의 "상" 또는 "하"에 위치하도록 언급되는 경우, 이 요소는 "직접" 또 다른 요소의 "상" 또는 "하"에 위치할 수 있으며, 또는 중간 요소가 존재할 수 있음을 이해해야 한다.

상술한 실시형태의 설명에서, 구체적 특징, 구조, 재료 또는 특점은 임의의 하나 또는 복수개의 실시예에서 적절한 방식으로 결합될 수 있다.

상술한 바는 본 개시의 구체적인 실시형태이나, 본 개시의 보호범위는 이에 한정되지 않으며, 해당 기술 분야에 익숙한 임의의 기술자들은 본 개시에 따른 기술범위 내에서 변화 또는 교체를 쉽게 생각할 수 있으며, 원리를 벗어나지 않는 전제하에서 여러가지 개선과 윤색을 진행할수 있으며, 모도 본 개시의 보호 범위에 포함되어야 한다. 따라서, 본 개시의 보호범위는 상기 청구항의 보호 범위에 준해야 한다.

Claims

디스플레이 기판에 있어서,
베이스 및 상기 베이스 상에 설치된 게이트 구동 회로를 포함하며; 상기 게이트 구동 회로는: 프레임 개시 신호선, 클록 신호선, 반전 클록 신호선, 제1 레벨 신호선, 제2 레벨 신호선 및 복수개의 시프트 레지스터 유닛을 포함하며;
각각의 상기 시프트 레지스터 유닛은 모두 복수개의 트랜지스터를 포함하고, 상기 복수개의 트랜지스터는 적어도 제1 트랜지스터, 제2 트랜지스터와 제3 트랜지스터를 포함하며, 상기 제1 트랜지스터의 활성층, 상기 제2 트랜지스터의 활성층과 상기 제3 트랜지스터의 활성층은 하나의 연속적인 제1 반도체 층으로 형성되고, 상기 제1 반도체 층은 제1 방향을 따라 연장되며; 상기 제1 반도체 층은 상기 제1 트랜지스터, 상기 제2 트랜지스터와 상기 제3 트랜지스터에 대응하는 적어도 3개의 채널 부분, 및 인접한 상기 채널 부분 사이에 설치된 전도 부분을 포함하고, 상기 적어도 3개의 채널 부분은 상기 제 1 방향을 따라 배열되며, 인접한 상기 채널 부분에 대응하는 상기 트랜지스터 사이는 대응하는 상기 전도 부분을 통해 커플링되는 것을 특징으로 하는 디스플레이 기판.
제1항에 있어서,
상기 제1 트랜지스터의 게이트는: 제1 게이트 패턴, 제2 게이트 패턴과 제3 게이트 패턴을 포함하며;
상기 제1 게이트 패턴이 상기 베이스 상에서의 정투영과 상기 제2 게이트 패턴이 상기 베이스 상에서의 정투영은, 모두 상기 제1 트랜지스터의 채널 부분이 상기 베이스 상에서의 정투영과 적어도 부분 중첩되며, 상기 제1 게이트 패턴과 상기 제2 게이트 패턴은 모두 제2 방향을 따라 연장되며, 상기 제2 방향과 상기 제1 방향은 서로 교차되며;
상기 제3 게이트 패턴은 상기 제1 트랜지스터의 채널 부분이 상기 제2 레벨 신호선으로부터 멀리 떨어진 일측에 위치하며, 또한 상기 제3 게이트 패턴은 각각 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴과 커플링되며;
상기 제1 게이트 패턴이 상기 제3 게이트 패턴으로부터 멀리 떨어진 일단, 또는 상기 제2 게이트 패턴이 제3 게이트 패턴으로부터 멀리 떨어진 일단과 상기 클록 신호선은 커플링되는 것을 특징으로 하는 디스플레이 기판.
제2항에 있어서,
상기 제1 트랜지스터의 채널의 너비 대 길이 비율, 상기 제2 트랜지스터의 채널의 너비 대 길이 비율과 상기 제3 트랜지스터의 채널의 너비 대 길이 비율은 동일한 것을 특징으로 하는 디스플레이 기판.
제3항에 있어서,
상기 제2 방향 상에서, 상기 제2 트랜지스터의 채널 부분의 길이와 상기 제3 트랜지스터의 채널 부분의 길이는 동일하고, 또한 상기 제2 트랜지스터의 채널 부분의 길이는 상기 제1 트랜지스터의 채널 부분의 길이보다 작으며;
상기 제1 방향 상에서, 상기 제2 트랜지스터의 채널 부분의 너비와 상기 제3 트랜지스터의 채널 부분의 너비는 동일하고, 또한 상기 제2 트랜지스터의 채널 부분의 너비는 상기 제1 트랜지스터의 채널 부분의 너비보다 작은 것을 특징으로 하는 디스플레이 기판.
제1항에 있어서,
상기 제1 트랜지스터의 활성층은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제1 전도 부분, 및 상기 2개의 제1 전도 부분 사이에 설치된 제1 채널 부분을 포함하며; 상기 제2 트랜지스터의 활성층은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제2 전도 부분, 및 상기 2개의 제2 전도 부분 사이에 설치된 제2 채널 부분을 포함하며; 상기 제3 트랜지스터의 활성층은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제3 전도 부분, 및 상기 2개의 제3 전도 부분 사이에 설치된 제3 채널 부분을 포함하며; 상기 제3 채널 부분은 상기 제1 채널 부분과 상기 제2 채널 부분 사이에 위치하고, 상기 제1 채널 부분과 상기 제3 채널 부분 사이에 위치한 상기 제1 전도 부분은 상기 제3 전도 부분과 커플링되며, 상기 제2 채널 부분과 상기 제3 채널 부분 사이에 위치한 상기 제2 전도 부분은 상기 제3 전도 부분과 커플링되는 것을 특징으로 하는 디스플레이 기판.
제1항에 있어서,
상기 시프트 레지스터 유닛은 공통 접속 단부를 포함하며;
상기 복수개의 트랜지스터는 제4 트랜지스터와 제5 트랜지스터를 더 포함하고, 상기 제4 트랜지스터의 활성층과 상기 제5 트랜지스터의 활성층은 하나의 연속적인 제2 반도체 층으로 형성되며;
상기 제4 트랜지스터의 활성층은 상대적으로 설치된 2개의 제4 전도 부분, 및 상기 2개의 제4 전도 부분 사이에 설치된 제4 채널 부분을 포함하며;
상기 제5 트랜지스터의 활성층은 상대적으로 설치된 2개의 제5 전도 부분, 및 상기 2개의 제5 전도 부분 사이에 설치된 제5 채널 부분을 포함하며;
하나의 상기 제4 전도 부분과 하나의 상기 제5 전도 부분은 커플링되어 커플링 단부를 형성하며, 해당 커플링 단부는 제1 전도 접속부를 통해 상기 공통 접속 단부와 커플링되는 것을 특징으로 하는 디스플레이 기판.
제6항에 있어서,
상기 2개의 제4 전도 부분은 상기 제1 방향을 따라 상대적으로 설치되고, 상기 2개의 제5 전도 부분은 상기 제2 방향을 따라 상대적으로 설치되며; 상기 제2 방향과 상기 제1 방향은 서로 교차되며;
상기 제4 트랜지스터의 활성층과 상기 제5 트랜지스터의 활성층은 공동으로 L형을 형성하며, 상기 커플링 단부는 상기 L형의 코너에 위치하는 것을 특징으로 하는 디스플레이 기판.
제1항에 있어서,
상기 제1 레벨 신호선은 상기 제1 방향을 따라 연장되며;
상기 복수개의 트랜지스터는 각각 상기 제1 레벨 신호선과 커플링된 제4 트랜지스터와 제6 트랜지스터를 더 포함하고, 상기 제4 트랜지스터와 상기 제1 레벨 신호선이 커플링된 일극이 상기 베이스 상에서의 정투영, 및 상기 제6 트랜지스터와 상기 제1 레벨 신호선이 커플링된 일극이 상기 베이스 상에서의 정투영은, 모두 상기 제1 레벨 신호선이 상기 베이스 상에서의 정투영과 제1 중첩 영역이 존재하며, 상기 제4 트랜지스터의 일극과 상기 제6 트랜지스터의 일극은 상기 제1 중첩 영역에 설치된 제1 비아를 통해 상기 제1 레벨 신호선과 직접 커플링되는 것을 특징으로 하는 디스플레이 기판.
제8항에 있어서,
상기 제4 트랜지스터가 포함하는 제4 채널 부분이 상기 베이스 상에서의 정투영, 및 상기 제6 트랜지스터가 포함하는 제6 채널 부분이 상기 베이스 상에서의 정투영은, 모두 상기 제1 레벨 신호선이 상기 베이스 상에서의 정투영의 동일측에 위치하는 것을 특징으로 하는 디스플레이 기판.
제8항에 있어서,
상기 제4 트랜지스터가 포함하는 제4 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제1 레벨 신호선이 상기 베이스 상에서의 정투영의 제1측에 위치하며, 상기 제6 트랜지스터가 포함하는 제6 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제1 레벨 신호선이 상기 베이스 상에서의 정투영의 제2측에 위치하며, 상기 제1측과 상기 제2측은 상대하는 것을 특징으로 하는 디스플레이 기판.
제8항에 있어서,
상기 제4 트랜지스터의 일극과 상기 제1 레벨 신호선이 형성한 상기 제1 중첩 영역과, 상기 제6 트랜지스터의 일극과 상기 제1 레벨 신호선이 형성한 상기 제1 중첩 영역 사이는 서로 독립적인 것을 특징으로 하는 디스플레이 기판.
제1항에 있어서,
상기 시프트 레지스터 유닛은 게이트 구동 신호 출력 단부를 포함하고, 상기 복수개의 트랜지스터는 상기 제1 방향을 따라 배열된 제7 트랜지스터와 제8 트랜지스터를 포함하며, 상기 제7 트랜지스터의 출력 전극과 상기 제8 트랜지스터의 출력 전극은 모두 상기 게이트 구동 신호 출력 단부와 커플링되며; 상기 제7 트랜지스터는 상기 게이트 구동 신호 출력 단부가 유효 레벨을 출력하는 것을 제어하기 위한 것이며, 상기 제8 트랜지스터는 상기 게이트 구동 신호 출력 단부가 비유효 레벨을 출력하는 것을 제어하기 위한 것임을 특징으로 하는 디스플레이 기판.
제12항에 있어서,
상기 제7 트랜지스터의 입력 전극은 상기 제1 방향을 따라 배열된 복수개의 제1 입력 전극 패턴, 및 상기 복수개의 제1 입력 전극 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제1 입력 전극 패턴과 커플링된 제2 입력 전극 패턴을 포함하며;
상기 제7 트랜지스터의 출력 전극은 복수개의 제1 출력 전극 패턴, 및 상기 복수개의 제1 출력 전극 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제1 출력 전극 패턴과 커플링된 제2 출력 전극 패턴을 포함하며, 상기 제1 출력 전극 패턴과 상기 제1 입력 전극 패턴은 교대로 배열되며;
상기 제7 트랜지스터의 게이트는 복수개의 제4 게이트 패턴, 및 상기 복수개의 제4 게이트 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제4 게이트 패턴과 커플링된 제5 게이트 패턴을 포함하며, 각각의 상기 제4 게이트 패턴은 모두 인접한 상기 제1 입력 전극 패턴과 상기 제1 출력 전극 패턴 사이에 위치하며;
상기 제8 트랜지스터의 게이트가 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영과 상기 제8 트랜지스터의 출력 전극이 상기 베이스 상에서의 정투영 사이에 위치하며, 상기 제7 트랜지스터 중 상기 제8 트랜지스터의 게이트에 가장 근접한 제1 출력 전극 패턴은 상기 제8 트랜지스터의 출력 전극으로 멀티플렉싱되며;
상기 제1 입력 전극 패턴, 상기 제1 출력 전극 패턴, 상기 제4 게이트 패턴, 상기 제8 트랜지스터의 게이트와 상기 제8 트랜지스터의 입력 전극은 모두 제2 방향을 따라 연장되며, 상기 제2 방향과 상기 제1 방향은 서로 교차되는 것을 특징으로 하는 디스플레이 기판.
제13항에 있어서,
상기 제7 트랜지스터는 상기 제2 방향을 따라 배열된 2개의 제7 활성 패턴을 포함하고, 각각의 상기 제7 활성 패턴은 모두 상기 제1 방향을 따라 교대로 설치된 제7 전도 부분 및 제7 채널 부분을 포함하며;
상기 제7 채널 부분과 상기 제4 게이트 패턴은 일일이 대응하고, 각각의 상기 제7 채널 부분이 상기 베이스 상에서의 정투영은, 모두 대응하는 상기 제4 게이트 패턴이 상기 베이스 상에서의 정투영의 내부에 위치하며;
상기 제7 트랜지스터 중의 일부분 상기 제7 전도 부분과 상기 제1 입력 전극 패턴은 일일이 대응하고, 상기 제1 입력 전극 패턴이 상기 베이스 상에서의 정투영은, 대응하는 상기 제7 전도 부분이 상기 베이스 상에서의 정투영과 제2 중첩 영역이 존재하며, 상기 제1 입력 전극 패턴은 상기 제2 중첩 영역에 설치된 적어도 하나의 제2 비아를 통해 대응하는 상기 제7 전도 부분과 커플링되며;
상기 제7 트랜지스터 중의 또 다른 부분의 상기 제7 전도 부분과 상기 제1 출력 전극 패턴은 일일이 대응하고, 상기 제1 출력 전극 패턴이 상기 베이스 상에서의 정투영은, 대응하는 상기 제7 전도 부분이 상기 베이스 상에서의 정투영과 제3 중첩 영역이 존재하며, 상기 제1 출력 전극 패턴은 상기 제3 중첩 영역에 설치된 적어도 하나의 제3 비아를 통해 대응하는 상기 제7 전도 부분과 커플링되며;
상기 제8 트랜지스터는 상기 제2 방향을 따라 배열된 2개의 제8 활성 패턴을 포함하고, 각각의 상기 제8 활성 패턴은 모두 제8 전도 부분 및 제8 채널 부분을 포함하며, 상기 제8 전도 부분이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영과 제4 중첩 영역이 존재하며, 상기 제8 전도 부분은 상기 제4 중첩 영역에 설치된 적어도 하나의 제4 비아를 통해 상기 제8 트랜지스터의 입력 전극과 커플링되며;
상기 제8 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터의 게이트가 상기 베이스 상에서의 정투영의 내부에 위치하며;
상기 제7 활성 패턴과 상기 제8 활성 패턴은 일일이 대응하며, 서로 대응하는 상기 제7 활성 패턴과 상기 제8 활성 패턴은 하나의 연속적인 제3 반도체 층으로 형성된 것을 특징으로 하는 디스플레이 기판.
제1항에 있어서,
상기 클록 신호선, 상기 반전 클록 신호선과 상기 제2 레벨 신호선은 모두 상기 제1 방향을 따라 연장되며, 상기 클록 신호선이 상기 베이스 상에서의 정투영, 상기 반전 클록 신호선이 상기 베이스 상에서의 정투영, 및 상기 제2 레벨 신호선이 상기 베이스 상에서의 정투영은 모두 상기 시프트 레지스터 유닛이 상기 베이스 상에서의 정투영이 상기 디스플레이 기판의 디스플레이 영역으로부터 멀리 떨어진 일측에 위치하는 것을 특징으로 하는 디스플레이 기판.
제1항에 있어서,
상기 게이트 구동 회로는 프레임 개시 신호선을 더 포함하며;
상기 복수개의 트랜지스터는 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터와 제8 트랜지스터를 더 포함하며;
상기 제1 트랜지스터의 게이트는 상기 클록 신호선과 커플링되고, 상기 제1 트랜지스터의 입력 전극은 상기 프레임 개시 신호선과 커플링되며, 상기 제1 트랜지스터의 출력 전극은 상기 제5 트랜지스터의 게이트와 커플링되며;
상기 제5 트랜지스터의 입력 전극은 상기 클록 신호선과 커플링되고, 상기 제5 트랜지스터의 출력 전극은 상기 제4 트랜지스터의 출력 전극과 커플링되며;
상기 제4 트랜지스터의 게이트는 상기 클록 신호선과 커플링되고, 상기 제4 트랜지스터의 입력 전극은 상기 제1 레벨 신호선과 커플링되며, 상기 제4 트랜지스터의 출력 전극은 상기 제8 트랜지스터의 게이트와 커플링되며;
상기 제8 트랜지스터의 입력 전극은 상기 제2 레벨 신호선과 커플링되고, 상기 제8 트랜지스터의 출력 전극은 상기 게이트 구동 신호 출력 단부와 커플링되며;
상기 제7 트랜지스터의 게이트는 상기 제6 트랜지스터의 출력 전극과 커플링되고, 상기 제7 트랜지스터의 입력 전극은 상기 반전 클록 신호 입력 단부와 커플링되며, 상기 제7 트랜지스터의 출력 전극은 상기 게이트 구동 신호 출력 단부와 커플링되며;
상기 제6 트랜지스터의 게이트는 상기 제1 레벨 신호선과 커플링되고, 상기 제6 트랜지스터의 입력 전극은 상기 제1 트랜지스터의 출력 전극과 커플링되며;
상기 제2 트랜지스터의 게이트는 상기 제4 트랜지스터의 출력 전극과 커플링되고, 상기 제2 트랜지스터의 입력 전극은 상기 제2 레벨 신호선과 커플링되며, 상기 제2 트랜지스터의 출력 전극은 상기 제3 트랜지스터의 입력 전극과 커플링되며;
상기 제3 트랜지스터의 게이트는 상기 반전 클록 신호선과 커플링되고, 상기 제3 트랜지스터의 출력 전극은 상기 제6 트랜지스터의 입력 전극과 커플링되며;
상기 시프트 레지스터 유닛은:
제1 커패시터 - 상기 제1 커패시터의 제1 플레이트는 상기 제8 트랜지스터의 게이트와 커플링되고, 상기 제1 커패시터의 제2 플레이트는 상기 제2 레벨 신호선과 커플링됨 -; 및
제2 커패시터 - 상기 제2 커패시터의 제1 플레이트는 상기 제7 트랜지스터의 게이트와 커플링되고, 상기 제2 커패시터의 제2 플레이트는 상기 게이트 구동 신호 출력 단부와 커플링됨-; 을 더 포함하는 것을 특징으로 하는 디스플레이 기판.
제16항에 있어서,
상기 디스플레이 영역에 근접하는 방향을 따라, 상기 클록 신호선, 상기 반전 클록 신호선 및 상기 제2 레벨 신호선은 차례로 배열되며;
상기 제1 방향을 따라, 상기 제3 트랜지스터는 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 위치하며;
상기 제4 트랜지스터는 상기 제1 트랜지스터가 상기 제2 레벨 신호선으로부터 멀리 떨어진 일측에 위치하며;
상기 제5 트랜지스터의 제5 채널 부분은 상기 제1 트랜지스터의 제1 채널 부분과 상기 제4 트랜지스터의 제4 채널 부분 사이에 위치하고, 또한 상기 제5 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영은, 상기 제1 트랜지스터의 제1 채널 부분이 상기 베이스 상에서의 정투영과 상기 제5 트랜지스터의 제5 채널 부분이 상기 베이스 상에서의 정투영 사이에 위치하며;
상기 공통 접속 단부는 상기 제2 트랜지스터의 게이트를 포함하고, 상기 제5 트랜지스터의 출력 전극은 상기 제1 전도 접속부를 통해 상기 제2 트랜지스터의 게이트와 커플링되며, 상기 제1 전도 접속부는 상기 제1 방향을 따라 연장되며;
상기 제1 레벨 신호선은 상기 제4 트랜지스터의 제4 채널 부분이 상기 제2 레벨 신호선으로부터 멀리 떨어진 일측에 위치하고, 또한 상기 제1 레벨 신호선이 상기 베이스 상에서의 정투영은, 상기 제4 트랜지스터의 제4 채널 부분이 상기 베이스 상에서의 정투영과 상기 제6 트랜지스터의 제6 채널 부분이 상기 베이스 상에서의 정투영 사이에 위치하며;
상기 제8 트랜지스터와 상기 제7 트랜지스터는 상기 제6 트랜지스터가 상기 제1 레벨 신호선으로부터 멀리 떨어진 일측에 위치하는 것을 특징으로 하는 디스플레이 기판.
제17항에 있어서,
상기 시프트 레지스터 유닛은 상기 제2 레벨 신호선과 커플링된 제3 전도 접속부, 및 상기 제 8 트랜지스터의 게이트와 상기 제2 트랜지스터의 게이트를 커플링하기 위한 제4 전도 접속부를 더 포함하며, 상기 제3 전도 접속부와 상기 제4 전도 접속부는 모두 상기 제2 방향을 따라 연장되며;
상기 제1 커패시터의 제2 플레이트는 상기 제2 방향을 따라 연장 되고, 상기 제1 커패시터의 제2 플레이트가 상기 제3 전도 접속부에 근접하는 일단이 상기 베이스 상에서의 정투영은, 상기 제3 전도 접속부가 상기 베이스 상에서의 정투영과 제5 중첩 영역이 존재하며, 상기 제1 커패시터의 제2 플레이트가 상기 제3 전도 접속부에 근접하는 일단은 상기 제5 중첩 영역에 설치된 적어도 하나의 제5 비아를 통해 상기 제3 전도 접속부와 커플링되며;
상기 제1 커패시터의 제2 플레이트가 상기 제8 트랜지스터의 입력 전극에 근접하는 일단이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영과 제6 중첩 영역이 존재하며, 상기 제1 커패시터의 제2 플레이트가 상기 제8 트랜지스터의 입력 전극에 근접하는 일단은 상기 제6 중첩 영역에 설치된 적어도 하나의 제6 비아를 통해 상기 제8 트랜지스터의 입력 전극과 커플링되며;
상기 제1 커패시터의 제2 플레이트가 상기 베이스 상에서의 정투영과 상기 제4 전도 접속부가 상기 베이스 상에서의 정투영은 적어도 부분 중첩되며, 상기 제4 전도 접속부는 상기 제1 커패시터의 제1 플레이트로 멀티플렉싱되는 것을 특징으로 하는 디스플레이 기판.
제17항에 있어서,
상기 제2 커패시터의 제2 플레이트는 상기 제7 트랜지스터의 제7 채널 부분이 상기 제1 레벨 신호선으로부터 멀리 떨어진 일측에 위치하며;
상기 제2 커패시터의 제2 플레이트가 상기 베이스 상에서의 정투영과 상기 제7 트랜지스터의 출력 전극이 상기 베이스 상에서의 정투영은 제7 중첩 영역이 존재하며, 상기 제2 커패시터의 제2 플레이트는 상기 제7 중첩 영역에 설치된 제7 비아를 통해 상기 제7 트랜지스터의 출력 전극과 커플링되며;
상기 제7 트랜지스터의 게이트는 상기 제2 커패시터의 제1 플레이트로 멀티플렉싱되는 것을 특징으로 하는 디스플레이 기판.
제17항에 있어서,
상기 시프트 레지스터 유닛은 상기 제2 방향을 따라 연장되는 제5 전도 접속부를 더 포함하며;
상기 제6 트랜지스터는 제6 활성 패턴을 포함하고, 상기 제6 활성 패턴은 상기 제1 방향을 따라 연장되며, 상기 제6 활성 패턴은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제6 전도 부분, 및 상기 2개의 제6 전도 부분 사이에 위치한 제6 채널 부분을 포함하며, 상기 제6 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영과 하나의 상기 제6 전도 부분이 상기 베이스 상에서의 정투영은 제8 중첩 영역이 존재하며, 상기 제6 트랜지스터의 입력 전극은 상기 제8 중첩 영역에 설치된 제8 비아를 통해 하나의 상기 제6 전도 부분과 커플링되며, 상기 제6 트랜지스터의 출력 전극이 상기 베이스 상에서의 정투영과 또 다른 하나의 상기 제6 전도 부분이 상기 베이스 상에서의 정투영은 제9 중첩 영역이 존재하며, 상기 제6 트랜지스터의 출력 전극은 상기 제9 중첩 영역에 설치된 제9 비아를 통해 또 다른 하나의 상기 제6 전도 부분과 커플링되며;
상기 제6 트랜지스터의 입력 전극은 상기 제5 전도 접속부를 통해 각각 상기 제1 트랜지스터의 출력 전극, 및 상기 제5 트랜지스터의 게이트와 커플링되는 것을 특징으로 하는 디스플레이 기판.
디스플레이 기판에 있어서,
베이스 및 상기 베이스 상에 설치된 게이트 구동 회로를 포함하며; 상기 게이트 구동 회로는: 프레임 개시 신호선, 클록 신호선, 반전 클록 신호선, 제1 레벨 신호선, 제2 레벨 신호선 및 복수개의 시프트 레지스터 유닛을 포함하며, 상기 프레임 개시 신호선, 상기 클록 신호선, 상기 반전 클록 신호선, 상기 제1 레벨 신호선 및 상기 제2 레벨 신호선은 모두 제1 방향을 따라 연장되며;
상기 시프트 레지스터 유닛은 게이트 구동 신호 출력 단부를 포함하고, 각각의 상기 시프트 레지스터 유닛은 모두 복수개의 트랜지스터를 포함하며, 상기 복수개의 트랜지스터는 상기 제1 방향을 따라 배열된 제7 트랜지스터와 제8 트랜지스터를 포함하며; 상기 제7 트랜지스터는 제7 트랜지스터 입력 전극 패턴, 제7 트랜지스터 출력 전극 패턴 및 제7 트랜지스터 게이트 패턴을 포함하고, 상기 제7 트랜지스터 게이트 패턴이 상기 베이스 상에서의 정투영은, 상기 제7 트랜지스터 입력 전극 패턴이 상기 베이스 상에서의 정투영과 상기 제7 트랜지스터 출력 전극 패턴이 상기 베이스 상에서의 정투영 사이에 위치하며, 상기 제8 트랜지스터는 제8 트랜지스터 입력 전극 패턴, 제8 트랜지스터 출력 전극 패턴 및 제8 트랜지스터 게이트 패턴을 포함하고, 상기 제8 트랜지스터 게이트 패턴이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터 입력 전극 패턴이 상기 베이스 상에서의 정투영과 상기 제8 트랜지스터 출력 전극 패턴이 상기 베이스 상에서의 정투영 사이에 위치하며, 상기 제7 트랜지스터 출력 전극 패턴은 제8 트랜지스터 출력 전극 패턴으로 멀티플렉싱되며;
상기 제7 트랜지스터 입력 전극 패턴, 제7 트랜지스터 출력 전극 패턴, 제7 트랜지스터 게이트 패턴, 제8 트랜지스터 입력 전극 패턴과 제8 트랜지스터 게이트 패턴은 모두 제2 방향을 따라 연장되며, 상기 제2 방향과 상기 제1 방향은 서로 교차되며;
상기 제7 트랜지스터 출력 전극 패턴과 상기 제8 트랜지스터 출력 전극 패턴은 모두 상기 게이트 구동 신호 출력 단부와 커플링되며; 상기 제7 트랜지스터는 상기 게이트 구동 신호 출력 단부가 유효 레벨을 출력하는 것을 제어하기 위한 것이며, 상기 제8 트랜지스터는 상기 게이트 구동 신호 출력 단부가 비유효 레벨을 출력하는 것을 제어하기 위한 것임을 특징으로 하는 디스플레이 기판.
제21항에 있어서,
제7 트랜지스터 입력 전극 패턴은 상기 제1 방향을 따라 배열된 복수개의 제1 입력 전극 패턴, 및 상기 복수개의 제1 입력 전극 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제1 입력 전극 패턴과 커플링된 제2 입력 전극 패턴을 포함하며;
상기 제7 트랜지스터의 출력 전극은 복수개의 제1 출력 전극 패턴, 및 상기 복수개의 제1 출력 전극 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제1 출력 전극 패턴과 커플링된 제2 출력 전극 패턴을 포함하며, 상기 제1 출력 전극 패턴과 상기 제1 입력 전극 패턴은 교대로 배열되며;
상기 제7 트랜지스터의 게이트는 복수개의 제4 게이트 패턴, 및 상기 복수개의 제4 게이트 패턴의 동일측에 위치하고, 또한 각각 상기 복수개의 제4 게이트 패턴과 커플링된 제5 게이트 패턴을 포함하며, 각각의 상기 제4 게이트 패턴은 모두 인접한 상기 제1 입력 전극 패턴과 상기 제1 출력 전극 패턴 사이에 위치하며;
상기 제8 트랜지스터의 게이트가 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영과 상기 제8 트랜지스터의 출력 전극이 상기 베이스 상에서의 정투영 사이에 위치하며, 상기 제7 트랜지스터 중 상기 제8 트랜지스터의 게이트에 가장 근접한 제1 출력 전극 패턴은 상기 제8 트랜지스터의 출력 전극으로 멀티플렉싱되며;
상기 제1 입력 전극 패턴, 상기 제1 출력 전극 패턴, 상기 제4 게이트 패턴, 상기 제8 트랜지스터의 게이트와 상기 제8 트랜지스터의 입력 전극은 모두 제2 방향을 따라 연장되며, 상기 제2 방향과 상기 제1 방향은 서로 교차되는 것을 특징으로 하는 디스플레이 기판.
제22항에 있어서,
상기 제7 트랜지스터는 상기 제2 방향을 따라 배열된 2개의 제7 활성 패턴을 포함하고, 각각의 상기 제7 활성 패턴은 모두 상기 제1 방향을 따라 교대로 설치된 제7 전도 부분 및 제7 채널 부분을 포함하며;
상기 제7 채널 부분과 상기 제4 게이트 패턴은 일일이 대응하고, 각각의 상기 제7 채널 부분이 상기 베이스 상에서의 정투영은, 모두 대응하는 상기 제4 게이트 패턴이 상기 베이스 상에서의 정투영의 내부에 위치하며;
상기 제7 트랜지스터 중의 일부분 상기 제7 전도 부분과 상기 제1 입력 전극 패턴은 일일이 대응하고, 상기 제1 입력 전극 패턴이 상기 베이스 상에서의 정투영은, 대응하는 상기 제7 전도 부분이 상기 베이스 상에서의 정투영과 제2 중첩 영역이 존재하며, 상기 제1 입력 전극 패턴은 상기 제2 중첩 영역에 설치된 적어도 하나의 제2 비아를 통해 대응하는 상기 제7 전도 부분과 커플링되며;
상기 제7 트랜지스터 중의 또 다른 부분의 상기 제7 전도 부분과 상기 제1 출력 전극 패턴은 일일이 대응하고, 상기 제1 출력 전극 패턴이 상기 베이스 상에서의 정투영은, 대응하는 상기 제7 전도 부분이 상기 베이스 상에서의 정투영과 제3 중첩 영역이 존재하며, 상기 제1 출력 전극 패턴은 상기 제3 중첩 영역에 설치된 적어도 하나의 제3 비아를 통해 대응하는 상기 제7 전도 부분과 커플링되며;
상기 제8 트랜지스터는 상기 제2 방향을 따라 배열된 2개의 제8 활성 패턴을 포함하고, 각각의 상기 제8 활성 패턴은 모두 제8 전도 부분 및 제8 채널 부분을 포함하며, 상기 제8 전도 부분이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영과 제4 중첩 영역이 존재하며, 상기 제8 전도 부분은 상기 제4 중첩 영역에 설치된 적어도 하나의 제4 비아를 통해 상기 제8 트랜지스터의 입력 전극과 커플링되며;
상기 제8 채널 부분이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터의 게이트 패턴이 상기 베이스 상에서의 정투영의 내부에 위치하며;
상기 제7 활성 패턴과 상기 제8 활성 패턴은 일일이 대응하며, 서로 대응하는 상기 제7 활성 패턴과 상기 제8 활성 패턴은 하나의 연속적인 제3 반도체 층으로 형성된 것을 특징으로 하는 디스플레이 기판.
제21항에 있어서,
상기 복수개의 트랜지스터는 적어도 제1 트랜지스터, 제2 트랜지스터와 제3 트랜지스터를 포함하며, 상기 제1 트랜지스터의 활성층, 상기 제2 트랜지스터의 활성층과 상기 제3 트랜지스터의 활성층은 하나의 연속적인 제1 반도체 층으로 형성되고, 상기 제1 반도체 층은 제1 방향을 따라 연장되며; 상기 제1 반도체 층은 상기 제1 트랜지스터, 상기 제2 트랜지스터와 상기 제3 트랜지스터에 대응하는 적어도 3개의 채널 부분, 및 인접한 상기 채널 부분 사이에 설치된 전도 부분을 포함하고, 상기 적어도 3개의 채널 부분은 상기 제 1 방향을 따라 배열되며, 인접한 상기 채널 부분에 대응하는 상기 트랜지스터 사이는 대응하는 상기 전도 부분을 통해 커플링되는 것을 특징으로 하는 디스플레이 기판.
제21항에 있어서,
상기 시프트 레지스터 유닛은 공통 접속 단부를 포함하며;
상기 복수개의 트랜지스터는 제4 트랜지스터와 제5 트랜지스터를 더 포함하고, 상기 제4 트랜지스터의 활성층과 상기 제5 트랜지스터의 활성층은 하나의 연속적인 제2 반도체 층으로 형성되며;
상기 제4 트랜지스터의 활성층은 상대적으로 설치된 2개의 제4 전도 부분, 및 상기 2개의 제4 전도 부분 사이에 설치된 제4 채널 부분을 포함하며;
상기 제5 트랜지스터의 활성층은 상대적으로 설치된 2개의 제5 전도 부분, 및 상기 2개의 제5 전도 부분 사이에 설치된 제5 채널 부분을 포함하며;
하나의 상기 제4 전도 부분과 하나의 상기 제5 전도 부분은 커플링되어 커플링 단부를 형성하며, 해당 커플링 단부는 제1 전도 접속부를 통해 상기 공통 접속 단부와 커플링되는 것을 특징으로 하는 디스플레이 기판.
제25항에 있어서,
상기 2개의 제4 전도 부분은 상기 제1 방향을 따라 상대적으로 설치되고, 상기 2개의 제5 전도 부분은 상기 제2 방향을 따라 상대적으로 설치되며; 상기 제2 방향과 상기 제1 방향은 서로 교차되며;
상기 제4 트랜지스터의 활성층과 상기 제5 트랜지스터의 활성층은 공동으로 L형을 형성하며, 상기 커플링 단부는 상기 L형의 코너에 위치하는 것을 특징으로 하는 디스플레이 기판.
제24항에 있어서,
상기 게이트 구동 회로는 프레임 개시 신호선을 더 포함하며;
상기 복수개의 트랜지스터는 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터와 제8 트랜지스터를 포함하며;
상기 제1 트랜지스터의 게이트는 상기 클록 신호선과 커플링되고, 상기 제1 트랜지스터의 입력 전극은 상기 프레임 개시 신호선과 커플링되며, 상기 제1 트랜지스터의 출력 전극은 상기 제5 트랜지스터의 게이트와 커플링되며;
상기 제5 트랜지스터의 입력 전극은 상기 클록 신호선과 커플링되고, 상기 제5 트랜지스터의 출력 전극은 상기 제4 트랜지스터의 출력 전극과 커플링되며;
상기 제4 트랜지스터의 게이트는 상기 클록 신호선과 커플링되고, 상기 제4 트랜지스터의 입력 전극은 상기 제1 레벨 신호선과 커플링되며, 상기 제4 트랜지스터의 출력 전극은 상기 제8 트랜지스터의 게이트와 커플링되며;
상기 제8 트랜지스터의 입력 전극은 상기 제2 레벨 신호선과 커플링되고, 상기 제8 트랜지스터의 출력 전극은 상기 게이트 구동 신호 출력 단부와 커플링되며;
상기 제7 트랜지스터의 게이트는 상기 제6 트랜지스터의 출력 전극과 커플링되고, 상기 제7 트랜지스터의 입력 전극은 상기 반전 클록 신호 입력 단부와 커플링되며, 상기 제7 트랜지스터의 출력 전극은 상기 게이트 구동 신호 출력 단부와 커플링되며;
상기 제6 트랜지스터의 게이트는 상기 제1 레벨 신호선과 커플링되고, 상기 제6 트랜지스터의 입력 전극은 상기 제1 트랜지스터의 출력 전극과 커플링되며;
상기 제2 트랜지스터의 게이트는 상기 제4 트랜지스터의 출력 전극과 커플링되고, 상기 제2 트랜지스터의 입력 전극은 상기 제2 레벨 신호선과 커플링되며, 상기 제2 트랜지스터의 출력 전극은 상기 제3 트랜지스터의 입력 전극과 커플링되며;
상기 제3 트랜지스터의 게이트는 상기 반전 클록 신호선과 커플링되고, 상기 제3 트랜지스터의 출력 전극은 상기 제6 트랜지스터의 입력 전극과 커플링되며;
상기 시프트 레지스터 유닛은:
제1 커패시터 - 상기 제1 커패시터의 제1 플레이트는 상기 제8 트랜지스터의 게이트와 커플링되고, 상기 제1 커패시터의 제2 플레이트는 상기 제2 레벨 신호선과 커플링됨 -; 및
제2 커패시터 - 상기 제2 커패시터의 제1 플레이트는 상기 제7 트랜지스터의 게이트와 커플링되고, 상기 제2 커패시터의 제2 플레이트는 상기 게이트 구동 신호 출력 단부와 커플링됨-; 을 더 포함하는 것을 특징으로 하는 디스플레이 기판.
제27항에 있어서,
상기 디스플레이 영역에 근접하는 방향을 따라, 상기 클록 신호선, 상기 반전 클록 신호선 및 상기 제2 레벨 신호선은 차례로 배열되며;
상기 제1 방향을 따라, 상기 제3 트랜지스터는 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 위치하며;
상기 제4 트랜지스터는 상기 제1 트랜지스터가 상기 제2 레벨 신호선으로부터 멀리 떨어진 일측에 위치하며;
상기 제5 트랜지스터의 제5 채널 부분은 상기 제1 트랜지스터의 제1 채널 부분과 상기 제4 트랜지스터의 제4 채널 부분 사이에 위치하고, 또한 상기 제5 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영은, 상기 제1 트랜지스터의 제1 채널 부분이 상기 베이스 상에서의 정투영과 상기 제5 트랜지스터의 제5 채널 부분이 상기 베이스 상에서의 정투영 사이에 위치하며;
상기 공통 접속 단부는 상기 제2 트랜지스터의 게이트를 포함하고, 상기 제5 트랜지스터의 출력 전극은 상기 제1 전도 접속부를 통해 상기 제2 트랜지스터의 게이트와 커플링되며, 상기 제1 전도 접속부는 상기 제1 방향을 따라 연장되며;
상기 제1 레벨 신호선은 상기 제4 트랜지스터의 제4 채널 부분이 상기 제2 레벨 신호선에서 멀리 떨어지는 일측에 위치하고, 또한 상기 제1 레벨 신호선이 상기 베이스 상에서의 정투영은, 상기 제4 트랜지스터의 제4 채널 부분이 상기 베이스 상에서의 정투영과 상기 제6 트랜지스터의 제6 채널 부분이 상기 베이스 상에서의 정투영 사이에 위치하며;
상기 제8 트랜지스터와 상기 제7 트랜지스터는 상기 제6 트랜지스터가 상기 제1 레벨 신호선으로부터 멀리 떨어진 일측에 위치하는 것을 특징으로 하는 디스플레이 기판.
제27항에 있어서,
상기 시프트 레지스터 유닛은 상기 제2 레벨 신호선과 커플링된 제3 전도 접속부, 및 상기 제 8 트랜지스터의 게이트와 상기 제2 트랜지스터의 게이트를 커플링하기 위한 제4 전도 접속부를 더 포함하며, 상기 제3 전도 접속부와 상기 제4 전도 접속부는 모두 상기 제2 방향을 따라 연장되며;
상기 제1 커패시터의 제2 플레이트는 상기 제2 방향을 따라 연장 되고, 상기 제1 커패시터의 제2 플레이트가 상기 제3 전도 접속부에 근접하는 일단이 상기 베이스 상에서의 정투영은, 상기 제3 전도 접속부가 상기 베이스 상에서의 정투영과 제5 중첩 영역이 존재하며, 상기 제1 커패시터의 제2 플레이트가 상기 제3 전도 접속부에 근접하는 일단은 상기 제5 중첩 영역에 설치된 적어도 하나의 제5 비아를 통해 상기 제3 전도 접속부와 커플링되며;
상기 제1 커패시터의 제2 플레이트가 상기 제8 트랜지스터의 입력 전극에 근접하는 일단이 상기 베이스 상에서의 정투영은, 상기 제8 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영과 제6 중첩 영역이 존재하며, 상기 제1 커패시터의 제2 플레이트가 상기 제8 트랜지스터의 입력 전극에 근접하는 일단은 상기 제6 중첩 영역에 설치된 적어도 하나의 제6 비아를 통해 상기 제8 트랜지스터의 입력 전극과 커플링되며;
상기 제1 커패시터의 제2 플레이트가 상기 베이스 상에서의 정투영과 상기 제4 전도 접속부가 상기 베이스 상에서의 정투영은 적어도 부분 중첩되며, 상기 제4 전도 접속부는 상기 제1 커패시터의 제1 플레이트로 멀티플렉싱되는 것을 특징으로 하는 디스플레이 기판.
제27항에 있어서,
상기 제2 커패시터의 제2 플레이트는 상기 제7 트랜지스터의 제7 채널 부분이 상기 제1 레벨 신호선으로부터 멀리 떨어진 일측에 위치하며;
상기 제2 커패시터의 제2 플레이트가 상기 베이스 상에서의 정투영과 상기 제7 트랜지스터의 출력 전극이 상기 베이스 상에서의 정투영은 제7 중첩 영역이 존재하며, 상기 제2 커패시터의 제2 플레이트는 상기 제7 중첩 영역에 설치된 제7 비아를 통해 상기 제7 트랜지스터의 출력 전극과 커플링되며;
상기 제7 트랜지스터의 게이트는 상기 제2 커패시터의 제1 플레이트로 멀티플렉싱되는 것을 특징으로 하는 디스플레이 기판.
제27항에 있어서,
상기 시프트 레지스터 유닛은 상기 제2 방향을 따라 연장되는 제5 전도 접속부를 더 포함하며;
상기 제6 트랜지스터는 제6 활성 패턴을 포함하고, 상기 제6 활성 패턴은 상기 제1 방향을 따라 연장되며, 상기 제6 활성 패턴은 상기 제1 방향을 따라 상대적으로 설치된 2개의 제6 전도 부분, 및 상기 2개의 제6 전도 부분 사이에 위치한 제6 채널 부분을 포함하며, 상기 제6 트랜지스터의 입력 전극이 상기 베이스 상에서의 정투영과 하나의 상기 제6 전도 부분이 상기 베이스 상에서의 정투영은 제8 중첩 영역이 존재하며, 상기 제6 트랜지스터의 입력 전극은 상기 제8 중첩 영역에 설치된 제8 비아를 통해 하나의 상기 제6 전도 부분과 커플링되며, 상기 제6 트랜지스터의 출력 전극이 상기 베이스 상에서의 정투영과 또 다른 하나의 상기 제6 전도 부분이 상기 베이스 상에서의 정투영은 제9 중첩 영역이 존재하며, 상기 제6 트랜지스터의 출력 전극은 상기 제9 중첩 영역에 설치된 제9 비아를 통해 또 다른 하나의 상기 제6 전도 부분과 커플링되며;
상기 제6 트랜지스터의 입력 전극은 상기 제5 전도 접속부를 통해 각각 상기 제1 트랜지스터의 출력 전극, 및 상기 제5 트랜지스터의 게이트와 커플링되는 것을 특징으로 하는 디스플레이 기판.
디스플레이 장치에 있어서,
제1항 내지 제31항 중 어느 한 항에 따른 디스플레이 기판을 포함하는 디스플레이 장치.
디스플레이 기판의 제조 방법에 있어서,
상기 제조 방법은 베이스 상에서 게이트 구동 회로를 제조하는 단계를 포함하며, 상기 게이트 구동 회로는 프레임 개시 신호선, 클록 신호선, 반전 클록 신호선, 제1 레벨 신호선, 제2 레벨 신호선 및 복수개의 시프트 레지스터 유닛을 포함하며;
각각의 상기 시프트 레지스터 유닛은 모두 복수개의 트랜지스터를 포함하고, 상기 복수개의 트랜지스터는 적어도 제1 트랜지스터, 제2 트랜지스터와 제3 트랜지스터를 포함하며; 상기 제1 트랜지스터, 상기 제2 트랜지스터와 상기 제3 트랜지스터를 제조하는 단계는 구체적으로:
상기 제1 방향을 따라 연장되는 하나의 연속적인 제1 반도체 물질층을 형성하는 단계;
상기 제1 반도체 물질층이 상기 베이스를 등진 일측에 게이트 절연층을 제조하되, 상기 게이트 절연층은 상기 제1 반도체 물질층 중 상기 제1 방향을 따라 배열된 3개의 채널 영역을 커버하고, 또한 상기 제1 반도체 물질층 중 3개의 상기 채널 영역을 제외한 기타 영역을 노출시키며, 3개의 상기 채널 영역과 상기 제1 트랜지스터의 채널 부분, 상기 제2 트랜지스터의 채널 부분 및 상기 제3 트랜지스터의 채널 부분은 일일이 대응하는 단계; 및
상기 게이트 절연층을 마스크로 하여 상기 기타 영역에 위치하는 상기 제1 반도체 물질층에 대해 도핑을 진행하여, 상기 기타 영역에 위치하는 상기 제1 반도체 물질층으로 하여금 전도 성능을 갖게 함으로써, 인접한 상기 채널 부분 사이에 위치한 전도 부분을 형성하며, 인접한 상기 채널 부분에 대응하는 상기 트랜지스터 사이는 대응하는 상기 전도 부분을 통해 커플링되는 단계를 포함하는 것을 특징으로 하는 디스플레이 기판의 제조 방법.