JP2023092668A

JP2023092668A - 半導体装置

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Publication number: JP2023092668A
Application number: JP2021207824A
Authority: JP
Inventors: 英幸田島; Hideyuki Tajima
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2021-12-22
Filing date: 2021-12-22
Publication date: 2023-07-04
Also published as: CN116345857A; US20230198378A1

Abstract

【課題】高電圧側で、必要とされる回路機能を組み合わせて１チップ化するとともに、低圧から高圧に高い電源電圧変動除去比を有するレベルシフト動作が可能な半導体装置を提供すること。【解決手段】定電流発生回路部と、定電流を入力電流とし、第１ミラー電流をミラー電流として生成する第１カレントミラー回路部と、第１ミラー電流がドレイン-ソース間に流れ、定電流発生回路部の電源電圧がベースに印加されるクランプトランジスタ、及び、クランプトランジスタに直列に接続され、前記第１ミラー電流が流れるトランジスタを含むレベルシフト回路部と、トランジスタを入力段とし、第１ミラー電流を複製した第２ミラー電流が流れるトランジスタを出力段とする第２カレントミラー回路部と、第２カレントミラー回路部の出力段のトランジスタの第２ミラー電流を出力する端子に接続される誤差吸収回路部と、を具備する。【選択図】図１

Description

本発明は、半導体装置に関し、例えば、マイルドハイブリッドシステムにおける高電圧側の半導体装置に適用して有効な技術に関する。

マイルドハイブリッドシステム用のインバータ等の電力変換装置は、高電圧側にゲートドライバを使用する。当該ゲートドライバは、短絡故障発生時に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の電力用半導体装置の短絡／過電流を検知し、電力用半導体装置を保護する保護回路を備える。

例えば、特許文献１には、高電圧側に、モーターを駆動する電力用半導体装置であるＩＧＢＴと、ＩＧＢＴを駆動するゲートドライバが開示されている。また、通常は、高電圧側にモータに流れる電流を検出する電流検出回路を備える。さらに、電流検出回路は、電流検出回路に電源として印加される電圧をできるだけ低い電圧とし、入力信号とグランド電圧との間の電圧もできるだけ低い電圧とするために、従来は、ＩＧＢＴの出力電圧を電流検出回路のグランド電圧としてきた。

特開２０２０－５４２２号公報

上述したような回路の工夫にもかかわらず、高電圧側では、モーターを駆動するＩＧＢＴ、当該ＩＧＢＴを駆動するゲートドライバ、及び、モータに流れる電流を検出する電流検出回路がそれぞれ個別に必要となり、実装面積が大きくなっている。また、高電圧側では、さまざまな電位を有するグランドが混在するため、高耐圧回路が必要であり、当該高耐圧回路は実装面積が大きくなる傾向がある。さらに、ＩＧＢＴがスイッチングすると、高い電源電圧変動除去比が必要になり、追加の回路が必要になる場合がある。

本発明は、このようなことに鑑みてなされたものである。その目的の一つは、高電圧側で、必要とされる回路機能を組み合わせて１チップ化するとともに、レベルシフト回路及び誤差吸収回路等によって、低圧から高圧に高い電源電圧変動除去比を有するレベルシフト動作が可能な半導体装置を提供することにある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な半導体装置は、定電流発生回路部と、定電流発生回路部が出力する定電流を入力電流とし、第１ミラー電流をミラー電流として生成する第１カレントミラー回路部と、第１ミラー電流がドレイン-ソース間に流れ、定電流発生回路部の電源電圧がベースに印加されるクランプトランジスタ、及び、クランプトランジスタに直列に接続され、第１ミラー電流が流れるトランジスタを含むレベルシフト回路部と、トランジスタを入力段とし、第１ミラー電流を複製した第２ミラー電流が流れるトランジスタを出力段とする第２カレントミラー回路部と、第２カレントミラー回路部の出力段のトランジスタの第２ミラー電流を出力する端子に接続されるクランプトランジスタの寄生容量に対応する静電容量を有する誤差吸収回路部と、を具備する。

一実施形態によれば、高電圧側で、必要とされる回路機能を組み合わせて１チップ化するとともに、レベルシフト回路及び誤差吸収回路等によって、低圧から高圧に高い電源電圧変動除去比を有するレベルシフト動作が可能な半導体装置を提供可能になる。

図１は、実施形態１に係る半導体装置の一例を含むシステムの動作の概要を説明するブロック図である。図２は、実施形態１に係る半導体装置の一例の一部を説明する回路図である。図３は、実施形態１に係る半導体装置の図２に示されていない構成を含む回路図である。図４は、実施形態１に係る半導体装置をトランジスタベースで示した回路図である。図５は、実施形態１に係る半導体装置の実験結果の一例である。図６は、実施形態１に係る半導体装置の実験結果の一例である。図７は、実施形態２に係る半導体装置の一例を示す回路図である。図８は、実施形態３に係る半導体装置の一例を示す回路図である。図９は、実施形態４に係る半導体装置の一例を示す回路図である。

以下の実施形態においては便宜上その必要があるときは、複数のセクションまたは実施形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

以下、本開示の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。さらに、図面の寸法比率は説明の都合上誇張されており、実際の比率と異なる場合がある。

（実施形態１）
図１は、実施形態１に係る半導体装置を含むシステムの動作の概要を説明するブロック図である。図１のシステムは、一例として車載のマイルドハイブリッドシステムを示している。図１のモータＭ１は、車を補助的に移動させる３相のモータである。図１は、３相のうち代表的に１相を示している。絶縁層ＩＬを介して、図１の左側は低電圧領域であり、低電圧の一例として１２ボルト（Ｖ）を示している。しかしながら、低電圧領域のバッテリＢ３は１２Ｖに限定されるわけではない。例えば、バッテリＢ３の電圧は１６Ｖ等の電圧であってもよい。

低電圧領域を示す１２ボルト（Ｖ）ドメイン領域（１２ＶＤｏｍａｉｎＲｅｇｉｏｎ）は、低電圧バッテリ、例えば、１２ＶのバッテリＢ３によって制御される回路領域である。電圧管理集積回路（ＰＭＩＣ：ＰｏｗｅｒＭａｎａｇｅｍｅｎｔＩｎｔｅｒａｔｅｄＣｉｒｃｕｉｔ）２１０は、１２ボルトドメイン領域で使用される回路に必要な電源電圧を生成する。例えば、１２ボルトドメイン領域のＰＭＩＣ２１０は、コントローラ２２０の電源電圧として５Ｖの電圧を生成することが可能である。

絶縁層ＩＬを介して、図１の右側は高電圧領域であり、高電圧の一例として４８ボルト（Ｖ）（最大約７０Ｖ）のバッテリＢ２によって制御される領域を示している。高電圧領域は、車を補助的に移動させるためのモータＭ１を駆動するために、高電圧バッテリ、例えば、４８ボルト（Ｖ）（最大約７０Ｖ）のバッテリＢ２を備える回路領域である。

高電圧領域は、ゲートドライバユニット（ＧＤＵ）１１０、モータＭ１に流れる電流を検出する電流検出ユニット（ＣＳＵ）１２０、モータＭ１、モータＭ１を駆動するスイッチング電圧を生成する駆動トランジスタ１３１、１３２等を具備する。ＧＤＵ１１０及びＣＳＵ１２０は１チップに一体化されており、後述するレベルシフト回路部１２５を含み、誤差吸収回路をさらに付加するので、低圧から高圧に高い電源電圧変動除去比を有するレベルシフト動作が可能な半導体装置１００となっている。

ＧＤＵ１１０は、モータＭ１を駆動させる駆動トランジスタ１３１、１３２を交互にスイッチングさせるための駆動パルスを生成する。ＧＤＵ１１０は、バッファ１１１、１１２、インバータ１１３、及び、レベルシフタ１１４を含む。コントローラ２２０から出力されるパルス信号は、バッファ１１１を介してインバータ１１３及びレベルシフタ１１４に入力される。インバータ１１３の出力パルスは、駆動トランジスタ１３２のゲートに入力される。出力パルスがハイの場合には、駆動トランジスタ１３２がＯＮになり、駆動トランジスタ１３２のドレインは絶対グランドと電気的に接続される。出力パルスがローの場合には、駆動トランジスタ１３２がＯＦＦになり、駆動トランジスタ１３２のドレインは駆動トランジスタ１３１のソースの電圧になる。

ＧＤＵ１１０は、バッテリＢ２の高電圧よりも低い電圧を電源電圧ＶＬとして印加する。例えば、電源電圧ＶＬの一例には５Ｖが挙げられるが、電源電圧ＶＬの値は５Ｖに限定されるわけではない。汎用ＩＣの電源電圧を、電源電圧ＶＬとして採用することが可能である。電源電圧ＶＬを３Ｖ～６Ｖの間の電圧値に設定することも可能である。

レベルシフタ１１４は、駆動トランジスタ１３１をスイッチングさせるために、駆動トランジスタ１３１のゲートに印加される電圧を上昇させるために使用される。上昇電圧値は、バッテリＢ２の出力電圧及び駆動トランジスタ１３１の電気的特性等によって決定されることができる。レベルシフタ１１４の出力信号は、バッファ１１２に入力され、バッファ１１２の出力パルスは、駆動トランジスタ１３２のゲートに入力される。バッファ１１２の出力パルスとインバータ１１３の出力パルスは、反転関係にあるため、駆動トランジスタ１３１と駆動トランジスタ１３２のＯＮ／ＯＦＦも時間軸で反転した関係になる。すなわち、駆動トランジスタ１３１がＯＦＦの場合には、上述したように駆動トランジスタ１３２がＯＮになり、モータＭ１には電流が流れない。また、駆動トランジスタ１３１がＯＮの場合には、駆動トランジスタ１３２がＯＦＦになり、モータＭ１にはバッテリＢ２を介して電流が流れる。このような、駆動トランジスタ１３１及び駆動トランジスタ１３２のスイッチングによって、モータＭ１が回転し、モータＭ１が搭載される車両等が移動可能になる。

ＣＳＵ１２０は、モータＭ１に流れる電流を電圧として検出し、検出した電圧をコントローラ２２０に出力する機能を有する。モータＭ１に流れる電流は抵抗Ｒ１を流れるので、抵抗Ｒ１の両端に検出電圧が発生する。検出電圧は、増幅器１２１を介し、図示しないＡＤコンバータによってアナログ信号からデジタル信号に変換され、変換されたデジタル信号がコントローラ２２０に入力され、コントローラ２２０がモータＭ１の駆動状態を監視する。コントローラ２２０は、モータＭ１の駆動状態に基づいて、上述したパルス信号をバッファー１１１に出力する。

ＣＳＵ１２０は、増幅器１２１に安定した電源を供給するために、ＢＧＲ（ＢａｎｄＧａｐＲｅｆｅｒｅｎｃｅ）回路部１２４、ＩＲＥＦ回路部１２３、ＬＤＯ（ＬｏｗＤｒｏｐＯｕｔ）回路部１２２、及び、レベルシフト回路部１２５を具備する。増幅器１２１は抵抗Ｒ１に発生する電圧を検出するので、ブートストラップ電圧ＶＢＳＴからフローティンググランドＦＧＮＤまでの電圧を処理する可能性がある。したがって、増幅器１２１の電源電圧にも、ブートストラップ電圧ＶＢＳＴとフローティンググランドＦＧＮＤが入力されることが好ましい。また、ブートストラップ電圧ＶＢＳＴからの電圧降下を低下させるために、ＬＤＯ回路部１２２を設けることが好ましい。本実施形態のＬＤＯ回路部１２２については、後述する。さらに、ＬＤＯ回路部１２２には、ＬＤＯ回路部１２２の基準電圧を生成するための定電流を生成するＩＲＥＦ回路部１２３を接続することが好ましい。本実施形態のＩＲＥＦ回路部１２３についても、後述する。また、ＩＲＥＦ回路部１２３において生成される定電流を生成するための一定電圧を生成するＢＧＲ回路部１２４を設けることが好ましい。ＢＧＲ回路は公知の技術であるため詳細な説明を省略する。また、ＩＲＥＦ回路部１２３とＬＤＯ回路部１２２に印加される電源電圧の差をシフトさせるレベルシフト回路部１２５を設けることが好ましい。

ＢＧＲ回路部１２４、ＩＲＥＦ回路部１２３、および、ＬＤＯ回路部１２２は、増幅器１２１と電気的に接続されるので、ブートストラップ電圧ＶＢＳＴが電源電圧として供給されることで、不要な回路部分を必要とすることはないことが考えられる。しかし、前述したように、ブートストラップ電圧ＶＢＳＴは高電圧なために、ブートストラップ電圧ＶＢＳＴを印加したＢＧＲ回路部１２４およびＩＲＥＦ回路部１２３は高耐圧回路となるので、半導体チップに占める面積が大きくなる。したがって、電流検出ユニット（ＣＳＵ）１２０とゲートドライバユニット（ＧＤＵ）１１０とを１チップ化しても、全体的な面積の削減には逆効果となってしまう。

そこで、本実施形態では、レベルシフト回路部１２５によって、ＢＧＲ回路部１２４およびＩＲＥＦ回路部１２３の電源電圧に低電圧を印加することによって、ＣＳＵ１２０とＧＤＵ１１０とを１チップ化した場合の当該１チップの面積を削減した。図１において、低電圧の一例として、バッファ１１１及びインバータ１１３の電源電圧ＶＬが挙げられる。また、電源電圧ＶＬには３～６Ｖの電圧が挙げられるが、電源電圧ＶＬは当該電圧に限定されるわけではない。

また、ＬＤＯ回路部１２２には上述した誤差吸収回路部が設けられるが、図１では図示せずに、図３以降において誤差吸収回路部の詳細を説明する。

図２は、本実施形態に係る半導体装置において、ＬＤＯ回路部１２２に誤差吸収回路部が設けられていない構成の詳細な回路を示す回路図である。図２は、図１の絶縁層ＩＬを介した低電圧領域を省略している。図２において、ＢＧＲ回路部１２４とＬＤＯ回路部１２２との間にＩＲＥＦ回路部１２３、及び、トランジスタＴｒ３、Ｔｒ４、Ｔｒ５を含むレベルシフト回路部１２５が存在する。なお、ＧＤＵ１１０は、図１において詳述したので、重複した説明を省略する。また、モータＭ１は簡略化して、一相分のインダクタンスＬ１を用いて示している。また、ＢＧＲ回路部１２４とＲＥＦ回路部１２３の電源に低電圧として印加される電源電圧を５Ｖとして回路図が記載されている。

ＢＧＲ回路部１２４から出力される定電圧を用いてＩＲＥＦ回路部１２３が一定電流である電流Ｉｓを出力する。ＩＲＥＦ回路部１２３の定電流を発生する原理は公知の技術であるので、詳細な説明を省略する。電流Ｉｓは、ゲートとドレイン間が短絡されたトランジスタＴｒ１と、トランジスタＴＲ２によって構成される第１カレントミラー回路部１２５＿１を流れる。したがって、トランジスタＴＲ２にもミラー電流として電流Ｉｓが流れる。すなわち、トランジスタＴｒ３、トランジスタＴｒ４、および、トランジスタＴｒ５にも電流Ｉｓが流れる。なお、トランジスタＴｒ３の耐電圧＞＞トランジスタＴｒ４の耐電圧＞トランジスタＴｒ５の耐電圧である。一例として、トランジスタＴｒ３の耐電圧は、バッテリＢ２の電圧以上であることが好ましく、トランジスタＴｒ５の耐電圧は、バッテリＢ１の電圧以上であることが好ましい。トランジスタＴｒ３が高耐圧であり、トランジスタＴｒ３のゲート電圧が低電圧であれば、トランジスタＴｒ３のソースの電圧は（低電圧（５Ｖ）-ゲート閾値電圧）となるので、トランジスタＴｒ３はクランプトランジスタとして機能する。したがって、ＢＧＲ回路部１２４及びＲＥＦ回路部１２３を低電圧領域で設計可能となる。なお、トランジスタＴｒ４及びトランジスタＴｒ５によってカスコードカレントミラー回路を構成することでＬＤＯ回路部１２２を流れるコピー電流の精度を向上させることが可能になる。一例として、トランジスタＴｒ３の耐電圧は１００Ｖであり、トランジスタＴｒ５の耐電圧は１００Ｖであるが、トランジスタＴｒ３の耐電圧とトランジスタＴｒ５の耐電圧はこれらの電圧に限定されるわけではない。

しかしながら、高耐圧であるトランジスタＴｒ３のドレイン側の寄生容量ＣＤ３も大きくなるので、寄生容量ＣＤ３に流れる電流Ｉｓｕｂも大きな値になる。電流Ｉｓｕｂが大きくなると、電流Ｉｓｕｂが電流Ｉｓに印加されて流れるので、レベルシフトしたＬＤＯ回路部１２２の出力電圧の変動が大きくなり、増幅器１２１の出力が安定せずに、コントローラ２２０が正確なモータＭ１の駆動電流を検出できない場合が発生する。そこで、本実施形態では、ＬＤＯ回路部１２２にトランジスタＴｒ３をコピーしたダミートランジスタを設けて、電流Ｉｓに印加されて流れる電流Ｉｓｕｂをダミートランジスタの寄生容量に流れるようにした。ダミートランジスタについては、以下の図３の記載において詳述する。なお、ダミートランジスタは上述した誤差吸収回路部の一例である。例えば、ダミートランジスタの寄生容量を容量値とするコンデンサも誤差吸収回路部の一例となり得る。また、トランジスタＴｒ３には寄生容量ＣＳ３も形成されるが、トランジスタＴｒ３のソース電圧は低電圧であるので、寄生容量ＣＤ３と容量値が近い寄生容量ＣＳ３に流れる電流の大きさは、寄生容量ＣＤ３に流れる電流よりも小さい。したがって、以下の記載においては電流Ｉｓｕｂを中心に説明する。

また、第２カレントミラー回路部１２５＿１はトランジスタＴｒ４及びＴｒ５を入力段とし、入力段に対して２つの出力段を持つ。第２カレントミラー回路部１２５＿１の第１出力段はトランジスタＴｒ６及びＴｒ７を含み、第２出力段はトランジスタＴｒ８及びＴｒ９を含み、各出力段には（電流Ｉｓ＋電流Ｉｓｕｂ）がミラー電流として流れる。

さらに、第１カレントミラー回路部１２５＿１のミラー電流Ｉｓに、誤差となる変電電流である電流Ｉｓｕｂが印加されて、ＬＤＯ回路部１２２に変動電流が流れるので、増幅器１２１に印加される電源電圧がＶｓｕｐｐｌｙ１のように変動してしまう。増幅器１２１に印加される電源電圧が変動すると、増幅器１２１の出力も変動してしまうので、電流Ｉｓｕｂを吸収する誤差吸収回路部が必要となる。

図３は、ＬＤＯ回路部１２２にトランジスタＴｒ３をコピーしたダミートランジスタＴｒ１０およびＴｒ１１を誤差吸収回路部として設けた回路図である。トランジスタＴｒ４及びＴｒ５に流れる電流Ｉｓ＋電流Ｉｓｕｂは、第２カレントミラー回路部の出力段を構成するトランジスタＴｒ６及びＴｒ７に流れる。同様に、トランジスタＴｒ４及びＴｒ５に流れる電流Ｉｓ＋電流Ｉｓｕｂは、第２カレントミラー回路部の出力段を構成するトランジスタＴｒ８及びＴｒ９に流れる。トランジスタＴｒ８及びＴｒ９に流れる電流によって、演算増幅器ＯＰ１の電源電圧が供給される。したがって、上述したように、トランジスタＴｒ８及びＴｒ９に流れる電流が変動すると演算増幅器ＯＰ１の電源電圧も変動し、演算増幅器ＯＰ１の出力電圧が影響を受ける（例えば、図２のＶｓｕｐｐｌｙ１のように変動する）。また、トランジスタＴｒ６及びＴｒ７に流れる電流によって、演算増幅器ＯＰ１の基準電圧が形成される。したがって、トランジスタＴｒ６及びＴｒ７に流れる電流が変動すると、基準電圧が変動し、演算増幅器ＯＰ１の出力電圧が影響を受ける（例えば、図２のＶｓｕｐｐｌｙ１のように変動する）。

そこで、電流Ｉｓｕｂを吸収するための誤差吸収回路部としてダミートランジスタＴｒ１０を設ける。ダミートランジスタＴｒ１０には寄生容量ＣＤ１０およびＣＳ１０が形成される。そこで、ダミートランジスタＴｒ１０のドレインをトランジスタＴｒ９のソース及びトランジスタＴｒ８のドレインに電気的に接続し、ダミートランジスタＴｒ１０のゲート及びソースをトランジスタＴｒ９のドレインに電気的に接続する。すると、電流Ｉｓｕｂのほとんどが、寄生容量ＣＳ１０に電流Ｉｓｕｂ_ｒｅｐｌｉｃａとして吸収される。

同様に、電流Ｉｓｕｂを吸収するための誤差吸収回路部としてダミートランジスタＴｒ１１を設ける。ダミートランジスタＴｒ１１には寄生容量ＣＤ１１およびＣＳ１１が形成される。そこで、ダミートランジスタＴｒ１１のドレインをトランジスタＴｒ７のソース及びトランジスタＴｒ６のドレインに電気的に接続し、ダミートランジスタＴｒ１１のゲート及びソースをトランジスタＴｒ７のドレインに電気的に接続する。すると、電流Ｉｓｕｂのほとんどが、寄生容量ＣＳ１１に電流Ｉｓｕｂ_ｒｅｐｌｉｃａとして吸収される。

寄生容量ＣＳ１０及び寄生容量ＣＳ１１によって、ＬＤＯ回路部１２２の出力電圧は電圧Ｖｓｕｐｐｌｙ２のように電圧Ｖｓｕｐｐｌｙ１よりも変動が小さい電圧となる。

図４は、図３の演算増幅器ＯＰ１の内部を模式的に示した回路図である。演算増幅器ＯＰ１は、差動入力段を構成するトランジスタＴｒ１７、Ｔｒ１８、Ｔｒ１９及びＴｒ２０、利得段を構成するトランジスタＴｒ１５、出力段を構成するトランジスタＴｒ１６、定電流を供給するトランジスタＴｒ１２及びＴｒ１３、並びに、ダミートランジスタＴｒ１４を含む。ダミートランジスタＴｒ１４に形成される寄生容量ＣＤ１４及びＣＳ１４によって電流Ｉｓｕｂを吸収する。なお、電流Ｉｓｕｂのほとんどが、寄生容量ＣＳ１４に電流Ｉｓｕｂ_ｒｅｐｌｉｃａとして吸収される。

実施形態１によれば、高電圧側で、必要とされる回路機能を組み合わせて１チップ化するとともに、レベルシフト回路及び誤差吸収回路によって、低圧から高圧に高い電源電圧変動除去比を有するレベルシフト動作が可能な半導体装置を提供可能になる。

（実験例１）
図５は、本実施形態によって構成された半導体装置においてダミートランジスタを形成しない場合、及び、ダミートランジスタを形成した場合の各部の電流を測定した結果である。図５においてフローティンググランドＦＧＮＤが０Ｖとブートストラップ電圧との間でスイッチングされるパルス波形が示されている。フローティンググランドＦＧＮＤのパルス波形の立上りにおいて、電流Ｉｓは回路の浮遊インダクタンス成分により、スパイク状の電流が正負に発生する。また、フローティンググランドＦＧＮＤのパルス波形の立下がりにおいても、電流Ｉｓは回路の浮遊インダクタンス成分により、スパイク状の電流が正負に発生する。

電流（Ｉｓ＋Ｉｓｕｂ：実線）は、上記Ｉｓに加えて、寄生容量ＣＤ３を充放電するためのパルス状の電流Ｉｓｕｂが加わった波形である。電流Ｉｓｕｂは、約１．７５０μｓ（ｔ１及びｔ２の値）の間で発生し、約８．４μＡの電流値であった。また、ダミートランジスタの寄生容量には、電流Ｉｓｕｂと同等の期間に、同等の電流値を有する電流Ｉｓｕｂ_ｒｅｐｌｉｃａが流れることが確認される。電流Ｉｓｕｂ_ｒｅｐｌｉｃａが流れる結果、電流Ｉｏｕｔ（破線）に示されるように、変動区間は約０．００５μｓに短縮され、変動する電流値は約３．５μＡまで低減した。なお、電流Ｉｏｕｔは図３の基準電圧を生成するために、抵抗Ｒ２に流れる電流である。

（実験例２）
図６は、本実施形態によって構成された半導体装置においてダミートランジスタを形成しない場合、及び、ダミートランジスタを形成した場合の各部の電流を電圧として測定した結果である。図５と同様に、図６の上部にはフローティンググランドＦＧＮＤが０Ｖとブートストラップ電圧との間でスイッチングされるパルス波形が示されている。ＬＤＯ出力変動は、ＬＤＯ回路部１２２の出力電圧の変動を示す。ダミートランジスタを形成しない場合のＬＤＯ出力変動は、約１５２ｍＶのピーク値を示している。しかし、ダミートランジスタを形成した場合のＬＤＯ出力変動は、約１７ｍＶのピーク値を示している。すなわち、増幅器１２１の出力電圧のフルスケールを１Ｖとし、ＰＳＲＲを－２０ｄＢとした場合に、ダミートランジスタを形成しない場合の出力変動は約１．５％となり、ダミートランジスタを形成した場合の出力変動は約０．１７％となる。増幅器１２１の仕様では出力変動は０．３％未満であるので、ダミートランジスタを形成することによって、増幅器１２１の出力変動仕様を満たすことが可能になる。

上述したように、実施形態１によれば、高電圧側で、必要とされる回路機能を組み合わせて１チップ化するとともに、レベルシフト回路部及び誤差吸収回路部を設けることによって、低圧から高圧に高い電源電圧変動除去比を有するレベルシフト動作が可能な半導体装置を提供可能になる。

（実施形態２）
実施形態１では、ダミートランジスタを第２カレントミラー回路部の出力段を形成するトランジスタと電気的に並列接続していた。すなわち、ダミートランジスタのドレイン及びソースを第２カレントミラー回路部の出力段を形成するトランジスタのソース及びドレインに並列的に接続していた。しかし、実施形態２では、ダミートランジスタのドレイン、ゲート及びソースの３端子を接続し、第２カレントミラー回路部の出力段を形成するトランジスタの出力端子（ドレイン又はソース）に接続する構成を図７に示す。ダミートランジスタのドレイン、ゲート及びソースの３端子を接続することによって、ダミートランジスタのドレイン側の寄生容量と、当該ダミートランジスタのソース側の寄生容量が加算されるので、ダミートランジスタの面積を低減することが可能になる。例えば、実施形態２のダミートランジスタの形成面積を、実施形態１のダミートランジスタの形成面積の半分にしても、実施形態１と同様の出力変動を実現可能になる。

図７は、誤差吸収回路部となるダミートランジスタＴｒ１０のドレイン、ゲート及びソースの３端子を接続し、第２カレントミラー回路部の出力段を形成するトランジスタＴｒ９の出力端子となるドレインに、当該接続された端子を接続した構成を示す。また、ダミートランジスタＴｒ１１のドレイン、ゲート及びソースの３端子を接続し、第２カレントミラー回路部の出力段を形成するトランジスタＴｒ９の出力端子となるドレインに、当該接続された端子を接続した構成を示す。キャパシタＣ９は、ダミートランジスタＴｒ１１のソース側の寄生容量ＣＳ１１及びドレイン側の寄生容量ＣＤ１１を加算した容量を有する。また、キャパシタＣ１０は、ダミートランジスタＴｒ１０のソース側の寄生容量ＣＳ１０及びドレイン側の寄生容量ＣＤ１０を加算した容量を有する。

実施形態２の構成によれば、誤差吸収回路部となるダミートランジスタのドレイン側の寄生容量と、当該ダミートランジスタのソース側の寄生容量が加算される。したがって、ダミートランジスタの面積を低減することが可能になる。例えば、実施形態２のダミートランジスタの形成面積を、実施形態１のダミートランジスタの形成面積の半分にしても、実施形態１と同様の出力変動を実現可能になる。

（実施形態３）
実施形態３は、実施形態１及び実施形態２のＬＤＯ回路部１２２を電流制御のプリドライバ回路部１２６に適用した実施形態である。プリドライバ回路部１２６のカレントミラー回路の出力段の出力電流の変動幅が十分小さいので、駆動トランジスタＴｒ１６のゲートに流れ込む電流の変動が小さくなり、駆動トランジスタＴｒ１６のスルーレートが向上することが可能となる。

（実施形態４）
実施形態４を図９に示す。実施形態４は、第１カレントミラー回路部１２５＿１にサブ第１カレントミラー回路部１２５＿１＿１及び１２５＿１＿２を含み、第２カレントミラー回路部１２５＿２にサブ第２カレントミラー回路部１２５＿２＿１及び１２５＿２＿２を含む構成を示す。なお、図９において、サブ第１カレントミラー回路部１２５＿１＿１は出力段のトランジスタＴｒ１６だけを示し、サブ第１カレントミラー回路部１２５＿＿１＿２は出力段のトランジスタＴｒ１７だけを示す。

また、レベルシフト回路部１２５―１は、サブ第１カレントミラー回路部１２５＿１＿１の出力段のトランジスタＴｒ１６に電気的に直列接続されるクランプトランジスタであるトランジスタＴｒ１８を含む。同様に、レベルシフト回路部１２５―２は、サブ第１カレントミラー回路部１２５＿１＿２の出力段のトランジスタＴｒ１７に電気的に直列接続されるクランプトランジスタであるトランジスタＴｒ１９を含む。

さらに、レベルシフト回路部１２５―１は、クランプトランジスタであるトランジスタＴｒ１８に電気的に直列接続され、サブ第１カレントミラー回路部１２５＿１＿１のミラー電流であるサブ第１ミラー電流が流れるトランジスタＴｒ２０及びトランジスタＴｒ２２を含む。トランジスタＴｒ２０及びトランジスタＴｒ２２は、サブ第２カレントミラー回路部１２５＿２＿１の入力段を形成する。また、レベルシフト回路部１２５―２は、クランプトランジスタであるトランジスタＴｒ１９に電気的に直列接続され、サブ第１カレントミラー回路部１２５＿１＿２のミラー電流であるサブ第１ミラー電流が流れるトランジスタＴｒ２１及びトランジスタＴｒ２３を含む。トランジスタＴｒ２１及びトランジスタＴｒ２３は、サブ第２カレントミラー回路部１２５＿２＿２の入力段を形成する。

サブ第２カレントミラー回路部１２５＿２＿１の出力段は、直列接続されたトランジスタＴｒ２４及びＴｒ２６によって形成される。サブ第２カレントミラー回路部１２５＿２＿１のミラー電流であるサブ第２電流を次段に供給するトランジスタＴｒ２６の出力端（図９ではドレイン）には、誤差吸収回路部としてのダミートランジスタであるトランジスタＴｒ２８が形成される。トランジスタＴｒ２８はクランプトランジスタであるトランジスタＴｒ１８と構造が同一のダミートランジスタである。

サブ第２カレントミラー回路部１２５＿２＿２の出力段は、直列接続されたトランジスタＴｒ２５及びＴｒ２７によって形成される。サブ第２カレントミラー回路部１２５＿２＿２のミラー電流であるサブ第２電流を次段に供給するトランジスタＴｒ２７の出力端（図９ではドレイン）には、誤差吸収回路部としてのダミートランジスタであるトランジスタＴｒ２９が形成される。トランジスタＴｒ２９はクランプトランジスタであるトランジスタＴｒ１９と構造が同一のダミートランジスタである。

上記第４実施形態によれば、本開示のレベルシフト回路部、及び、誤差吸収回路部を２段のカスコードのカレントミラー回路に適用することが可能になる。

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、例えば、上記の実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、上記の実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１００半導体装置
１２３定電流発生回路部
１２５＿１第１カレントミラー回路部
Ｔｒ３、Ｔｒ１８、Ｔｒ１９クランプトランジスタ
１２５レベルシフト回路部
１２５＿２第２カレントミラー回路部
Ｔｒ１０、Ｔｒ１１、Ｔｒ１４、Ｔｒ２８、Ｔｒ２９ダミートランジスタ（誤差吸収回路部）
１２５＿１＿１、１２５＿１＿２サブ第１カレントミラー回路部
１２５＿２＿１、１２５＿２＿２サブ第２カレントミラー回路部

Claims

定電流発生回路部と、
前記定電流発生回路部が出力する定電流を入力電流とし、第１ミラー電流をミラー電流として生成する第１カレントミラー回路部と、
前記第１ミラー電流がドレイン-ソース間に流れ、前記定電流発生回路部の電源電圧がベースに印加されるクランプトランジスタ、及び、前記クランプトランジスタに直列に接続され、前記第１ミラー電流が流れるトランジスタを含むレベルシフト回路部と、
前記トランジスタを入力段とし、前記第１ミラー電流を複製した第２ミラー電流が流れるトランジスタを出力段とする第２カレントミラー回路部と、
前記第２カレントミラー回路部の前記出力段のトランジスタの前記第２ミラー電流を出力する端子に接続される前記クランプトランジスタの寄生容量に対応する静電容量を有する誤差吸収回路部と、を具備する半導体装置。
第２カレントミラー回路部の前記入力段のトランジスタ及び前記出力段のトランジスタは、耐圧の異なる複数のトランジスタが電気的に直列接続されて構成され、前記入力段のトランジスタの複数のトランジスタと前記出力段のトランジスタの複数のトランジスタとは同一の電気特性を有するトランジスタが対向して複数接続されて構成される請求項１に記載の半導体装置。
前記誤差吸収回路部は、前記クランプトランジスタを複製したダミートランジスタの寄生容量であって、ゲート-ソース間が短絡されている前記ダミートランジスタを前記誤差吸収回路部として形成する、請求項１に記載の半導体装置。
前記ダミートランジスタは、前記出力段のトランジスタの前記第２ミラー電流を入力する端子と前記第２ミラー電流を出力する端子に電気的に並列接続される、請求項３に記載の半導体装置
前記ダミートランジスタは、ドレイン-ソース間が短絡されている、請求項３に記載の半導体装置。
前記第２カレントミラー回路部の出力段には複数のトランジスタが含まれ、複数の出力段のトランジスタは相互に並列に電気的に接続され、それぞれの出力段のトランジスタの前記第２ミラー電流を出力する端子に、前記誤差吸収回路部をそれぞれ接続する、請求項１に記載の半導体装置。
前記第１カレントミラー回路部は複数のサブ第１カレントミラー回路部を含み、
前記レベルシフト回路部は、複数の当該サブ第１カレントミラー回路部の出力段を構成するトランジスタのそれぞれに電気的に直列接続される複数のクランプトランジスタを含み、当該クランプトランジスタに電気的に直列接続され、前記サブ第１カレントミラー回路部のミラー電流であるサブ第１ミラー電流が流れる複数のトランジスタを含み、
前記第２カレントミラー回路部は、前記サブ第１カレントミラー回路部のミラー電流であるサブ第１ミラー電流が流れる当該トランジスタを入力段とする複数のサブ第２カレントミラー回路部を含み、
前記サブ第２カレントミラー回路部のミラー電流であるサブ第２ミラー電流を出力するトランジスタの出力端のそれぞれに前記誤差吸収回路部が設けられる請求項１に記載の半導体装置。