JP2023065467A - 光電変換装置、光電変換システム、および移動体 - Google Patents

光電変換装置、光電変換システム、および移動体 Download PDF

Info

Publication number
JP2023065467A
JP2023065467A JP2023021653A JP2023021653A JP2023065467A JP 2023065467 A JP2023065467 A JP 2023065467A JP 2023021653 A JP2023021653 A JP 2023021653A JP 2023021653 A JP2023021653 A JP 2023021653A JP 2023065467 A JP2023065467 A JP 2023065467A
Authority
JP
Japan
Prior art keywords
metal
semiconductor element
element layer
photoelectric conversion
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023021653A
Other languages
English (en)
Other versions
JP2023065467A5 (ja
Inventor
裕介 大貫
Yusuke Onuki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2021017514A external-priority patent/JP2022007971A/ja
Application filed by Canon Inc filed Critical Canon Inc
Publication of JP2023065467A publication Critical patent/JP2023065467A/ja
Publication of JP2023065467A5 publication Critical patent/JP2023065467A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60W—CONJOINT CONTROL OF VEHICLE SUB-UNITS OF DIFFERENT TYPE OR DIFFERENT FUNCTION; CONTROL SYSTEMS SPECIALLY ADAPTED FOR HYBRID VEHICLES; ROAD VEHICLE DRIVE CONTROL SYSTEMS FOR PURPOSES NOT RELATED TO THE CONTROL OF A PARTICULAR SUB-UNIT
    • B60W30/00—Purposes of road vehicle drive control systems not related to the control of a particular sub-unit, e.g. of systems using conjoint control of vehicle sub-units
    • B60W30/08—Active safety systems predicting or avoiding probable or impending collision or attempting to minimise its consequences
    • B60W30/09—Taking automatic action to avoid collision, e.g. braking and steering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/1446—Devices controlled by radiation in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60W—CONJOINT CONTROL OF VEHICLE SUB-UNITS OF DIFFERENT TYPE OR DIFFERENT FUNCTION; CONTROL SYSTEMS SPECIALLY ADAPTED FOR HYBRID VEHICLES; ROAD VEHICLE DRIVE CONTROL SYSTEMS FOR PURPOSES NOT RELATED TO THE CONTROL OF A PARTICULAR SUB-UNIT
    • B60W2554/00—Input parameters relating to objects
    • B60W2554/80—Spatial relation or speed relative to objects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0912—Layout
    • H01L2224/0916—Random array, i.e. array with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09519—Bonding areas having different functions including bonding areas providing primarily thermal dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Transportation (AREA)
  • Mechanical Engineering (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 複数の半導体素子層が積層された光電変換装置において、放熱むらを低減することができる。【解決手段】 一形態に係る光電変換装置は、複数の画素回路が配された画素領域を含む第１半導体素子層を有する第１チップと、第２半導体素子層を有する第２チップと、を備え、第１チップと第２チップとは、第１半導体素子層と第２半導体素子層との間において複数の金属接合部で接合され、複数の金属接合部は、平面視で画素領域に重なる領域に配された、第１金属接合部と、第２金属接合部とを含み、第１金属接合部は、複数の画素回路のうちの少なくとも１つの画素回路と、第２半導体素子層と、を接続し、第２金属接合部は、複数の画素回路のうちの少なくとも１つの画素回路と接続され、平面視で画素領域に重なる領域において、第２半導体素子層と接続されていない。【選択図】 図３

Description

本発明は、光電変換装置に関する。
画素回路を含むチップと画素回路からの信号を処理する電気回路を含むチップとを積層した光電変換装置が知られている。特許文献１には、複数の画素回路を有するチップと複数の電気回路を有するチップとが積層された光電変換装置が開示されている。
特許文献１に示された光電変換装置では、画素回路と電気回路とを電気的に接続し、且つ、画素回路を有するチップと電気回路を有するチップとを接合する導電部を有する。特許文献１では、導電部の数は、画素回路の数よりも少ない。具体的には、画素回路がアレイ状に配列された画素領域において、複数の画素回路に対して１つの割合で選択的に導電部が配置されている。したがって、導電部が配された画素回路と、導電部が配されていない画素回路と、が存在する。
特開２０１９－０６８２６５号公報
導電部は、画素回路と電気回路とを金属配線を介して接続している。一般的に、金属配線は層間絶縁膜に対して熱伝導率が高いため、導電部では熱の移動が大きくなる。一方で、導電部が配されていない画素回路では、光電変換素子及び信号処理回路の少なくとも一方で生じる熱の移動が、導電部が配された画素に比べて生じにくい。したがって、導電部が配された画素回路と導電部が配されていない画素回路とで、放熱むらが生じる。
本発明は、複数の半導体素子層が積層された光電変換装置において、放熱むらを低減することを目的とする。
一形態に係る光電変換装置は、複数の画素回路が配された画素領域を含む第１半導体素子層を有する第１チップと、第２半導体素子層を有する第２チップと、を備え、前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、前記複数の金属接合部は、平面視で前記画素領域に重なる領域に配された、第１金属接合部と、第２金属接合部とを含み、前記第１金属接合部は、前記複数の画素回路のうちの少なくとも１つの画素回路と、前記第２半導体素子層と、を接続し、前記第２金属接合部は、前記複数の画素回路のうちの少なくとも１つの画素回路と接続され、平面視で前記画素領域に重なる領域において、前記第２半導体素子層と接続されていない。
一形態に係る光電変換装置は、複数の画素回路が配された画素領域を含む第１半導体素子層を有する第１チップと、第２半導体素子層を有する第２チップと、を備え、前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、前記複数の金属接合部は、平面視で前記画素領域に重なる領域に配された、第１金属接合部と、第２金属接合部とを含み、前記第１金属接合部は、前記複数の画素回路のうちの少なくとも１つの画素回路と、前記第２半導体素子層と、を接続し、前記第２金属接合部は、前記第２半導体素子層と接続され、平面視で前記画素領域に重なる領域において、前記複数の画素回路のいずれとも接続されていない。
一形態に係る光電変換装置は、複数の画素回路を含む第１半導体素子層を有する第１チップと、第２半導体素子層を有する第２チップと、を備え、前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、前記複数の金属接合部は、第１金属接合部と、第２金属接合部と、を含み、前記第１金属接合部は、前記複数の画素回路のうちの少なくとも１つの画素回路と、前記第２半導体素子層と、を接続し、前記複数の金属接合部のうちの４つ以上の前記第２金属接合部と前記第１半導体素子層との間には第４配線パターンが配され、１つの前記第４配線パターンと前記４つ以上の前記第２金属接合部のそれぞれとが接続される、または、前記複数の金属接合部のうちの４つ以上の前記第２金属接合部と前記第２半導体素子層との間には第２配線パターンが配され、１つの前記第２配線パターンと前記４つ以上の前記第２金属接合部のそれぞれとが接続される。
一形態に係る光電変換装置は、複数の画素回路を含む第１半導体素子層を有する第１チップと、第２半導体素子層を有する第２チップと、を備え、前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、前記複数の金属接合部は、第１金属接合部と、第２金属接合部と、を含み、前記第１金属接合部は、前記複数の画素回路のうちの少なくとも１つの画素回路と、前記第２半導体素子層と、を接続し、前記第２金属接合部の前記第１半導体素子層の側の面と前記第２金属接合部の前記第２半導体素子層の側の面との一方の面は、前記第１半導体素子層と前記第２金属接合部との間に配された第４配線パターン、または前記第２半導体素子層と前記第２金属接合部との間に配された第２配線パターンと接続され、前記第２金属接合部の前記第１半導体素子層の側の面と前記第２金属接合部の前記第２半導体素子層の側の面との他方の面の全面と絶縁材料とが接する。
本発明によれば、複数の半導体素子層が積層された光電変換装置において、放熱むらを低減することができる。
光電変換装置の構成を模式的に示す斜視図。 画素の回路図。 光電変換装置の断面模式図。 実施形態１における金属接合部の配置を示す平面模式図。 実施形態１における平面模式図及び断面模式図。 実施形態１における平面模式図及び断面模式図。 実施形態１における平面模式図及び断面模式図。 実施形態１における平面模式図及び断面模式図。 実施形態１における画素配置パターン。 比較例における金属接合部の配置を示す平面模式図。 比較例における平面模式図及び断面模式図。 比較例における平面模式図及び断面模式図。 比較例における平面模式図及び断面模式図。 実施形態２における平面模式図及び断面模式図。 実施形態２における平面模式図及び断面模式図。 実施形態２における平面模式図及び断面模式図。 実施形態３における平面模式図及び断面模式図。 実施形態３における平面模式図及び断面模式図。 実施形態３における平面模式図及び断面模式図。 実施形態４における断面模式図。 実施形態５における平面模式図及び断面模式図。 実施形態５における平面模式図及び断面模式図。 変形例における断面模式図。 暗時画像の比較写真。 実施形態６における光電変換システムのブロック図。 実施形態７における光電変換システムおよび移動体の概念図。 実施形態８における光電変換装置の上面模式図。 実施形態８におけるＸ－Ｘ’断面模式図。 実施形態９における配線層の平面模式図。 実施形態９における配線層の平面模式図。 実施形態９における配線層の平面模式図。 実施形態９における配線層の平面模式図。 実施形態９における配線層の平面模式図。 実施形態９における配線層のポリシリコン及び半導体領域の平面模式図。 実施形態９における配線層の他の例。 実施形態９における画素の回路図。
以下に示す形態は、本発明の技術思想を具体化するためのものであって、本発明を限定するものではない。各図面が示す部材の大きさや位置関係は、説明を明確にするために誇張していることがある。以下の説明において、同一の構成については同一の番号を付して説明を省略することがある。
図１は、各実施形態における光電変換装置を示している。光電変換装置とは、例えば、イメージセンサーや、測光センサー、測距センサーとして用いることができる半導体デバイスである。
光電変換装置は、チップ１とチップ２の積層体である。チップ１は、画素１０に含まれる画素回路を含む半導体素子層１１（第１半導体素子層）と、配線構造１２（第１配線構造）と、を有する。本明細書において、「半導体素子層」とは、半導体層のみではなく、半導体層と半導体層に形成されたトランジスタのゲートとを含む。配線構造の配線層は「半導体素子層」に含まれない。チップ２は、配線構造２４（第２配線構造）と、電気回路を含む半導体素子層２３（第２半導体素子層）と、を有する。後述するが、チップ１の配線構造１２とチップ２の配線構造２４とは、各配線構造に含まれる配線層を接合することで構成された金属接合部により接合されている。金属接合部とは、配線層を構成する金属と配線層を構成する金属とが直接接合された構造である。
詳細は後述するが、画素１０を構成する素子は、半導体素子層１１に配される。なお、画素１０の一部の構成が半導体素子層１１に配され、他の一部の構成が半導体素子層２３に配されてもよい。この場合、画素１０のうちの半導体素子層１１に配される画素回路の構成としては、フォトダイオードなどの光電変換素子が挙げられる。光電変換素子を含む画素回路は、半導体素子層１１に平面視で２次元アレイ状に配される。本明細書において、「平面視」とは、チップ１とチップ２との接合面に対して垂直な方向から視ることを指す。半導体素子層１１は、複数の画素回路が２次元アレイ状に配された画素領域を有する。図１では、半導体素子層１１には、複数の画素回路を構成する複数の光電変換素子が行方向および列方向の２次元アレイ状に配されている。
配線構造１２は、Ｍ（Ｍは１以上の整数）層の配線層と層間絶縁材料を含む。配線構造２４は、Ｎ（Ｎは１以上の整数）層の配線層と層間絶縁材料を含む。
半導体素子層２３は、電気回路を含む。説明の便宜上、図１において、チップ２の上面に図示された構成は半導体素子層２３に配された構成である。電気回路とは、例えば、図１に示す、行走査回路２０、列走査回路２１、信号処理回路２２等を構成するトランジスタのいずれか１つである。信号処理回路２２とは、例えば、増幅トランジスタ、選択トランジスタ、リセットトランジスタ等の画素１０の構成の一部、増幅回路、選択回路、論理演算回路、ＡＤ変換回路、メモリ、圧縮処理や合成処理等を行う回路の少なくともいずれか１つまたは複数の組合せである。
画素１０は、画像を構成するために繰り返して配置される回路の最小単位を指しうる。そして、画素１０に含まれ、半導体素子層１１に配された画素回路は、少なくとも、光電変換素子を含んでいればよい。画素回路には、光電変換素子以外の構成を含んでいてもよい。例えば、画素回路はさらに、転送トランジスタ、ＦＤ、リセットトランジスタ、増幅トランジスタ、容量付加トランジスタ、選択トランジスタの少なくともいずれか１つを含んでいてもよい。典型的には、選択トランジスタ及び当該選択トランジスタを介して信号線に接続された一群の素子が画素１０を構成する。すなわち、選択トランジスタが画素回路の外縁でありうる。あるいは、光電変換素子と転送トランジスタの組が画素１０を構成することもある。他にも、１つあるいは複数の光電変換素子と、１つの増幅回路あるいは１つのＡＤ変換回路との組が画素１０を構成してもよい。
図２では、画素回路は、光電変換素子１０１Ａ、１０１Ｂ、転送トランジスタ１０２Ａ、１０２Ｂ、ＦＤ１０３、リセットトランジスタ１０４、増幅トランジスタ１０５、選択トランジスタ１０６Ａ、１０６Ｂ、容量付加トランジスタ１０７Ａ、１０７Ｂにより構成される。図２に示すように、１つの画素回路に複数の光電変換素子が含まれていてもよいし、１つの画素回路に１つの光電変換素子が含まれていてもよい。
以下で画素回路に含まれる各構成について説明する。以下において、説明が共通する場合は、Ａ，Ｂ等の添字を省略して説明する。
光電変換素子１０１は、光電変換により電子および正孔を生じる素子である。光電変換素子１０１としては、例えば、フォトダイオードを用いることができる。転送トランジスタ１０２は、光電変換素子１０１で生じた信号電荷をフローティングディフュージョン（ＦＤ）１０３に転送するか否かを制御する。リセットトランジスタ１０４は、ＦＤ１０３の電位や光電変換素子１０１の電位を基準電位に設定するか否かを制御する。容量付加トランジスタ１０７は、ＦＤ１０３に容量を付加するか否かを制御する。増幅トランジスタ１０５は、ＦＤに転送された信号電荷に基づく信号を増幅して出力する。選択トランジスタ１０６は、増幅トランジスタ１０５と出力線１７とに接続されている。そして、選択トランジスタ１０６がオンになると、増幅トランジスタ１０５から出力された信号が出力線１７に伝達される。なお、画素回路が選択トランジスタを含まない場合は、増幅トランジスタのオンオフを制御することで信号線に信号を出力するかどうかを制御する。出力線１７は、図１の信号処理回路２２に接続されている。また、転送トランジスタ１０２、リセットトランジスタ１０４、増幅トランジスタ１０５、選択トランジスタ１０６、容量付加トランジスタ１０７のゲートには、図１の行走査回路２０からの信号が供給される。これにより、各トランジスタのオンオフを制御している。
画素領域の一辺から、対向する一辺まで行ごと順次読み出しを行うローリングシャッター機能を搭載していてもよいし、画素領域の全体において同時に電荷を転送して蓄積するグローバルシャッター機能を搭載していてもよい。また、画素領域内において、複数の画素が含まれるブロック毎に露光時間が異なっていてもよい。この場合は、１つのブロック内において、金属接合部３０Ｂの数は、金属接合部３０Ａの数よりも多いことが好ましい。
以下の実施形態では、図２に示す画素回路がチップ１に配されているものとして説明する。なお、チップ１の面積を大きくすることなく光電変換素子２０１の面積を確保できるため、画素の光電変換素子以外の構成はチップ２に配されていてもよい。
図３は、光電変換装置の構造の概念を示すための断面模式図である。チップ１とチップ２は、接合面３で貼り合されて積層されている。チップ１の半導体素子層１１とチップ２の半導体素子層２３との間に、チップ１の配線構造１２とチップ２の配線構造２４とが位置している。図３では、配線構造１２は、配線層１２１、１２２、１２３の３層の配線層を有し、配線構造２４は、配線層２４１、２４２、２４３の３層の配線層を有する。そして、各配線層の間に絶縁材料１２４、２４４が配されている。
各配線層は、１つないし複数の配線パターンと、配線パターン間に配された絶縁材料と、を有する。例えば、配線層１２２は、配線パターン１２２Ａ（第１配線パターン）と配線パターン１２２Ｂ（第２配線パターン）とを含む。各配線層に含まれる配線パターンとは同じレイヤにある配線のパターンである。本明細書では、同じレイヤにある別個の２つの配線のパターンのことを、配線パターンＸＡ、配線パターンＸＢということがある。１つの観点としては、配線パターンＸＡと配線パターンＸＢとは、それぞれ異なる電位を伝達する配線であってもよい。また、別の観点としては配線パターンＸＡと配線パターンＸＢとは、当該配線パターンの配される配線層における平面で、互いに分離されている配線であってもよい。例えば、間に配される絶縁材料によって配線パターンＸＡと配線パターンＸＢとは互いに分離される。この場合、配線パターンＸＡと配線パターンＸＢとが１つの配線を構成してもよい。換言すると、ある配線層の分離された配線パターンＸＡと配線パターンＸＢとが、別の配線層の配線パターンを介して電気的に接続されていてもよい。
本実施形態では、配線パターン１２２Ａは、ある画素回路の増幅トランジスタのゲートと電気的に接続されている。配線パターン１２２Ｂは、半導体素子層１１に配された画素回路において、増幅トランジスタのゲート以外の構成と電気的に接続されている。配線パターン１２２Ｂは、例えば、リセットトランジスタや増幅トランジスタの電源電圧を供給する配線である。また、配線パターン１２２Ｂは、光電変換素子に接地電圧を供給する配線であってもよい。
配線層１２１、１２２、１２３、２４１、２４２、２４３の各配線パターンは金属材料で構成される。配線層１２１、１２２、１２３、２４１、２４２、２４３の各配線パターンの主成分は銅であることが好ましい。主成分が銅であるとは、全体の成分のうちの５０％を超える成分が銅であることを指す。配線層１２１、１２２、１２３、２４１、２４２、２４３の各配線パターンは、全体の成分のうち９０％を超える成分が銅であることが好ましい。なお、各配線層は、アルミニウムやタングステン等の金属により構成されていてもよい。また、金属接合部を構成する配線パターンを含む配線層１２３、２４３が銅を主成分として構成され、配線層１２３、２４３以外の配線層が、アルミニウムやタングステン等の金属を主成分として構成されていてもよい。各配線層を接続するビアプラグや、配線層とトランジスタのゲートまたは配線層と半導体素子層とを接続するコンタクトプラグも、銅、アルミニウム、タングステン等の金属により構成される。
配線層１２３、２４３の各配線パターンは、層間絶縁層に形成された凹部に埋め込まれている。配線層１２３、２４３の各配線パターンは、ダマシンプロセスにより形成することができる。配線層１２３の配線パターンと、配線層２４３の配線パターンとは、両者が接合されることにより金属接合部３０を構成する。
本実施形態では、複数の金属接合部３０の一部または全部は、金属接合部３０Ａ（第１金属接合部）、金属接合部３０Ｂ（第２金属接合部）、金属接合部３０Ｃ（第３金属接合部）のいずれかの種類に分類される。もちろん、複数の金属接合部３０が、これらの分類とは異なるタイプのものを含んでいてもよい。
金属接合部３０Ａは、平面視で画素領域に重なる領域に配されている。金属接合部３０Ａは、半導体素子層１１に配された画素回路と半導体素子層２３とを接続している。図３では、画素回路の選択トランジスタ１０６のソースまたはドレインと半導体素子層２３に配された電気回路とを接続している。光電変換素子からの信号は、金属接合部３０Ａを介して半導体素子層２３の電気回路へと伝達されている。なお、図３ではビアプラグ１５、２５を介して金属接合部３０Ａと配線層１２２、２４２とが接続されているが、金属接合部３０Ａと配線層１２２および配線層２４２とがビアプラグを介さずに接続されていてもよい。つまり、金属接合部３０Ａと、配線層１２２および配線層２４２の少なくとも一方と、が直接接触して接続されていてもよい。また、ビアプラグ１５は、金属接合部３０Ａを構成する配線層１２３の配線パターンと一体に形成されてもよい。ビアプラグ２５は、金属接合部３０Ａを構成する配線層２４３の配線パターンと一体に形成されてもよい。デュアルダマシンプロセスを用いることによって、配線パターンとビアプラグとを一体に形成することができる。デュアルダマシンプロセスは金属接合部３０Ａ以外の金属接合部にも適用できる。
金属接合部３０Ｂは、平面視で画素領域に重なる領域において、半導体素子層１１および半導体素子層２３の一方と電気的に接続される。なお、金属接合部３０Ｂを半導体素子層１１および半導体素子層２３の一方に接続するための、当該の一方と接するコンタクトプラグは、図３には示されていない。また、金属接合部３０Ｂは、少なくとも平面視で画素領域に重なる領域において、半導体素子層１１および半導体素子層２３の他方と接続されていない。画素領域において半導体素子層１１および半導体素子層２３の他方と電気的に接続されていないとは、平面視で画素領域に重なる領域において、金属接合部３０Ｂと半導体素子層１１および半導体素子層２３の他方とが接続されていないことを指す。言い換えると、平面視で画素領域に重なる領域において、半導体素子層１１および半導体素子層２３の他方と接しているコンタクトプラグは、いずれも、金属接合部３０Ｂとは電気的に導通していない。一方、平面視で画素領域に重ならない領域において金属接合部３０Ｂと半導体素子層１１および半導体素子層２３の他方とが接続されているものは含まれる。例えば、図３において、半導体素子層２３の画素領域に重ならない領域から配線パターンを介して配線パターン１２２Ｂに接地電圧が供給されている構成は本発明に含まれる。図３では、金属接合部３０Ｂは、平面視で画素領域に重なる領域において、半導体素子層１１と接続され、半導体素子層２３と接続されていない。また、金属接合部３０Ｂは、平面視で画素領域に重なる領域において、半導体素子層１１および半導体素子層２３のいずれかと接続されない限り、配線層１２２および配線層２４２の両方と接続されていてもよい。
別の観点として、金属接合部３０Ｂは、半導体素子層１１側の面はビアプラグと接続され、あるいは、ビアプラグを介して配線層１２２の配線パターンと接続されており、半導体素子層２３側の面の全面が絶縁材料と接している。もしくは、例えばデュアルダマシン法で形成された金属接合部３０Ｂについては、半導体素子層１１側の面には配線層１２２の配線パターンとの接続のための凸部が設けられ、半導体素子層２３側の面の全面が絶縁材料と接している。言い換えると、金属接合部３０Ｂは、半導体素子層１１および半導体素子層２３の一方の側は、配線パターンと接続され、他方の側は配線パターンと接続されていない。ビアプラグと金属接合部３０Ｂとはそれぞれ同じ材料で構成されていてもよいし、別の材料で構成されていてもよい。
なお、この観点の下で金属接合部３０Ｂが構成される場合は、金属接合部３０Ｂは、平面視で画素領域に重なる領域において、半導体素子層１１および半導体素子層２３の両方と接続されてもよい。
詳細は後述するが、金属接合部３０Ｂと画素回路または半導体素子層２３とが接続されることにより、光電変換装置の放熱むらを低減できる。なお、金属接合部３０Ｂの個数が１つであったとしても、金属接合部３０Ｂが配されない場合に比べると放熱むらを低減するという効果を得ることができる。したがって、金属接合部３０Ｂの個数や位置は以下で説明する個数や位置に限定されない。
金属接合部３０Ａおよび金属接合部３０Ｂは、ビアプラグを介して配線層１２２、２４３の一方または両方と接続されていてもよいし、配線層１２２、２４３の少なくとも一方と直接接触して接続されていてもよい。
図３の金属接合部３０Ｃは、半導体素子層１１および半導体素子層２３の両者と電気的に接続されていない金属接合部である。金属接合部３０Ｃは、各チップの接合強度を確保するため等に用いられる。なお、金属接合部３０Ｃは設けられていなくてもよい。つまり、複数の金属接合部３０の各々が、金属接合部３０Ａと金属接合部３０Ｂとのいずれかのみにより構成されていても放熱むらを低減するという効果を得ることができる。
（実施形態１）
図４乃至図６を参照しながら、実施形態１に係る光電変換装置について説明する。実施形態１に係る光電変換装置は、図１～図３で示された構成を全て含む。
図４は、金属接合部の配置を示す平面模式図である。簡易的に、各画素１０に対応して、２本の行走査線１６と、１本の垂直出力線１７が配置されており、画素１０が５行５列で配置されている画素領域を考える。図２の各トランジスタのゲートに接続される制御線のうちの２本が図４の行走査線１６として図示されている。図２の出力線１７Ａ、１７Ｂのうちの１本が、図４の垂直出力線１７として図示されている。また、列ごとに配線１９が配置されている。配線１９は、例えば、固定電圧が供給される配線であってもよいし、フローティングであってもよい。固定電圧が供給される配線とは、例えば、電源電圧（例えばＶＤＤ）が供給される配線や、接地電圧（例えばＧＮＤ）が供給される配線である。図２のリセット線ＶＤＤが、図４の配線１９として図示されている。
金属接合部３０Ｂをいずれの配線に接続するかは、配線パターンの配置に応じて適宜設定できる。図４は、金属接合部３０Ｂが配線１９に接続された例を示している。しかし、金属接合部３０Ｂは、後述する実施形態のように、行走査線１６や垂直出力線１７に接続されてもよい。また、金属接合部３０Ｃを設ける場合は、金属接合部３０Ｂの一部をいずれの配線パターンとも接続させないことで、金属接合部３０Ｃに置き換えることができる。
５行５列で配置されている画素領域において、２本の行走査線１６と行走査回路２０との電気的な接続を行う金属接合部３０Ａは、行ごとに少なくとも２か所は設けられる。また１本の垂直出力線１７と信号処理回路２２との電気的な接続を行う金属接合部３０Ａは、列ごとに少なくとも１か所は設けられる。平面視において、チップ１に配された画素１０の構成（例えば画素回路）に重なるように、金属接合部３０（３０Ａ、３０Ｂ）が配される。言い換えると、平面視で、複数の金属接合部３０は、複数行複数列に配されている。便宜的に、行走査線１６と行走査回路２０とを電気的に接続する金属接合部３０Ａが配された画素１０を画素１０Ａという。また、垂直出力線１７と信号処理回路２２とを電気的に接続する金属接合部３０Ａが配された画素を画素１０Ｂという。さらに、画素領域において半導体素子層１１と接続され半導体素子層２３と接続されていない金属接合部３０Ｂを有する画素を画素１０Ｃという。
図５Ａは、チップ１の配線層１２２における平面模式図を示しており、画素領域のうちの７行７列の画素１０を示している。図５Ａでは、配線層１２２に配された配線パターンである垂直出力線１７、配線１９に加えて、金属接合部３０Ａ、３０Ｂ、及びビアプラグ１５の平面視における位置が示されている。図５Ａにおいて、長破線で金属接合部３０Ａを示し、点線で金属接合部３０Ｂを示している。なお、金属接合部３０は平面視で四角形のものに限定されず、四角形の角部が丸くなっているものや、円形であってもよい。ビアプラグ１５は、配線層１２２の配線パターンと金属接合部３０とを接続している。
図５Ｂは、チップ１の配線層１２１における平面模式図を示しており、行走査線１６とビアプラグ１８を示している。
図５Ｃは、図５Ａ及び図５ＢにおけるＸ－Ｘ’断面図であり、図５Ｄは、図５Ａ及び図５ＢにおけるＹ－Ｙ’断面図である。図５Ｄに示すように、画素１０Ａおよび画素１０Ｂには金属接合部３０Ａがあり、画素１０Ｃには、金属接合部３０Ｂがある。図５Ｃにおいて、金属接合部３０Ａは、半導体素子層１１と半導体素子層２３とを接続している。また、図５Ｃにおいて、前述の通り、金属接合部３０Ｂは、平面視で画素領域に重なる領域において、半導体素子層２３と接続されていない。つまり、金属接合部３０Ｂは、平面視で画素領域に重なる領域において半導体素子層１１と半導体素子層２３とを接続していないが、配線層１２２を介して半導体素子層１１には接続されている。
図５Ａ～図５Ｄに示すように、２個以上の金属接合部３０Ｂと配線層１２２の配線パターン１２２Ｂとが接続されている。本実施形態において、配線パターンとは平面視で分離された配線層を指す。４個以上の金属接合部３０Ｂが、配線パターン１２２Ｂと接続されていることが好ましい。このように、複数の金属接合部３０Ｂを１つの連続した配線パターン１２２Ｂに接続することにより、各金属接合部３０Ｂをそれぞれが分離された配線パターンに接続する場合に比べて配線パターン１２２Ｂの体積を確保することができる。これにより、半導体素子層１１からの熱を放熱しやすくなる。
平面視において、配線パターン１２２Ｂは、配線パターン１２２Ａよりも面積が大きいことが好ましい。これにより、排熱経路を確保することができる。配線パターン１２２Ａと配線パターン１２２Ｂの面積の比較は、例えば、５行５列の画素に対応する配線パターンを比較することで行うことができる。
また、チップ１において、１０００μｍ×１０００μｍの領域を見たときの配線パターン１２２Ｂの面積は、配線パターン１２２Ａの面積の１０倍以上であることが好ましく、配線パターン１２２Ａの面積の２０倍以上であることがより好ましい。
図６に、本実施形態に係る光電変換装置に関し、画素が２５行２５列で配置されている画素領域において、画素１０Ａ、画素１０Ｂ、画素１０Ｃの配置パターンの例を示している。画素領域において、金属接合部３０Ａが配された画素１０Ａが行ごとに２か所ずつあり、金属接合部３０Ａが配された画素１０Ｂが列ごとに１か所ずつ配されている。そして、それ以外の画素１０Ｃには、金属接合部３０Ｂが配されている。
詳細は後述するが、図６に示すように、本実施形態では、行及び列の少なくとも一方を見たときに、金属接合部３０Ａが配された画素（画素１０Ａと画素１０Ｂ）以外の画素（画素１０Ｃ）には金属接合部３０Ｂが配されている。つまり、金属接合部３０Ａに対して、金属接合部３０Ｂの数が多く配されている。これにより、画素領域内において、局所的に画素領域と金属接合部が接続されるのではなく、画素領域と金属接合部が接続される領域を増やすことができる。したがって、金属接合部３０Ｂが配されていない場合に比べて、金属接合部３０Ｂが配されることにより放熱むらを低減することができる。
また、図６に示すように、各画素１０に金属接合部３０Ａ又は３０Ｂが１つずつ配されるため、金属接合部３０間の距離を一定にすることができる。これにより、より放熱むらを低減することができる。なお、１つの画素１０に複数の金属接合部３０が配置されてもよい。また、画素１０によって、配置されている金属接合部３０の数が異なっていてもよい。他方、一部の画素に金属接合部３０が配されていなくてもよい。例えば、図６の画素１０Ｃのうちいずれか１つのみに金属接合部３０Ｂが配され、他の画素１０Ｃには金属接合部３０が配されない、あるいは、金属接合部３０Ｃが配されてもよい。
次に、図７および図８の比較例を参照しながら本実施形態の効果を説明する。まず、比較例における構成について説明する。
図７は、比較例における金属接合部の配置を示す平面模式図である。実施形態１と異なる点は、金属接合部３０Ｂが配されていない点である。図８Ａは、比較例における配線層１２２の平面図である。図８Ａにおいて、長破線で金属接合部３０Ａを示し、長二点鎖線で金属接合部３０Ｃを示している。図示していないが、配線層１２１に対応する配線は、実施形態１の図５Ｂと同じである。図８Ｂは、図８ＡのＸ－Ｘ’に対応する位置の断面図であり、図８Ｃは、図８ＡにおけるＹ－Ｙ’に対応する位置の断面図である。
図８Ａ、図８Ｂ、図８Ｃに示されるように、比較例では、金属接合部３０Ｂが配されていない。つまり、複数の金属接合部３０は、金属接合部３０Ａ、又は、半導体素子層１１及び半導体素子層２３のいずれにも接続されていない金属接合部３０Ｃにより構成されている。
図１４に、比較例に係る光電変換装置で撮像した暗時画像と、同条件で実施形態１に係る光電変換装置で撮像した暗時画像とを示す。図１４（ａ）、図１４（ｂ）では、出力に応じて色が変わっており、出力が小さいほど黒色に近く、出力が大きいほど白色に近い色となる。
図１４（ａ）では、金属接合部３０Ａを介して電気的に接続された画素の領域付近では黒色となる。一方で、配線層１２２と接続されない金属接合部３０Ｃが配された画素の領域付近では白色となる。このように比較例においては、画素ごとに出力むらが生じている。これに対して、図１４（ｂ）では、全体的に黒色に近い色となっている。つまり、画素ごとの出力むらが低減されている。このように、比較例に比べて実施形態１では出力むらが低減されることが確認できた。
比較例における出力むらの発生メカニズムの推測と本実施形態による出力むら低減のメカニズムの推測とを以下で説明する。なお、以下に説明するメカニズムは発明者らによる推測であり、本発明の効果がこのメカニズムによって得られることを限定するものではない。
一般的な配線層である銅配線の熱伝導率は、おおよそ４００～４１０［Ｗ／ｍＫ］であるのに対して、一般的な層間絶縁材料である酸化ケイ素の熱伝導率は５～１５［Ｗ／ｍＫ］である。画素１０Ａ、１０Ｂにおいては、画素付近で発生する熱は、配線層および金属接合部３０Ａを介して周囲に放熱される。つまり、画素１０Ａ、１０Ｂにおいては、配線層１２１、１２２に加えて、配線層１２３、２４３でも放熱することができる。そのため、画素１０Ａの光電変換素子および画素１０Ｂの光電変換素子付近で発生した熱は、画素１０Ｄの光電変換素子で発生した熱よりも放熱が大きくなる。一方で、画素１０Ｄにおいては、半導体素子層１１と接続された金属接合部がない。つまり画素１０Ｄの光電変換素子付近で発生した熱は、画素１０に接続される配線層１２１及び１２２のみでしか放熱することができない。したがって、放熱が大きい画素１０Ａの光電変換素子および画素１０Ｂでは、放熱が小さい画素１０Ｄと比較して暗電流が小さくなる。このように、熱による暗電流むらから出力むらが生じるものと推測される。
一方で、本実施形態においては、図５Ａ～図５Ｄに示すように、金属接合部３０Ｂと配線層１２２とは電気的に接続されている。つまり、画素１０Ｃは、配線層１２１及び配線層１２２に加えて、配線層１２３及び配線層２４３（金属接合部３０Ｂ）でも放熱することができる。そのため、比較例に比べて、画素１０Ａ、１０Ｂ以外の画素においても暗電流を小さくできる。したがって、画素１０Ａ、画素１０Ｂ、および画素１０Ｃでの放熱の程度が揃うため、暗時画像において暗電流による出力むらが減少するものと考えらえる。
このように、比較例においては、金属接合部３０Ａのみが排熱経路となっており、局所的に温度が低下していたが、本実施形態においては、光電変換素子で生じる熱の排熱経路を画素領域内で増やすことができる。したがって、平均的に放熱することができ、暗電流むらを低減できる又はなくすことができる。
なお、排熱経路が増える効果は、金属接合部３０Ｂが１つであっても得ることができる。金属接合部３０Ｂが１つの場合は、例えば、電源配線と金属接合部３０Ｂとを接続することができる。金属接合部３０Ｂは、ｍ×ｎ個の画素に対して１つ配されている場合や、列毎に１つの金属接合部３０Ｂが配されている場合等、様々なバリエーションが考えられる。これらの場合でも、排熱経路が増える効果を得ることができる。
なお、本実施形態では、すべての金属接合部３０は、金属接合部３０Ａ又は金属接合部３０Ｂのいずれかで構成されているが、これに限定されない。例えば、金属接合部３０Ｂを離散的に配置してもよい。一例として、金属接合部３０Ｂ間に金属接合部３０Ｃが配されている構成が挙げられる。この場合であっても、図１４（ａ）に比べて暗電流むらが低減されることは明らかである。例えば、金属接合部３０Ｂ間に金属接合部３０Ｃが配されるものも本発明に含まれる。また、金属接合部３０Ｂ間に金属接合部３０Ｃが配されている場合においても、比較例に比べて暗電流むらを低減できる。この場合は、所定の間隔で金属接合部３０Ｂが配置されることが好ましい。これにより、暗電流むらをより低減できる。
配線層１２３の配線パターンと配線層２４３の配線パターンとが接触して接合されていればよいが、接合強度を確保するために、配線層１２３の層間絶縁材料１２４と配線層２４３の層間絶縁材料２４４とにおいても接合されていることが好ましい。
以上のように、実施形態１の構成によれば比較例に比べて暗電流による出力むらが低減できる。
（実施形態２）
図９を参照しながら実施形態２に係る光電変換装置について説明する。実施形態２に係る光電変換装置は、配線層１２１と配線層１２２の間に配線層１２５が配されており、配線層１２２の配線パターンが異なる点が実施形態１と異なる。以下で説明する以外の構成は、実施形態１と同様であるため、説明を省略することがある。また、実施形態２に係る光電変換装置は図１～３の構成を全て含む。
図９Ａは、実施形態２に係る光電変換装置の配線層１２２における平面図であり、図９Ｂは、図９ＡにおけるＸ－Ｘ’に対応する位置の断面図であり、図９Ｃは、図９ＡにおけるＹ－Ｙ’に対応する位置における断面図である。
図９Ａには、配線パターン１２２Ａ、配線パターン１２２Ｂ、配線パターン１２２Ｃ、金属接合部３０Ａ、３０Ｂ及びビアプラグ１５が図示されている。配線パターン１２２Ｂ及び配線パターン１２２Ｃは、電源電圧が供給されるＶＤＤ配線または接地電圧が供給されるＧＮＤ配線である。本実施形態では、配線層１２２に垂直出力線１７が配されていない。配線層１２１と配線層１２２との間に、配線層１２５が配されている。そして、垂直出力線１７は、配線層１２５に含まれる。これにより、垂直出力線１７は、配線パターン１２２Ｂ及び配線パターン１２２Ｃの平面視における配置に制約を受けない。そのため、画素１０において垂直出力線１７を複数配置することが可能となる。したがって、複数の垂直出力線１７からの信号を同時に信号処理回路２２で読み出すことで、読出し速度を向上することができる。
また、配線パターン１２２Ｂ及び配線パターン１２２Ｃは、電源配線またはＧＮＤ配線であるため、配線容量の制約なく出力線よりも太い配線で配置できる。そのため、配線パターン１２２Ｂ、１２２Ｃの面積が大きくなり、複数の金属接合部３０Ｂと接続しやすくなる。金属接合部３０Ｂにおける放熱が大きくなり、金属接合部３０Ａにおける放熱とより揃う。したがって、暗電流による出力むらをより低減できる。
金属接合部３０Ｂとビアプラグ１５を介して接続された配線パターン１２２Ｂおよび配線パターン１２２Ｃの平面視における面積は、金属接合部３０Ａとビアプラグ１５を介して接続された配線パターン１２２Ａの平面視における面積よりも大きい。また、２個以上の金属接合部３０Ｂは、配線パターン１２２Ｂ、配線パターン１２２Ｃと接続されている。
（実施形態３）
図１０を参照しながら実施形態３に係る光電変換装置について説明する。実施形態３に係る光電変換装置は、チップ２の電気回路と金属接合部３０Ｂとが接続されており、金属接合部３０Ｂとチップ１の半導体素子層１１とが接続されていない点が実施形態１や実施形態２と異なる。以下で説明する以外の構成は、実施形態１または２と同様であるため、説明を省略することがある。また、実施形態３に係る光電変換装置は図１～３の構成を全て含む。
図１０Ａは、実施形態３におけるチップ１の配線層１２２における平面図を示しており、図１０Ｂは、図１０ＡにおけるＸ－Ｘ’に対応する位置の断面であり、図１０Ｃは、図１０ＡにおけるＹ－Ｙ’に対応する位置の断面である。
図１０Ａには、配線パターン１２２Ａ、配線パターン１２２Ｂ、配線パターン１２２Ｃ、金属接合部３０Ｂ及びビアプラグ１５が示されている。本実施形態は、電源配線またはＧＮＤ配線である配線パターン１２２Ｂ、配線パターン１２２Ｃと金属接合部３０Ｂとが導通されていない点が実施形態２と異なる。また、配線層２４２と配線層２４３との間に配線層２４５が配されている点が実施形態２と異なる。さらに、実施形態３では、ビアプラグ２５を介して、金属接合部３０Ｂと配線層２４５とが接続された画素１０Ｅが配置されている。また、２個以上の金属接合部３０Ｂが配線層２４５の配線パターンと接続されている。
実施形態３では、画素１０Ｅに配置された金属接合部３０Ｂは、ビアプラグ２５により配線層２４５と接続されている。つまり画素１０Ｅに配置されたチップ２における放熱が、画素１０Ａおよび画素１０Ｂと同様に、接続される配線層２４１及び配線層２４２及び配線層２４５に加えて、配線層２４３及び配線層１２３でも放熱することができる。そのため、画素１０Ｅにおいても放熱することができ、放熱むらが生じにくくなる。また、画素１０Ａ、および画素１０Ｅでの放熱の程度が揃うため、暗時画像において暗電流によるむらが減少する。
本実施形態によれば、半導体素子層２３に発熱しやすい電気回路が配される場合において、放熱むらを低減することができる。
（実施形態４）
実施形態４に係る光電変換装置は、金属接合部３０Ｂが半導体素子層２３と物理的に接続されるが、電気的に接続されない点が実施形態１とは異なる。以下で説明する以外の構成は、実施形態１と同様であるため、説明を省略することがある。また、実施形態４に係る光電変換装置は図１～３の構成を全て含む。
図１１に本実施形態に係る光電変換装置の断面図を示す。
図１１に示すように、本実施形態における金属接合部３０Ｂは、半導体素子層１１の画素回路と接続され、且つ、半導体素子層２３と接続されるが、半導体素子層２３の信号処理回路とは接続されない。つまり、金属接合部３０Ｂを通る信号は、画素からの信号としては出力されない。
つまり、本実施形態において、金属接合部３０Ｂは、半導体素子層２３の信号処理回路とは接続されていない金属接合部である。１つの金属層に、４つ以上の金属接合部３０Ｂが接続されている。
金属接合部３０Ｂと半導体素子層２３との接合位置は、画素からの信号にノイズが入らないよう電気回路から離すことが好ましい。
本実施形態によれば、実施形態１と同様に、画素回路で生じる熱を金属接合部３０Ｂへと排熱することができ、放熱むらを低減することができる。さらに、本実施形態によれば、金属接合部３０Ｂから半導体素子層２３へと熱を逃がすことができるため、より放熱むらを低減できる可能性がある。
（実施形態５）
実施形態５に係る光電変換装置は、金属接合部３０Ｂが、金属接合部３０Ａに接続される配線パターンと同じ配線パターンに接続されるが、半導体素子層２３の信号処理回路と電気的に接続さない点が実施形態１とは異なる。以下で説明する以外の構成は、実施形態１と同様であるため、説明を省略することがある。また、実施形態５に係る光電変換装置は図１～３の構成を全て含む。
図１２に本実施形形態に係る光電変換装置の金属接合部３０Ａ、３０Ｂの配置位置を示す平面模式図と、断面模式図を示す。金属接合部３０Ａは、半導体素子層１１と半導体素子層２３とを接続する金属接合部である。また、金属接合部３０Ｂは、半導体素子層１１と接続され、平面視で画素領域に重なる位置において、半導体素子層２３と接続されていない。
金属接合部３０Ｂは、金属接合部３０Ａと同じ配線パターン１２２Ｃに接続されている。配線パターン１２２Ｃは、例えば、固定電位を供給する配線である。例えば、配線パターン１２３Ｃは、リセットトランジスタのソースまたはドレインに接続される配線である。
金属接合部３０Ｂの半導体素子層２３側の面は、絶縁材料と接している。つまり、配線構造２４に配された配線パターンとは電気的に接続されていない。
本実施形態によれば、実施形態１と同様に、金属接合部３０Ｂが配されない場合、つまり、金属接合部と配線層とが接続されない場合に比べて、排熱むらを低減することができる。
（変形例）
なお、実施形態１乃至５において、金属接合部３０Ｂは、金属接合部３０Ｂの上下に配される配線層のうちの一方と接続され、他方と接続されていない。これに限らず、図１３に示すように、金属接合部３０Ｂの上下に配される配線層の両方と金属接合部３０Ｂとが接続されていてもよい。具体的には、金属接合部３０Ｂは、画素領域において半導体素子層１１または半導体素子層２３と電気的に接続されていなければよく、配線層１２２や配線層２４１までビアプラグで導通されていてもよい。この場合は、ビアプラグを形成するための工程数は増えるものの、配線の面積を大きくすることができるため暗電流をより低減することができる。
（実施形態６）
図１５は、本実施形態による光電変換システム５００の構成を示すブロック図である。本実施形態の光電変換システム５００は、上記の光電変換装置のいずれかの構成を適用した光電変換装置２０００を含む。図１５では、光電変換システム５００として撮像システムを示している。撮像システムの具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。光電変換システム５００は、光電変換装置２０００、レンズ５０２０、絞り５０４、レンズ５０２０の保護のためのバリア５０６を有する。光電変換システム５００は、光電変換装置２０００から出力される出力信号の処理を行う信号処理部５０８０（画像信号生成部）を有する。信号処理部５０８０は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。信号処理部５０８０は、光電変換装置２０００より出力される出力信号に対してＡＤ変換処理を実施する機能を備えていてもよい。光電変換システム５００は、更に、画像データを一時的に記憶するためのバッファメモリ部５１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）５１２を有する。更に光電変換システム５００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体５１４、記録媒体５１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）５１６を有する。
更に光電変換システム５００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部５１８、光電変換装置２０００と信号処理部５０８０に各種タイミング信号を出力するタイミング発生部５２０を有する。光電変換装置２０００は、画像用信号を信号処理部５０８０に出力する。信号処理部５０８０は、光電変換装置２０００から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部５０８０は、画像用信号を用いて、画像を生成する。
上述した各実施形態の光電変換装置を用いて光電変換システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。
（実施形態７）
本実施形態の光電変換システム及び移動体について、図１６を用いて説明する。本実施形態では、車載カメラに関する撮像システムの一例を示す。図１６は、車両システムとこれに搭載される撮像システムの一例を示したものである。光電変換システム７０１は、光電変換装置７０２、画像前処理部７１５、集積回路７０３、光学系７１４を含む。光学系７１４は、光電変換装置７０２に被写体の光学像を結像する。光電変換装置７０２は、光学系７１４により結像された被写体の光学像を電気信号に変換する。光電変換装置７０２は、上述の各実施形態のいずれかの光電変換装置である。画像前処理部７１５は、光電変換装置７０２から出力された信号に対して所定の信号処理を行う。光電変換システム７０１には、光学系７１４、光電変換装置７０２及び画像前処理部７１５が、少なくとも２組設けられており、各組の画像前処理部７１５からの出力が集積回路７０３に入力されるようになっている。
集積回路７０３は、光電変換システム用途向けの集積回路であり、メモリ７０５を含む画像処理部７０４、光学測距部７０６、視差演算部７０７、物体認知部７０８、異常検出部７０９を含む。画像処理部７０４は、画像前処理部７１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ７０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部７０６は、被写体の合焦や、測距を行う。視差演算部７０７は、複数の光電変換装置７０２により取得された複数の画像データから視差（視差画像の位相差）の算出を行う。物体認知部７０８は、車、道、標識、人等の被写体の認知を行う。異常検出部７０９は、光電変換装置７０２の異常を検出すると、主制御部７１３に異常を発報する。
集積回路７０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
主制御部７１３は、光電変換システム７０１、車両センサー７１０、制御ユニット７２０等の動作を統括・制御する。なお、主制御部７１３を持たず、光電変換システム７０１、車両センサー７１０、制御ユニット７２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取りうる。
集積回路７０３は、主制御部７１３からの制御信号を受け或いは自身の制御部によって、光電変換装置７０２へ制御信号や設定値を送信する機能を有する。例えば、集積回路７０３は、光電変換装置７０２内の電圧スイッチを信号駆動させるための設定や、フレーム毎に電圧スイッチを切り替える設定等を送信する。
光電変換システム７０１は、車両センサー７１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサー７１０は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、光電変換システム７０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部７１１に接続されている。特に、衝突判定機能に関しては、光電変換システム７０１や車両センサー７１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。
また、光電変換システム７０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置７１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部７１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置７１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム７０１で撮影する。図１６（ｂ）に、車両前方を光電変換システム７０１で撮像する場合の光電変換システム７０１の配置例を示す。
また、本実施形態では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、光電変換システム７０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
（実施形態８）
図１７及び図１８を参照しながら実施形態８に係る光電変換装置について説明する。実施形態８に係る光電変換装置は、画素領域１００に配された複数の画素１０のうちの一部の画素が遮光されている点が実施形態１とは異なる。また、半導体素子層１１にはパッド２８が配されたパッド領域２７が配されている。これらの点および以下で説明する以外の構成は、実施形態１と同様であるため、説明を省略することがある。
図１７に半導体素子層１１の角における平面模式図を示し、図１８に図１７のＸ－Ｘ’断面図を示す。図１７に示すように、平面視で画素領域１００の外周には、複数のパッド２８が配されたパッド領域２７が配される。各パッド２８は、光電変換装置と光電変換装置の外部に配された信号処理装置などとの通電を行う。複数のパッド２８には、光電変換装置からの信号を外部に出力するパッドや、光電変換装置に電源電圧などを入力するパッドが含まれる。電源電圧を入力するパッドと信号を出力するパッドとは任意の位置に配置することができる。例えば、電源電圧を入力するパッドと信号を出力するパッドとが交互に配置されていてもよいし、信号を出力するパッドを所定の間隔で配置してその間に電源電圧を入力するパッドを配置してもよい。また、出力用のパッドをまとめて配置し、入力用のパッドをそれ以外の領域に配置してもよい。
パッド領域２７と画素領域１００との間には、電源領域２６が配される。パッド領域２７と電源領域２６との境界は、例えば、遮光膜１３で規定することができる。光電変換素子が配されておらず遮光膜１３が配された領域を電源領域２６とし、遮光膜１３の端から半導体素子層１１の端までをパッド領域２７とすることができる。
遮光膜１３は、電源領域２６とパッド領域２７の近傍に配された複数の画素１０に平面視で重なるように配置される。平面視で遮光膜１３に重なる画素は、黒レベルの基準値を検出するオプティカル・ブラック画素（ＯＢ画素）として機能することができる。図１７に示すように、画素領域１００は、複数のＯＢ画素が配されたＯＢ画素領域１００Ｂと、遮光膜１３が配されておらず光が入射する画素が配された有効画素領域１００Ａと、を有する。
図１８に示すように、パッド２８は半導体素子層１１を貫通するトレンチを含む。トレンチは、半導体素子層１１の光入射面から深さ方向に形成され、チップ２の配線層２４２の配線パターンに達する深さまで形成される。パッド２８において、チップ２に形成された配線層２４２にワイヤーボンディングで導通されている。
ＯＢ画素領域１００Ｂには、金属接合部３０Ａが配される。図１８において、金属接合部３０Ａは、半導体素子層１１および半導体素子層２３と接続される。図１８のＯＢ画素領域１００Ｂに配された金属接合部３０Ａは、ＯＢ画素の信号を半導体素子層２３に出力する。なお、ＯＢ画素領域１００Ｂには、半導体素子層１１及び半導体素子層２３の一方と接続され、他方とは接続されない金属接合部が配されていてもよい。
電源領域２６には、パッド２８から入力される電源電圧を半導体素子層１１及び半導体素子層２３に入力する金属接合部３０Ｄが配される。金属接合部３０Ｄは、平面視で画素領域１００に重ならない領域に配されており、半導体素子層１１と半導体素子層２３とを接続する金属接合部である。金属接合部３０Ｄを介して、電源電圧が半導体素子層１１の画素に入力される。半導体素子層１１と半導体素子層２３に共通の電源電圧を供給する場合は、パッド２８から入力される電源電圧を、金属接合部３０Ｄを介して半導体素子層１１及び半導体素子層２３に供給することができる。
パッド領域２７には、半導体素子層１１および半導体素子層２３の両者と接続されない金属接合部３０Ｃが配されている。これにより、チップ１とチップ２の接合強度を確保することができる。
なお、電源電圧を供給するパッド２８を半導体素子層ごとに分けてもよい。例えば、あるパッド２８は半導体素子層１１に電源電圧を供給して半導体素子層２３には電源電圧を供給しない構成としてもよい。そして、異なるパッド２８は半導体素子層２３に電源電圧を供給して半導体素子層１１に電源電圧を供給しないようにしてもよい。この場合は、電源領域２６には、金属接合部３０Ｂが配される。
半導体素子層１１及び半導体素子層２３に電源電圧を入力するパッドと、一方の半導体素子層に電源電圧を供給するパッドとが混在してもよい。また、電源領域２６において、チップ１とチップ２との接合強度確保のために、半導体素子層１１及び半導体素子層２３の両者と接続されない金属接合部３０Ｃが配されていてもよい。例えば、電源領域２６において、各パッド２８と各パッド２８に最も近い画素１０との間に配された金属接合部３０Ａは、半導体素子層１１および半導体素子層と接続する。そして、それ以外の金属接合部には、金属接合部３０Ｃを配置してもよい。
また、パッド領域２７には、パッド２８と接続されておらず、半導体素子層１１及び半導体素子層２３と接続される金属接合部３０Ａや、一方の半導体素子層と接続される金属接合部３０Ｂが配されていてもよい。
本実施形態によれば、実施形態１と同様に、比較例に比べて暗電流による出力むらが低減できる。また、好適な位置に金属接合部３０Ｃを配置することにより、チップ１とチップ２の接合強度を確保することができる。
（実施形態９）
図１９Ａ乃至図１９Ｆ及び図２１を参照しながら、本実施形態に係る光電変換装置について説明する。本実施形態に係る光電変換装置は、チップ１の配線構造１２が５層の配線層を有する点が実施形態８とは異なる。この点および以下で説明する以外の構成は、実施形態８と同様であるため、説明を省略することがある。
図２１に本実施形態における画素の回路図を示す。本実施形態では、容量付加トランジスタ１０７Ａが、スイッチトランジスタ１０９と容量１０８とに分けられている点が図２で説明した画素回路とは異なる。これにより、ダイナミックレンジと低ＩＳＯ感度でのリニアリティを改善しやすくなる。スイッチトランジスタ１０９のゲート電極は制御線により制御されており、容量１０８のゲートには固定の電源電圧（例えばＶＤＤ）が供給されている。
配線構造１２は、半導体素子層１１の側から順に、配線層１２１（メタル１）、配線層１２７（メタル２）、配線層１２６（メタル３）、配線層１２５（メタル４）、配線層１２２（メタル５）、配線層１２３（メタル６）が配されているものとする。
図１９Ａは、配線層１２３、配線層１２２、及び配線層１２３と配線層１２２とを接続するビアプラグ１５を示す平面レイアウト図である。前述の通り、配線層１２３は金属接合部を構成する配線パターンを有する。配線層１２３の配線パターンは、破線又は点線で示す。配線層１２２の配線パターン１２２Ａは、半導体素子層１１及び半導体素子層２３と接続される金属接合部３０Ａにビアプラグを介して接続される。また、配線層１２２の配線パターン１２２Ｂは、平面視で画素領域に重なる領域において、半導体素子層１１に接続されるが、半導体素子層２３には接続されていない金属接合部３０Ｂに接続される。なお、図９Ａにおいては、すべての金属接合部３０Ｂが半導体素子層２３に接続されない構成とする必要はなく、一部の金属接合部３０Ｂが半導体素子層２３のＶＤＤと接続されていてもよい。本実施形態では、配線パターン１２２ＢがＶＤＤ配線である場合を例として説明するが、これに限定されない。
配線パターン１２２Ｂは、配線層１２２において平面視で、部分的にスリットを形成してメッシュ状に配されている。このように、画素領域において、配線パターンＡに対して配線パターン１２２Ｂの面積を大きくすることにより、半導体素子層１１からの熱を放熱しやすくなる。
なお、図１９Ａの配線層１２３の代わりに、図２０に示すような配線層を用いてもよい。図２０において、配線パターン１２２Ｂが行方向、列方向、および斜め方向に並ぶ複数の金属接合部３０Ｂ間にも配線パターン１２２Ｂが配される点が図１９Ａに示す配線層とは異なる。つまり、平面視で、配線パターン１２２Ｂと配線パターン１２２Ａとの間以外には、絶縁材料が配されず、配線パターン１２２Ｂが連続して配されていてもよい。この場合は、図１９Ａに比べて、配線パターンの面積を大きくすることができるため、より半導体素子層１１で生じる熱を放熱しやすくなる。
図１９Ｂは、配線層１２５と、配線層１２５と配線層１２２とを接続するビアプラグ１８を示す平面レイアウト図である。配線層１２５は、配線パターン１２２Ｂと接続される配線パターン１２５Ｄと、配線パターン１２２Ａと接続される配線パターン１２５Ａ、配線パターン１２５Ｂ、配線パターン１２５Ｃを有する。配線パターン１２５Ｄが、金属接合部３０Ｂと接続される配線パターンである。また、配線パターン１２５Ａ、１２５Ｂ、１２５Ｃは、金属接合部３０Ａと接続される配線パターンである。配線パターン１２５Ａ、１２５Ｂ、１２５Ｃは、垂直出力線１７を構成する。図１９Ｂでは、画素領域の一部の画素を拡大して示しているため、一部の垂直出力線にのみビアプラグ１８が接続されている。図示しない領域においてビアプラグ１８を介して垂直出力線１７と配線層１２２の配線パターンと接続される。
配線層１２５において、配線パターン１２５Ｄの太さは、配線パターン１２５Ａ、１２５Ｂ、１２５Ｃに比べて太くなっている。これにより、半導体素子層１１からの排熱経路を確保しやすくなる。この層において、配線パターンの太さとは、左右方向における幅を指す。例えば、垂直出力線１７Ａ～１７Ｌの長手方向と垂直な方向における各配線パターンの幅を太さとする。
図１９Ｃは、配線層１２６と、配線層１２６と配線層１２５とを接続するビアプラグを示す平面レイアウト図である。配線パターン１２６Ａ、１２６Ｂは、垂直出力線１７を構成する。配線パターン１２６Ｂは、配線パターン１２５Ｃと接続される。垂直出力線のうち、配線パターン１２６Ａや配線パターン１２５Ｂ、１２５Ｃは、ピッチがずれている。つまり、配線層１２６に配され、配線パターン１２６Ａのように列方向に延びる配線パターンは、配線層１２５に配され、配線パターン１２５Ｂ、１２５Ｃのように列方向に延びる配線パターンと平面視で重ならない。つまり、配線層１２５の垂直方向に延びる配線パターン間に、配線層１２６の垂直方向に延びる配線パターンが位置する。そして、配線パターン１２６Ｂを介して、配線パターン１２５Ｃから画素から出力される信号が読み出される。
配線パターン１２６Ｃは、配線パターン１２５Ｄに接続される。また、配線層１２６には、配線パターン１２６Ｄが配される。配線パターン１２６Ｄは、ＧＮＤ配線を構成する。
図１９Ｄは、配線層１２７と、配線層１２７と配線層１２６を接続するビアプラグを示す平面レイアウト図である。配線パターン１２７Ａと配線パターン１２７Ｂとは垂直出力線に接続される配線である。図１９Ｄに示すように、配線パターン１２７Ａ、１２７Ｂにおいて、ビアプラグの位置を行ごとにずらしている。これにより、配線層１２６及び配線層１２６において接続される垂直出力線を行ごとに変えている。
配線パターン１２７Ｃは、配線パターン１２６Ｃと接続されており、ＶＤＤ配線を構成する。配線パターン１２７Ｄは、配線パターン１２６Ｄと接続されており、ＧＮＤ配線を構成する。配線パターン１２７Ｅ～配線パターン１２７Ｋは、各トランジスタの制御線である。配線パターン１２７Ｅ～配線パターン１２７Ｋは、画素アレイの各行に対して１箇所以上で図１９Ｃの配線パターン１２６Ｅと接続される。図１に示す行走査回路から出力される制御パルス信号が、金属接合部３０Ａ及びビアプラグを介して配線パターン１２６Ｅに供給され、配線パターン１２６Ｅとビアプラグを介して接続された配線パターン１２７Ｅ～配線パターン１２７Ｋにより各トランジスタを制御している。配線パターン１２７Ｌは、増幅トランジスタのソースの電位が供給されるように配されており、平面視でＦＤおよびＦＤ配線に重なるように配されている。これにより、ＦＤをシールドしている。
図１９Ｅは、配線層１２１と、配線層１２１と配線層１２７とを接続するビアプラグを示す平面レイアウト図である。配線パターン１２１Ａは配線パターン１２７Ａと接続されており、垂直出力線に接続される配線である。配線パターン１２１Ｂは、配線パターン１２７Ｂに接続されており、垂直出力線に接続される配線である。配線パターン１２１Ｃは配線パターン１２７Ｃと接続されており、ＶＤＤ配線を構成する。配線パターン１２７Ｄは、配線パターン１２７Ｄと接続されており、ＧＮＤ配線を構成する。
配線パターン１２１Ｅ～配線パターン１２１Ｋは、各トランジスタの制御線である。各配線パターン１２１Ｅ～配線パターン１２１Ｋと、各トランジスタとの接続関係に関しては、後述する。
配線パターン１２１Ｌは、配線パターン１２７Ｌと接続されている。配線パターン１２１Ｍは、ＦＤと増幅トランジスタのゲートとを接続する配線である。
図１９Ｆは、半導体領域とポリシリコンを示す平面レイアウト図である。符号１０１～１０９は、図２１に示す画素の回路図の各構成とそれぞれ対応している。
転送トランジスタ１０２Ａのゲートは、配線パターン１２１Ｊと接続されている。配線パターン１２１Ｊは、転送トランジスタ１０２Ａの制御線として機能する。転送トランジスタ１０２Ｂのゲートは、配線パターン１２１Ｋと接続されている。配線パターン１２１Ｋは、転送トランジスタ１０２Ｂの制御線として機能する。
ＦＤと増幅トランジスタ１０５のゲートとは、前述の通り、配線パターン１２１Ｍにより接続されている。また、増幅トランジスタ１０５のソースは、配線パターン１２１Ｌと接続されている。増幅トランジスタ１０５のドレインは、配線パターン１２１Ｃと接続されており、ＶＤＤ配線を構成する。
容量付加トランジスタ１０７Ｂのゲートは、配線パターン１２１Ｅと接続されている。配線パターン１２１Ｅは、容量付加トランジスタ１０７Ｂの制御線として機能する。
前述の通り、容量付加トランジスタ１０７Ａは、スイッチトランジスタ１０９と容量１０８とを含む。スイッチトランジスタ１０９のゲートは、配線パターン１２１Ｆと接続されている。配線パターン１２１Ｆは、スイッチトランジスタ１０９の制御線として機能する。容量１０８のゲートは、配線パターン１２１Ｃと接続されている。
図１９Ｆに示すように、容量１０８のチャネル長を、スイッチトランジスタ１０９のチャネル長よりも長くしている。これにより、容量１０８の容量を大きくすることができるため、低ＩＳＯ感度におけるダイナミックレンジを向上することが可能となる。またスイッチトランジスタ１０９のチャネル長を、容量１０８のチャネル長よりも短くしている。これにより、スイッチトランジスタ１０９のＯＮ特性を良好にすることができるため、低ＩＳＯ感度におけるリニアリティを改善することが可能となる。また、容量１０８とスイッチトランジスタ１０９とに分けることで、容量付加トランジスタ１０７Ｂ、容量１０８、及びスイッチトランジスタ１０９の各閾値電圧Ｖｔｈを変えることができる。したがって、各トランジスタのＯＮ特性を及びＯＦＦ特性を変えることが可能となり、ＩＳＯ感度に応じてダイナミックレンジとリニアリティとを両立することが可能となる。
リセットトランジスタ１０４のゲートは、配線パターン１２１Ｉと接続されている。配線パターン１２１Ｉは、リセットトランジスタ１０４の制御線である。リセットトランジスタ１０４のドレインは、配線パターン１２１Ｃと接続されている。
選択トランジスタ１０６Ａのドレインと選択トランジスタ１０６Ｂのドレインとは、共通の半導体領域により構成されている。そして、選択トランジスタ１０６Ａおよび選択トランジスタ１０６Ｂのドレインと配線パターン１２１Ｌとが接続されている。選択トランジスタ１０６Ａのゲートは、配線パターン１２１Ｈと接続されている。配線パターン１２１Ｈは、選択トランジスタ１０６Ａの制御線として機能する。選択トランジスタ１０６Ｂのゲートは、配線パターン１２１Ｇと接続されている。配線パターン１２１Ｇは、選択トランジスタ１０６Ｂの制御線として機能する。選択トランジスタ１０６Ａのソースは、配線パターン１２１Ａと接続されている。また、選択トランジスタ１０６Ｂのソースは、配線パターン１２１Ｂと接続されている。
各画素には半導体素子層のウェルに固定電位を供給するコンタクト１１０が配されている。固定電位とは、例えば、電源電圧（例えばＶＤＤ）や設置電圧（例えばＧＮＤ）である。このように、コンタクト１１０は画素毎ごとの撮像性能を考慮して各画素に配されることが好ましいが、コンタクト１１０は間引いて配されていてもよい。
本実施形態においても、実施形態１と同様に、比較例に比べて暗電流による出力むらが低減できる。
なお、本実施形態の図では、配線層１２５、配線層１２２において、金属接合部３０Ｂに接続される配線パターンの面積を大きくしているがこれに限定されない。例えば、配線層１２１、配線層１２７等の他の配線層において、金属接合部３０Ｂと接続される配線パターンの面積を大きくしてもよい。
（その他の実施形態）
以上、各実施形態について説明したが、本発明はこれらの実施形態に制限されるものではなく、様々な変更および変形が可能である。また、各実施形態は相互に適用可能である。
１ チップ１
２ チップ２
３ 接合面
１１ 第１半導体素子層
２３ 第２半導体素子層
３０Ａ 第１金属接合部
３０Ｂ 第２金属接合部

Claims (31)

  1. 複数の画素回路が配された画素領域を含む第１半導体素子層を有する第１チップと、
    第２半導体素子層を有する第２チップと、を備え、
    前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、
    前記複数の金属接合部は、平面視で前記画素領域に重なる領域に配された、第１金属接合部と、第２金属接合部とを含み、
    前記第１金属接合部は、前記複数の画素回路のうちの少なくとも１つの画素回路と、前記第２半導体素子層と、を接続し、
    前記第２金属接合部は、前記複数の画素回路のうちの少なくとも１つの画素回路と接続され、平面視で前記画素領域に重なる領域において、前記第２半導体素子層と接続されていないことを特徴とする光電変換装置。
  2. 前記第２半導体素子層と前記複数の金属接合部との間には、第１配線パターンと第２配線パターンとが配され、
    前記第１金属接合部は、前記第１配線パターンと接続され、
    前記第２金属接合部は、前記第２配線パターンとは接続されないことを特徴とする請求項１に記載の光電変換装置。
  3. 前記第２金属接合部の前記第２半導体素子層の側の面は、絶縁材料と接することを特徴とする請求項２に記載の光電変換装置。
  4. 前記第２半導体素子層と前記複数の金属接合部との間には、第１配線パターンと第２配線パターンとが配され、
    前記第１金属接合部は、前記第１配線パターンと接続され、
    前記第２金属接合部は、前記第２配線パターンと接続されることを特徴とする請求項１に記載の光電変換装置。
  5. 前記第２金属接合部の前記第１半導体素子層の側の面は、ビアプラグと接することを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
  6. 前記第２金属接合部は、前記第２配線パターンと接続される凸部を有することを特徴とする請求項２乃至４のいずれか１項に記載の光電変換装置。
  7. 複数の画素回路が配された画素領域を含む第１半導体素子層を有する第１チップと、
    第２半導体素子層を有する第２チップと、を備え、
    前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、
    前記複数の金属接合部は、平面視で前記画素領域に重なる領域に配された、第１金属接合部と、第２金属接合部とを含み、
    前記第１金属接合部は、前記複数の画素回路のうちの少なくとも１つの画素回路と、前記第２半導体素子層と、を接続し、
    前記第２金属接合部は、前記第２半導体素子層と接続され、平面視で前記画素領域に重なる領域において、前記複数の画素回路のいずれとも接続されていない、ことを特徴とする光電変換装置。
  8. 前記第１半導体素子層と前記複数の金属接合部との間には、第３配線パターンと第４配線パターンとが配され、
    前記第１金属接合部は、前記第３配線パターンと接続され、
    前記第２金属接合部は、前記第４配線パターンと接続されないことを特徴とする請求項７に記載の光電変換装置。
  9. 前記第２金属接合部の前記第１半導体素子層の側の面は、絶縁材料と接することを特徴とする請求項８に記載の光電変換装置。
  10. 前記第１半導体素子層と前記複数の金属接合部との間には、第３配線パターンと第４配線パターンとが配され、
    前記第１金属接合部は、前記第３配線パターンと接続され、
    前記第２金属接合部は、前記第４配線パターンと接続されることを特徴とする請求項７に記載の光電変換装置。
  11. 前記第２金属接合部の前記第２半導体素子層の側の面は、ビアプラグと接することを特徴とする請求項７乃至１０のいずれか１項に記載の光電変換装置。
  12. 前記第２金属接合部は、前記第４配線パターンと接続される凸部を有することを特徴とする請求項８乃至１０のいずれか１項に記載の光電変換装置。
  13. 複数の画素回路を含む第１半導体素子層を有する第１チップと、
    第２半導体素子層を有する第２チップと、を備え、
    前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、
    前記複数の金属接合部は、第１金属接合部と、第２金属接合部と、を含み、
    前記第１金属接合部は、前記複数の画素回路のうちの少なくとも１つの画素回路と、前記第２半導体素子層と、を接続し、
    前記複数の金属接合部のうちの４つ以上の前記第２金属接合部と前記第１半導体素子層との間には第４配線パターンが配され、１つの前記第４配線パターンと前記４つ以上の前記第２金属接合部のそれぞれとが接続される、または、前記複数の金属接合部のうちの４つ以上の前記第２金属接合部と前記第２半導体素子層との間には第２配線パターンが配され、１つの前記第２配線パターンと前記４つ以上の前記第２金属接合部のそれぞれとが接続されることを特徴とする光電変換装置。
  14. 複数の画素回路を含む第１半導体素子層を有する第１チップと、
    第２半導体素子層を有する第２チップと、を備え、
    前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、
    前記複数の金属接合部は、第１金属接合部と、第２金属接合部と、を含み、
    前記第１金属接合部は、前記複数の画素回路のうちの少なくとも１つの画素回路と、前記第２半導体素子層と、を接続し、
    前記第２金属接合部の前記第１半導体素子層の側の面と前記第２金属接合部の前記第２半導体素子層の側の面との一方の面は、前記第１半導体素子層と前記第２金属接合部との間に配された第４配線パターン、または前記第２半導体素子層と前記第２金属接合部との間に配された第２配線パターンと接続され、
    前記第２金属接合部の前記第１半導体素子層の側の面と前記第２金属接合部の前記第２半導体素子層の側の面との他方の面の全面と絶縁材料とが接することを特徴とする光電変換装置。
  15. 前記第２金属接合部は、ビアプラグを介して前記第４配線パターンと接続されることを特徴とする請求項１３または１４に記載の光電変換装置。
  16. 前記第２金属接合部は、前記第２配線パターンまたは前記第４配線パターンと接続される凸部を有することを特徴とする請求項１４または１５に記載の光電変換装置。
  17. 前記第２金属接合部には、固定電圧が供給される配線が接続されることを特徴とする請求項１乃至１６のいずれか１項に記載の光電変換装置。
  18. 前記固定電圧が供給される配線は、ＶＤＤ配線であることを特徴とする請求項１７に記載の光電変換装置。
  19. 前記第１金属接合部には、出力線が接続されることを特徴とする請求項１乃至１８のいずれか１項に記載の光電変換装置。
  20. 前記金属接合部の主成分は銅であることを特徴とする請求項１乃至１９のいずれか１項に記載の光電変換装置。
  21. 前記複数の画素回路のそれぞれは、光電変換素子を含み、
    前記複数の金属接合部は、１つの前記光電変換素子に対して１つの前記金属接合部が対応して配されていることを特徴とする請求項１乃至２０のいずれか１項に記載の光電変換装置。
  22. 前記複数の金属接合部は、平面視で複数行複数列に配されており、
    所定の行に配された前記金属接合部のうち、前記第２金属接合部の数が前記第１金属接合部の数よりも多いことを特徴とする請求項２１に記載の光電変換装置。
  23. 所定の列に配された前記金属接合部のうち、前記第２金属接合部の数が前記第１金属接合部の数よりも多いことを特徴とする請求項２２に記載の光電変換装置。
  24. 平面視において、前記第２金属接合部に接続される配線パターンの面積は、前記第２金属接合部と同じ層に配され、前記第１金属接合部に接続される配線パターンの面積よりも大きいことを特徴とする請求項１乃至２３のいずれか１項に記載の光電変換装置。
  25. １０００μｍ×１０００μｍの領域を見たときに、前記第２金属接合部に接続される配線パターンの面積は、前記第２金属接合部と同じ層に配され、前記第１金属接合部に接続される配線パターンの面積の１０倍以上であることを特徴とする請求項２４に記載の光電変換装置。
  26. 前記第２金属接合部に接続される配線パターンはメッシュ状に配されることを特徴とする請求項２４又は２５に記載の光電変換装置。
  27. 前記第２金属接合部は、前記第２半導体素子層に配された電気回路と接続されることを特徴とする請求項１乃至２６のいずれか１項に記載の光電変換装置。
  28. 前記電気回路は、前記画素回路からの信号を処理する回路であることを特徴とする請求項２７に記載の光電変換装置。
  29. 前記複数の金属接合部は、前記第１半導体素子層および前記第２半導体素子層と接続されない第３金属接合部を含むことを特徴とする請求項１乃至２８のいずれか１項に記載の光電変換装置。
  30. 請求項１乃至２９のいずれか１項に記載の光電変換装置と、
    前記光電変換装置によって得られた信号を処理する信号処理部と、を備えることを特徴とする光電変換システム。
  31. 請求項１乃至２９のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づき、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて移動体を制御する制御手段と、を有することを特徴とする移動体。
JP2023021653A 2020-03-31 2023-02-15 光電変換装置、光電変換システム、および移動体 Pending JP2023065467A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2020063833 2020-03-31
JP2020063833 2020-03-31
JP2020191737 2020-11-18
JP2020191737 2020-11-18
JP2021017514A JP2022007971A (ja) 2020-03-31 2021-02-05 光電変換装置、光電変換システム、および移動体

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021017514A Division JP2022007971A (ja) 2020-03-31 2021-02-05 光電変換装置、光電変換システム、および移動体

Publications (2)

Publication Number Publication Date
JP2023065467A true JP2023065467A (ja) 2023-05-12
JP2023065467A5 JP2023065467A5 (ja) 2024-02-09

Family

ID=75252412

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023021653A Pending JP2023065467A (ja) 2020-03-31 2023-02-15 光電変換装置、光電変換システム、および移動体

Country Status (4)

Country Link
US (1) US20210305303A1 (ja)
EP (1) EP3890018A1 (ja)
JP (1) JP2023065467A (ja)
CN (1) CN113473050A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7427646B2 (ja) * 2021-12-07 2024-02-05 キヤノン株式会社 光電変換装置、光電変換システム、移動体
WO2023132001A1 (ja) * 2022-01-05 2023-07-13 キヤノン株式会社 光電変換装置、光電変換システム、および移動体

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5111157B2 (ja) * 2008-02-27 2012-12-26 キヤノン株式会社 光電変換装置及び光電変換装置を用いた撮像システム
JP6701108B2 (ja) * 2017-03-21 2020-05-27 キヤノン株式会社 固体撮像装置及び撮像システム
JP6912922B2 (ja) * 2017-04-12 2021-08-04 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
JP6991816B2 (ja) 2017-09-29 2022-01-13 キヤノン株式会社 半導体装置および機器
JP7102119B2 (ja) * 2017-09-29 2022-07-19 キヤノン株式会社 半導体装置および機器
JP7353729B2 (ja) * 2018-02-09 2023-10-02 キヤノン株式会社 半導体装置、半導体装置の製造方法
KR102692107B1 (ko) * 2018-08-31 2024-08-06 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 장치
JP7356214B2 (ja) * 2018-09-04 2023-10-04 キヤノン株式会社 撮像装置、その製造方法及びカメラ
JP2020068289A (ja) * 2018-10-24 2020-04-30 キヤノン株式会社 光電変換装置、撮像システム、移動体、および積層用の半導体チップ
JP7562306B2 (ja) * 2020-06-23 2024-10-07 キヤノン株式会社 光電変換装置、光電変換システム、および移動体

Also Published As

Publication number Publication date
EP3890018A1 (en) 2021-10-06
CN113473050A (zh) 2021-10-01
US20210305303A1 (en) 2021-09-30

Similar Documents

Publication Publication Date Title
US10483307B2 (en) Imaging device
JP6755679B2 (ja) 撮像装置
JP2023065467A (ja) 光電変換装置、光電変換システム、および移動体
JP2005228956A (ja) 固体撮像装置および撮像システム
JP6976744B2 (ja) 撮像装置、撮像システム、および、移動体
US11798970B2 (en) Semiconductor apparatus and equipment
US11417695B2 (en) Photoelectric conversion apparatus, imaging system, and moving body
JP2019133982A (ja) 撮像装置、撮像システム及び移動体
US20220285410A1 (en) Semiconductor apparatus and device
JP7471812B2 (ja) 半導体装置および機器
JP2023158108A (ja) 光電変換装置、光電変換システム、および移動体
US20220320158A1 (en) Photoelectric conversion apparatus, photoelectric conversion system, and movable object
US20230038959A1 (en) Photoelectric conversion device
US11532656B2 (en) Imaging device and imaging system
JP7562306B2 (ja) 光電変換装置、光電変換システム、および移動体
JP2022007971A (ja) 光電変換装置、光電変換システム、および移動体
JP6929266B2 (ja) 光電変換装置、光電変換システム、移動体
JP2022130037A (ja) 光電変換装置及び機器
JP7427646B2 (ja) 光電変換装置、光電変換システム、移動体
JP7574169B2 (ja) 光電変換装置、光電変換システムおよび移動体
JP7019743B2 (ja) 固体撮像装置及び撮像システム
JP2022087547A (ja) 光電変換装置、光電変換システム、および移動体
JP2024059085A (ja) 光電変換装置、機器
JP2024152342A (ja) 半導体装置および機器
JP2024019960A (ja) 光電変換装置および機器

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20231213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240201

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240201