JP2019140253A - 半導体装置、半導体装置の製造方法 - Google Patents
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Abstract
Description
2 チップ2
300 配線
330 接合部
110 コンタクト
210 コンタクト
Claims (19)
- 複数の第1セルが行列状に配された第1エリアを有する第1チップと、複数の第2セルが行列状に配された第2エリアを有する第2チップと、が積層された半導体装置であって、
前記第1エリアと前記第2エリアが重なる重畳領域において前記第1チップと前記第2チップとの間の電気的な接続を行う複数の配線の各々が、前記第1チップに配された複数の導電パターンのいずれかと前記第2チップに配された複数の導電パターンのいずれかとの接合部を含んでおり、
前記重畳領域における前記複数の配線の内の第1の配線に含まれる前記接合部の数が、前記重畳領域における前記複数の配線の内の第2の配線に含まれる前記接合部の数よりも大きいことを特徴とする半導体装置。 - 複数の第1セルが行列状に配された第1エリアを有する第1チップと、複数の第2セルが行列状に配された第2エリアを有する第2チップと、が積層された半導体装置であって、
前記第1エリアと前記第2エリアが重なる重畳領域において前記第1チップと前記第2チップとの間の電気的な接続を行う複数の配線の各々が、前記第1チップに配された複数の導電パターンのいずれかと前記第2チップに配された複数の導電パターンのいずれかとの接合部を含んでおり、
前記重畳領域における前記複数の配線の内の第1の配線に含まれる前記接合部の数に対する、前記第1の配線と前記第1チップの半導体層とのコンタクトの数の比が、前記重畳領域における前記複数の配線の内の第2の配線に含まれる前記接合部の数に対する、前記第2の配線と前記第1チップの半導体層とのコンタクトの数の比よりも大きいことを特徴とする半導体装置。 - 前記第1の配線に含まれる前記接合部の前記数に対する、前記第1の配線に接続された前記第1チップのトランジスタの前記数の比が、前記第2の配線に含まれる前記接合部の数に対する、前記第2の配線に接続された前記第2チップのトランジスタの数の比よりも大きい、請求項2に記載の半導体装置。
- 前記第1セルは、光電変換部と、前記光電変換部の電荷を検出する電荷検出部と、前記光電変換部の電荷を前記電荷検出部に転送する転送ゲートと、を含む、請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記第1セルは前記電荷検出部の電位をリセットするリセットトランジスタを含み、前記第1の配線が前記リセットトランジスタのソース/ドレインに接続されている、請求項4に記載の半導体装置。
- 前記第1セルは前記電荷検出部の電位をリセットするリセットトランジスタを含み、前記第2の配線が前記リセットトランジスタのソース/ドレインに接続されている、請求項4に記載の半導体装置。
- 前記第1セルは、前記電荷検出部に接続されたゲートを有する検出トランジスタを含み、前記第2の配線が前記検出トランジスタのソース/ドレインに接続されている、請求項4または5に記載の半導体装置。
- 前記第2セルは差動対を有する比較器の一部を含み、前記検出トランジスタは前記差動対の一方のトランジスタである、請求項7に記載の半導体装置。
- 前記第1セルは前記差動対の他方のトランジスタを含む、請求項8に記載の半導体装置。
- 前記他方のトランジスタは前記重畳領域における前記複数の配線の内の第3の配線に接続されており、前記第3の配線に含まれる前記接合部の数が、前記第2の配線に含まれる前記接合部の数よりも大きい、請求項9に記載の半導体装置。
- 前記第1セルは前記光電変換部の電荷を排出する排出トランジスタを含み、
前記第1の配線が排出トランジスタのソース/ドレインに接続されている、
請求項4、6または請求項7乃至10のいずれか1項に記載の半導体装置。 - 前記重畳領域の周囲には第4の配線が設けられており、前記第4の配線に含まれる接合部の数は、前記第2の配線に含まれる前記接合部の前記数よりも大きい、請求項11に記載の半導体装置。
- 前記第4の配線に含まれる前記接合部の前記数に対する、前記第4の配線と前記第1チップの半導体層とのコンタクトの数の比が、前記重畳領域における前記複数の配線の内の第2の配線に含まれる前記接合部の数に対する、前記第2の配線と前記第1チップの半導体層とのコンタクトの数の比よりも大きい、請求項12に記載の半導体装置。
- 前記第1チップの半導体層には開口が設けられており、前記第1チップまたは前記第2チップは前記開口の下に位置する電極を有し、前記第4の配線は前記電極に接続されている、請求項13に記載の半導体装置。
- 複数の第3セルが行列状に配された第3エリアを有する第3チップを備え、前記第3チップと前記第1チップとの間に前記第2チップが積層されており、
前記第2エリアと前記第3エリアが重なる重畳領域において、前記第2チップの半導体層には前記第2チップと前記第3チップとの間の電気的な接続を行う複数の貫通電極が設けられており、
前記複数の貫通電極のうちの1つの貫通電極に対して、前記第3チップに設けられた前記複数の第3セルの内の2つ以上の第3セルが接続されている、請求項1乃至13のいずれか1項に記載の半導体装置。 - 各々が光電変換部を有する複数の第1セルが行列状に配された第1エリアを有する第1チップと、
各々がP型トランジスタおよびN型トランジスタを含む複数の第2セルが行列状に配された第2エリアを有する第2チップと、
各々がメモリを有する複数の第3セルが行列状に配された第3エリアを有する第3チップと、を備え、前記第1エリアと前記第2エリアと前記第3エリアとが互いに重なる半導体装置であって、
前記複数の光電変換部は前記第1チップの第1半導体層に設けられており、
前記第1エリアと前記第2エリアが重なる第1重畳領域において前記第1チップと前記第2チップとの間の電気的な接続を行う複数の配線の各々が、前記第1チップに配された複数の導電パターンのいずれかと前記第2チップに配された複数の導電パターンのいずれかとの接合部を含んでおり、
前記第2エリアと前記第3エリアが重なる第2重畳領域において、前記第2チップの第2半導体層には前記第2チップと前記第3チップとの間の電気的な接続を行う複数の貫通電極が設けられており、
前記第2重畳領域において、前記第2チップの前記第2半導体層と前記第3チップの半導体層との間には、前記接合部の面積よりも大きい面積を有する金属パターンが設けられており、前記金属パターンと前記第2半導体層との距離が、前記第2半導体層の厚さよりも小さいことを特徴とする半導体装置。 - 複数の光電変換部が設けられた第1ウエハと、複数のトランジスタが設けられた第2ウエハとを、前記第1ウエハの第1導電パターンと前記第2ウエハの第2導電パターンとが接合するように貼り合わせる第1工程と、
前記第1工程の後に、前記第2ウエハを薄化する第2工程と、
前記第2工程の後に、前記第2ウエハに対して前記第1ウエハの側と反対側に、前記第1導電パターンおよび前記第2導電パターンに重なるように金属パターンを形成する第3工程と、
前記第3工程の後に、第3ウエハと前記第2ウエハとを、前記第2ウエハと前記第3ウエハとの間に前記金属パターンが位置するように貼り合わせる第4工程と、
前記第4工程の後に、前記第1ウエハを薄化する第5工程と、を備え、
前記金属パターンの面積が前記第1導電パターンと前記第2導電パターンとの接合面積よりも大きいことを特徴とする半導体装置の製造方法。 - 前記第4工程の前に、前記第2ウエハには前記第2ウエハの半導体層を貫通する貫通電極が設けられており、前記第4工程において、前記貫通電極と前記第3ウエハの第3導電パターンとが電気的に接続される、請求項17に記載の半導体装置の製造方法。
- 前記貫通電極を構成する導電材料を前記第2工程の後に前記第2ウエハの上に配置する、請求項18に記載の半導体装置の製造方法。
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