JP2019068405A - 撮像装置、撮像システム、移動体 - Google Patents

Abstract

【課題】撮像を行う第１チップと第１チップに積層された第２チップで構成する撮像装置で高機能化を行う。【解決手段】複数の第１ブロック１０１が行列状に配された第１チップ４００と、第１ブロック走査回路と水平ブロック走査回路とを有する第２チップ４１０を有する。第２チップは、第１ブロック走査回路から出力された信号と、第２ブロック走査回路から出力された信号とに基づき、複数の画素３０１に与えられる駆動タイミングを選択する選択回路を備える。第２ブロック２０１には、選択回路以外の回路が設けられている。【選択図】図１

Description

本発明は、撮像装置、撮像システム、移動体に関する。

特許文献１には、第１チップに複数の画素と、ＡＤ変換部と、行選択を設け、第２チップに複数の画素の電荷蓄積時間を制御する駆動回路を設けることが開示されている。具体的には、特許文献１には、第１チップ１２には複数の画素１８が設けられており、第２チップ１４には作動信号の生成素子２８が設けられている。作動信号の生成回路２８は、電気接続３８と電気的に接続されており、電気接続３８は、画素１８に設けられた転送トランジスタ５６またはリセットトランジスタ４６のゲートに入力されている。これにより、作動信号の生成回路２８は、光電変換により生じた電荷の電荷蓄積時間を制御することを可能としている。また、特許文献１には、複数の画素からなる画素群（画素ブロック）ごとに、作動信号の生成回路２８を設けることも記載されている。

特開２０１２−１５１８４７号公報

特許文献１には、第２チップに、各画素群に対して、対応した作動信号の生成回路を設けることしか記載されていない。そこで、本発明では、特許文献１よりも性能を向上させた撮像装置を提供することを目的とする。

本発明に係る撮像装置は、複数の第１ブロックが行列状に配された第１チップと、前記第１チップと積層され、複数の第２ブロックが行列状に配された第２チップとを有する撮像装置であって、前記複数の第１ブロックのそれぞれは、行列状に配された複数の画素を有し、前記複数の第２ブロックのそれぞれは、前記複数の第１ブロックのそれぞれに属する前記複数の画素の駆動タイミングを選択する選択回路を有し、前記複数の第２ブロックのそれぞれには、前記画素が出力した信号を処理する信号処理部が設けられていることを特徴とする。

また、他の本発明に係る撮像装置は、複数の第１ブロックが行列状に配された第１チップと、前記第１チップと積層され、複数の第２ブロックが行列状に配された第２チップとを有する撮像装置であって、前記複数の第１ブロックのそれぞれは、行列状に配された複数の画素を有し、前記複数の第２ブロックのそれぞれは、前記複数の第１ブロックのそれぞれに属する前記複数の画素の駆動タイミングを選択する選択回路を有し、前記複数の第２ブロックのそれぞれには、前記第１ブロック走査回路と前記第２ブロック走査回路を制御するための信号を出力するタイミングジェネレータが設けられていることを特徴とする。

本発明に係る撮像装置によれば、特許文献１よりも性能を向上させた撮像装置を提供することができる。

実施形態１に係る図である。 実施形態１に係る図である。 実施形態１に係る図である。 実施形態１に係る図である。 実施形態１に係る図である。 実施形態１に係る図である。 実施形態１に係る図である。 実施形態１に係る図である。 実施形態２に係る図である。 実施形態２に係る図である。 実施形態３に係る図である。 実施形態４に係る図である。 実施形態５に係る図である。

（実施形態１）
（基本的構成）
図１（Ａ）〜（Ｃ）は、実施形態１に係る撮像装置の模式図である。第１チップ４００には、複数の画素３０１から構成される画素ブロック１０１（第１ブロック）が複数設けられている。図１（Ａ）では、例えば、画素ブロック１０１あたり、複数の画素が４行４列の行列状に配されている。また、第１チップ４００には、例えば、複数の画素ブロックが３行４列の行列状に配されている。

第２チップ４１０には、選択回路を有するブロック２０１（第２ブロック）が複数設けられている。第１チップ４００と第２チップ４１０は、積層されることにより、積層型の撮像装置が構成されている。

画素ブロック１０１とブロック２０１は、機能的に１対１で対応している。また、第２ブロックは、少なくとも選択回路を有する。すなわち、所定の画素ブロック１０１に対して、所定のブロック２０１が設けられており、所定のブロック２０１に含まれている選択回路は、所定の画素ブロック１０１の電荷蓄積のタイミング（駆動タイミング）を選択する。選択回路の詳細については、後述する。また、画素ブロック１０１とブロック２０１は、機能的に１対１で対応しているだけでなく、物理的な位置関係も対応している。すなわち、平面視において、対応する所定の画素ブロック１０１と所定のブロック２０１は、重なる位置に設けられている。これにより、画素ブロック１０１とブロック２０１の電気的な接続の経路が短縮化され、高速化やクロストークの防止等が図られる。

図１（Ｄ）に画素３０１の構成例を示す。画素３０１は、光電変換部ＰＤ、光電変換部ＰＤの電荷をフローティングディフュージョン部ＦＤ（以下ＦＤ部）に転送する転送トランジスタＭ２、ＦＤ部をリセットするリセットトランジスタＭ１を有する。また、ＦＤ部は、増幅トランジスタＭ３のゲートに接続されており、増幅トランジスタＭ３とリセットトランジスタＭ１には電源電圧ＶＤＤが供給される。増幅トランジスタＭ３のソースには、選択トランジスタＭ４が接続され、選択トランジスタＭ４は、垂直出力線Ｖｏｕｔに接続される。リセットトランジスタＭ１、転送トランジスタＭ２、選択トランジスタＭ４のゲートには、ＰＲＥＳ、ＰＴＳ、ＰＳＥＬの駆動信号がそれぞれ入力されるように構成されている。

画素３０１からは、垂直出力線Ｖｏｕｔを介して、ＰＤからの画素信号が読み出される。垂直出力線Ｖｏｕｔは、第１チップ４００の複数の配線層を介して、第２チップ４１０の配線層と接続される。例えば、第１チップ４００と第２チップ４１０との電気的な接続は、第１チップ４００の最上層の配線層に露出した配線部と、第２チップ４１０の最上層の配線層に露出した配線部との物理的な接触によって行われる。

（第２チップの具体的構成）
図２（Ａ）に、本実施形態に係る第２チップ４１０を示す。タイミングジェネレータ２０７（ＴＧ２０７）は、垂直走査回路（第１走査回路）の機能を備えた垂直ブロック走査回路２０４（第１ブロック走査回路）にタイミング信号を提供する。またＴＧ２０７は、水平ブロック走査回路２０２（第２ブロック走査回路）、水平走査回路２０６（第２走査回路）にタイミング信号を提供する。

複数のブロック２０１には、垂直ブロック制御信号線群２０５を介して、垂直ブロック走査回路２０４から信号が入力される。垂直ブロック走査回路２０４は、行方向に配されている複数の画素の駆動タイミングを制御する信号を出力する。また、複数のブロック２０１には、水平ブロック制御信号線群２０３を介して、水平ブロック走査回路２０２から信号が入力される。水平ブロック走査回路２０２は、列方向に配された複数の画素の駆動タイミングを制御する信号を出力する。複数のブロック２０１には、水平走査回路２０６から信号が入力される。

図２（Ｂ）に、ブロック２０１の構成を示す。ブロック２０１に設けられている選択回路４０１は、垂直ブロック走査回路２０４および水平ブロック走査回路２０２からの信号に基づき、ＰＴＸ［Ｘ］の信号線の信号を画素に与えるか否かを選択する。ＰＴＸ［Ｘ］の信号線の信号が画素に与えられることを選択された場合、ＰＴＸ［Ｙ，Ｚ］に与えられる信号が生成される。ＰＴＸ［Ｙ，Ｚ］に与えられる信号は、図１（Ｄ）に示した転送トランジスタＭ２のゲートに供給され、画素ブロック１０１の電荷蓄積タイミングを制御する。ＰＴＸ［Ｙ，Ｚ］の信号レベルがローレベルからハイレベルとなることにより、転送トランジスタＭ２がオン状態となり、ＰＤから電荷がＦＤに転送される。また、ＰＴＸ［Ｙ，Ｚ］の信号線の信号レベルがハイレベルからローレベルとなることにより、転送トランジスタＭ２がオフ状態となり、ＰＤからＦＤへの電荷転送が終了する。また、選択回路４０１により、画素ブロック１０１の各々について適切な露光量を設定することができる。例えば、画素ブロック１０１ごとに入射する光量が異なる場合に、単位時間当たりの光量が多い画素ブロックは短時間の電荷蓄積期間とし、単位時間当たりの光量が少ない画素ブロックは光量が多い画素ブロックよりも長時間の電荷蓄積期間とすることができる。これにより、撮像装置のダイナミックレンジの拡大を図ることができるという利点がある。

ブロック２０１には、図１（Ｄ）に示した信号線Ｖｏｕｔと電気的に接続した増幅部４０２が設けられている。画素に設けられている増幅トランジスタＭ３だけでは、信号の増幅が不足する場合に、増幅部４０２を設ける。増幅トランジスタＭ３だけで増幅が十分な場合には、増幅部４０２は省略してもよい。

また、ブロック２０１には、増幅部４０２と電気的に接続したＡＤ変換部４０３が設けられている。ＡＤ変換部４０３により、画素からのアナログ信号がデジタル信号に変換される。ＡＤ変換部４０３は、例えば、比較器とランプ生成器とカウンタを有する。比較器の一方の入力ノードには、ランプ生成器からのランプ信号（比較信号）が入力される。また、比較器の他方の入力ノードには、信号線Ｖｏｕｔが接続されている。比較器はランプ信号（比較信号）と信号線Ｖｏｕｔの信号を比較し、比較器の出力が変化または反転するまでの時間をカウンタで計測して、デジタル信号値を得る。また、ランプ型のＡＤ変換部ではなく、バイナリウエイトの容量等を用いた逐次比較型のＡＤ変換部を採用してもよい。ＡＤ変換部は、アナログ信号をデジタル信号に変換するという機能を有するため、ＡＤ変換部を信号処理部ということもある。

さらに、ブロック２０１には、ＡＤ変換部４０３からのデジタル信号を保持するメモリ４０４が設けられている。メモリ４０４に保持されたデジタル信号は、水平走査回路２０６で制御され、信号処理部２０８に出力される。なお、ブロック２０１にはメモリ４０４に保持されているデジタル信号を増幅するセンス回路（不図示）も設けられている。

メモリ４０４から出力されたデジタル信号は、信号処理部２０８で処理される。信号処理部２０８は、例えば、オプティカルブラック領域の信号と有効画素領域の信号との差分演算や、画素信号同士の加算等を行う。また、信号処理部２０８は、処理結果に基づいて、ＴＧ２０７へ制御信号を出す。例えば、以下で説明するように、画素ブロックごとに、電荷蓄積時間（露光時間）を制御する信号を出す。

本実施形態では、各画素ブロック１０１に対応した各選択回路４０１が、各画素ブロック１０１に対応した各ブロック２０１に設けられている。第１選択回路によって、転送ゲートに与えられる信号が選択されるため、第１画素ブロックに配されている複数の画素の電荷蓄積時間を制御するという意味で、各画素ブロックと各選択回路は機能的に対応している。また、上記のように、画素ブロック１０１とブロック２０１は物理的な位置関係も対応しているため、ブロック２０１に設けられている各選択回路４０１と画素ブロック１０１も物理的な位置関係が対応している。例えば、第１画素ブロックと第１選択回路は平面視において重複している。

また、各画素ブロック１０１に対応した各ブロック２０１には、第１チップ４００または第２チップ４１０に設けられうる選択回路以外の回路が設けられている。例えば、選択回路以外の回路としては、増幅部４０２、ＡＤ変換部４０３、メモリ４０４がある。選択回路以外の回路をブロック２０１に配置することにより、各画素ブロック１０１以外の第１チップ４００の場所が削減でき、省スペース化が図れる。これにより、第１チップ４００に設けられる画素ブロックの数等を増加させることができる。

ところで、特許文献１においては、「ＡＤ変換部２４」は、第１チップに配置されていた。これに対して、本実施形態によれば、特許文献１の「ＡＤ変換部２４」に相当するＡＤ変換部４０３が第２チップ４１０のブロック２０１に設けられている。これにより、第１チップ４００に配されている画素をより多く配置することが可能になる。また、各ＡＤ変換部４０３が各ブロック２０１に設けられていることから、ＡＤ変換の並列処理が可能となり、高速化を図ることができる。また、特許文献１においては、「行選択ブロック２２」も、第１チップに配置されていた。これに対して、本実施形態によれば、特許文献１の「行選択ブロック２２」に相当する垂直ブロック走査回路２０４が第２チップ４１０に設けられている。これにより、第１チップ４００に配されている画素をより多く配置することも可能になる。第２チップ４１０に複数の機能ブロックを配することにより、第２チップ４１０において、ブロック２０１のスペースが狭くなる可能性もある。この場合は、第２チップ４１０を複数チップとすればよい。

（画素ブロックごとに異なる露光時間と選択回路）
図３（Ａ）に、２行２列で配された複数の画素ブロック１０１を示す。各画素ブロック１０１は、２行２列の画素から構成されている。白色で示した画素ブロック１０１は、短時間露光を行う画素ブロックであり、灰色で示した画素ブロック１０１は、長時間露光を行う画素ブロックである。

撮像領域においては、第１画素ブロックと、第１画素ブロックとは異なる場所に配されている第２画素ブロックとで、画素信号のレベル（信号値）が異なる場合がある。例えば、第１画素ブロックにおいて、画素の信号値がノイズレベルを下回る場合には、暗い部分で十分な階調が得られない可能性がある。他方、このような場合に、第１画素ブロックと第２画素ブロックにおいて、露光時間を一律に長時間に設定してしまうと、第２画素ブロックにおいて、画素の信号値が大きい場合には、飽和レベルに達してしまうことになる。これにより、第２画素ブロックでは、十分な階調が得られない可能性がある。そこで、図３（Ａ）に示すように、本実施形態では、長時間露光を行う複数のブロックと、短時間露光を行う複数のブロックを設けることにより、広いダイナミックレンジを達成する。

図２（Ａ）の垂直ブロック走査回路２０４から選択回路４０１には、垂直ブロック制御信号線群２０５を介して、ＰＴＸ［Ｘ］の行選択パルス信号が与えられる。ＰＴＸ［Ｘ］の信号線の信号は選択回路４０１により選択され、選択されたタイミングに応じて、転送トランジスタのゲートにＰＴＸ［Ｙ，Ｚ］の画素選択パルス信号（画素ブロック選択パルス信号）が与えられる。ＰＴＸ［Ｙ，Ｚ］の信号は、画素駆動信号（画素ブロック駆動信号）という場合もある。

図３（Ａ）に示すように、ＰＴＸ［０］からＰＴＸ［３］の信号線は、１行から４行目の画素に対応している。図３（Ａ）に示す場合は、２行２列の４つの画素で１つの画素ブロックを構成し、かつ、２行２列の計４つの画素ブロックを示している。ＰＴＸ［０］とＰＴＸ［１］の信号線が２つの画素ブロックに対応し、ＰＴＸ［２］とＰＴＸ［３］の信号線が２つの画素ブロックに対応している。図３（Ａ）における画素３０２＿１と画素３０２＿２は短時間露光なのに対して、画素３０６は長時間露光である。そのため、ＰＴＸ［０］の信号線によってのみ、画素３０２＿１、３０２＿２と画素３０６の転送トランジスタの動作を制御すると、短時間露光または長時間露光のいずれかしか行えないことになる。そこで、本実施形態では、水平ブロック制御信号線群２０３と、垂直ブロック制御信号線群２０５と、選択回路４０１を用いて、ＰＴＸ［Ｘ］からＰＴＸ［Ｙ，Ｚ］を生成することにより、各画素の露光時間を制御している。

図３（Ｂ）は、各制御信号を伝達する信号線群と選択回路４０１の構成例を示したものである。ＶＳＥＬは、垂直ブロック制御信号を伝達する信号線であり、ＨＳＥＬは、水平ブロック制御信号を伝達する信号線である。ＶＳＥＬ＿Ｓは短時間露光用の信号線であり、ＶＳＥＬ＿Ｌは長時間露光用の信号線である。また、ＨＳＥＬ＿Ｓは短時間露光用の信号線であり、ＨＳＥＬ＿Ｌは長時間露光用の信号線である。さらに、ＶＳＥＬ＿ＲＤは、読み出し用の信号線である。

選択回路４０１は、ＨＳＥＬ＿ＳとＶＳＥＬ＿Ｓに与えられる信号レベルが両方ハイレベルの場合と、ＨＳＥＬ＿ＬとＶＳＥＬ＿Ｌに与えられる信号レベルが両方ハイレベルの場合に、ＰＴＸ［Ｘ］からＰＴＸ［Ｙ，Ｚ］が生成される。生成されたＰＴＸ［Ｙ，Ｚ］は、転送トランジスタのゲートに入力されるように構成されている。それ以外の組み合わせについては、ＰＴＸ［Ｘ］からＰＴＸ［Ｙ，Ｚ］が生成されず、転送トランジスタのゲートには信号が入力されないように構成されている。

具体的には、ＡＮＤ回路４０５には、ＶＳＥＬ＿ＳとＨＳＥＬ＿Ｓが入力されるように構成されており、両方がハイレベルの場合に出力されるように構成されている。また、ＡＮＤ回路４０６には、ＶＳＥＬ＿ＬとＨＳＥＬ＿Ｌが入力されるように構成されており、両方がハイレベルの場合に出力されるように構成されている。また、ＯＲ回路４０７には、ＶＳＥＬ＿ＲＤと、ＡＮＤ回路４０５、４０６の出力とが入力されるように構成されており、いずれかの信号が入力されれば、信号を出力するように構成されている。さらに、ＡＮＤ回路４０５および４０６には、ＰＴＸ［Ｘ］と、ＯＲ回路４０７の出力とが入力されるように構成されている。ＰＴＸ［Ｘ］の信号とＯＲ回路４０７の出力信号の両方が入力された場合に、ＡＮＤ回路４０８、４０９からＰＴＸ［Ｙ，Ｚ］の信号が生成される。

図３（Ｂ）のＰＴＸ［１，０］は、画素３０２＿１と画素３０２＿２の転送トランジスタのゲートに入力される信号を伝達する信号線である。同様に、ＰＴＸ［１，１］は、画素３０３＿１と３０３＿２に対応し、ＰＴＸ［１，２］は、画素３０４＿１と３０４＿２に対応し、ＰＴＸ［１，３］は、画素３０５＿１と３０５＿２に対応している。

（タイミングチャート）
図４は、画素３０２＿１から３０５＿２に関するタイミングチャートを示したものである。

（期間Ｔ１）
期間Ｔ１は、１行１列目のブロックについて、長時間露光用の画素ブロックの電荷蓄積を開始し、展示館露光用の画素ブロックの電荷蓄積は開始しない期間となる。本実施形態では、画素３０２＿１、３０２＿２、３０３＿１、３０３＿２で構成される画素ブロックは長時間露光ではないため、電荷蓄積を開始しない期間となる。すなわち、ＰＴＸ［０］に信号が入力されたとしても、選択回路４０１により、ＰＴＸ［１，０］とＰＴＸ［１，１］に信号を生成しないように構成する必要がある。ここで、ＶＳＥＬ＿Ｌ［０］は、１行目に配されている複数の画素に共通接続される信号線であり、１行目には長時間露光を行う画素３０６が配されている。そのため、ＶＳＥＬ＿Ｌ［０］の信号レベルはハイレベルとしておく必要がある。ここで、ＶＳＥＬ＿Ｌ［０］の信号レベルがハイレベルとなっているので、もし、ＨＳＥＬ＿Ｌ［０］の信号をハイレベルとすると、ＰＴＸ［０］の信号からＰＴＸ［１，０］の信号が生成される。この結果、画素３０２＿１と３０２＿２の転送トランジスタのゲートに信号が入力されてしまう。このため、ＨＳＥＬ＿Ｌ［０］の信号レベルはローレベルとする。図４では、ＨＳＥＬ＿Ｓ［０］とＶＳＥＬ＿Ｓ［１］の信号レベルがローレベルとされている。

以上のように駆動を行っているため、ＰＴＸ［０］の信号からＰＴＸ［１，０］の信号が生成されず、また、ＰＴＸ［１］の信号からＰＴＸ［１，１］の信号が生成されていない。このため、画素３０２＿１、３０２＿２、３０３＿１、３０３＿２の転送トランジスタのゲートには、信号が入力されていない。

（期間Ｔ２）
期間Ｔ２は、２行１列目のブロックについて、長時間露光用の画素ブロックに該当する場合には、電荷蓄積を開始し、短時間露光用の画素ブロックに該当する場合には、電荷蓄積は開始しない期間となる。本実施例では、画素３０４＿１、３０４＿２、３０５＿１、３０５＿２は、長時間露光用のブロックに属する画素であるため、期間Ｔ２は、電荷蓄積を開始する期間である。そこで、ＶＳＥＬ＿Ｌ［１］の信号とＨＳＥＬ＿Ｌ［０］の信号をハイレベルとする。これにより、ＰＴＸ［２］の信号からＰＴＸ［１，２］が生成され、画素３０４＿１と３０４＿２の転送トランジスタのゲートにＰＴＸ［１，２］が与えられる。また同様に、ＰＴＸ［３］の信号からＰＴＸ［１，３］が生成され、画素３０５＿１と３０５＿２の転送トランジスタのゲートに［１，３］が与えられる。これにより、２行目のブロックの画素については、長時間蓄積が開始されることになる。

（期間Ｔ３）
期間Ｔ３は、１行１列目のブロックについて、短時間露光の電荷蓄積を開始する期間となる。具体的には、画素３０２＿１、３０２＿２、３０３＿１、３０３＿２について、短時間露光の電荷蓄積を開始する期間である。この場合、ＶＳＥＬ＿Ｓ［０］の信号とＨＳＥＬ＿Ｓ［０］の信号レベルの両方をハイレベルとする。これにより、ＰＴＸ［０］の信号からＰＴＸ［１，０］が生成され、画素３０２＿１と３０２＿２の転送トランジスタのゲートにＰＴＸ［１，０］が与えられる。また同様に、ＰＴＸ［１］の信号からＰＴＸ［１，１］が生成され、画素３０３＿１と３０３＿２の転送トランジスタのゲートにＰＴＸ［１，１］が与えられる。これにより、短時間蓄積が開始されることになる。

（期間Ｔ４）
期間Ｔ４は、１行１列目のブロックに属する画素３０２＿１、３０２＿２、３０３＿１、３０３＿２について、短時間露光の電荷蓄積を終了する期間であり、ＰＴＸ［Ｙ，Ｚ］の信号をこれらの画素の転送トランジスタのゲートに与える必要がある。そのため、ＶＳＥＬ＿ＲＤ［０］の信号レベルをハイレベルにする。ＶＳＥＬ＿ＲＤは読み出し用の信号線であり、この信号線の信号レベルをハイレベルとすれば、ＶＳＥＬやＨＳＥＬがどのようなレベルでも、ＰＴＸ［Ｘ］の信号からＰＴＸ［Ｙ，Ｚ］の信号が生成される。これにより、ＰＴＸ［Ｙ，Ｚ］の信号が画素の転送トランジスタの転送ゲートに与えられることになる。

他方、２行１列目のブロックに属する画素３０４＿１、３０４＿２、３０５＿１、３０５＿２については、期間Ｔ４は、長時間露光を連続させるため、ＰＴＸ［Ｙ，Ｚ］の信号を画素の転送トランジスタのゲートに与えない期間となる。ここでは、ＶＳＥＬ＿Ｌ［１］の信号レベルはローレベルにしておくことにより、ＰＴＸ［２］とＰＴＸ［３］の信号からＰＴＸ［Ｙ，Ｚ］の信号が生成されない。これにより、転送トランジスタのゲートに与えられる画素駆動信号が画素に与えられないようにしてある。

（期間Ｔ５）
期間Ｔ５は、２行１列目のブロックに属する画素３０４＿１、３０４＿２、３０５＿１、３０５＿２について、長時間露光の電荷蓄積を終了する期間であり、ＰＴＸ［Ｙ，Ｚ］の信号をこれらの画素の転送トランジスタのゲートに与える必要がある。そのため、ＶＳＥＬ＿ＲＤ［１］の信号レベルをハイレベルにする。これにより、ＰＴＸ［２］とＰＴＸ［３］からＰＴＸ［Ｙ，Ｚ］の信号が生成され、この信号が各画素の転送トランジスタのゲートに与えられる。

上記では詳細に説明しなかったが、図４に記載したＰＳＥＬは、選択トランジスタＭ４をオンにするための信号を伝達する信号線であり、ＰＲＥＳは、リセットトランジスタＭ１をオンにするための信号を伝達する信号線である。垂直ブロック制御信号線群２０５として、ＰＳＥＬの信号線とＰＲＥＳの信号線が設けられている。

上記のように、選択回路４０１、垂直ブロック走査回路２０４、垂直ブロック制御信号線群２０５、水平ブロック走査回路２０２、水平ブロック制御信号線群２０３を構成することで、各画素ブロックそれぞれ独立に選択し、露光時間を制御することができる。

上記した水平ブロック制御信号線群２０３と垂直ブロック制御信号線群２０５を用いた画素駆動信号の選択は一例である。本実施形態の選択回路４０１は、複数の画素ブロック１０１に関する画素駆動信号の入力タイミングがそれぞれ独立に選択できるように構成された回路であれば何でもよい。例えば、上記の例では、第１の方向から与えられた信号と、第１の方向とは異なる第２の方向から与えられた信号に基づいて、選択回路４０１が、行転送パルス信号から画素転送パルス信号を生成するかを選択した。ここで、第１の方向から与えられた信号とは、垂直ブロック走査回路２０４からの信号であり、第２の方向から与えられた信号とは、水平ブロック走査回路２０２からの信号である。しかし、画素ブロックごとに露光時間を制御するためには、このような選択回路４０１以外の回路であってもよい。例えば、特開２０１２−１５１８４７号公報に開示されている回路を用いて、ブロックごとの露光時間を制御してもよい。

また、上記の例では、転送トランジスタＭ２のゲートに入力される信号を制御することにより、露光時間を制御していたが、選択回路によって制御される信号はこれに限られない。例えば、光電変換部と電源電圧との間にオーバーフロートランジスタを設け、オーバーフロートランジスタのゲートに入力される信号を制御することにより、露光時間を制御してもよい。この場合、選択回路によって制御される信号は、オーバーフロートランジスタのゲートに入力される信号になる。

また、上記の例では、同一行に配されている第１画素ブロックと第２画素ブロックとで、電荷蓄積時間が異なる例を示したが、第１画素ブロックと第２画素ブロックで電荷蓄積時間は同じとし、露光開始と終了の時間を変えるような駆動を行ってもよい。すなわち、複数の画素ブロック１０１に関する画素駆動信号の入力タイミングがそれぞれ独立に選択できるように構成されていれば、このような駆動も可能となる。

さらに、上記の例では、垂直ブロック走査回路（第１ブロック走査回路）が垂直走査回路（第１走査回路）の機能を有する例を説明した。しかし、垂直ブロック走査回路（第１ブロック走査回路）と、垂直走査回路（第１走査回路）は別々に設けてもよい。

（予備露光による画素ブロック別の露光時間の決定）
図５（Ａ）に示す画素ブロック１０１においては、第１種の画素１１０と第２種の画素１２０が設けられている。画素ブロック１０１に配される画素のうち、第１種の画素１１０は一部の画素であり、間引き読み出しに用いられる画素である（間引き用画素）。他方、第２種の画素１２０は、間引き読み出しに用いられず、画像形成などに用いられる画素である（非間引き用画素）。

まず、第１種の画素１１０について、間引き読み出しを行い、各画素ブロック１０１の露光条件を決定する。具体的には、複数の画素ブロックに配されている第１種の画素１１０の信号を垂直出力線Ｖｏｕｔを介して読み出される。複数の配線層を介して、画素のアナログ信号が、図５（Ｂ）に示す、第２チップ４１０の増幅部に入力される。第２チップ４１０の増幅部４０３によって増幅されたアナログ信号は、ＡＤ変換部４０４によって、デジタル信号に変換される。メモリ４０４に格納された第１種の画素１１０からの信号は、タイミングジェネレータ２０７（ＴＧ２０７）と水平走査回路２０６を用いて、順次読み出され、信号処理部２０８に出力される。

信号処理部２０８は、各画素ブロック２０１の露光条件を決定する。例えば、閾値と画素信号の値を比較し、閾値よりも画素信号が大きい場合には、その第１種の画素１１０が属する画素ブロックについては、短時間露光を行うことを決定する。逆に、閾値よりも画素信号が小さい場合には、その第１種の画素１１０が属する画素ブロックについては、長時間露光を行うことを決定する。信号処理部２０８は、画素信号の値と露光時間のモードとを対応づけたテーブルに基づいて、短時間露光と長時間露光を決定してもよい。

信号処理部２０８の処理結果に基づいて、ＴＧ２０７、垂直ブロック走査回路２０４、水平ブロック走査回路２０２、選択回路４０１を制御する。これにより、例えば、図３（Ａ）に示すように、画素ブロック１０１ごとに異なる露光時間を設定することができる。

上記のように、各画素ブロックに配されている所定の画素について、間引き読み出しを行った後に、各画素ブロックの露光時間の制御を行うことが可能である。全ての画素からの信号を読み出してから、各画素ブロックの露光時間を決定する場合と比較して、本実施形態では、間引きして読み出した画素により露光時間の制御を行う。これにより、最適な露光の条件をより短時間で決定することができる。

また、各フレーム間の差分から、各画素ブロックにおける被写体の動き情報を抽出することも可能である。例えば、被写体の動きに応じて、前のフレームで短時間露光を行っていた画素ブロックを長時間露光とすることや、逆に、前のフレームで長時間露光を行っていた画素ブロックを長時間露光とすることも可能である。動き情報の抽出などは、信号処理部２０８で行うことが可能である。

（変形例１）
図６（Ａ）は、図１（Ａ）に相当する図であるが、各画素ブロック１０１は３行３列の画素３０１で構成されており、３行４列で複数の画素ブロックが配されている点が異なる。また、図６（Ｂ）は、図１（Ｂ）に相当する図であるが、３行４列で複数の画素ブロックが配されている点が異なる。

図６（Ｃ）は、図６（Ａ）の破線部で囲われた１列目の画素ブロックを拡大した図であり、１行目から３行目までの画素ブロック１０１ａ〜１０１ｃが示されている。画素ブロック１０１ａ〜１０１ｃを構成する複数の画素のうち、１列目〜３列目に配されている複数の画素は、第１垂直出力線Ｖｏｕｔ［１］〜第３垂直出力線Ｖｏｕｔ［３］と接続している。

図６（Ｄ）は、図６（Ｂ）の破線部で囲われた１列目のブロックを拡大した図であり、１行目から３行目までのブロック２０１ａ〜２０１ｃが示されている。ブロック２０１ａ〜２０１ｃに対応して、選択回路４０１ａ〜４０１ｃが設けられている。一方、ＡＤ変換部４０３は、各画素の列ごとに設けられており、第１垂直出力線Ｖｏｕｔ［１］〜第３垂直出力線Ｖｏｕｔ［３］は、第１ＡＤ変換部４０３［１］〜第３ＡＤ変換部４０３［３］と接続している。例えば、第１垂直出力線Ｖｏｕｔ［１］からのアナログ信号は、第１ＡＤ変換部４０３［１］においてデジタル信号に変換される。このように、複数のブロック２０１で、１つの機能を有する回路を共有してもよい。このように構成すれば、各ＡＤ変換部４０３が占める面積を広げることができ、レイアウト上の自由度を高めることが可能となる。

（変形例２）
図６（Ｃ）に示すように、第１チップにおいて、列方向において複数の画素が等ピッチで配されている場合、複数の垂直出力線Ｖｏｕｔも等ピッチで配されることになる。しかし、図６（Ｄ）に示すような配置を行うと、複数の垂直出力線Ｖｏｕｔからの配線を第２チップの方に引き回した場合、垂直出力線ＶｏｕｔとＡＤ変換部４０３との距離が各列で異なってしまう。例えば、第３垂直出力線Ｖｏｕｔ［３］から第３ＡＤ変換部４０３［３］までの配線の経路の長さは、第１垂直出力線Ｖｏｕｔ［１］から第１ＡＤ変換部４０３［１］までの配線の経路の長さよりも長くなり、配線容量が異なってしまうことになる。また、配線の引き回しが複雑になり、複雑な配線レイアウトになる可能性がある。

図７（Ａ）は、この課題を解決する構成例である。図７（Ａ）において、ブロック２０１ａ〜２０１ｃに対応して、選択回路４０１ａ〜４０１ｃが設けられている。図６（Ｄ）と異なる点は、選択回路４０１ａ〜４０１ｃが、ブロック２０１ａ〜２０１ｃの側部ではなく、下部に設けられている点である。また、各画素ブロック１０１ａ〜１０１ｃに対応して、第１ＡＤ変換部４０３［１］〜第３ＡＤ変換部４０３［３］が設けられている。この構成によれば、第１ＡＤ変換部４０３［１］〜第３ＡＤ変換部４０３［３］における列方向のピッチと、第１垂直出力線Ｖｏｕｔ［１］〜第３垂直出力線Ｖｏｕｔ［３］における列方向のピッチが、略同一になる。そのため、垂直出力線ＶｏｕｔとＡＤ変換部４０３との距離が各列において、略同一となり、配線容量のバラツキも低減することができる。

（変形例３）
図７（Ｂ）は、図７（Ａ）をさらに変形したものである。図７（Ｂ）において、第１ＡＤ変換部４０３［１］〜第３ＡＤ変換部４０３［３］における列方向のピッチと、第１垂直出力線Ｖｏｕｔ［１］〜第３垂直出力線Ｖｏｕｔ［３］における列方向のピッチを略同一にした点は、図７（Ａ）と共通する。ただし、図７（Ｂ）では、各ＡＤ変換部が、複数のブロック２０１で共有されている。具体的には、第１ＡＤ変換部４０３［１］〜第３ＡＤ変換部４０３［３］］は、ブロック２０１ａとブロック２０１ｂとで共有されている。図７（Ｂ）の構成によれば、図７（Ａ）と比較して、各ＡＤ変換部４０３が占める面積を広げることができ、回路規模が大きなＡＤ変換部も採用することが可能である。

（変形例４）
図７（Ｃ）においては、ブロック２０１ａ〜２０１ｃに対応して、選択回路４０１ａ〜４０１ｃが設けられている。また、第１垂直出力線Ｖｏｕｔ［１］〜第３垂直出力線Ｖｏｕｔ［３］は、第１ＡＤ変換部４０３［１］〜第３ＡＤ変換部４０３［３］と接続されている。また、第１ＡＤ変換部４０３［１］〜第３ＡＤ変換部４０３［３］は、ブロック２０１ａ〜２０１ｃに対応して設けられている。図７（Ｃ）の構成によれば、図７（Ａ）と比較して、各ＡＤ変換部４０３が占める面積を広げることができ、回路規模が大きなＡＤ変換部も採用することができる。また、図７（Ｂ）の構成では、細長いレイアウトのＡＤ変換部に制約されるが、図７（Ｃ）の構成によれば、このような制約がなくなり、レイアウトの自由度が確保できる。

（変形例５）
図８（Ａ）は、３行３列からなる複数の画素を１つの画素ブロックとし、４つの画素ブロック１０１ａ〜１０１ｄが第１チップに配置されている図である。１列目から６列目の画素に対応して、第１垂直出力線Ｖｏｕｔ［１］〜第６垂直出力線Ｖｏｕｔ［６］が設けられている。また、第２チップには、図８（Ｂ）に示すように、画素ブロック１０１ａ〜１０１ｄに対応して、ブロック２０１ａ〜２０１ｄが設けられている。また、ブロック２０１ａ〜２０１ｄには、画素ブロック１０１ａ〜１０１ｄに対応する選択回路４０１ａ〜４０１ｄが設けられている。第１垂直出力線Ｖｏｕｔ［１］〜第６垂直出力線Ｖｏｕｔ［６］は、第１ＡＤ変換部４０３［１］〜第６ＡＤ変換部４０３［６］と接続されている。第１ＡＤ変換部４０３［１］〜第３ＡＤ変換部４０３［３］は、ブロック２０１ａと２０１ｃで共有されており、第４ＡＤ変換部４０３［４］〜第６ＡＤ変換部４０３［６］は、ブロック２０１ｂと２０１で共有されている。これにより、各ＡＤ変換部４０３が占める面積を広げることができ、回路規模が大きなＡＤ変換部も採用することができる。また、第１チップに設けられている第１垂直出力線Ｖｏｕｔ［１］〜第３垂直出力線Ｖｏｕｔ［３］と、第２チップに設けられている第１ＡＤ変換部４０３［１］〜第３ＡＤ変換部４０３［３］との配線接続は、ブロック２０１ａの上部で行うことが可能となる。同様に、第１チップに設けられている第４垂直出力線Ｖｏｕｔ［４］〜第６垂直出力線Ｖｏｕｔ［６］と、第２チップに設けられている第４ＡＤ変換部４０３［４］〜第６ＡＤ変換部４０３［６］の配線接続は、ブロック２０１ｄの上部で行うことが可能となる。ここで、配線接続をブロック２０１ａまたは２０１での上部でおこなうとは、例えば、第１チップと第２チップの接続部が、平面視において、ブロック２０１ａまたは２０１ｄと重複していることをいう。この構成を採用することにより、各垂直出力線からＡＤ変換部までの配線引き回しを短縮化することができ、各配線の配線容量のバラツキも低減することができる。また、各垂直出力線からＡＤ変換部までの配線引き回しを簡略化することにより、他の配線に関する配線レイアウトの自由度を確保することができる。

（実施形態２）
本実施形態は、第１チップ４００に増幅部とＡＤ変換部を設け、第２チップ４１０に設けられているブロックにＴＧと信号処理部を設ける点において、実施形態１と異なる。

図９は、本実施形態に係る第１チップ４００を示しており、複数の画素ブロック１０１が行列状に配されている。また、第１チップ４００には、複数の画素ブロック１０１の列ごとに、増幅部５０２とＡＤ変換部５０３とを有する列回路が設けられている。増幅部５０２は補足的に設けられているものであり、増幅部を設けない構成も可能である。

また、図９では、ＡＤ変換部５０３の全てが第１チップ４００に設けられている形態を示したが、ＡＤ変換部５０３を構成する要素の第１部分を第１チップ４００に設け、第２部分を第２チップ４１０に設けることも可能である。例えば、ＡＤ変換部５０３のうち、コンパレータを第１チップ４００に設け、カウンタを第２チップ４１０に設けてもよい。カウンタを第２チップ４１０に設けることで、第１チップ４００のスペースが確保されるため、より多くの画素を配置できる点でメリットがある。

図１０（Ａ）は、本実施形態に係る第２チップ４１０を示しており、複数の第２ブロック６０１には、水平ブロック制御信号線群６０３を介して、水平ブロック走査回路から信号が入力される。また、複数の第２ブロック６０１には、垂直ブロック制御信号線群６０５を介して、垂直ブロック走査回路６０４から信号が入力される。

図１０（Ｂ）は、各第２ブロック６０１の構成を示したものである。第２ブロック６０１は、選択回路４０１の他に、ＴＧ４０２と、信号処理部４０２を有する。

図９に戻ると、ＡＤ変換部５０３からのデジタル信号は、図１０（Ａ）のメモリ６０６に保持される。メモリ６０６からの信号は、図１０（Ｂ）の信号処理部４０２に信号が出力される。信号処理部４０２は、例えば、オプティカルブラック領域の信号と有効画素領域の信号との差分演算や、画素信号同士の加算演算等を行う。また、信号処理部４０２は、処理結果に基づいて、ＴＧ４０２へ制御信号を出力する。例えば、画素ブロックごとに、電荷蓄積時間（露光時間）を制御する信号を出力する。ＴＧ４０２は、水平ブロック走査回路６０２と垂直ブロック走査回路６０４に信号を出力し、選択回路４０１を介して、ＰＴＸの駆動信号を制御することで、各画素ブロックの露光時間を制御する。例えば、第１画素ブロックは第１露光時間とし、第２画素ブロックは第１露光時間よりも長い露光時間である第２露光時間とするように制御することができる。

また、図８（Ｃ）に第２ブロック６０１の構成の変形例を示した。図８（Ｃ）においても、ブロック６０１ａ〜６０１ｃに対応して、選択回路４０１ａ〜４０１ｃが設けられている。他方、ＴＧ４０２と信号処理部４０３は、ブロック６０１ａおよびブロック６０１ｂで共有されている。

本実施形態では、各画素ブロック１０１に対応した各選択回路４０１が、各画素ブロック１０１に対応した各ブロック２０１に設けられている。また、各画素ブロック１０１に対応した各ブロック２０１には、第１チップ４００または第２チップ４１０に設けられうる選択回路以外の回路が設けられている。例えば、選択回路以外の回路としては、ＴＧ４０２や、信号処理部４０２がある。選択回路以外の回路をブロック２０１に配置することにより、各画素ブロック１０１以外の第１チップ４００の場所や、各ブロック２０１以外の第２チップ４１０の場所が削減でき、省スペース化が図れるというメリットがある。

（実施形態３）
本実施形態は、実施形態２では第１チップ４００に設けられていた増幅部とＡＤ変換部を、第２チップ４１０のブロック９０１に配置する点において、実施形態２と異なる。

図１１（Ａ）は、本実施形態に係る第２チップ４１０を示しており、複数の第２ブロック９０１には、水平ブロック制御信号線群９０３を介して、水平ブロック走査回路から信号が入力される。また、複数の第２ブロック９０１には、垂直ブロック制御信号線群９０５を介して、垂直ブロック走査回路９０４から信号が入力される。

図１１（Ｂ）は、第２ブロック９０１の構成を示したものである。第２ブロック９０１は、選択回路４０１の他に、ＴＧ４０２と、信号処理部４０２と、増幅部４０２と、ＡＤ変換部４０３と、メモリ４０４を有する。

画素からのアナログ信号は、増幅部４０２を介して、ＡＤ変換部４０３でデジタル信号に変換されて、メモリ４０４に格納される。メモリ４０４で保持されたデジタル信号は、信号処理部４０２に出力される。信号処理部４０２は、例えば、オプティカルブラック領域の信号と有効画素領域の信号との差分演算や、画素信号同士の加算演算等を行う。また、信号処理部４０２は、処理結果に基づいて、ＴＧ４０２へ制御信号を出力する。例えば、画素ブロックごとに、電荷蓄積時間（露光時間）を制御する信号を出力する。ＴＧ４０２は、水平ブロック走査回路９０２と垂直ブロック走査回路９０４に信号を出力し、選択回路４０１を介して、ＰＴＸ［Ｙ，Ｚ］の駆動信号を制御することで、各画素ブロックの露光時間を制御する。例えば、第１画素ブロックは第１露光時間とし、第２画素ブロックは第１露光時間よりも長い露光時間である第２露光時間とするように制御することができる。

本実施形態では、各画素ブロック１０１に対応した各選択回路４０１が、各画素ブロック１０１に対応した各ブロック９０１に設けられている。また、各画素ブロック１０１に対応した各ブロック９０１には、第１チップ４００または第２チップ４１０に設けられうる選択回路以外の回路が設けられている。例えば、選択回路以外の回路としては、増幅部４０２、ＡＤ変換部４０３、メモリ４０４、ＴＧ４０２、信号処理部４０２がある。選択回路以外の回路をブロック９０１に配置することにより、各画素ブロック１０１以外の第１チップ４００の場所や、各ブロック９０１以外の第２チップ４１０の場所が削減でき、省スペース化が図れるというメリットがある。

（実施形態４）
図１２は、本実施形態による撮像システム５００の構成を示すブロック図である。本実施形態の撮像システム５００は、上記の撮像装置のいずれかの構成を適用した撮像装置２０００を含む。撮像システム５００の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。撮像システム５００は、撮像装置２０００、レンズ５０２０、絞り５０４、レンズ５０２０の保護のためのバリア５０６を有する。撮像システム５００は、撮像装置２０００から出力される出力信号の処理を行う信号処理部５０８０（画像信号生成部）を有する。信号処理部５０８０は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。信号処理部５０８０は、撮像装置２０００より出力される出力信号に対してＡＤ変換処理を実施する機能を備えていてもよい。撮像システム５００は、更に、画像データを一時的に記憶するためのバッファメモリ部５１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）５１２を有する。更に撮像システム５００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体５１４、記録媒体５１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）５１６を有する。

更に撮像システム５００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部５１８、撮像装置２０００と信号処理部５０８０に各種タイミング信号を出力するタイミング発生部５２０を有する。撮像装置２０００は、画像用信号を信号処理部５０８０に出力する。信号処理部５０８０は、撮像装置２０００から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部５０８０は、画像用信号を用いて、画像を生成する。

上述した各実施例の撮像装置による撮像装置を用いて撮像システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。

（実施形態５）
本実施形態の撮像システム及び移動体について、図１３を用いて説明する。本実施形態では、車載カメラに関する撮像システムの一例を示す。図１３は、車両システムとこれに搭載される撮像システムの一例を示したものである。撮像システム７０１は、撮像装置７０２、画像前処理部７１５、集積回路７０３、光学系７１４を含む。光学系７１４は、撮像装置７０２に被写体の光学像を結像する。撮像装置７０２は、光学系７１４により結像された被写体の光学像を電気信号に変換する。撮像装置７０２は、上述の各実施形態のいずれかの撮像装置である。画像前処理部７１５は、撮像装置７０２から出力された信号に対して所定の信号処理を行う。撮像システム７０１には、光学系７１４、撮像装置７０２及び画像前処理部７１５が、少なくとも２組設けられており、各組の画像前処理部７１５からの出力が集積回路７０３に入力されるようになっている。

集積回路７０３は、撮像システム用途向けの集積回路であり、メモリ７０５を含む画像処理部７０４、光学測距部７０６、視差演算部７０７、物体認知部７０８、異常検出部７０９を含む。画像処理部７０４は、画像前処理部７１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ７０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部７０６は、被写体の合焦や、測距を行う。視差演算部７０７は、複数の撮像装置７０２により取得された複数の画像データから視差（視差画像の位相差）の算出を行う。物体認知部７０８は、車、道、標識、人等の被写体の認知を行う。異常検出部７０９は、撮像装置７０２の異常を検出すると、主制御部７１３に異常を発報する。

集積回路７０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

主制御部７１３は、撮像システム７０１、車両センサ７１０、制御ユニット７２０等の動作を統括・制御する。なお、主制御部７１３を持たず、撮像システム７０１、車両センサ７１０、制御ユニット７２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取りうる。

集積回路７０３は、主制御部７１３からの制御信号を受け或いは自身の制御部によって、撮像装置７０２へ制御信号や設定値を送信する機能を有する。例えば、集積回路７０３は、撮像装置７０２内の電圧スイッチ１３を信号駆動させるための設定や、フレーム毎に電圧スイッチ１３を切り替える設定等を送信する。

撮像システム７０１は、車両センサ７１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサ７１０は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、撮像システム７０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部７１１に接続されている。特に、衝突判定機能に関しては、撮像システム７０１や車両センサ７１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。

また、撮像システム７０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置７１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部７１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置７１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム７０１で撮影する。図９（ｂ）に、車両前方を撮像システム７０１で撮像する場合の撮像システム７０１の配置例を示す。

また、本実施形態では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システム７０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

（その他の実施形態）
以上、各実施形態について説明したが、本発明はこれらの実施形態に制限されるものではなく、様々な変更および変形が可能である。また、各実施形態は相互に適用可能である。

１０１ 第１ブロック（画素ブロック）
２０２ 第２ブロック
４００ 第１チップ
４１０ 第２チップ

図１（Ｄ）に画素３０１の構成例を示す。画素３０１は、光電変換部ＰＤ、光電変換部ＰＤの電荷をフローティングディフュージョン部ＦＤ（以下ＦＤ部）に転送する転送トランジスタＭ２、ＦＤ部をリセットするリセットトランジスタＭ１を有する。また、ＦＤ部は、増幅トランジスタＭ３のゲートに接続されており、増幅トランジスタＭ３とリセットトランジスタＭ１には電源電圧ＶＤＤが供給される。増幅トランジスタＭ３のソースには、選択トランジスタＭ４が接続され、選択トランジスタＭ４は、垂直出力線Ｖｏｕｔに接続される。リセットトランジスタＭ１、転送トランジスタＭ２、選択トランジスタＭ４のゲートには、ＰＲＥＳ、ＰＴＸ、ＰＳＥＬの駆動信号がそれぞれ入力されるように構成されている。

具体的には、ＡＮＤ回路４０５には、ＶＳＥＬ＿ＳとＨＳＥＬ＿Ｓが入力されるように構成されており、両方がハイレベルの場合に信号が出力されるように構成されている。また、ＡＮＤ回路４０６には、ＶＳＥＬ＿ＬとＨＳＥＬ＿Ｌが入力されるように構成されており、両方がハイレベルの場合に信号が出力されるように構成されている。また、ＯＲ回路４０７には、ＶＳＥＬ＿ＲＤと、ＡＮＤ回路４０５、４０６の出力とが入力されるように構成されており、いずれかの信号が入力されれば、信号を出力するように構成されている。さらに、ＡＮＤ回路４０８および４０９には、ＰＴＸ［Ｘ］と、ＯＲ回路４０７の出力とが入力されるように構成されている。ＰＴＸ［Ｘ］の信号とＯＲ回路４０７の出力信号の両方が入力された場合に、ＡＮＤ回路４０８、４０９からＰＴＸ［Ｙ，Ｚ］の信号が生成される。

（期間Ｔ１）
期間Ｔ１は、１行１列目の画素ブロック１０１について、長時間露光用の画素ブロックの電荷蓄積を開始し、短時間露光用の画素ブロックの電荷蓄積は開始しない期間となる。本実施形態では、画素３０２＿１、３０２＿２、３０３＿１、３０３＿２で構成される画素ブロックは長時間露光ではないため、電荷蓄積を開始しない期間となる。すなわち、ＰＴＸ［０］に信号が入力されたとしても、選択回路４０１により、ＰＴＸ［１，０］とＰＴＸ［１，１］に信号を生成しないように構成する必要がある。ここで、ＶＳＥＬ＿Ｌ［０］は、１行目に配されている複数の画素に共通接続される信号線であり、１行目には長時間露光を行う画素３０６が配されている。そのため、ＶＳＥＬ＿Ｌ［０］の信号レベルはハイレベルとしておく必要がある。ここで、ＶＳＥＬ＿Ｌ［０］の信号レベルがハイレベルとなっているので、もし、ＨＳＥＬ＿Ｌ［０］の信号をハイレベルとすると、ＰＴＸ［０］の信号からＰＴＸ［１，０］の信号が生成される。この結果、画素３０２＿１と３０２＿２の転送トランジスタのゲートに信号が入力されてしまう。このため、ＨＳＥＬ＿Ｌ［０］の信号レベルはローレベルとする。図４では、ＨＳＥＬ＿Ｓ［０］とＶＳＥＬ＿Ｓ［１］の信号レベルがローレベルとされている。

上記した水平ブロック制御信号線群２０３と垂直ブロック制御信号線群２０５を用いた画素駆動信号の選択は一例である。本実施形態の選択回路４０１は、複数の画素ブロック１０１に関する画素駆動信号の入力タイミングがそれぞれ独立に選択できるように構成された回路であれば何でもよい。例えば、上記の例では、第１の方向から与えられた信号と、第１の方向とは異なる第２の方向から与えられた信号に基づいて、選択回路４０１が、行転送パルス信号（行選択パルス信号）から画素転送パルス信号（画素選択パルス信号）を生成するかを選択した。ここで、第１の方向から与えられた信号とは、垂直ブロック走査回路２０４からの信号であり、第２の方向から与えられた信号とは、水平ブロック走査回路２０２からの信号である。しかし、画素ブロックごとに露光時間を制御するためには、このような選択回路４０１以外の回路であってもよい。例えば、特開２０１２−１５１８４７号公報に開示されている回路を用いて、ブロックごとの露光時間を制御してもよい。

まず、第１種の画素１１０について、間引き読み出しを行い、各画素ブロック１０１の露光条件を決定する。具体的には、複数の画素ブロックに配されている第１種の画素１１０の信号を垂直出力線Ｖｏｕｔを介して読み出される。複数の配線層を介して、画素のアナログ信号が、図５（Ｂ）に示す、第２チップ４１０の増幅部に入力される。第２チップ４１０の増幅部４０２によって増幅されたアナログ信号は、ＡＤ変換部４０３によって、デジタル信号に変換される。メモリ４０４に格納された第１種の画素１１０からの信号は、タイミングジェネレータ２０７（ＴＧ２０７）と水平走査回路２０６を用いて、順次読み出され、信号処理部２０８に出力される。

信号処理部２０８は、各画素ブロック１０１の露光条件を決定する。例えば、閾値と画素信号の値を比較し、閾値よりも画素信号が大きい場合には、その第１種の画素１１０が属する画素ブロックについては、短時間露光を行うことを決定する。逆に、閾値よりも画素信号が小さい場合には、その第１種の画素１１０が属する画素ブロックについては、長時間露光を行うことを決定する。信号処理部２０８は、画素信号の値と露光時間のモードとを対応づけたテーブルに基づいて、短時間露光と長時間露光を決定してもよい。

また、各フレーム間の差分から、各画素ブロックにおける被写体の動き情報を抽出することも可能である。例えば、被写体の動きに応じて、前のフレームで短時間露光を行っていた画素ブロックを長時間露光とすることや、逆に、前のフレームで長時間露光を行っていた画素ブロックを短時間露光とすることも可能である。動き情報の抽出などは、信号処理部２０８で行うことが可能である。

（変形例１）
図６（Ａ）は、図１（Ａ）に相当する図であるが、各画素ブロック１０１は３行３列の画素３０１で構成されておらず、３行４列で複数の画素ブロックが配されている。また、図６（Ｂ）は、図１（Ｂ）に相当する図である。

図１０（Ｂ）は、各第２ブロック６０１の構成を示したものである。第２ブロック６０１は、選択回路４０１の他に、ＴＧ２０７と、信号処理部２０８を有する。

図９に戻ると、ＡＤ変換部５０３からのデジタル信号は、図１０（Ａ）のメモリ６０６に保持される。メモリ６０６からの信号は、図１０（Ｂ）の信号処理部２０８に信号が出力される。信号処理部２０８は、例えば、オプティカルブラック領域の信号と有効画素領域の信号との差分演算や、画素信号同士の加算演算等を行う。また、信号処理部２０８は、処理結果に基づいて、ＴＧ２０７へ制御信号を出力する。例えば、画素ブロックごとに、電荷蓄積時間（露光時間）を制御する信号を出力する。ＴＧ２０７は、水平ブロック走査回路６０２と垂直ブロック走査回路６０４に信号を出力し、選択回路４０１を介して、ＰＴＸの駆動信号を制御することで、各画素ブロックの露光時間を制御する。例えば、第１画素ブロックは第１露光時間とし、第２画素ブロックは第１露光時間よりも長い露光時間である第２露光時間とするように制御することができる。

また、図１０（Ｃ）に第２ブロック６０１の構成の変形例を示した。図１０（Ｃ）においても、ブロック６０１ａ〜６０１ｃに対応して、選択回路４０１ａ〜４０１ｃが設けられている。他方、ＴＧ２０７と信号処理部２０８は、ブロック６０１ａおよびブロック６０１ｂで共有されている。

本実施形態では、各画素ブロック１０１に対応した各選択回路４０１が、各画素ブロック１０１に対応した各ブロック２０１に設けられている。また、各画素ブロック１０１に対応した各ブロック２０１には、第１チップ４００または第２チップ４１０に設けられうる選択回路以外の回路が設けられている。例えば、選択回路以外の回路としては、ＴＧ２０７や、信号処理部２０８がある。選択回路以外の回路をブロック２０１に配置することにより、各画素ブロック１０１以外の第１チップ４００の場所や、各ブロック２０１以外の第２チップ４１０の場所が削減でき、省スペース化が図れるというメリットがある。

図１１（Ｂ）は、第２ブロック９０１の構成を示したものである。第２ブロック９０１は、選択回路４０１の他に、ＴＧ２０７と、信号処理部２０８と、増幅部４０２と、ＡＤ変換部４０３と、メモリ４０４を有する。

画素からのアナログ信号は、増幅部４０２を介して、ＡＤ変換部４０３でデジタル信号に変換されて、メモリ４０４に格納される。メモリ４０４で保持されたデジタル信号は、信号処理部２０８に出力される。信号処理部４０２は、例えば、オプティカルブラック領域の信号と有効画素領域の信号との差分演算や、画素信号同士の加算演算等を行う。また、信号処理部２０８は、処理結果に基づいて、ＴＧ２０７へ制御信号を出力する。例えば、画素ブロックごとに、電荷蓄積時間（露光時間）を制御する信号を出力する。ＴＧ２０７は、水平ブロック走査回路９０２と垂直ブロック走査回路９０４に信号を出力し、選択回路４０１を介して、ＰＴＸ［Ｙ，Ｚ］の画素駆動信号を制御することで、各画素ブロックの露光時間を制御する。例えば、第１画素ブロックは第１露光時間とし、第２画素ブロックは第１露光時間よりも長い露光時間である第２露光時間とするように制御することができる。

本実施形態では、各画素ブロック１０１に対応した各選択回路４０１が、各画素ブロック１０１に対応した各ブロック９０１に設けられている。また、各画素ブロック１０１に対応した各ブロック９０１には、第１チップ４００または第２チップ４１０に設けられうる選択回路以外の回路が設けられている。例えば、選択回路以外の回路としては、増幅部４０２、ＡＤ変換部４０３、メモリ４０４、ＴＧ２０７、信号処理部２０８がある。選択回路以外の回路をブロック９０１に配置することにより、各画素ブロック１０１以外の第１チップ４００の場所や、各ブロック９０１以外の第２チップ４１０の場所が削減でき、省スペース化が図れるというメリットがある。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム７０１で撮影する。図１３（ｂ）に、車両前方を撮像システム７０１で撮像する場合の撮像システム７０１の配置例を示す。

Claims (13)

1. 複数の第１ブロックが行列状に配された第１チップと、
   前記第１チップと積層され、複数の第２ブロックが行列状に配された第２チップとを有する撮像装置であって、
   前記複数の第１ブロックのそれぞれは、行列状に配された複数の画素を有し、
   前記複数の第２ブロックのそれぞれは、前記複数の第１ブロックのそれぞれに属する前記複数の画素の駆動タイミングを選択する選択回路を有し、
   前記複数の第２ブロックのそれぞれには、前記画素が出力した信号を処理する信号処理部が設けられていることを特徴とする撮像装置。
2. 複数の第１ブロックが行列状に配された第１チップと、
   前記第１チップと積層され、複数の第２ブロックが行列状に配された第２チップとを有する撮像装置であって、
   前記複数の第１ブロックのそれぞれは、行列状に配された複数の画素を有し、
   前記複数の第２ブロックのそれぞれは、前記複数の第１ブロックのそれぞれに属する前記複数の画素の駆動タイミングを選択する選択回路を有し、
   前記複数の第２ブロックのそれぞれには、前記第１ブロック走査回路と前記第２ブロック走査回路を制御するための信号を出力するタイミングジェネレータが設けられていることを特徴とする撮像装置。
3. 行方向に配された前記複数の画素の駆動タイミングを制御する垂直ブロック制御信号を出力する第１ブロック走査回路と、
   列方向に配された前記複数の画素の駆動タイミングを制御する水平ブロック制御信号を出力する第２ブロック走査回路と、を有し、
   前記選択回路は、前記垂直ブロック制御信号と、前記水平ブロック制御信号の組み合わせに基づき、前記複数の画素の駆動タイミングを選択することを特徴とする請求項１または２に記載の撮像装置。
4. 前記行方向に配された前記複数の画素の駆動タイミングを制御する行転送パルス信号を出力する第１走査回路を更に有し、
   前記選択回路は、前記垂直ブロック制御信号と、前記水平ブロック制御信号の組み合わせに基づき、前記行転送パルス信号から、画素転送パルス信号を生成することにより、前記複数の画素の駆動タイミングを選択することを特徴とする請求項３に記載の撮像装置。
5. 前記画素は、光電変換部から電荷を転送するための転送トランジスタを有し、
   前記画素転送パルス信号は、前記転送トランジスタのゲートに入力されることを特徴とする請求項４に記載の撮像装置。
6. 前記第１ブロック走査回路は、前記第１走査回路の機能を有することを特徴とする請求項４または５に記載の撮像装置。
7. 前記選択回路により、前記第１ブロックの同一行に属する複数の画素には、共通の駆動タイミングが与えられることを特徴とする請求項１から６のいずれか１項に記載の撮像装置。
8. 前記信号処理部は、前記画素が出力したアナログ信号をデジタル信号に変換するＡＤ変換部であることを特徴とする請求項１に記載の撮像装置。
9. 前記信号処理部は、前記画素が出力したデジタル信号を処理する信号処理部であることを特徴とする請求項１に記載の撮像装置。
10. 前記信号処理部は、一方の前記第１ブロックに配されている第１画素が出力した信号と、他方の前記第１ブロックに配されている第２画素が出力した信号を処理し、
    前記選択回路は、前記信号処理部の結果に基づき、前記一方の前記第１ブロックの露光時間と、前記他方の第１ブロックの露光時間を異なるように、前記複数の画素に与えられる駆動タイミングを選択することを特徴とする請求項１に記載の撮像装置。
11. 前記第１画素は、前記一方の第１ブロックに配されている前記複数の画素のうち、一部の画素であり、前記第２画素は、前記他方の第１ブロックに配されている前記複数の画素のうち、一部の画素であることを特徴とする請求項１０に記載の撮像装置。
12. 請求項１から１１のいずれか１項に記載の撮像装置と、
    前記撮像装置が出力する信号を処理することによって画像を生成する画像信号生成部と、を有することを特徴とする撮像システム。
13. 請求項１から１１のいずれか１項に記載の撮像装置と、
    前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、を有する移動体であって、
    前記距離情報に基づいて前記移動体を制御する制御手段をさらに有することを特徴とする移動体。

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