JP2023057062A - 傾斜酸化を用いたシームレスな間隙充填のための方法 - Google Patents

傾斜酸化を用いたシームレスな間隙充填のための方法 Download PDF

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Yong-Jing Lin
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Chi-Chou Lin
チーヨン ワン，
Zhiyong Wang
チー－フスン シュ，
Chih-Hsun Hsu
マンディアム スリイラム，
Sriram Mandyam
ツァ－ジン グン，
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Abstract

【課題】高アスペクト比構造のシームレスな間隙充填のための処理方法を提供する。【解決手段】方法は、狭いフィーチャ及び広いフィーチャ上に金属ゲート膜を形成すること及び金属ゲート膜上にハードマスクを堆積させることを含む。ハードマスクは、金属ゲート膜を覆うように、広いフィーチャの頂部、底部及び側壁で金属ゲート膜上並びに狭いフィーチャの頂部上の金属ゲート膜上に形成される。方法はさらに、狭いフィーチャ上の金属ゲート膜を酸化して、金属ゲート膜の一部分を金属酸化物膜に変換すること、狭いフィーチャから金属酸化物膜をエッチングして、傾斜エッチングプロファイルを残すこと、狭いフィーチャ及び広いフィーチャを、金属窒化物、窒化チタン（ＴｉＮ）及び酸窒化チタン（ＴｉＯＮ）のうちの１以上を含む、シーム及びボイドが実質的にない間隙充填材料で充填することを含む。【選択図】図９

Description

関連出願の相互参照
[0001] 本出願は、２０２１年１０月８日に出願された米国特許仮出願第63/254,015号の優先権を主張し、その開示全体が参照により本明細書に援用される。
[0002] 本開示の実施形態は、広くは、高アスペクト比構造の間隙充填のための方法に関する。特に、本開示の実施形態は、高アスペクト比構造のシームレスな間隙充填のための方法に関する。
[0003] マイクロエレクトニクスデバイスの製造では、多くの用途向けに、ボイドを発生させることなく、１０：１を上回るアスペクト比（AR）を有する狭いトレンチを充填することが必要とされる。１つの用途は、シャロートレンチアイソレーション（shallow trench isolation：STI）である。この用途では、膜が、トレンチ全体を通じて、非常に低い漏洩率を伴う高品質なものである（例えば、２を下回る湿式エッチング速度比を有する）必要がある。
[0004] 超高密度記憶デバイスは、三次元（3D）積層メモリ構造を使用して製造することができる。例えば、3D NAND積層メモリデバイスは、交互の導電層と誘電体層とのアレイから形成することができる。メモリ層を貫通してメモリ孔が形成され、メモリ孔を適切な材料で充填することによってNANDストリングが形成される。構造の寸法が減少し、アスペクト比が増加するにつれて、堆積された膜の硬化後の方法は困難になる。
[0005] ゲートトレンチにおける金属ゲートスタック充填は、デバイススケーリングによりますます困難になってきた。デバイススケーリングの一態様は、高度なノード用途における下流の集積工程の問題を回避するためのシームレスな間隙充填である。デバイススケーリングダウンにおける課題は、広い構造と狭い構造の両方が存在する間隙充填プロセスに関係する。課題は、広いフィーチャに悪影響を及ぼすことによって、全デバイス性能に影響を及ぼすことなしに、狭いフィーチャにシームレス又はボイドレスな間隙充填を生成することである。いかなる特定の動作理論にも拘束されるものではないが、広いフィーチャにおける酸化は、デバイス性能全体に悪影響を及ぼすと考えられる。
[0006] したがって、当技術分野では、高アスペクト比構造のシームレスな間隙充填の方法が必要とされている。
[0007] 本開示の１以上の実施形態は、処理方法を対象とする。該処理方法は、狭いフィーチャ及び広いフィーチャを有する基板表面上に形成された金属ゲート膜上にハードマスクを堆積させることを含む。狭いフィーチャは、約１５以上のアスペクト比を有し、広いフィーチャは、３以下のアスペクト比を有する。ハードマスクは、金属ゲート膜を覆うように、広いフィーチャの頂部、底部、及び側壁で金属ゲート膜上に、並びに狭いフィーチャの頂部上の金属ゲート膜上に形成され、狭いフィーチャの底部及び側壁上には、ハードマスクが実質的に形成されず、金属ゲート膜をそのまま残す。該処理方法は、狭いフィーチャ内の金属ゲート膜を酸化して、金属ゲート膜の一部分を金属酸化物膜に変換することを更に含む。金属酸化物膜は、傾斜酸化物層として形成され、金属酸化物の量は、狭いフィーチャの頂部から底部に向かって減少している。該処理方法は、狭いフィーチャから金属酸化物膜をエッチングして、傾斜エッチングプロファイルを残すことを更に含む。
[0008] 本開示の別の一実施形態は、処理方法を対象とする。該処理方法は、少なくとも１回のプロセスサイクルを実行することを含み、各プロセスサイクルは、狭いフィーチャ及び広いフィーチャを有する基板表面上に形成された金属ゲート膜上にハードマスクを堆積させることを含む。狭いフィーチャは、約１５以上のアスペクト比を有し、広いフィーチャは、３以下のアスペクト比を有する。ハードマスクは、金属ゲート膜を覆うように、広いフィーチャの頂部、底部、及び側壁で金属ゲート膜上に、並びに狭いフィーチャの頂部上の金属ゲート膜上に形成され、狭いフィーチャの底部及び側壁上には、ハードマスクが実質的に形成されず、金属ゲート膜をそのまま残す。各プロセスサイクルは、狭いフィーチャ内の金属ゲート膜を酸化して、金属ゲート膜の一部分を金属酸化物膜に変換することを更に含む。金属酸化物膜は、傾斜酸化物層として形成され、金属酸化物の量は、狭いフィーチャの頂部から底部に向かって減少している。各プロセスサイクルは、狭いフィーチャから金属酸化物膜をエッチングして、傾斜エッチングプロファイルを残すことを更に含む。該処理方法は、狭いフィーチャ及び広いフィーチャを、金属窒化物、窒化チタン（TiN）、及び酸窒化チタン（TiON）のうちの１以上を含む間隙充填材料で充填することを更に含み、間隙充填材料は、実質的にシーム及びボイドがない。
[0009] 本開示の更なる複数の実施形態は、処理方法を対象とする。該処理方法は、（ａ）炭素を含むハードマスクを、狭いフィーチャ及び広いフィーチャを有する基板表面上に形成された金属ゲート膜上に堆積させることを含む。狭いフィーチャは、２０のアスペクト比及び２nmから１０nmの範囲の幅を有し、広いフィーチャは、１．５のアスペクト比及び５０nmから３００nmの範囲の幅を有する。ハードマスクは、金属ゲート膜を覆うように、広いフィーチャの頂部、底部、及び側壁で金属ゲート膜上に、並びに狭いフィーチャの頂部上の金属ゲート膜上に形成され、狭いフィーチャの底部及び側壁上には、ハードマスクが実質的に形成されず、金属ゲート膜をそのまま残す。該処理方法は、（ｂ）狭いフィーチャ内の金属ゲート膜を酸化して、金属ゲート膜の一部分を金属酸化物膜に変換することを更に含む。金属酸化物膜は、傾斜酸化物層として形成され、金属酸化物の量は、狭いフィーチャの頂部から底部に向かって減少している。該処理方法は、（ｃ）狭いフィーチャから金属酸化物膜をエッチングして、傾斜エッチプロファイルを残すことを更に含む。該処理方法は、（ｄ）（ａ）から（ｃ）を１０回以下繰り返すことを更に含む。該処理方法は、（ｅ）狭いフィーチャ及び広いフィーチャを、酸窒化チタン（TiON）を含む間隙充填材料で充填することを更に含む。
[0010] 上述の本開示の特徴を詳細に理解し得るように、上記で簡単に要約された本開示のより具体的な説明が、実施形態を参照することによって得られ、一部の実施形態は、付随する図面に例示されている。しかし、添付の図面は、本開示の典型的な実施形態のみを示し、したがって、本開示は、他の等しく有効な実施形態を認めることができるので、本開示の範囲を限定すると見なされるべきではないことに留意されたい。
[0011] 本開示の１以上の実施形態による、基板内に形成された狭いフィーチャ及び広いフィーチャを有する電子デバイスを示す。 [0012] 狭いフィーチャ及び広いフィーチャ上に金属ゲート膜を形成した後の図１の電子デバイスを示す。 [0013] 金属ゲート膜を覆うように、狭いフィーチャの頂部及び広いフィーチャの頂部で基板表面上にハードマスクを形成した後の図２の電子デバイスを示す。 [0014] 金属ゲート膜の一部分を酸化して、狭いフィーチャ上及び広いフィーチャの側壁上に金属酸化物膜を形成した後の図３の電子デバイスを示す。 [0015] 狭いフィーチャ及び広いフィーチャ上の金属酸化物膜をエッチングした後の図４の電子デバイスを示す。 [0016] ハードマスクを形成し、金属ゲート膜を酸化し、金属酸化物膜をエッチングするプロセスサイクルを任意選択的に繰り返した後の１以上の実施形態の電子デバイスを示す。 [0017] ハードマスクを任意選択的に除去した後の１以上の実施形態の電子デバイスを示す。 [0018] 狭いフィーチャ及び／又は広いフィーチャを任意選択的に間隙充填した後の１以上の実施形態の電子デバイスを示す。 [0019] 本開示の１以上の実施形態による処理方法のプロセスフロー図を示す。
[0020] 本開示の幾つかの例示的な実施形態を説明する前に、本開示が以下の説明で提示される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行することができる。
[0021] 本明細書及び添付の特許請求の範囲で使用される際に、「基板」及び「ウエハ」という用語は相互交換可能に使用されており、何れもプロセスが作用する表面又は表面の部分のことを指す。これも当業者には当然のことであるが、基板に対して言及がなされるとき、文脈上他のことが明示されない限り、基板の一部分のみを指す場合がある。更に、基板への堆積に対する言及は、ベア基板と、１以上の膜又はフィーチャが表面上に堆積又は形成された基板と、の両方を意味し得る。
[0022] 本明細書で使用される際に、「基板」とは、その上で製造プロセス中に膜処理が実行されるところの、任意の基板又は基板上に形成された材料表面のことを指す。例えば、処理が実施され得る基板表面には、用途に応じて、シリコン、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレーター（silicon on insulator：SOI）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料といった、他の任意の材料が含まれる。基板は、半導体ウエハを含むが、それに限定されない。基板は、基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化（又はさもなければ化学官能性を付与するためにターゲット化学部分（chemical moieties）を生成又はグラフトする）、アニール及び／又はベークする前処理プロセスに曝されてもよい。基板自体の表面上で直接膜処理することに加えて、本開示では、開示された任意の膜処理工程が、以下でより詳細に開示される基板上に形成された下層上で実施されてよい。「基板表面」という用語は、文脈が示すように、こうした下層を含むことが意図されている。したがって、例えば基板表面上に膜／層又は部分的な膜／層が堆積している場合には、新たに堆積した膜／層の露出面が基板表面になる。所与の基板表面が何を含むかは、どのような膜が堆積されるか、及び使用される特定の化学的性質に左右される。
[0023] １以上の実施形態によれば、膜又は膜の層に関して「上（on）」という用語は、膜又は層が表面、例えば基板表面上に直接存在すること、ならびに膜又は層と表面、例えば基板表面との間に１以上の下層が存在することを含む。したがって、１以上の実施形態では、「基板表面上」という語句が、１以上の下層を含むことを意図している。他の実施形態では、語句「直接上に（directly on）」が、介在層を有さない、表面（例えば、基板表面）と接触する層又は膜を指す。したがって、語句「基板表面の直接上の層」は、基板表面と直接接触し、それらの間に層がない層を指す。
[0024] 図１から図８を参照すると、基板５０内に形成された狭いフィーチャ１００及び広いフィーチャ２００を有する電子デバイス１０が示されている。狭いフィーチャ１００及び広いフィーチャ２００は、以下で説明されるように、基板表面５２から基板５０の中へ深さ方向に延在する。図９は、図１～図８で示されている１以上の実施形態のフィーチャ（例えば、狭いフィーチャ１００及び広いフィーチャ２００）のいずれかを形成する処理方法を示している。図面で示されている狭いフィーチャ１００及び広いフィーチャ２００は、矩形断面を有する。しかし、これは、１つの可能な構成の単なる代表であり、狭いフィーチャ１００及び広いフィーチャ２００の形状は、丸い又は角がある細長いトレンチ及び円筒形ビアを含むが、これらに限定されない、任意の適切な形状であり得ることを、当業者は認識するであろう。フィーチャの適切な複数の実施例は、頂部（トレンチに直ぐ隣接する基板表面）を有するトレンチ、２つの側壁、及び底部を有するトレンチ、頂部及び２つの側壁を有するピーク、並びに連続した側壁を有する円形のビアを含むが、これらに限定されない。本明細書で実行されるプロセス、及び層／膜は、関連する文脈によって示されるように、狭いフィーチャ１００及び／又は広いフィーチャ２００を参照して説明されてよい。
[0025] 図１は、頂部１１０、側壁１２０、及び底部１３０を有する、狭いフィーチャ１００を示している。狭いフィーチャ１００の頂部１１０は、狭いフィーチャ１００の側壁１２０によって示されている開口部に隣接する基板表面５２の領域である。狭いフィーチャ１００は、基板表面５２から底部１３０まで延在する狭いフィーチャ１００の深さとして測定された高さＨ１を有する。幾つかの実施形態では、高さＨ１が、２５nmから１０００nmの範囲、若しくは５０nmから５００nmの範囲、若しくは７５nmから２５０nmの範囲、又は１００nmから２００nmの範囲である。１以上の実施形態では、狭いフィーチャ１００が、２nmから１０nmの範囲の幅Ｗ１を有する。幅Ｗ１は、底部１３０から等しい距離で測定された側壁１２０間の平均距離として測定される。１以上の実施形態では、狭いフィーチャ１００が、１５以上のアスペクト比（幅Ｗ１に対する高さＨ１の比として測定される）を有する。１以上の実施形態では、狭いフィーチャ１００のアスペクト比が、２０以上、２５以上、３０以上、３５以上、４０以上、４５以上、又は５０以上である。
[0026] 広いフィーチャ２００は、頂部２１０、側壁２２０、及び底部２３０を有する。広いフィーチャ２００の頂部２１０は、広いフィーチャ２００の側壁２２０によって示されている開口部に隣接する基板表面５２の領域である。広いフィーチャ２００は、基板表面５２から底部２３０まで延在する広いフィーチャ２００の深さとして測定された高さＨ２を有する。幾つかの実施形態では、高さＨ２が、２５nmから１０００nmの範囲、若しくは５０nmから５００nmの範囲、若しくは７５nmから２５０nmの範囲、又は１００nmから２００nmの範囲である。幾つかの実施形態では、広いフィーチャ２００の高さＨ２が、狭いフィーチャ１００の高さＨ１の±５％、±２％、又は±１％以内である。広いフィーチャ２００は、５０nmから３００nmの範囲の幅Ｗ２を有する。１以上の実施形態では、広いフィーチャ２００が、１０、９、８、７、６、５、４、３、２、又は１以下のアスペクト比（幅Ｗ２に対する高さＨ２の比として測定される）を有する。
[0027] 図２は、方法７００の動作７０５による金属ゲート膜１４０の形成後の図１の電子デバイス１０を示している。金属ゲート膜１４０は、狭いフィーチャ１００及び広いフィーチャ２００上に堆積される。幾つかの実施形態では、金属ゲート膜１４０が、共形（conformal）膜である。幾つかの実施形態では、金属ゲート膜１４０が、非共形膜である。
[0028] 金属ゲート膜１４０は、当業者に知られている任意の適切な材料であり得る。幾つかの実施形態では、金属ゲート膜１４０が、炭化チタンアルミニウム（TiAlC）、窒化チタン（TiN）、窒化タンタル（TaN）、窒化タングステン（WN）、窒化ケイ素（SiN）、又は窒化アルミニウム（AlN）のうちの１以上を含む。幾つかの実施形態の金属ゲート膜１４０は、１nmから３０nmの範囲、又は２nmから１５nmの範囲の厚さを有する。
[0029] 図３は、方法７００の動作７１０によるハードマスク１５０の形成後の図２の電子デバイス１０を示している。幾つかの実施形態では、ハードマスク１５０が、炭素（C）、窒化チタン（TiN）、酸窒化チタン（TiON）、二酸化ケイ素（SiO2）、又は窒化ケイ素（SiN）のうちの１以上を含む。ハードマスク１５０は、当業者に知られている任意の適切な技法によって堆積させることができる。１以上の実施形態では、ハードマスク１５０が、化学気相堆積（CVD）又は物理的気相堆積（PVD）によって金属ゲート膜１４０上に堆積される。幾つかの実施形態では、ハードマスク１５０が、物理的気相堆積（PVD）によって堆積される。
[0030] 幾つかの実施形態では、図３で示されているように、ハードマスク１５０が、金属ゲート膜１４０を覆うように、狭いフィーチャ１００の頂部１１０及び広いフィーチャの頂部２１０で基板表面上に形成される。１以上の実施形態では、狭いフィーチャ１００の底部１３０で又は側壁１２０上の金属ゲート膜１４０上に、ハードマスク１５０が実質的に形成されず、金属ゲート膜１４０を露出させたまま残す。当業者は、図３で示されているように、何らかのハードマスク１５０が、狭いフィーチャ１００の側壁の上側部分に形成されてよいことを認識するであろう。このやり方で使用されるときに、「ハードマスクが実質的に形成されない」という用語は、狭いフィーチャ１００の底部１３０上及び狭いフィーチャ１００の側壁１２０の底から３分の２上のハードマスク１５０が、狭いフィーチャ１００の頂部１１０上のハードマスク１５０の厚さの約５％、２％、又は１％以下の平均厚さを有することを意味する。１以上の実施形態では、狭いフィーチャ１００の頂部１１０上のハードマスク１５０が、１０Åから１０００Åの範囲の厚さを有する。
[0031] 図３で示されているように、ハードマスク１５０は、広いフィーチャ２００の頂部２１０、底部２３０、及び側壁２２０上に形成される。１以上の実施形態では、広いフィーチャ２００の頂部２１０上のハードマスク１５０が、１０Åから１０００Åの範囲の厚さを有する。１以上の実施形態では、広いフィーチャ２００の底部２３０及び側壁２２０上のハードマスク１５０が、１０Åから１０００Åの範囲の厚さを有する。幾つかの実施形態では、広いフィーチャ２００の側壁２２０及び底部２３０上に形成されたハードマスク１５０の厚さが、広いフィーチャ２００の頂部２１０上に形成されたハードマスク１５０の厚さよりも小さい。
[0032] 図４は、方法７００の動作７２０による金属ゲート膜１４０の一部分を酸化した後の図３の電子デバイス１０を示している。金属ゲート膜１４０の一部分を酸化することにより、狭いフィーチャ１００上に傾斜金属酸化物膜１６０が形成される。１以上の実施形態では、動作７２０において、金属ゲート膜１４０を酸化することが、金属ゲート膜１４０を、酸化プラズマ又は酸素ラジカルのうちの１以上に曝露することを含む。プラズマは、当業者に知られている任意の適切な酸化プラズマであり得る。１以上の実施形態では、酸化プラズマが、酸素（O2）、亜酸化窒素（N2O）、水（H2O）、オゾン（O3）、それらの誘導結合プラズマ（ICP）、又はそれらの容量結合プラズマ（CCP）のうちの１以上を含む。１以上の実施形態では、酸化プラズマが、高イオン濃度を有する。１以上の実施形態では、高イオン濃度を有する酸化プラズマが、約１０１０／cm3以上のイオン濃度、又は約１０９／cm3、１０１１／cm3、１０１２／cm3、１０１３／cm3、若しくは１０１４／cm3以上のイオン濃度を有する。処理に使用される酸化プラズマは、膜特性を変更することができる任意の適切なプラズマ（例えば、直接又は遠隔）であり得る。１以上の実施形態では、金属ゲート膜１４０の約５％が、金属酸化物膜１６０に変換される。１以上の実施形態では、金属ゲート膜１４０の約１０％、約２０％、約３０％、約４０％、約５０％、約６０％、又は約７０％が、金属酸化物膜１６０に変換される。
[0033] １以上の実施形態では、金属酸化物膜１６０が、傾斜酸化物層として形成され、金属酸化物膜の厚さは、狭いフィーチャ１００の頂部１１０から減少する。１以上の実施形態では、狭いフィーチャ１００の頂部１１０における金属酸化物の量が、５００Åから１０００Åの範囲の厚さを有する。１以上の実施形態では、狭いフィーチャ１００の頂部１１０と底部１３０との間の中間点における金属酸化物の量が、１００Åから５００Åの範囲の厚さを有する。１以上の実施形態では、狭いフィーチャ１００の底部１３０での金属酸化物の量が、１０Åから１００Åの範囲の厚さを有する。
[0034] 幾つかの実施形態では、金属ゲート膜１４０を酸化すると、広いフィーチャ２００の側壁上のハードマスク１５０が除去され、及び／又は広いフィーチャ２００の側壁上に形成された金属ゲート膜１４０の一部分が酸化される。図４は、広いフィーチャ２００の側壁２２０上の金属酸化物膜１６０を示している。１以上の実施形態では、広いフィーチャ２００の側壁２２０上の金属酸化物膜１６０が、１０Åから１０００Åの範囲の厚さを有する。
[0035] 動作のいかなる特定の理論にも拘束されるものではないが、動作７１０において、狭いフィーチャ１００上の金属ゲート膜１４０上にハードマスク１５０を形成することが、動作７２０において、金属ゲート膜１４０を損傷することなく、金属ゲート膜１４０を酸化することを有利に可能にする。動作のいかなる特定の理論にも拘束されるものではないが、動作７１０において、狭いフィーチャ上の金属ゲート膜１４０上にハードマスク１５０を形成し、その後、動作７２０において、金属ゲート膜１４０を酸化することによって、「V」字形の狭いフィーチャ１００の形成が可能になる。
[0036] 金属酸化物膜１６０は、当業者に知られている任意の適切な酸化物を含む。形成される金属酸化物膜１６０は、方法７００の動作７０５で形成される金属ゲート膜１４０の酸化物である。幾つかの実施形態では、金属酸化物膜１６０が、酸窒化チタン（TiON）、酸窒化タンタル（TaON）、酸窒化タングステン（WON）、酸窒化ケイ素（SiON）、及び酸窒化アルミニウム（AlON）のうちの１以上を含む。
[0037] 図５は、方法７００の動作７３０によるエッチングの後の図４の電子デバイス１０を示している。基板５０は、エッチングされてよく、及び／又は、金属酸化物膜１６０は、選択的に除去されてよい。それは、当業者に知られている任意のプロセスによる。当該プロセスは、非限定的に、湿式エッチング、プラズマベーススパッタエッチング、化学エッチング、Siconi（登録商標）エッチング、反応性イオンエッチング（RIE）、高密度プラズマ（HDP）エッチング、化学機械平坦化（CMP）などを含む。１以上の実施形態では、動作７３０において、金属酸化物膜１６０をエッチングすることが、金属酸化物膜１６０を、金属ハロゲン化物、塩素（Cl2）、三フッ化窒素（NF3）、五塩化タンタル（TaCl5）、五塩化タングステン（WCl5）、又は二塩化二酸化タングステン（WO2Cl2）のうちの１以上に曝露することを含む。１以上の実施形態では、金属酸化物膜１６０が、狭いフィーチャ１００から完全に除去される。１以上の実施形態では、金属酸化物膜１６０が、狭いフィーチャ１００上に実質的に残らない。このように、「金属酸化物膜１６０が実質的に残らない」という用語は、動作７２０（図４参照）で形成された金属酸化物膜１６０の約５％、２％、又は１％以下が、エッチング後に残ることを意味する。
[0038] １以上の実施形態では、金属酸化物膜１６０が、狭いフィーチャ１００からエッチングされて、傾斜エッチングプロファイルが残される。１以上の実施形態では、動作７３０によるエッチングが、狭いフィーチャ１００上の金属酸化物膜１６０の厚さを減少させる。幾つかの実施形態では、動作７３０によるエッチングの後で、狭いフィーチャ１００の頂部１１０における金属酸化物の量が、１０Åから５０Åの範囲の厚さを有する。幾つかの実施形態では、動作７３０によるエッチングの後で、狭いフィーチャ１００の頂部１１０と底部１３０との間の中間点における金属酸化物の量が、５Åから３０Åの範囲の厚さを有する。他の実施形態では、動作７３０によるエッチングの後で、狭いフィーチャ１００の底部１３０における金属酸化物の量が、０Åから１０Åの範囲の厚さを有する。
[0039] 図５はまた、動作７３０に従って広いフィーチャ２００上の金属酸化物膜１６０をエッチングした結果も示している。１以上の実施形態では、金属酸化物膜１６０が、広いフィーチャ２００から完全に除去される。１以上の実施形態では、金属酸化物膜１６０が、広いフィーチャ２００上に実質的に残らない。このように、「金属酸化物膜１６０が実質的に残らない」という用語は、動作７２０（図４参照）で形成された金属酸化物膜１６０の約５％、２％、又は１％以下が、エッチング後に残ることを意味する。１以上の実施形態では、動作７３０によるエッチングが、広いフィーチャ２００上の金属酸化物膜１６０の厚さを減少させる。幾つかの実施形態では、動作７３０によるエッチングの後で、広いフィーチャ２００の側壁２２０上の金属酸化物膜１６０が、５Åから３０Åの範囲の厚さを有する。
[0040] 幾つかの実施形態の処理方法７００は、任意選択的に、動作７４０において、本明細書で説明される処理方法の一部分を繰り返すことを含む。１以上の実施形態では、動作７１０、７２０、及び７３０を繰り返して、金属ゲート膜上にハードマスクを堆積させ、狭いフィーチャ内の金属膜を酸化して金属酸化物膜を形成し、金属酸化物膜をエッチングする。１以上の実施形態では、該サイクルが、動作７１０、動作７２０、及び動作７３０を含む。１以上の実施形態では、任意選択的な動作７４０が、１０回以下のサイクルを繰り返すことを含む。図６は、動作７１０、７２０、及び７３０のサイクルが繰り返された後の電子デバイス１０を示し、その結果、フィーチャの底部まで又は底部の近くまで延在する、狭いフィーチャ１００内の傾斜酸化プロファイルが得られる。
[0041] 幾つかの実施形態では、酸化及びエッチングが、狭いフィーチャ１００及び／又は広いフィーチャ２００への「V」字形の開口部の形成をもたらす。本開示の幾つかの実施形態は、有利なことに、「V」字形を有する狭いフィーチャ１００又は広いフィーチャ２００のうちの１以上を提供する。いかなる特定の動作理論にも拘束されるものではないが、「V」字形を有する狭いフィーチャ１００及び／又は広いフィーチャ２００は、有利なことに改善された間隙充填を可能にする。
[0042] 図７は、方法７００の任意選択的な動作７５０で、ハードマスク１５０を除去した後の図６の電子デバイス１０を示している。ハードマスク１５０の除去は、例えば、ハードマスクの組成に応じて、当業者に知られている任意の適切な技法によって行うことができる。幾つかの実施形態では、狭いフィーチャ１００又は広いフィーチャ２００のうちの１以上が、「V」字形を有する。図７は、「V」字形を有する狭いフィーチャ１００を示している。
[0043] 図８は、方法７００の動作７６０による間隙充填後の図７の電子デバイス１０を示している。幾つかの実施形態では、狭いフィーチャ１００又は広いフィーチャ２００のうちの１以上が、「V」字形を有する。図８は、「V」字形を有する狭いフィーチャ１００を示している。狭いフィーチャ１００及び広いフィーチャ２００は、間隙充填材料１７０で充填されている。間隙充填材料１７０は、当業者に知られている任意の適切な技法によって堆積された任意の適切な材料であり得る。幾つかの実施形態では、間隙充填材料１７０が、窒化チタン（TiN）又は酸窒化チタン（TiON）のうちの１以上を含む。１以上の実施形態では、間隙充填材料１７０が、実質的に炭素（C）を含まない。このやり方で使用されるときに、「実質的に炭素を含まない」という用語は、間隙充填材料１７０が、原子基準で約５％、２％、又は１％以下の炭素（C）を含むことを意味する。１以上の実施形態では、間隙充填材料１７０が、シーム及びボイドを実質的に含まない。このやり方で使用されるときに、用語「シーム及びボイドを実質的に含まない」などは、述べられている体積の１％以下が、ボイド又はシームを含むことを意味する。
[0044] 本開示のプロセス及び方法の一部又は全部をハードウェア内で実行することもできる。したがって、プロセスは、ソフトウェア内に実装され、ハードウェア内のコンピュータシステムを、例えば、特定用途向け集積回路或いは他の種類のハードウェア実装又はソフトウェアとハードウェアとの組み合わせとして使用して実行されてもよい。ソフトウェアルーチンは、プロセッサよって実行されたときに、汎用コンピュータを、プロセスが実行されるようにチャンバ動作を制御する専用コンピュータ（コントローラ）に変換する。
[0045] 本開示の複数の実施形態は、非一時的コンピュータ可読媒体を対象とする。１以上の実施形態では、非一時的コンピュータ可読媒体が、処理チャンバのコントローラによって実行されると、処理チャンバに、本明細書で説明される処理方法のいずれかの動作を実行させる命令を含む。１以上の実施形態では、処理チャンバが、処理方法７００の動作を実行する。１以上の実施形態では、処理チャンバが、複数の動作を実行する。該複数の動作は、狭いフィーチャ及び広いフィーチャを有する基板表面上に形成された金属ゲート膜上にハードマスクを堆積させる動作であって、狭いフィーチャは約１５以上のアスペクト比を有し、広いフィーチャは３以下のアスペクト比を有し、ハードマスクは、金属ゲート膜を覆うように、広いフィーチャの頂部、底部、及び側壁で金属ゲート膜上に、並びに狭いフィーチャの頂部上の金属ゲート膜上に形成され、狭いフィーチャの底部及び側壁上には、ハードマスクが実質的に形成されず、金属ゲート膜をそのまま残す、ハードマスクを堆積させる動作と、狭いフィーチャ内の金属ゲート膜を酸化して、金属ゲート膜の一部分を金属酸化物膜に変換する動作であって、金属酸化物膜は、狭いフィーチャの頂部から底部に向かって金属酸化物の量が減少している傾斜酸化物層として形成される、金属酸化物膜に変換する動作と、金属酸化物膜を狭いフィーチャからエッチングして、傾斜エッチングプロファイルを残す動作と、である。
[0046] １以上の実施形態によれば、基板は、層を形成する前及び／又は形成した後に処理を受ける。この処理は、同じチャンバ内又は１以上の別個の処理チャンバ内で実行されてよい。１以上の実施形態では、堆積／酸化／エッチングが、同じ処理ツール内で行われる。
[0047] 本開示に適合されてよい幾つかの周知のクラスタツールは、全てカリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なOlympia（登録商標）、Continuum（登録商標）、及びTrillium（登録商標）である。しかし、複数のチャンバの正確な配置及び組み合わせは、本明細書で説明されるプロセスの特定のステップを実行する目的で変更されてよい。使用されてよい他の処理チャンバは、周期的層堆積（ＣＬＤ）、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、プラズマ処理、エッチング、予洗浄、化学洗浄、ＲＴＰなどの熱処理、プラズマ窒化、ガス抜き、ヒドロキシル化、及びその他の基板プロセスを含むが、これらに限定されない。クラスタツール上でチャンバ内の処理を実施することにより、後続膜を堆積する前に、酸化を伴わずに、空気中の不純物による基板の表面汚染を回避することができる。
[0048] １以上の実施形態によると、基板は、継続的に減圧条件又は「ロードロック」条件の下にあり、あるチャンバから次のチャンバへと移動されるときに周囲空気に曝露されない。したがって、移送チャンバは、減圧下にあり、減圧下で「ポンプダウン」される。処理チャンバ又は移送チャンバ内に不活性ガスが存在し得る。幾つかの実施形態では、反応物（例えば、反応物質）の一部又は全部を除去するために、パージガスとして不活性ガスが使用される。１以上の実施形態によれば、パージガスを堆積チャンバの出口で注入して、反応物（例えば、反応物質）が、堆積チャンバから移送チャンバ及び／又は更なる処理チャンバへ移動することを防止する。したがって、不活性ガスの流れが、チャンバの出口でカーテンを形成する。
[0049] 基板は、単一の基板堆積チャンバ内で処理されてよく、この単一の基板堆積チャンバでは、別の基板が処理される前に、単一の基板がロードされ、処理され、アンロードされる。基板は、複数の基板が個々に、チャンバの第１の部分の中へロードされ、チャンバを通って移動し、チャンバの第２の部分からアンロードされる、コンベヤシステムに類似した連続的なやり方で処理されることも可能である。チャンバ及び関連するコンベヤシステムの形状は、直線経路又は曲線経路を形成することができる。更に、処理チャンバは、複数の基板が、中心軸の周りを移動し、カルーセル経路の間中、堆積、エッチング、アニーリング、洗浄などの処理を受ける、カルーセルであってよい。
[0050] 処理の間、基板を加熱又は冷却することができる。そうした加熱又は冷却は、限定されないが、基板支持体の温度を変化させること、及び、基板表面へ加熱された又は冷却されたガスを流すことを含む、任意の適切な手段によって達成することができる。ある実施形態では、基板支持体が、伝導的に基板温度を変化させるように制御することができるヒータ／クーラを含む。１以上の実施形態では、基板温度を局所的に変化させるため、使用するガス（反応性ガス又は不活性ガスの何れか）が加熱又は冷却される。ある実施形態では、基板温度を対流によって変化させるため、ヒータ／クーラが、チャンバ内部で基板表面に隣接するように配置される。
[0051] 基板はまた、プロセス中に、静止又は回転させることができる。回転する基板は、連続的又は非連続に段階的に（基板軸の周りを）回転させられうる。例えば、処理全体を通して基板を回転させてもよく、又は、様々な反応性ガス又はパージガスへの曝露の合間に基板を少しずつ回転させてもよい。処理中に基板を（連続的に又は段階的に）回転させることにより、例えば、ガス流形状の局所的可変性の影響が最小限に抑えられ、より均一な堆積又はエッチングの生成に役立つことができる。
[0052] 「下」、「下方」、「下側」、「上」、「上方」、「上側」などの、空間的な相対語は、図面中で示されているように、１つの要素又はフィーチャの、別の（１以上の）要素又は（１以上の）フィーチャに対する関係を説明することを容易にするために、本明細書で使用されてよい。空間的な相対語は、図面中で描かれている配向に加えて、使用中又は動作中のデバイスの種々の配向を包含することが意図されていることを理解されたい。例えば、図面内のデバイスがひっくり返された場合、他の要素又はフィーチャの「下方」又は「下」として説明された要素は、他の要素又はフィーチャの「上」に配向されることになる。したがって、例示的な用語「下」は、上と下の両方の配向を含んでよい。デバイスは、他の方法で配向され（９０度又は他の配向に回転され）てよく、本明細書で使用される空間的な相対記述語がそれに応じて解釈され得る。
[0053] 本明細書で説明される材料及び方法を説明する文脈において（殊に、以下の特許請求の範囲の文脈において）、用語「１つの（ａ）」及び「１つの（ａｎ）」並びに「その（ｔｈｅ）」と、類似の指示物の使用は、本明細書でその逆が示されているか又は明らかに文脈から矛盾する場合を除いて、単数と複数の両方をカバーすると解釈される。本明細書での値の範囲の列挙は、本明細書で特に明記しない限り、範囲内に入る各個別の値を個別に参照する略記法として機能することを単に意図しており、各個別の値は、本明細書で個別に引用されているかのように明細書に組み込まれる。本明細書で説明される全ての方法は、本明細書でその逆が示されているか又はさもなければ文脈から明らかに矛盾しない限り、任意の適切な順序で実行されてよい。本明細書で提供されている任意の及び全ての実施例又は例示的な言葉（例えば、「などの」）の使用は、単に材料及び方法をより良く説明することを意図したものであり、特に請求されない限り、範囲を限定しない。明細書中の言葉は、開示された材料及び方法の実施に不可欠であると主張されていない要素を示すと解釈されるべきではない。
[0054] この明細書全体を通じて、「一実施形態（one embodiment）」、「特定の実施形態（certain embodiments）」、「１以上の実施形態（one or more embodiments）」、又は「実施形態（an embodiment）」に対する言及は、実施形態に関連して説明されている特定のフィーチャ、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。故に、この明細書全体の様々な箇所での「１以上の実施形態で」、「特定の実施形態で」、「一実施形態で」、又は「実施形態で」などの表現は、必ずしも、本開示の同一の実施形態に言及するものではない。１以上の実施形態では、特定のフィーチャ、構造、材料、又は特質が、任意の適切なやり方で組み合わされ得る。
[0055] 本明細書の開示は特定の実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び用途の例示にすぎないことを理解されたい。本開示の精神及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な改変及び変形を行い得ることが、当業者には明らかになろう。したがって、本発明は、添付の特許請求の範囲及びその均等物の範囲内にある修正及び変形を含むことが意図されている。

Claims (20)

  1. 狭いフィーチャ及び広いフィーチャを有する基板表面上に形成された金属ゲート膜上にハードマスクを堆積させることであって、前記狭いフィーチャは約１５以上のアスペクト比を有し、前記広いフィーチャは３以下のアスペクト比を有し、前記ハードマスクは、前記金属ゲート膜を覆うように、前記広いフィーチャの頂部、底部、及び側壁で前記金属ゲート膜上に、並びに前記狭いフィーチャの頂部上の前記金属ゲート膜上に形成され、前記狭いフィーチャの底部及び側壁上には、ハードマスクが実質的に形成されず、前記金属ゲート膜をそのまま残す、ハードマスクを堆積させることと、
    前記狭いフィーチャ内の前記金属ゲート膜を酸化して、前記金属ゲート膜の一部分を金属酸化物膜に変換することであって、前記金属酸化物膜は、前記狭いフィーチャの前記頂部から前記底部に向かって金属酸化物の量が減少している傾斜酸化物層として形成される、金属酸化物膜に変換することと、
    前記金属酸化物膜を前記狭いフィーチャからエッチングして、傾斜エッチングプロファイルを残すこととを含む、処理方法。
  2. 前記ハードマスクが、炭素（C）、窒化チタン（TiN）、酸窒化チタン（TiON）、二酸化ケイ素（SiO2）、及び窒化ケイ素（SiN）のうちの１以上を含む、請求項１に記載の処理方法。
  3. 前記広いフィーチャの前記頂部及び前記狭いフィーチャの前記頂部上の前記ハードマスクが、１０Åから１０００Åの範囲の厚さを有する、請求項１に記載の処理方法。
  4. 前記広いフィーチャの前記底部及び前記側壁上の前記ハードマスクは、１０Å以上の厚さを有する、請求項１に記載の処理方法。
  5. 前記狭いフィーチャのアスペクト比は２０以上である、請求項１に記載の処理方法。
  6. 前記広いフィーチャのアスペクト比は２以下である、請求項１に記載の処理方法。
  7. 前記狭いフィーチャは、２nmから１０nmの範囲の幅を有し、前記広いフィーチャは、５０nmから３００nmの範囲の幅を有する、請求項１に記載の処理方法。
  8. 前記金属ゲート膜を酸化することは、前記金属ゲート膜を、酸化プラズマ及び酸素ラジカルのうちの１以上に曝露することを含む、請求項１に記載の処理方法。
  9. 前記酸化プラズマは、酸素（O2）、亜酸化窒素（N2O）、水（H2O）、オゾン（O3）、それらの誘導結合プラズマ（ICP）、又はそれらの容量結合プラズマ（CCP）のうちの１以上を含む、請求項８に記載の処理方法。
  10. 前記金属酸化物膜は、酸窒化チタン（TiON）、酸窒化タンタル（TaON）、酸窒化タングステン（WON）、酸窒化ケイ素（SiON）、及び酸窒化アルミニウム（AlON）のうちの１以上を含む、請求項１に記載の処理方法。
  11. 前記ハードマスクを堆積させ、前記金属ゲート膜を酸化し、前記金属酸化物膜をエッチングすること、を含むサイクルを繰り返すことを更に含む、請求項１に記載の処理方法。
  12. 前記サイクルが１０回以下繰り返される、請求項１１に記載の処理方法。
  13. 前記金属酸化物膜をエッチングすることは、金属ハロゲン化物、塩素（Cl2）、三フッ化窒素（NF3）、五塩化タンタル（TaCl5）、五塩化タングステン（WCl5）、又は二塩化二酸化タングステン（WO2Cl2）のうちの１以上に、前記金属酸化物膜を曝露することを含む、請求項１に記載の処理方法。
  14. 前記狭いフィーチャ及び前記広いフィーチャを、シーム及びボイドを実質的に含まない間隙充填材料で充填することを更に含む、請求項１に記載の処理方法。
  15. 前記間隙充填材料は、窒化チタン（TiN）及び酸窒化チタン（TiON）のうちの１以上を含む、請求項１４に記載の処理方法。
  16. 前記間隙充填材料は、炭素（C）を実質的に含まない、請求項１５に記載の処理方法。
  17. 少なくとも１回のプロセスサイクルを実行することを含む処理方法であって、各プロセスサイクルは、
    狭いフィーチャ及び広いフィーチャを有する基板表面上に形成された金属ゲート膜上にハードマスクを堆積させることであって、前記狭いフィーチャは約１５以上のアスペクト比を有し、前記広いフィーチャは３以下のアスペクト比を有し、前記ハードマスクは、前記金属ゲート膜を覆うように、前記広いフィーチャの頂部、底部、及び側壁で前記金属ゲート膜上に、並びに前記狭いフィーチャの頂部上の前記金属ゲート膜上に形成され、前記狭いフィーチャの底部及び側壁上には、ハードマスクが実質的に形成されず、前記金属ゲート膜をそのまま残す、ハードマスクを堆積させることと、
    前記狭いフィーチャ内の前記金属ゲート膜を酸化して、前記金属ゲート膜の一部分を金属酸化物膜に変換することであって、前記金属酸化物膜は、前記狭いフィーチャの前記頂部から前記底部に向かって金属酸化物の量が減少している傾斜酸化物層として形成される、金属酸化物膜に変換することと、
    前記金属酸化物膜を前記狭いフィーチャからエッチングして、傾斜エッチングプロファイルを残すこととを含み、
    前記処理方法は更に、
    前記狭いフィーチャ及び前記広いフィーチャを、金属窒化物、窒化チタン（TiN）、及び酸窒化チタン（TiON）のうちの１以上を含む、間隙充填材料で充填することであって、前記間隙充填材料は、シーム及びボイドを実質的に含まない、間隙充填材料で充填することを含む、処理方法。
  18. 各プロセスサイクルを１０回以下繰り返すことを更に含む、請求項１７に記載の処理方法。
  19. 前記金属ゲート膜を酸化することは、前記金属ゲート膜を、酸化プラズマ及び酸素ラジカルのうちの１以上に曝露することを含み、前記金属酸化物膜は、酸窒化チタン（TiON）、酸窒化タンタル（TaON）、酸窒化タングステン（WON）、酸窒化ケイ素（SiON）、及び酸窒化アルミニウム（AlON）のうちの１以上を含む、請求項１８に記載の処理方法。
  20. （ａ）炭素を含むハードマスクを、狭いフィーチャ及び広いフィーチャを有する基板表面上に形成された金属ゲート膜上に堆積させることであって、前記狭いフィーチャは、２０のアスペクト比及び２nmから１０nmの範囲の幅を有し、前記広いフィーチャは、１．５のアスペクト比及び５０nmから３００nmの範囲の幅を有し、前記ハードマスクは、前記金属ゲート膜を覆うように、前記広いフィーチャの頂部、底部、及び側壁で前記金属ゲート膜上に、並びに前記狭いフィーチャの頂部上の前記金属ゲート膜上に形成され、前記狭いフィーチャの底部及び側壁上には、ハードマスクが実質的に形成されず、前記金属ゲート膜をそのまま残す、炭素を含むハードマスクを金属ゲート膜上に堆積させることと、
    （ｂ）前記狭いフィーチャ内の前記金属ゲート膜を酸化して、前記金属ゲート膜の一部分を金属酸化物膜に変換することであって、前記金属酸化物膜は、前記狭いフィーチャの前記頂部から前記底部に向かって金属酸化物の量が減少している傾斜酸化物層として形成される、金属酸化物膜に変換することと、
    （ｃ）前記金属酸化物膜を前記狭いフィーチャからエッチングして、傾斜エッチングプロファイルを残すことと、
    （ｄ）（ａ）から（ｃ）を１０回以下繰り返すことと、
    （ｅ）前記狭いフィーチャ及び前記広いフィーチャを、酸窒化チタン（TiON）を含む間隙充填材料で充填することとを含む、処理方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5747379A (en) * 1996-01-11 1998-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating seamless tungsten plug employing tungsten redeposition and etch back
US7141494B2 (en) * 2001-05-22 2006-11-28 Novellus Systems, Inc. Method for reducing tungsten film roughness and improving step coverage
JP2002353161A (ja) * 2001-05-25 2002-12-06 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US8119527B1 (en) * 2009-08-04 2012-02-21 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US8900988B2 (en) * 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US8679938B2 (en) * 2012-02-06 2014-03-25 International Business Machines Corporation Shallow trench isolation for device including deep trench capacitors
US9976230B2 (en) * 2014-09-19 2018-05-22 Corning Incorporated Method for forming a scratch resistant crystallized layer on a substrate and article formed therefrom
US9972504B2 (en) * 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
TWI733850B (zh) * 2016-07-27 2021-07-21 美商應用材料股份有限公司 使用沉積/蝕刻技術之無接縫溝道填充
KR102657866B1 (ko) * 2019-06-10 2024-04-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

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