JP2023055054A - デバイス、半導体装置、ゲートドライバ、および、パワーモジュール - Google Patents

Abstract

【課題】デバイス、半導体装置、ゲートドライバ及びパワーモジュールを提供する。
【解決手段】デバイスは、整流素子１２０ｘ、１２０ｙ、１２０ｚと、ヒューズ素子１３０ｘ、１３０ｙ、１３０ｚとが直列に接続された直列回路１１０ｘ、１１０ｙ、１１０ｚを備え、直列回路における整流素子の陽極側の一端が、基準電位を有する第１接続点Ｐ１ａに接続され、直列回路における整流素子の陰極側の他端が、基準電位よりも高い電位を有するべき第２接続点Ｐ２ａに接続される。デバイスは、複数の直列回路が並列に接続された並列回路を備える。並列に接続された少なくとも１つの直列回路における整流素子の整流特性が、並列に接続された他の直列回路における整流素子の整流特性と異なっていてよい。
【選択図】図１

Description

本発明は、デバイス、半導体装置、ゲートドライバ、および、パワーモジュールに関する。

特許文献１には、「半導体装置におけるヒューズ素子に対するＥＳＤ保護回路を実現する」と記載されている。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１４－２０４６０２号公報

本発明の第１の態様においては、デバイスを提供する。上記デバイスは、整流素子とヒューズ素子とが直列に接続された直列回路を備えてよい。上記直列回路における上記整流素子の陽極側の一端が、基準電位を有する第１接続点に接続され、上記直列回路における上記整流素子の陰極側の他端が、上記基準電位よりも高い電位を有するべき第２接続点に接続されてよい。

上記デバイスは、複数の上記直列回路が並列に接続された並列回路を更に備えてよい。

上記並列に接続された少なくとも１つの直列回路における整流素子の整流特性が、上記並列に接続された他の直列回路における整流素子の整流特性と異なってよい。

上記整流素子はＰＮ接合を有してよい。上記少なくとも１つの直列回路におけるＰＮ接合の接合面積が、上記他の直列回路におけるＰＮ接合の接合面積と異なってよい。

上記少なくとも１つの直列回路におけるヒューズ素子の溶断特性が、上記他の直列回路におけるヒューズ素子の溶断特性と同じであってよい。

上記並列に接続された少なくとも１つの直列回路におけるヒューズ素子の溶断特性が、上記並列に接続された他の直列回路におけるヒューズ素子の溶断特性と異なってよい。

上記少なくとも１つの直列回路における整流素子の整流特性が、上記他の直列回路における整流素子の整流特性と同じであってよい。

本発明の第２の態様においては、デバイスを提供する。上記デバイスは、各々が抵抗性素子とヒューズ素子とが直列に接続され、過電流により上記ヒューズ素子が溶断するまでの時間を異ならせた複数の直列回路が並列に接続された並列回路を備えてよい。上記並列回路における一端が基準電位を有する第１接続点に接続され、上記並列回路における他端が上記基準電位よりも高い電位を有するべき第２接続点に接続されてよい。

上記並列に接続された少なくとも１つの直列回路における抵抗性素子の電気抵抗が、上記並列に接続された他の直列回路における抵抗性素子の電気抵抗と異なってよい。

上記少なくとも１つの直列回路におけるヒューズ素子の溶断特性が、上記他の直列回路におけるヒューズ素子の溶断特性と同じであってよい。

上記並列に接続された少なくとも１つの直列回路におけるヒューズ素子の溶断特性が、上記並列に接続された他の直列回路におけるヒューズ素子の溶断特性と異なってよい。

上記少なくとも１つの直列回路における抵抗性素子の電気抵抗が、上記他の直列回路における抵抗性素子の電気抵抗と同じであってよい。

上記デバイスは、上記ヒューズ素子の溶断を判定する判定回路を更に備えてよい。

本発明の第３の態様においては、半導体装置を提供する。上記半導体装置は、上記デバイスを搭載してよい。

本発明の第４の態様においては、ゲートドライバを提供する。上記ゲートドライバは、上記半導体装置を搭載してよい。

本発明の第５の態様においては、パワーモジュールを提供する。上記パワーモジュールは、上記ゲートドライバを搭載してよい。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係るデバイス１００を搭載したＩＣ１０の一例を示す。 ＩＣ１０の平面図の一例を示す。 ヒューズ素子１３０が溶断するまでの時間と順方向電流の関係の一例を示す。 本実施形態の第１の変形例に係るデバイス１００´を搭載したＩＣ１０の一例を示す。 本実施形態の第２の変形例に係るデバイス１００´´を搭載したＩＣ１０の一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係るデバイス１００を搭載したＩＣ１０の一例を示す。本実施形態に係るデバイス１００は、整流素子とヒューズ素子とが直列に接続された直列回路を備える。そして、当該直列回路における整流素子の陽極側が基準電位に接続され、陰極側が基準電位よりも高い電位に接続される。これにより、本実施形態に係るデバイス１００によれば、ヒューズ素子の溶断（準溶断も含む。）により、ＩＣ１０における負電圧サージの発生を履歴として残すことができる。なお、ここでいう「接続される」とは、端子が直接的に接続されることに加えて、端子が何らかの素子等を介して間接的に接続されることをも含むものとする。これより先も同様のことがいえる。

ＩＣ１０は、トランジスタ、ダイオード、抵抗、および、コンデンサ等の能動素子や受動素子を一つの基板上に集積した集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。このような基板としては、例えば、シリコン等の半導体基板が用いられてよい。

ＩＣ１０には、様々な機能を実現する回路が集積されてよい。これより先、本実施形態においては、ＩＣ１０がゲートドライバＩＣである場合を一例として説明する。

ゲートドライバは、ゲートに電圧を印可することによってパワー半導体を駆動するための回路である。このようなパワー半導体としては、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、および、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等が挙げられる。ＩＣ１０は、例えばこのようなゲート駆動機能を有していてよい。しかしながら、これに限定されるものではない。ＩＣ１０は、ゲート駆動機能とは異なる様々な機能を有していてもよい。

ＩＣ１０は、第１回路２０、第２回路３０、および、本実施形態に係るデバイス１００を備える。すなわち、本実施形態に係るデバイス１００を搭載した半導体装置が提供されてよく、特に、このような半導体装置を搭載したゲートドライバが提供されてよい。

また、ゲートドライバは、パワー半導体および保護回路と共に、いわゆるインテリジェントパワーモジュール（ＩＰＭ：Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）として同一のパッケージに収納され得る。したがって、このようなゲートドライバを搭載したパワーモジュールが提供されてもよい。

また、パワーモジュールは、モータ駆動用インバータやＤＣ－ＤＣコンバータ等の電力変換用に使用され得る。したがって、このようなパワーモジュールが搭載された電力変換装置が提供されてもよい。

第１回路２０および第２回路３０は、それぞれ、ＩＣ１０が有する機能の一部を実現する回路であってよい。一例として、ＩＣ１０がゲートドライバＩＣである場合、第１回路２０および第２回路３０は、パワー半導体のゲートを駆動するためのドライブ回路、遅延回路、論理回路、および、保護回路等の少なくともいずれかであってよい。

デバイス１００は、ＩＣ１０（またはパワーモジュール、または電力変換装置）における負電圧サージの発生を履歴として残すべく、ＩＣ１０に内蔵されてよい。

デバイス１００は、並列回路を備える。本図においては、デバイス１００が、第１の並列回路１０１ａおよび第２の並列回路１０１ｂ（「並列回路１０１」と総称する。）を備える場合を一例として示している。なお、本図においては、デバイス１００が２つの並列回路１０１を備える場合を一例として示したが、これに限定されるものではない。デバイス１００は、１つの並列回路１０１のみを備えていてもよいし、３つ以上の並列回路１０１を備えていてもよい。

並列回路１０１は、複数の直列回路が並列に接続されている。本図においては、第１の並列回路１０１ａにおいて、第１直列回路１１０ｘ、第２直列回路１１０ｙ、および、第３直列回路１１０ｚ（「直列回路１１０」と総称する。）が並列に接続されている場合を一例として示している。並列回路１０１ｂについては、並列回路１０１ａと同様に構成されていてよいので、ここでは説明を省略する。なお、本図においては、並列回路１０１において３つの直列回路１１０が並列に接続されている場合を一例として示しているが、これに限定されるものではない。並列回路１０１において、２つの直列回路１１０が並列に接続されていてもよいし、４つ以上の直列回路１１０が並列に接続されていてもよい。また、複数の並列回路１０１間において、並列に接続される直列回路１１０の数が異なっていてもよい。

直列回路１１０において、整流素子とヒューズ素子とが直列に接続されている。本図においては、第１直列回路１１０ｘにおいて、第１整流素子１２０ｘと第１ヒューズ素子１３０ｘとが直列に接続され、第２直列回路１１０ｙにおいて、第２整流素子１２０ｙと第２ヒューズ素子１３０ｙとが直列に接続され、第３直列回路１１０ｚにおいて、第３整流素子１２０ｚと第３ヒューズ素子１３０ｚとが直列に接続されている場合を一例として示している。ここで、第１整流素子１２０ｘ、第２整流素子１２０ｙ、および、第３整流素子１２０ｚを「整流素子１２０」と総称する。また、第１ヒューズ素子１３０ｘ、第２ヒューズ、および、第３ヒューズ素子１３０ｚを「ヒューズ素子１３０」と総称する。

整流素子１２０は、電流を一方向にだけ流す整流作用を有する素子である。整流素子１２０は、ＰＮ接合を有している。ＰＮ接合とは、ｐ型半導体とＮ型半導体とが接合されたものであり、ｐ型半導体の電極を陽極（アノード）、Ｎ型半導体の電極を陰極（カソード）という。このような整流素子１２０においては、陰極側に陽極側よりも高い電圧が印可される（「逆バイアスをかける」ともいう。）と、接合部における空乏層が大きくなるため、逆方向には電流が流れない。一方、整流素子１２０においては、陽極側に陰極側よりも高い電圧が印可される（「順バイアスをかける」ともいう）と、接合部における空乏層が小さくなる（消滅する）ため、順方向に電流が流れる。

このような整流素子１２０としては、例えば、ダイオード等を専用に設けてもよい。しかしながら、これに限定されるものではない。一般に、ＩＣ１０内部には、ＩＣ１０が有する様々な機能を実現するために様々な位置にＰＮ接合（例えば、トランジスタに含まれるＰＮ接合等）が設けられる。したがって、このような既存のＰＮ接合を整流素子１２０として二次的に利用してもよい。

ヒューズ素子１３０は、定格以上の電流が流れた場合に、ジュール熱により内部の配線を溶断することで回路を開く素子である。このような素子は、定格以上の大電流から電気回路を保護する保護部品やファンクショントリミング用の部品として用いられるのが一般である。これに対して、本実施形態に係るデバイス１００においては、このようなヒューズ素子１３０を、ＩＣ１０における負電圧サージの発生を履歴として残すために用いる。

例えば、本図に示されるように、直列回路１１０において、整流素子１２０の陽極が直列回路１１０の一端ＴＡ（直列回路１１０における整流素子１２０の陽極側の一端）を構成してよい。また、整流素子１２０の陰極がヒューズ素子１３０の一端に接続されていてよい。そして、ヒューズ素子１３０の他端が直列回路１１０の他端ＴＣ（直列回路１１０における整流素子１２０の陰極側の他端）を構成してよい。しかしながら、これに限定されるものではない。例えば、整流素子１２０とヒューズ素子１３０とが逆の順序で直列に接続されていてもよい。すなわち、直列回路１１０において、ヒューズ素子１３０の一端が直列回路１１０の一端ＴＡを構成し、ヒューズ素子１３０の他端が整流素子１２０の陽極に接続され、整流素子１２０の陰極が直列回路１１０の他端ＴＣを構成してもよい。

そして、本図に示されるように、第１の並列回路１０１ａにおいて、直列回路１１０における一端ＴＡは第１の第１接続点Ｐ１ａに接続され、他端ＴＣは第１の第２接続点Ｐ２ａに接続されてよい。ここで、第１の第１接続点Ｐ１ａは、例えば、ＩＣ１０におけるＧＮＤ電位を有する接続点であってよい。また、第１の第２接続点Ｐ２ａは、例えば、ＩＣ１０におけるＶＣＣ電位を有する接続点であってよい。同様に、第２の並列回路１０１ｂにおいて、直列回路１１０における一端ＴＡは第２の第１接続点Ｐ１ｂに接続され、他端ＴＣは第２の第２接続点Ｐ２ｂに接続されてよい。ここで、第２の第１接続点Ｐ１ｂは、例えば、ＩＣ１０におけるＧＮＤ電位を有する接続点であってよい。また、第２の第２接続点Ｐ２ｂは、例えば、ＩＣ１０におけるＶＣＣ電位とＧＮＤ電位との間の電位を有する接続点であってよい。ここで、第１の第１接続点Ｐ１ａおよび第２の第１接続点Ｐ１ｂを「第１接続点Ｐ１」と総称する。また、第１の第２接続点Ｐ２ａおよび第２の第２接続点Ｐ２ｂを「第２接続点Ｐ２」と総称する。このように、デバイス１００において、直列回路１１０における整流素子１２０の陽極側の一端ＴＡが、基準電位を有する第１接続点Ｐ１に接続され、直列回路１１０における整流素子１２０の陰極側の他端ＴＣが、基準電位よりも高い電位を有するべき第２接続点Ｐ２に接続される。

したがって、正常時においては、第２接続点Ｐ２の電位が第１接続点Ｐ１の電位よりも高くなり、整流素子１２０に逆バイアスがかかるため、ヒューズ素子１３０には電流が流れない。しかしながら、何らかの異常によりＩＣ１０において負電圧サージが発生すると、第１接続点Ｐ１の電位が第２接続点Ｐ２の電位よりも高くなる逆転現象が起こり、整流素子１２０に順バイアスがかかるため、ヒューズ素子１３０に電流が流れる。そして、このような電流として定格以上の過電流が流れた場合に、ヒューズ素子１３０が溶断する。すなわち、デバイス１００は、ヒューズ素子１３０の溶断により、負電圧サージの発生を履歴として残すことができる。

このように、本実施形態に係るデバイス１００は、整流素子１２０とヒューズ素子１３０とが直列に接続された直列回路１１０を備える。そして、直列回路１１０における整流素子１２０の陽極側の一端ＴＡが、基準電位を有する第１接続点Ｐ１に接続され、直列回路１１０における整流素子１２０の陰極側の他端ＴＣが、基準電位よりも高い電位を有するべき第２接続点Ｐ２に接続される。これにより、本実施形態に係るデバイス１００によれば、ヒューズ素子１３０の溶断によりＩＣ１０において負電圧サージが発生したかどうかを知らしめることができるので、ＩＣ１０の不良解析における判断材料を提供することができる。

図２は、ＩＣ１０の平面図の一例を示す。本図においては、ＩＣ１０に、第１の並列回路１０１ａ、第２の並列回路１０１ｂ、第３の並列回路１０１ｃ、第４の並列回路１０１ｄ、および、第５の並列回路１０１ｅの５つの並列回路１０１が内蔵されている場合を一例として示している。この際、並列回路１０１は、第１の並列回路１０１ａ～第４の並列回路１０１ｄのように、ＩＣの端部に設けられてもよし、第５の並列回路１０１ｅのように、ＩＣの中央部に設けられてもよい。特に、並列回路１０１は、ＩＣ１０の内部において負電圧サージが発生しやすい回路の近傍に配置するとよい。

ここで、並列回路１０１においては、上述のとおり、整流素子１２０とヒューズ素子１３０とが直列に接続された直列回路１１０が複数並列に接続される。この際、並列に接続された複数の直列回路１１０は、過電流によりヒューズ素子１３０が溶断するまでの時間がそれぞれ異なるように構成されるとよい。

一例として、第１整流素子１２０ｘ、第２整流素子１２０ｙ、および、第３整流素子１２０ｚの整流特性がそれぞれ異なるように構成されてよい。整流素子１２０は、上述のとおり、ＰＮ接合を有している。ここで、ＰＮ接合における順方向電流は、ｐ型半導体とＮ型半導体の接合面積に依存する。すなわち、ＰＮ接合の接合面積が小さい場合は、抵抗成分が大きくなるため、順方向電流が小さくなる。一方、ＰＮ接合の接合面積が大きい場合は、抵抗成分が小さくなるため、順方向電流が大きくなる。そこで、並列に接続された複数の直列回路１１０において、ＰＮ接合の接合面積をそれぞれ異ならせることによって、整流素子１２０の整流特性をそれぞれ異ならせてよい。

例えば、ＰＮ接合の接合面積を、第１整流素子１２０ｘ＜第２整流素子１２０ｙ＜第３整流素子１２０ｚとしてよい。この場合、抵抗成分は、第１整流素子１２０ｘ＞第２整流素子１２０ｙ＞第３整流素子１２０ｚとなる。したがって、順方向電流の大きさは、第１整流素子１２０ｘ＜第２整流素子１２０ｙ＜第３整流素子１２０ｚとなる。

この際、第１ヒューズ素子１３０ｘ、第２ヒューズ素子１３０ｙ、および、第３ヒューズ素子１３０ｚの溶断特性が同じであれば、第１直列回路１１０ｘ、第２直列回路１１０ｙ、および、第３直列回路１１０ｚにおいて、ヒューズ素子１３０が溶断するまでの時間をそれぞれ異ならせることができる。

なお、上述の説明では、並列に接続された全ての直列回路１１０間において、整流素子１２０の整流特性をそれぞれ異ならせる場合を一例として示したが、これに限定されるものではない。並列に接続された少なくとも１つの直列回路１１０における整流素子１２０の整流特性が、並列に接続された他の直列回路１１０における整流素子の整流特性と異なっていればよい。より詳細には、当該少なくとも１つの直列回路１１０におけるＰＮ接合の接合面積が、他の直列回路１１０におけるＰＮ接合の接合面積と異なっていればよい。この際、当該少なくとも１つの直列回路１１０におけるヒューズ素子１３０の溶断特性が、当該他の直列回路１１０におけるヒューズ素子１３０の溶断特性と同じであればよい。これにより、少なくとも１つの直列回路１１０において、ヒューズ素子１３０が溶断するまでの時間を、他の直列回路１１０と異ならせることができる。

なお、上述の説明において特性等が「異なる」という表現を用いているが、ここでいう「異なる」とは、設計仕様上で異なっていることを意味しており、製造誤差等の微差のみを有する場合については含まないものとする。また、上述の説明において特性等が「同じ」という表現を用いているが、ここでいう「同じ」とは、設計仕様上で同じであることを意味しており、製造誤差等の微差のみを有する場合についても含むものとする。これより先も同様のことがいえる。

図３は、ヒューズ素子１３０が溶断するまでの時間と順方向電流の関係の一例を示す。本図においては、ＰＮ接合の接合面積を第１整流素子１２０ｘ＜第２整流素子１２０ｙ＜第３整流素子１２０ｚとした場合における第１ヒューズ素子１３０ｘ、第２ヒューズ素子１３０ｙ、および、第３ヒューズ素子１３０ｚが溶断するまでの時間と順方向電流との関係を示している。なお、第１ヒューズ素子１３０ｘ、第２ヒューズ素子１３０ｙ、および、第３ヒューズ素子１３０ｚの溶断特性が同じであるものとする。

本図において横軸は、ヒューズ素子１３０が溶断するまでの時間を示しており、左にいくにつれてその時間が短くなり、右にいくにつれてその時間が長くなることを示している。また、本図において縦軸は、順方向電流の大きさを示しており、下にいくにつれてその値が小さくなり、上にいくにつれてその値が大きくなることを示している。

例えば、第１直列回路１１０ｘについて着目すると、第１整流素子１２０ｘにおけるＰＮ接合の接合面積が比較的小さいので、第１直列回路１１０ｘにおける順方向電流Ｉｘは比較的小さくなる。ここで、ヒューズ素子１３０はジュール熱により内部の配線を溶断するので、第１ヒューズ素子１３０ｘが溶断するまでの時間Ｔｘは比較的長くなる。一方、第３直列回路１１０ｚについて着目すると、第３整流素子１２０ｚにおけるＰＮ接合の接合面積が比較的大きいので、第３直列回路１１０ｚにおける順方向電流Ｉｚは比較的大きくなる。そして、第３ヒューズ素子１３０ｚが溶断するまでの時間Ｔｚは比較的短くなる。第２直列回路１１０ｙについては、第１直列回路１１０ｘおよび第３直列回路１１０ｚの間の関係となる。

ここで、例えば、第１ヒューズ素子１３０ｘが溶断しており、第２ヒューズ素子１３０ｙおよび第３ヒューズ素子１３０ｚが溶断していなかった場合、比較的小さい電流が長い時間流れていたと判断することができる。同様に、第３ヒューズ素子１３０ｚが溶断しており、第１ヒューズ素子１３０ｘおよび第２ヒューズ素子１３０ｙが溶断していなかった場合、比較的大きい電流が短い時間流れていたと判断することができる。したがって、ＩＣ１０の不良解析において、このような判断材料を元に、ＩＣ１０において発生した負電圧サージの電流量と経過時間の予測が可能となる。このように、本実施形態に係るデバイス１００によれば、並列に接続された複数の直列回路１１０が過電流によりヒューズ素子１３０が溶断するまでの時間がそれぞれ異なるように構成されるので、負電圧サージによる電流量と経過時間が予測可能なように、負電圧サージの発生を履歴として残すことができる。

なお、上述の説明では、並列に接続された複数の直列回路１１０において、整流素子１２０の整流特性、より詳細には、ＰＮ接合の接合面積を異ならせることにより、ヒューズ素子１３０が溶断するまでの時間をそれぞれ異ならせる場合を一例として示した。しかしながら、これに限定されるものではない。並列に接続された複数の直列回路１１０において、ヒューズ素子１３０の溶断特性を異ならせることにより、ヒューズ素子１３０が溶断するまでの時間をそれぞれ異ならせてもよい。

すなわち、並列に接続された少なくとも１つの直列回路１１０におけるヒューズ素子１３０の溶断特性が、並列に接続された他の直列回路１１０におけるヒューズ素子１３０の溶断特性と異なっていてもよい。この際、当該少なくとも１つの直列回路１１０における整流素子１２０の整流特性が、他の直列回路１１０における整流素子１２０の整流特性と同じであってよい。換言すれば、並列に接続された複数の直列回路１１０において、整流素子１２０の整流特性を同じとして同じ大きさの順方向電流が流れるようにしつつ、ヒューズ素子１３０の溶断特性をそれぞれ異ならせることにより、ヒューズ素子１３０が溶断するまでの時間をそれぞれ異ならせてもよい。

図４は、本実施形態の第１の変形例に係るデバイス１００´を搭載したＩＣ１０の一例を示す。図４においては、図１と同じ機能および構成を有する部材に対して同じ符号を付すとともに、以下相違点を除き説明を省略する。上述の実施形態では、直列回路１１０において、整流素子１２０とヒューズ素子１３０とが直列に接続されている場合を一例として示した。この場合、正常時においては、整流素子１２０に逆バイアスがかかるため当該直列回路１１０がＩＣ１０に何ら影響を与えないというメリットを有する。しかしながら、このような実施形態においては、電流方向が一の方向に限定されるため、一の方向（上述の説明においては、負電圧方向）におけるサージの発生にしか対応することができない。

そこで、第１の変形例においては、整流素子１２０に代えて、抵抗性素子４００が用いられる。すなわち、直列回路１１０において、抵抗性素子４００とヒューズ素子１３０とが直列に接続される。本図においては、第１直列回路１１０ｘにおいて、第１抵抗性素子４００ｘと第１ヒューズ素子１３０ｘとが直列に接続され、第２直列回路１１０ｙにおいて、第２抵抗性素子４００ｙと第２ヒューズ素子１３０ｙとが直列に接続され、第３直列回路１１０ｚにおいて、第３抵抗性素子４００ｚと第３ヒューズ素子１３０ｚとが直列に接続されている場合を一例として示している。ここで、第１抵抗性素子４００ｘ、第２抵抗性素子４００ｙ、および、第３抵抗性素子４００ｚを「抵抗性素子４００」と総称する。

抵抗性素子４００は、電気抵抗を有する素子である。このような抵抗性素子４００としては、例えば、抵抗等を専用に設けてもよい。しかしながら、これに限定されるものではない。一般に、ＩＣ１０内部には、ＩＣ１０が有する様々な機能を実現するために様々な位置に配線が設けられている。したがって、このような既存の配線を抵抗性素子４００として二次的に利用してもよい。

例えば、本図に示されるように、直列回路１１０において、抵抗性素子４００の一端が直列回路１１０の一端（並列回路１０１の一端ともいう。）ＴＲを構成してよい。また、抵抗性素子４００の他端がヒューズ素子１３０の一端に接続されてよい。そして、ヒューズ素子１３０の他端が直列回路１１０の他端（並列回路１０１の他端ともいう。）ＴＳを構成してよい。しかしながら、これに限定されるものではない。例えば、抵抗性素子４００とヒューズ素子１３０とが逆の順序で直列に接続されていてもよい。すなわち、直列回路１１０において、ヒューズ素子１３０の一端が直列回路１１０の一端ＴＲを構成し、ヒューズ素子１３０の他端が抵抗性素子４００の一端に接続され、抵抗性素子４００の他端が直列回路１１０における他端ＴＳを構成してもよい。

そして、本図に示されるように、第１の並列回路１０１ａにおける一端ＴＲは第１の第１接続点Ｐ１ａに接続され、他端ＴＳは第１の第２接続点Ｐ２ａに接続されてよい。同様に、第２の並列回路１０１ｂにおける一端ＴＲは第２の第１接続点Ｐ１ｂに接続され、他端ＴＳは第２の第２接続点Ｐ２ｂに接続されてよい。このように、デバイス１００´において、並列回路１０１における一端ＴＲが基準電位を有する第１接続点Ｐ１に接続され、並列回路１０１における他端が前記基準電位よりも高い電位を有するべき第２接続点Ｐ２に接続される。

この際、第１の変形例に係るデバイス１００´においても、並列に接続された複数の直列回路１１０は、過電流によりヒューズ素子１３０が溶断するまでの時間を異ならせた構成とするとよい。すなわち、第１の変形例に係るデバイス１００´は、各々が抵抗性素子４００とヒューズ素子１３０とが直列に接続され、過電流によりヒューズ素子１３０が溶断するまでの時間を異ならせた複数の直列回路１１０が並列に接続された並列回路１０１を備えてよい。

一例として、第１抵抗性素子４００ｘ、第２抵抗性素子４００ｙ、第３抵抗性素子４００ｚの電気抵抗がそれぞれ異なるように構成されてよい。例えば、電気抵抗を第１抵抗性素子４００ｘ＞第２抵抗性素子４００ｙ＞第３抵抗性素子４００ｚとしてよい。この場合、順方向電流の大きさは、第１抵抗性素子４００ｘ＜第２抵抗性素子４００ｙ＜第３抵抗性素子４００ｚとなる。

この際、第１ヒューズ素子１３０ｘ、第２ヒューズ素子１３０ｙ、および、第３ヒューズ素子１３０ｚの溶断特性が同じであれば、第１直列回路１１０ｘ、第２直列回路１１０ｙ、および、第３直列回路１１０ｚにおいて、ヒューズ素子１３０が溶断するまでの時間をそれぞれ異ならせることができる。

なお、上述の説明では、並列に接続された全ての直列回路１１０間において、抵抗性素子４００の電気抵抗をそれぞれ異ならせる場合を一例として示したが、これに限定されるものではない。並列に接続された少なくとも１つの直列回路１１０における抵抗性素子４００の電気抵抗が、並列に接続された他の直列回路１１０における抵抗性素子４００の電気抵抗と異なっていればよい。この際、当該少なくとも１つの直列回路１１０におけるヒューズ素子１３０の溶断特性が、当該他の直列回路１１０におけるヒューズ素子１３０の溶断特性と同じであればよい。これにより、少なくとも１つの直列回路１１０において、ヒューズ素子１３０が溶断するまでの時間を、他の直列回路１１０と異ならせることができる。

なお、上述の説明では、並列に接続された複数の直列回路１１０において、抵抗性素子４００の電気抵抗を異ならせることにより、ヒューズ素子１３０が溶断するまでの時間をそれぞれ異ならせる場合を一例として示した。しかしながら、これに限定されるものではない。並列に接続された複数の直列回路１１０において、ヒューズ素子１３０の溶断特性を異ならせることにより、ヒューズ素子１３０が溶断するまでの時間をそれぞれ異ならせてもよい。

すなわち、並列に接続された少なくとも１つの直列回路１１０におけるヒューズ素子１３０の溶断特性が、並列に接続された他の直列回路１１０におけるヒューズ素子１３０の溶断特性と異なっていてもよい。この際、当該少なくとも１つの直列回路１１０における抵抗性素子４００の電気抵抗が、当該他の直列回路１１０における抵抗性素子４００の電気抵抗と同じであってよい。換言すれば、並列に接続された複数の直列回路１１０において、抵抗性素子４００の電気抵抗を同じとして同じ大きさの電流が流れるようにしつつ、ヒューズ素子１３０の溶断特性をそれぞれ異ならせることにより、ヒューズ素子１３０が溶断するまでの時間をそれぞれ異ならせてもよい。

このように、第１の変形例に係るデバイス１００´においては、整流素子１２０に代えて抵抗性素子４００を用いる。したがって、電流方向が一の方向に限定されないため、負電圧方向に加えて、正電圧方向におけるサージの発生にも対応することができる。

図５は、本実施形態の第２の変形例に係るデバイス１００´´を搭載したＩＣ１０の一例を示す。図５においては、図１と同じ機能および構成を有する部材に対して同じ符号を付すとともに、以下相違点を除き説明を省略する。第２の変形例に係るデバイス１００´´においては、上述の実施形態に係るデバイス１００が有する機能に加えて、ヒューズ素子の溶断を判定する機能を有する。第２の変形例に係るデバイス１００´´は、判定回路５００を更に備える。

判定回路５００は、ヒューズ素子１３０の溶断（準溶断も含む）を判定する。本図においては、判定回路５００が、第２の第１接続点Ｐ１ｂと第２の第２接続点Ｐ２ｂとの間に並列に接続されている場合を一例として示している。このような場合、判定回路５００は、例えば、第１接続点Ｐ１と第２接続点Ｐ２の端子間電圧を測定することによりヒューズ素子１３０の溶断を判定する。より詳細には、測定した端子間電圧が、ヒューズ素子１３０が溶断していない場合の端子間電圧と異なっている場合にヒューズ素子１３０が溶断していると判定してよい。

しかしながら、これに限定されるものではない。判定回路５００は、第１接続点Ｐ１と第２接続点Ｐ２との間に直列に接続されてもよい。このような場合、判定回路５００は、例えば、第１接続点Ｐ１と第２接続点Ｐ２の端子間電流を測定することにより、ヒューズ素子１３０の溶断を判定してもよい。より詳細には、測定した端子間電流が、ヒューズ素子１３０が溶断していない場合の端子間電流と異なっている場合にヒューズ素子１３０が溶断していると判定してもよい。

なお、このような判定回路５００においては、測定値と比較する閾値を複数設けてもよい。すなわち、判定回路５００は、ヒューズ素子１３０が全く溶断していない場合、１つ溶断している場合、２つ溶断している場合、および、全て溶断している場合の４つの閾値を実験データ等から予め設定しておき、これら複数の閾値と比較することで、ヒューズ素子１３０がいくつ溶断しているかを判定してもよい。

このように、第２の変形例に係るデバイス１００´´は、ヒューズ素子１３０の溶断を判定する判定回路５００を更に備える。これにより、第２の変形例に係るデバイス１００´´によれば、ヒューズ素子１３０の溶断を別途解析する手間を省略させることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ ＩＣ
２０ 第１回路
３０ 第２回路
１００ デバイス
１０１ 並列回路
１０１ａ 第１の並列回路
１０１ｂ 第２の並列回路
１０１ｃ 第３の並列回路
１０１ｄ 第４の並列回路
１０１ｅ 第５の並列回路
１１０ 直列回路
１１０ｘ 第１直列回路
１１０ｙ 第２直列回路
１１０ｚ 第３直列回路
１２０ 整流素子
１２０ｘ 第１整流素子
１２０ｙ 第２整流素子
１２０ｚ 第３整流素子
１３０ ヒューズ素子
１３０ｘ 第１ヒューズ素子
１３０ｙ 第２ヒューズ素子
１３０ｚ 第３ヒューズ素子
４００ 抵抗性素子
４００ｘ 第１抵抗性素子
４００ｙ 第２抵抗性素子
４００ｚ 第３抵抗性素子
５００ 判定回路

Claims (16)

1. 整流素子とヒューズ素子とが直列に接続された直列回路を備え、
   前記直列回路における前記整流素子の陽極側の一端が、基準電位を有する第１接続点に接続され、前記直列回路における前記整流素子の陰極側の他端が、前記基準電位よりも高い電位を有するべき第２接続点に接続された、
   デバイス。
2. 複数の前記直列回路が並列に接続された並列回路を更に備える、請求項１に記載のデバイス。
3. 前記並列に接続された少なくとも１つの直列回路における整流素子の整流特性が、前記並列に接続された他の直列回路における整流素子の整流特性と異なる、請求項２に記載のデバイス。
4. 前記整流素子はＰＮ接合を有しており、
   前記少なくとも１つの直列回路におけるＰＮ接合の接合面積が、前記他の直列回路におけるＰＮ接合の接合面積と異なる、請求項３に記載のデバイス。
5. 前記少なくとも１つの直列回路におけるヒューズ素子の溶断特性が、前記他の直列回路におけるヒューズ素子の溶断特性と同じである、請求項３または４に記載のデバイス。
6. 前記並列に接続された少なくとも１つの直列回路におけるヒューズ素子の溶断特性が、前記並列に接続された他の直列回路におけるヒューズ素子の溶断特性と異なる、請求項２に記載のデバイス。
7. 前記少なくとも１つの直列回路における整流素子の整流特性が、前記他の直列回路における整流素子の整流特性と同じである、請求項６に記載のデバイス。
8. 各々が抵抗性素子とヒューズ素子とが直列に接続され、過電流により前記ヒューズ素子が溶断するまでの時間を異ならせた複数の直列回路が並列に接続された並列回路を備え、
   前記並列回路における一端が基準電位を有する第１接続点に接続され、前記並列回路における他端が前記基準電位よりも高い電位を有するべき第２接続点に接続された、
   デバイス。
9. 前記並列に接続された少なくとも１つの直列回路における抵抗性素子の電気抵抗が、前記並列に接続された他の直列回路における抵抗性素子の電気抵抗と異なる、請求項８に記載のデバイス。
10. 前記少なくとも１つの直列回路におけるヒューズ素子の溶断特性が、前記他の直列回路におけるヒューズ素子の溶断特性と同じである、請求項９に記載のデバイス。
11. 前記並列に接続された少なくとも１つの直列回路におけるヒューズ素子の溶断特性が、前記並列に接続された他の直列回路におけるヒューズ素子の溶断特性と異なる、請求項８に記載のデバイス。
12. 前記少なくとも１つの直列回路における抵抗性素子の電気抵抗が、前記他の直列回路における抵抗性素子の電気抵抗と同じである、請求項１１に記載のデバイス。
13. 前記ヒューズ素子の溶断を判定する判定回路を更に備える、請求項１から１２のいずれか一項に記載のデバイス。
14. 請求項１から１３のいずれか一項に記載のデバイスを搭載した、半導体装置。
15. 請求項１４に記載の半導体装置を搭載した、ゲートドライバ。
16. 請求項１５に記載のゲートドライバを搭載した、パワーモジュール。

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