JP2022506167A - オプトエレクトロニクス半導体コンポーネントの製造方法 - Google Patents

オプトエレクトロニクス半導体コンポーネントの製造方法 Download PDF

Info

Publication number
JP2022506167A
JP2022506167A JP2021523365A JP2021523365A JP2022506167A JP 2022506167 A JP2022506167 A JP 2022506167A JP 2021523365 A JP2021523365 A JP 2021523365A JP 2021523365 A JP2021523365 A JP 2021523365A JP 2022506167 A JP2022506167 A JP 2022506167A
Authority
JP
Japan
Prior art keywords
semiconductor
auxiliary support
layer
growth substrate
support
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021523365A
Other languages
English (en)
Inventor
ヴァーグナー ラルフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of JP2022506167A publication Critical patent/JP2022506167A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0093Wafer bonding; Removal of the growth substrate
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B43/00Operations specially adapted for layered products and not otherwise provided for, e.g. repairing; Apparatus therefor
    • B32B43/006Delaminating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22Roughened surfaces, e.g. at the interface between epitaxial layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26Materials of the light emitting region
    • H01L33/30Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H01L2221/68322Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/11Methods of delaminating, per se; i.e., separating at bonding face
    • Y10T156/1153Temperature change for delamination [e.g., heating during delaminating, etc.]
    • Y10T156/1158Electromagnetic radiation applied to work for delamination [e.g., microwave, uv, ir, etc.]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/19Delaminating means
    • Y10T156/1911Heating or cooling delaminating means [e.g., melting means, freezing means, etc.]
    • Y10T156/1917Electromagnetic radiation delaminating means [e.g., microwave, uv, ir, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Abstract

1つの実施形態において、オプトエレクトロニクス半導体コンポーネントの製造方法は以下のステップを含む、すなわち、複数の半導体素子(3)と共に成長基板(2)が用意されるステップであって、半導体素子(3)には電気的コンタクト構造(4)が設けられており、半導体素子(3)は分離層(32)を含むステップと、剛性の第1の補助支持体(51)が半導体素子(3)に被着されるステップであって、第1の補助支持体(51)には第1の剥離層(61)が設けられているステップと、レーザ放射(L)を用いて成長基板(2)が剥離されるステップであって、このレーザ放射(L)は分離層(32)において吸収されるステップと、剛性の第2の補助支持体(52)が、半導体素子(3)において第1の補助支持体(51)とは反対側に被着されるステップであって、第2の補助支持体(52)には第2の剥離層(62)が設けられているステップと、レーザ放射(L)を用いて第1の補助支持体(51)が剥離されるステップであって、このレーザ放射(L)は第1の剥離層(61)において吸収されるステップと、半導体素子(3)が恒久的支持体(5)上に機械的および電気的に被着されるステップ。

Description

本発明は、オプトエレクトロニクス半導体コンポーネントの製造方法に関する。
解決すべき課題は、小型半導体チップを効率的に成長基板から支持体に転写可能であるようにした、オプトエレクトロニクス半導体コンポーネントの製造方法を提供することである。
この課題は特に、請求項1の特徴を備えた方法によって解決される。その他の請求項には好ましい発展形態が記載されている。
特に本明細書で説明する方法は、レーザ除去法を用いた半導体チップのパラレル転写または著しく高速なシリアル転写であり、その際に小型LEDチップのために、フィルムプロセスおよび機械的にフレキシブルな補助支持体は用いられない。
少なくとも1つの実施形態によれば、この方法は、1つのオプトエレクトロニクス半導体コンポーネントを製造するために、または多数のオプトエレクトロニクス半導体コンポーネントを製造するために、用いられる。半導体コンポーネントはたとえば、発光ダイオード、略してLED、照明器具、前照灯またはディスプレイである。特に半導体コンポーネントは、転写された多数の半導体チップを含む。この方法の進行中、1つの半導体コンポーネントの内部に様々な種類の半導体チップを組み込むことが可能である。
少なくとも1つの実施形態によれば、この方法は成長基板が用意されるステップを含む。成長基板には、たとえばサファイア基板には、半導体コンポーネントのための多数の半導体素子が配置されている。半導体素子は好ましくは、途切れることなく成長させられて1つにつながった半導体層列から出発して構造化されている。たとえば、隣り合う半導体素子の間に分離溝が存在しており、それらの分離溝は、半導体層列を好ましくは部分的にしか突き抜けていない。分離溝はたとえばエッチングにより形成され、好ましくは放射を発生させるための活性ゾーンまで突き抜けて達している。
半導体層列は好ましくは、III-V族化合物半導体材料をベースとする。半導体材料はたとえば、AlIn1-n-mGaNのような窒化物化合物半導体材料、あるいはAlIn1-n-mGaPのようなリン化物化合物半導体材料であり、あるいは同様にAlIn1-n-mGaAsまたはAlGaIn1-n-mAs1-kのようなヒ化物化合物半導体材料であり、ただしそれぞれ0≦n≦1、0≦m≦1およびn+m≦1、ならびに0≦k<1である。その際に好ましくは、半導体層列の少なくとも1つの層について、またはすべての層について、0<n≦0.8、0.4≦m<1およびn+m≦0.95ならびに0<k≦0.5が成り立つ。半導体層列は、ドーパントならびに付加的な成分を有することができる。ただし便宜上、半導体層列の結晶格子の基本成分つまりAl、As、Ga、In、NまたはPだけが挙げられており、たとえこれらの成分が部分的に少量のさらなる物質で置換および/または補足されている場合があるにしても、これらの基本成分だけが挙げられている。
少なくとも1つの実施形態によれば、半導体素子にはそれぞれ電気的コンタクト構造が設けられている。つまりまだ成長基板にあるときに、半導体素子を基本的に電気的に接触接続することができる。その際に必ずしも、半導体素子が別個に取り扱い可能な個別の電気的ユニットでなくてもよい。
少なくとも1つの実施形態によれば、半導体素子は成長基板に向かって分離層を含む。分離層は好ましくは半導体層列の一部分であり、それらの半導体層列から出発して半導体素子が構造化されている。特に好ましくは、分離層は、途切れることなくすべての半導体素子を越えて延在している。つまりこの場合、分離層は分離溝の作用を受けない。分離層はたとえばGaN層であり、特にドーピングされていないGaN層である。半導体層列において分離層に接する部分は、たとえばn型ドーピングされている。
少なくとも1つの実施形態によれば、この方法は、半導体素子において成長基板とは反対側に剛性の第1の補助支持体を被着するステップを含む。特に第1の補助支持体は、電気的コンタクト構造に被着される。この場合、第1の補助支持体は第1の剥離層を含む。
少なくとも1つの実施形態によれば、この方法は、レーザ放射を用いて成長基板を半導体素子から剥離するステップを含む。レーザ放射は分離層において吸収される。これにより分離層が分解される。レーザ放射による分離層の破壊に基づき、半導体素子と成長基板との間の機械的結合が大部分または完全に失われる。成長基板自体および半導体層列の他の層は、分離層を例外として、レーザ放射を用いたレーザ除去法の作用を好ましくは受けず、またはほとんど受けない。
成長基板からの剥離後には、半導体素子をそれぞれ配属されたコンタクト構造と共に、すでに半導体チップと解することができる。これらの半導体チップは、好ましくは基本的に機能可能であり、かつ/または光の発生に適している。
少なくとも1つの実施形態によれば、この方法は、半導体素子において第1の補助支持体とは反対側に剛性の第2の補助支持体を被着するステップを含む。つまり第2の補助支持体は、以前に分離層および成長基板が配置されていた場所に被着される。第2の補助支持体には第2の剥離層が設けられている。
少なくとも1つの実施形態によれば、この方法は、レーザ放射を用いて第1の補助支持体を剥離するステップを含む。レーザ放射は第1の剥離層において吸収される。換言すれば、分離層を用いた成長基板からの場合と同等の手法で、第1の剥離層を用いた第1の補助支持体からのレーザ除去法が行われる。
少なくとも1つの実施形態によれば、少なくとも1つの恒久的支持体上への半導体素子の機械的および電気的な被着が行われる。恒久的支持体はたとえば、プリント配線板および/または半導体素子を作動させるための作動チップである。さらなる補助支持体が用いられるか否か次第で、恒久的支持体における被着の前または被着と共に、第2の補助支持体からの半導体素子の剥離が行われる。第2の補助支持体は、第1の剥離層を用いた第1の補助支持体と同じ手法で、第2の剥離層を用いてレーザ放射により剥離される。
少なくとも1つの実施形態において、オプトエレクトロニクス半導体コンポーネントの製造方法は、好ましくはここに挙げた順序で以下のステップを含む、すなわち、
半導体コンポーネントのために複数の半導体素子と共に成長基板が用意されるステップであって、半導体素子にはそれぞれ電気的コンタクト構造が設けられており、半導体素子は成長基板に向かって分離層を含むステップと、
剛性の第1の補助支持体が、半導体素子において成長基板とは反対側に被着されるステップであって、第1の補助支持体には第1の剥離層が設けられているステップと、
レーザ放射を用いて成長基板が剥離されるステップであって、このレーザ放射は分離層において吸収されるステップと、
剛性の第2の補助支持体が、半導体素子において第1の補助支持体とは反対側に被着されるステップであって、第2の補助支持体には第2の剥離層が設けられているステップと、
レーザ放射を用いて第1の補助支持体が剥離されるステップであって、このレーザ放射は第1の剥離層において吸収されるステップと、
半導体素子が少なくとも1つの恒久的支持体上に機械的および電気的に被着されるステップ。
本明細書で説明する方法によれば、小型半導体チップ、特にLEDチップを取り扱うことができる。「小型半導体チップ」という用語は特に、最大で130μmまたは最大で500μmの横方向寸法を有する半導体チップに適用される。フィルムおよびフィルム支持体をベースとする剥離プロセスによっても、かかる小型半導体チップを通常は容認できるコストで剥離することができない。つまり一般に使用されるフィルムの曲げ半径は、フィルムの厚みにより下方に向かって制限されており、ひいては小型半導体チップからのフィルムの剥離も制限されている。曲げ半径を小さくするためにはフィルムをいっそう薄く構成しなければならず、このことは、使用されるウェハサイズおよびフィルムの必要とされる膨張および伸長に起因して、不可能である。この場合であると、フィルムにはもはや十分な強度がなくなってしまう。
特に、接合された支持体がなく同時に著しく薄くもある半導体チップについては、それらの半導体チップには十分な機械的強度がないことから、フィルムからの打ち抜きを伴うピックアンドプレース法も実用的ではない。かかる薄い半導体チップはたとえば、12μm未満または8μm未満の半導体層列の厚さを有し、たとえば電気メッキで被着され固定された、少なくとも5μmおよび/または最大で60μmの厚さの下部構造だけを有する。
よって、転写プロセスおよび剥離プロセスにおいてフィルムを使用しないということは、格段の簡略化を意味する。このことに加え小型半導体チップの場合、多数の半導体チップのパラレル転写は著しい時間の節約を意味し、しかもこれによって半導体チップの載置精度に関する問題も低減される。
本明細書で説明する方法によれば、複数の半導体チップは、成長基板にあるときのように、本来のチップパターンのまま留まっている。さらに、フレキシブルなフィルムの代わりに、硬く剛性の支持体を一貫して使用することができる。レーザリフトオフまたは略してLLOとも称されるレーザ除去プロセスを、特にレーザ放射に対し吸収性の剥離層および洗い落とし可能な接着剤と組み合わせて、利用することができる。レーザ放射を用いた、特にいわゆるレーザ誘起前方転写を用いた、または同様にスタンプまたはピックアンドプレース工具を用いた、半導体チップの転写を、特に選択された半導体チップの選択的剥離と併せて、行うことができる。
少なくとも1つの実施形態によれば、半導体素子は、成長基板に向かって上から見ると、少なくとも5μmまたは10μmまたは20μmまたは40μmの平均エッジ長を有する。択一的にまたは付加的に、平均エッジ長は、最大で500μmまたは200μmまたは130μmまたは100μm付近にある。
少なくとも1つの実施形態によれば、半導体素子は、または完成して成長基板から剥離された半導体素子は、フリップチップである。つまり、該当する半導体素子の外部の電気的接触接続のためのすべての電気的コンタクト構造は、好ましくは半導体素子において成長基板とは反対側に配置されている。択一的に可能であるのは、半導体素子において互いに対向する両方の主面における電気的接触接続のために半導体素子が整合されている、ということである。
少なくとも1つの実施形態によれば、成長基板を剥離するための分離層は、途切れることなく成長基板全体にわたり、複数の半導体素子を越えて延在している。たとえば分離層は、エピタキシャルにより成長基板において成長させられた層であり、特に窒化ガリウムから成り、これは少なくとも50nmまたは100nmの厚さを有する。択一的にまたは付加的に、分離層は最大で0.5μmまたは最大で1μmの最大厚を有する。
少なくとも1つの実施形態によれば、補助支持体は、結合剤層を用いて半導体素子に被着される。結合剤層は、好ましくは可逆的に除去可能な接着剤である。結合剤層はたとえば、溶剤を用いて、または温度を上昇させることで、除去可能であり、その際に半導体素子および電気的コンタクト構造は損傷されない。半導体素子を、該当する結合剤層に部分的にまたは完全に埋め込むことができ、あるいは結合剤層に載置することができる。
少なくとも1つの実施形態によれば、結合剤層は配属された剥離層とは異なっている。特に、剥離のために用いられるレーザ放射は、結合剤層には到達せず、または大量には到達しない。
少なくとも1つの実施形態によれば、結合剤層は、該当する補助支持体の除去後、大部分が、または好ましくは完全に、除去される。つまり、完成した半導体コンポーネントにおいては、補助支持体のための結合剤層はもはや存在していない。
少なくとも1つの実施形態によれば、成長基板が剥離されたときに、コンタクト構造のための少なくとも1つの金属化部がすべての半導体素子を越えて延在している。つまり金属化部および/またはコンタクト構造は、各半導体素子間の領域も橋絡している。したがって特に各半導体素子間の領域では、少なくとも1つの金属化部が分離層と合同で延在している。
少なくとも1つの実施形態によれば、各半導体素子間の領域における少なくとも1つの金属化部は、成長基板の除去後、別個の分離ステップで細分化される。この分離ステップは好ましくは、同様にたとえばピコ秒レーザパルスを用いたレーザ分離である。ここで可能であるのは、少なくとも1つの金属化部の切断の際に、成長基板におけるさらなる部品も同様に切断される、またはこの分離ステップは少なくとも1つの金属化部に制限されている、ということである。
少なくとも1つの実施形態によれば、成長基板が剥離されたときに、各半導体素子間の領域にはコンタクト構造のための金属化部が存在していない。特に、各半導体素子間のこれらの領域において、分離層は露出しており、あるいは分離層は保護層または不活性化層によって覆われているにすぎない。かかる保護層またはかかる不活性化層はたとえば、最大で500nmの厚さを有する。これに対し金属化部は好ましくは、少なくとも1μmの厚さを有する。しかもかかる保護層または不活性化部は好ましくは、金属化部とは異なり誘電体材料から成る。かかる保護層または不活性化部を、有機材料または無機材料から成るものとすることができる。
少なくとも1つの実施形態によれば、半導体素子は発光ダイオードチップとして構成されている。つまり半導体素子は、完成した半導体コンポーネントの規定どおりの動作時に放射を発生させるために、1つまたは複数の活性ゾーンを含む。好ましくは、半導体素子は材料系AlInGaNまたは同様にAlInGaPから成り、青色光または同様に赤色光を発生させるように整合されている。
少なくとも1つの実施形態によれば、成長基板の剥離後、光出射を向上させるために半導体素子に粗面化部が形成される。粗面化部は特に、後で第2の補助支持体が取り付けられる半導体素子領域に形成される。粗面化部は特に、第1および/または第3の補助支持体と対向している。粗面化部の形成中、好ましくは第1の補助支持体が半導体素子に被着される。
少なくとも1つの実施形態によれば、レーザ放射を用いて第2の補助支持体の剥離が行われる。レーザ放射は第2の剥離層において吸収される。レーザ放射の吸収により、分離層と同様に第2の剥離層が分解される。
少なくとも1つの実施形態によれば、半導体素子がただちに第2の補助支持体から恒久的支持体に転写される。その際に半導体素子は好ましくは、両方の支持体に同時には配置されていない。つまり半導体素子が第2の補助支持体に被着されているかぎりは、半導体素子はまだ恒久的支持体のところにはない。かくして支持体への転写は、好ましくは第2の補助支持体の剥離によって行われる。
少なくとも1つの実施形態によれば、第1の補助支持体の剥離後、剛性の第3の補助支持体が被着される。第3の補助支持体は特に、コンタクト構造のところに配置されている。第3の補助支持体は好ましくは、第2の補助支持体がまだ半導体素子のところに配置されているうちに被着される。
この場合、第2の補助支持体を粗面化部に配置させることができる。択一的に、第1の補助支持体が除去された後で初めて、または同様に第2の補助支持体が除去された後で初めて、半導体素子が第3の補助支持体のところに配置されているときに、粗面化部が形成される。
少なくとも1つの実施形態によれば、多数の半導体素子が第2の補助支持体から、または第3の補助支持体から、恒久的支持体に転写される。このことはたとえば、レーザ放射および/またはスタンプ法によって行われる。その際、恒久的支持体に好ましくは載置面および/または電気的接触接続面が設けられており、それらの上に半導体素子が配属されたコンタクト構造と共に設置される。スタンプ法のケースでは、これら多数の半導体素子を同時に転写することができる。レーザ放射を使用するケースでは、それぞれ1つの半導体素子が他の半導体素子の後に、またはごく僅かな半導体素子が同時に、補助支持体から恒久的支持体に転写される。
少なくとも1つの実施形態によれば、コンタクト構造および/または半導体素子が、恒久的支持体に被着される前に、充填材料中に埋め込まれる。半導体素子がまだ成長基板、第1の支持体、第2の支持体、または同様に第3の補助支持体のところに配置されているうちに、充填材料の形成を行うことができる。
少なくとも1つの実施形態によれば、充填材料は、成長基板の剥離後、各半導体素子間の領域において切断される。このケースでは、充填材料は特に、成長基板がまだ半導体素子のところに配置されているうちに、つまりは第1の補助支持体の被着前に、形成される。
隣り合う半導体素子間の領域において充填材料を切断する際に、やはりレーザ放射、たとえばピコ秒レーザ放射、を適用することができる。ここで可能であるのは、隣り合う半導体素子間の領域における少なくとも1つの金属化部と同じ分離ステップで、充填材料が細分化される、ということである。充填材料は特にプラスチックである。
少なくとも1つの実施形態によれば、成長基板から、かつ/または補助支持体のうちの少なくとも1つから、半導体素子を剥離するためのレーザ放射は、成長基板を介して、かつ/または該当する補助支持体を介して、スキャンされる。このスキャンを、電気メッキミラーによって、ポリゴンスキャナによって、または同様に成長基板および/または該当する補助支持体にわたって同時に動かされる複数のレーザ領域によって、行うことができる。
かくして、個々の半導体素子または複数の半導体素子から成るグループを、成長基板から、かつ/または該当する補助支持体から剥離する、ということを達成できる。これによってたとえば、半導体素子を成長基板から後に続く補助支持体に転写するとき、先行する補助支持体から後に続く補助支持体に転写するとき、または複数の補助支持体のうちの1つから恒久的支持体に転写するときに、半導体素子のパターンサイズを維持することができる。
ただしパターンサイズを、個々の転写時に特にn倍だけ拡げることもでき、ここでnは2以上の整数であり、好ましくは10以下である。さらに可能であるのは、半導体素子の機能についてテストされ、それにより正常に機能すると判断された半導体素子だけが転写される、ということである。かくして多数の半導体素子を備えた半導体コンポーネントを形成することができ、その場合に半導体コンポーネント内の半導体素子はごく僅かなエラー率しか示さない。
少なくとも1つの実施形態によれば、成長基板上で成長させられた半導体素子は、複数の異なる恒久的支持体に分配される。さらに可能であるのは、半導体素子を該当する恒久的支持体上に設置する目的で、恒久的支持体ごとに複数の成長基板が用いられる、ということである。恒久的支持体上に設置されるべき半導体素子を、同じ構造とすることができ、または同様に、たとえばそれぞれ異なる色を発生させるために、互いに異なるように構成されたものとすることができる。したがって支持体に、たとえば赤色-緑色-青色ピクセル、略してRGBピクセルを構築することができる。
少なくとも1つの実施形態によれば、各支持体上に多数の半導体素子が被着される。個々の支持体において隣り合う半導体素子間の平均間隔は、好ましくは小さい。たとえばこの平均間隔は、最大で0.2mmまたは50μmまたは20μmまたは10μm付近にある。
少なくとも1つの実施形態によれば、少なくとも1つの恒久的支持体上および/または複数の補助支持体のうち1つの補助支持体上への半導体素子の被着前に、半導体素子のテストが実施される。このテストは好ましくは、第1の補助支持体の剥離後に行われる。つまりテストの際に半導体素子は好ましくは、第2の補助支持体のところに、または同様に第3の補助支持体のところに、配置されている。
択一的にまたは付加的に可能であるのは、特に第1の補助支持体の剥離後、コンタクト構造の材料切削加工処理が行われる、ということである。つまりコンタクト構造を、たとえば平坦化および/または研磨することができる。この材料切削加工処理は好ましくは、半導体素子が第2の補助支持体または第3の補助支持体に配置されているうちに行われる。材料切削加工処理のほか、またはその代わりに、たとえばコンタクト構造の半田接触接続を向上させるために、または保護層として、コーティングを行うこともできる。
少なくとも1つの実施形態によれば、分離層および/または複数の剥離層または少なくとも1つの剥離層は、窒化ケイ素または窒化ガリウムなどの窒化物、および/または酸化物、特に酸化亜鉛などの金属酸化物、から成る。かくして、近紫外線のスペクトル範囲で吸収を行う剥離層および分離層を達成することができる。
少なくとも1つの実施形態によれば、複数の補助支持体またはそれらの補助支持体のうちの少なくとも1つはサファイア、石英ガラスまたはガラスから成る。好ましくは補助支持体および成長基板は、以下のように整合されている。すなわち成長基板または該当する補助支持体を剥離するためのレーザ放射は、成長基板または該当する補助支持体を貫通して放射される。つまり成長基板および/または補助支持体は、剥離のために用いられるレーザ放射に対し透過性であり、ほとんど吸収を行わない。
少なくとも1つの実施形態によれば、半導体層列は、半導体素子に対する構造化の際に分離層まで除去され、その際に活性ゾーンが分断される。つまり構造化において分離層を露出させることができる。
少なくとも1つの実施形態によれば、分離層は完成した半導体コンポーネントにおいてもなお部分的に存在している。つまり分離層は、それゆえ部分的にしか除去されない。このケースにおいて可能であるのは、完成した半導体コンポーネントにおいて分離層が半導体素子から側方で突出する、ということである。
少なくとも1つの実施形態によれば、金属化部は半導体素子の側面でミラーを成している。特に、このミラーに基づき完成した半導体コンポーネントにおいて、側面での半導体素子からの放射放出を阻止することができる。
少なくとも1つの実施形態によれば、金属化部は完成した半導体コンポーネントにおいて、側方で分離層と同一平面上で終端している。したがって分離層は金属化部から突出していない。
以下では、本明細書で述べる製造方法について、図面を参照しながら実施例に基づき詳しく説明する。この場合、個々の図中、同じ参照符号は同じ要素を指す。ただしその際に縮尺どおりには描かれておらず、理解しやすくするために個々の要素がむしろ誇張された大きさで描かれている場合もある。
本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べる製造方法の1つの実施例の工程ステップを概略的に示す断面図である。 本明細書で述べるオプトエレクトロニクス半導体コンポーネントの1つの実施例を概略的に示す断面図である。
図1~図10には、本明細書で述べる方法の1つの実施例が示されている。図1によれば、成長基板2が用意される。成長基板2は特にサファイア基板である。
成長基板2上に、半導体素子3となるよう構造化された半導体層列が配置されている。半導体層列は、好ましくはAlInGaNをベースとする。すべての半導体素子3を越えて途切れることなく、分離層32が延在している。分離層32を、成長基板2に直接またはその近くに配置させることができる。たとえば分離層32は、ドーピングされていないGaN層である。
半導体素子3は、半導体層列の構造化により形成され、ここでは半導体層列は、事前に好ましくは途切れることなく成長基板2上に形成されたものである。これらのステップは、図1に示されている製造段階の前に行われる。その際に半導体層列は好ましくは、構造化により生じた半導体素子3および分離層32を含む。しかも半導体層列は、図示されていない活性ゾーンを含み、動作中、この活性ゾーン内で放出すべき放射が特にエレクトロルミネセンスによって発せられる。活性ゾーンは、好ましくは分離層32に対し離間されて配置されている。
隣り合う半導体素子3間に個別化レーン91が配置されている。個別化レーン91の領域において、半導体素子3を構成する半導体層列の材料がたとえばエッチングにより除去される。
個別化レーン91は、好ましくは図示されていない活性ゾーンを貫通しており、したがって活性ゾーンの個々の領域は、個別化レーン91によってそれぞれ個々の半導体素子3に制限される。つまり活性ゾーンは、個別化レーン91によって貫通されて、分離層32と金属化部40との間に位置している。図1に描かれているものとは異なり択一的に可能であるのは、分離層32が個別化レーン91によって露出させられる、ということであり、このことは他のすべての実施例においても可能である。
個々の半導体素子3の側面、ならびに分離層32において成長基板2とは反対側は、好ましくは不活性化部83によって覆われている。不活性化部83はたとえば、二酸化ケイ素層のような酸化層である。不活性化部83の厚さはたとえば、少なくとも40nm付近にあり、かつ/または最大で300nm付近にある。
半導体素子3において成長基板2とは反対側に、電気的コンタクト構造4のためのそれぞれ少なくとも1つの金属化部40が配置されている。これらのコンタクト構造4を介して、半導体素子3を電気的に接続することができる。図面においてそれぞれごく簡略化して示されているコンタクト構造4は好ましくは、アノードコンタクトもカソードコンタクトも含む。したがって半導体素子3を、コンタクト構造4と共にフリップチップとして構成することができる。
コンタクト構造4ならびに金属化部40の内部構造は、図面にはそれぞれ示されていない。特に、場合によっては設けられている、半導体素子3の活性ゾーンを突き抜ける貫通接触接続、ならびにコンタクト構造4のアノードコンタクトとカソードコンタクトとの間の電気的絶縁層は描かれていない。さらに図示されていない点は、金属化部40ならびにコンタクト構造4が、好ましくは相前後して続く複数の金属層によって形成されている、ということである。コンタクト構造4はたとえば、蒸着により電気メッキと組み合わせて形成されている。
コンタクト構造4は、たとえばフォト技術により構造化された電気メッキ層である。この場合に可能であるのは、コンタクト構造4がごく薄く構成されていて、たとえば半田づけ可能な薄い金属化部が半導体素子3に形成されている、ということである。このケースではコンタクト構造4はたとえば、最大で2μmの厚さを有する。金属に対し択一的に、コンタクト構造4はITOなど導電性酸化物を有することもでき、またはコンタクト構造4をそのようなものから形成することもできる。
半導体素子3の横方向寸法は、たとえば30μm以上130μm以下である。配属されたコンタクト構造4を伴う半導体素子3の厚さは、たとえば少なくとも30μm付近にあり、かつ/または最大で70μm付近にある。つまりコンタクト構造4を伴う半導体素子3は比較的薄い。分離層32の厚さは、好ましくは少なくとも100nmである。各半導体素子3間の個別化レーン91の幅は、好ましくは少なくとも0.5μmまたは1μmまたは5μmであり、かつ/または最大で70μmまたは50μmまたは20μmである。これらの値を、個々にまたは組み合わせとして、他のすべての実施例においても適用することができる。
図2の工程ステップに示されているように、コンタクト構造4に機械的に剛性の暫定的な第1の補助支持体51が被着される。第1の補助支持体51には第1の剥離層61が配置されている。剥離層61は、レーザ放射を吸収するように整合されている。剥離層61は、たとえばZnOまたはSiNから成る。同じことを他のすべての剥離層62、63に適用することができる。
第1の剥離層61には第1の結合剤層71が配置されている。結合剤層71は接着剤によって形成されている。第1の結合剤層71によって、第1の補助支持体51が半導体素子3に固着しており、ひいては間接的に成長基板2に固着している。ここで可能であるのは、コンタクト構造4が部分的に第1の結合剤層71に押し込まれている、ということである。
図3のステップに示されているように、成長基板2を貫通してレーザ放射Lが分離層32に向けて放射され、その中に吸収される。これによって分離層32が少なくとも部分的に分解し、成長基板2を剥離可能である。半導体素子3の剥離後、成長基板2を洗浄して、同時に利用することができる。
図4には、第1の補助支持体51だけにまだ被着されている半導体素子3が示されている。したがって配属されたコンタクト構造4と共に半導体素子3によって、第1の補助支持体51に半導体チップ10が形成されている。
他のすべての実施例の場合と同様に、第1の補助支持体51はたとえば、サファイア、ガラスまたは石英ガラスから成る剛性の基板である。好ましくは第1の補助支持体51は、たとえば355nm付近のレーザ放射Lなど、近紫外線放射に対し透過性である。相応のことを、他のすべての補助支持体52、53について適用することができる。
図5の任意選択的な工程ステップに描かれているように、半導体素子3に粗面化部81が形成される。これはたとえばKOHエッチングを介して行われる。コンタクト構造4、不活性化部83ならびに部品51、61、71は、粗面化の形成によっても好ましくは影響を受けないままである。
図6の工程ステップに描かれているように、特に粗面化部83に暫定的な第2の補助支持体52が被着される。第1の補助支持体51と同様に、第2の補助支持体52は機械的に剛性であり、これを第1の補助支持体51と同じ材料から形成することができる。第2の補助支持体52にも第2の剥離層62が配置されており、これに続いて第2の結合剤層72が配置されている。
図7の工程ステップにおいて、第1の補助支持体51が第1の剥離層61および第1の結合剤層71と共に剥離される。第1の補助支持体61の剥離は好ましくはレーザ放射によって行われ、このレーザ放射は、第1の補助支持体51を貫通して第1の剥離層61に放射され、そこにおいて吸収され、それによって第1の剥離層61が分解される。この剥離ステップは図3のステップと同様である。
剥離層61の分解による補助支持体51の剥離後、好ましくは剥離層61の残留部分ならびに結合剤71が、たとえば溶剤によって、または温度を上昇させることで、除去される。この場合、第2の結合剤層72は好ましくは、損傷のなくまたは少なくとも正常に機能するように維持される。特に、結合剤71、72の化学特性を、これらの結合剤71、72を互いに無関係に剥離できるように、選定することができる。
図8には、さらなる任意選択的な工程ステップが示されている。この場合、いっそう効率的な電気的接触接続を達成する目的で、コンタクト構造4を研磨、ポリッシングおよび/またはコーティングすることができる。さらに、付加的な不活性層または保護層を、コンタクト構造4、半導体素子3および/または不活性化部83に被着させることができる。
しかも図8に示されているように、任意選択的に半導体素子3のテストを行うことができる。この目的で、コンタクトニードル84をコンタクト構造4に被着させることができる。ニードル84に対し択一的に、マトリックスコンタクトを用いることもできる。したがって半導体素子3はコンタクト構造4と共に、すでに機能する半導体チップ10、特にLEDチップ、を成している。
半導体素子3から発せられた放射Rをたとえば、第2の補助支持体52を通して検出することができる。発せられた放射Rを測定できるようにする目的で、好ましくは部品52、62、72は、発せられた放射Rに対し透過性であり、または少なくとも部分的に透過性である。
図9による工程ステップにおいて、第2の補助支持体52からの特定の半導体チップ10aの剥離が行われる。この剥離は特に、ターゲット基板上への、つまり恒久的支持体5上への、選択的な個別チップ剥離プロセスまたはマルチチップ剥離プロセスである。
特に、いわゆるLIFTプロセスを用いることができ、これはLaser Induced Forward Transfer(レーザ誘起前方転写)のことを表す。この目的でたとえば、エキシマレーザを用いて、レーザ放射Lが特定の半導体チップ10aのみに入射される。これらの半導体チップ10aは、重力により移動させられて、かつ/または該当する剥離層が分解する際に発生するプロセスガスにより移動させられて、支持体5上へと動かされる。
特に、半導体チップ10の先立つテストおよびたとえば分類が実施されているならば、適合していると特徴づけられた選択された半導体チップ10aだけを、所期のように一時的支持体52から支持体5上に設置することができる。他の半導体チップ10bを、とりあえずは一時的支持体52にそのまま残しておき、他の支持体に被着させることができる(図示せず)。
半導体チップ10aの転写時に、すでに他の半導体チップ10cが支持体5に配置されている可能性がある。一時的支持体52における隣り合う半導体チップ10a、10b間の間隔は、支持体5上に設置された半導体チップ10a、10cの間隔とは異なっていてもよく、実質的に任意に設定可能である。
支持体5にはたとえば、固着半田のような半田層85が配置されている。描写を簡単にするため、図9には半田層85の任意選択的な構造化は図示されていない。半田層85が構造化されているならば、半導体チップ10a、10cを半田コンタクト面へと引き寄せて、まっすぐになるよう移動させることができることから、半導体チップ10a、10cを半田づけする際に自己調整を行うことができる。
支持体5上への被着後、好ましくは締めくくりとして洗浄および/または層62、72の残留部の剥離が行われる。
図9による剥離はたとえば、ポリゴンスキャナ、電気メッキミラーおよび/または複数のレーザスポットを用いて行われる。このようにすれば、欠陥のあるかつ/または不適合な半導体チップ10a、10bを、一時的支持体52にそのまま残しておくことができる。
図11~図14には、製造方法のさらなる実施例が示されている。この場合、図11~図14のステップは、好ましくは図7のステップの後に続き、または同様に図8のステップの後に続き、特に図9および図10のステップに対する代案を表す。このかぎりでは、先行するこれらの図面に対する説明が相応に適用される。
図11に示されているように、第3の暫定的な機械的に剛性の一時的支持体53が被着され、この一時的支持体53には、第3の剥離層63および第3の結合剤層73が配置されている。これらの部品53、63、73については、部品51、61、71ならびに52、62、72に対する上述の説明が相応に適用される。
図12に示されているように、第2の補助支持体52は部品62、72と共に除去されている。かくして、任意選択的な粗面化部81を備えた半導体素子3が露出している。
第3の補助支持体53からの剥離は、やはりレーザ放射Lを用いて第3の剥離層63を分解することにより行われる。支持体5上への設置はたとえば、スタンプとすることのできる転写工具86を用いて行われる。好ましくは転写工具86を用いることで、半導体チップ10aのうちの多数を同時に支持体5上に転写することができる。
図14には、支持体5において結果として生じた装置が概略的に示されており、この場合には転写工具86がまだ書き込まれている。
よって、たとえば図11~図14の方法を特に以下のようにまとめることができる。すなわち、
・半導体素子3がまだ成長基板2上にあるうちにフロントエンド処理を行う。この場合、1つにつながったGaN分離層32が設けられており、コンタクト構造4または背面金属化部40が形成される。フォト技術により個別化が行われ(図1を参照)、またはたとえばニッケルから成る1つにつながった電気メッキ層が利用される(図15を参照)。
・薄い接着剤71による剛性の第1の補助支持体51との結合が行われる。
・GaN層32を用いて、レーザリフトオフまたは略してLLOとも称するレーザ除去法が行われる。
・任意選択的に、半導体素子3のKOH粗面化またはGaN側の他の処理が実施される。
・薄い接着剤72による剛性の第2の補助支持体52との結合が行われる。
・好ましくは面全体にわたる、第1の一時的支持体51からのレーザ除去が、好ましくはSiNまたはZnOから成る層61を用いて行われる。
・以前に成長基板2と向き合っていた側の洗浄が行われる。
・任意選択的に、第2の補助支持体52を通して試料測定および/または光測定が行われ、その際にコンタクト構造4における接触接続を行うことができる。
・任意選択的に薄い接着剤73による第3の補助支持体53との結合が行われる。
・SiN層またはZnO層62を介した第2の一時的支持体52の面全体にわたるレーザ除去が行われる。
・第3の補助支持体63が配置されていた側の洗浄が行われる。
・スタンプを用いた、またはLIFTによる直接的な、ターゲット基板5上および/または人工ウェハ5上へのチップ転写のようなバックエンドプロセスを実施することができ、この場合、個別チップレーザ除去を用いてそれぞれ所期のように個々のチップ10を、または複数のチップ10から成るグループを、剥離して転写することができる。
図15~図18は、図1~図4のステップに対し択一的に実施可能な工程ステップに関する。図15によれば、少なくとも1つの金属化部40が、図1とは異なり実質的に成長基板2全体にわたって延在しており、特に個別化レーン91の領域を越えて延在している。
次に、第1の一時的支持体51が被着される(図16を参照)。これに続き、成長基板の剥離が行われる。成長基板2の剥離は、好ましくは図3の工程ステップと同様に行われる。
図17には、さらなる工程ステップが示されている。レーザ放射L2を用いて、好ましくはピコ秒レーザ放射を用いて、または同様にフェムト秒レーザ放射を用いて、金属化部40が細分化される。その結果、各半導体素子3間にさらなる個別化レーン92が生じ、これにより複数の半導体チップ10が形成される。さらなる個別化レーン92はたとえば、最大で5μmまたは2μmの幅を有し、つまりは図1に示した第1の個別化レーン91よりも狭いものとすることができる。
金属化部40の分離において複数の半導体チップ10に分割するために、任意選択的に図示されていない保護層を設けることができ、それらの保護層は特に、さもなければ露出してしまう半導体素子3の領域を覆い、または同様に人工ウェハ全体を覆う。
図18の後に続く工程ステップを、図5~図10に応じて実施することができ、または同様に図11~図14に従って実施することができる。
図19には、任意選択的な工程ステップが示されており、この工程ステップを、図15~図18による工程においても図1~図10による工程においても、または同様に図11~図14による工程においても、実施することができる。この場合、蛍光体87が半導体素子3に被着される。蛍光体87の被着はたとえば、インプリントであり、または同様にラミネートである。図19に描かれているものとは異なり、蛍光体87を他の工程ステップのところで被着することもできる。
図20に示されているように、たとえば第1の結合剤71を薄い層として被着することができるだけでなく、第1の結合剤71を半導体チップ3に、または任意選択的にコンタクト構造4に、完全にまたはほぼ完全に埋め込むことができる。相応のことを、他の結合剤72、73について適用することができる。
図21に示されているように、付加的に充填材料82が被着される。充填材料82はたとえばプラスチックである。コンタクト構造4を充填材料82内に埋め込むことができ、それによって充填材料82がそのままコンタクト構造4に合わせて成形される。充填材料82の被着によって、または同様に後続の図示されていない平坦化によって、充填材料82とコンタクト構造4とを、半導体素子3から離れる方向において相互に同一平面上で終端させることができる。
充填材料82を金属化部40と共に、図17と同様に1つの工程ステップにおいて分割することができる。図15~図18の工程の場合と同様に、図1~図10による工程においても、相応に図11~図14による工程においても、かかる充填材料82を利用することができる。
図21とは異なり図22に示されているように、半導体チップ10が補助支持体51、52、53のうちの1つに配置されているときに初めて、充填材料82を被着することも可能である。第1の補助支持体51が存在しているときに、充填材料82を必ずしも形成しなくてもよく、そうではなく択一的に、第2の補助支持体52または第3の補助支持体53において初めて、充填材料82を形成してもよい。
図23には、半導体チップ10の択一的な接触接続について示されており、これを相応に他のすべての実施例においても利用することができる。この場合、半導体チップ10はフリップチップではなく、互いに対向する主面に電気的コンタクト面を備えた半導体チップである。支持体5における接触接続面89へと向かう接触接続は、たとえばボンディングワイヤ88を用いて行われる。
図面に示されている部品は、特段の記載がないかぎり、好ましくはここに挙げた順序でそれぞれ互いに直接的に上下に続いている。図面において接触していない層は、好ましくは互いに離間されている。線が互いに平行に図示されているかぎりは、対応する面も好ましくは互いに平行に整列されている。同様に、特段の記載がないかぎりは、図示されている部品相互の相対的なポジションは、図面において正しく再現されている。
本明細書で述べた本発明は、実施例に基づく記述によって限定されるものではない。むしろ本発明は、あらゆる新たな特徴ならびに特徴のあらゆる組み合わせを含むものであり、このことは特に、特許請求の範囲における特徴のあらゆる組み合わせを、たとえそれらの特徴またはそれらの組み合わせ自体が明示的に特許請求の範囲または実施例に記載されないにしても、包含するものである。
本特許出願は、独国特許出願第102018126936.6号の優先権を主張するものであり、ここで参照したことによりその開示内容が取り込まれるものとする。
1 オプトエレクトロニクス半導体コンポーネント
10 半導体チップ
2 成長基板
3 半導体素子
32 分離層
4 電気的コンタクト構造
40 金属化部
5 恒久的支持体
51 暫定的な第1の補助支持体
52 暫定的な第2の補助支持体
53 暫定的な第3の補助支持体
61 第1の剥離層
62 第2の剥離層
63 第3の剥離層
71 第1の結合剤層
72 第2の結合剤層
73 第3の結合剤層
81 粗面化部
82 充填材料
83 不活性化部
84 コンタクトニードル
85 半田層
86 スタンプ
87 蛍光体
88 ボンディングワイヤ
89 接触接続面
91 各半導体素子間の個別化レーン
92 各半導体チップ間の個別化レーン
L レーザ放射
R 半導体素子内で発せられた放射

Claims (16)

  1. オプトエレクトロニクス半導体コンポーネント(1)の製造方法であって、以下のステップを記載された順序で含む、すなわち、
    前記半導体コンポーネント(1)のために複数の半導体素子(3)と共に成長基板(2)が用意されるステップであって、前記半導体素子(3)にはそれぞれ電気的コンタクト構造(4)が設けられており、前記半導体素子(3)は前記成長基板(2)に向かって分離層(32)を含むステップと、
    剛性の第1の補助支持体(51)が、前記半導体素子(3)において前記成長基板(2)とは反対側に被着されるステップであって、該第1の補助支持体(51)には第1の剥離層(61)が設けられているステップと、
    レーザ放射(L)を用いて前記成長基板(2)が剥離されるステップであって、該レーザ放射(L)は前記分離層(32)において吸収されるステップと、
    剛性の第2の補助支持体(52)が、前記半導体素子(3)において前記第1の補助支持体(51)とは反対側に被着されるステップであって、該第2の補助支持体(52)には第2の剥離層(62)が設けられているステップと、
    レーザ放射(L)を用いて前記第1の補助支持体(51)が剥離されるステップであって、該レーザ放射(L)は前記第1の剥離層(61)において吸収され、剥離されたときに前記分離層(32)はまだ前記成長基板(2)全体にわたり延在し、
    前記半導体素子(3)が少なくとも1つの恒久的支持体(5)上に機械的および電気的に被着されるステップと
    を含む、
    オプトエレクトロニクス半導体コンポーネント(1)の製造方法。
  2. 前記半導体素子(3)は、前記成長基板(2)に向かって上から見ると、10μm以上140μm以下の平均エッジ長を有し、
    前記成長基板(2)から剥離された前記半導体素子(3)は、配属された前記電気的コンタクト構造(4)と共にフリップチップであり、これにより外部の電気的接触接続のためのすべての電気的コンタクト構造(4)が、前記半導体素子(3)において前記成長基板(2)とは反対側に被着される、
    請求項1記載の方法。
  3. 前記半導体素子(3)のための半導体層列は、前記半導体素子(3)に対する構造化において前記分離層(32)まで除去されて、前記半導体層列の活性ゾーンが分断され、
    前記分離層(32)は、完成した前記半導体コンポーネント(1)にもなお部分的に存在しており、
    前記分離層(32)は、ドーピングされていないGaN層であり、前記半導体層列において前記分離層(32)に接する部分は、ドーピングされたGaNから成り、またはドーピングされたInGaNから成り、
    前記分離層(32)は、完成した前記半導体コンポーネント(1)において前記半導体素子(3)から側方で突出している、
    請求項1または2記載の方法。
  4. 前記補助支持体(51、52、53)は、結合剤層(71、72、73)を用いて前記半導体素子(3)に被着され、
    前記結合剤層(71、72、73)は、前記剥離層(61、62、63)とは異なるものであり、該当する前記補助支持体(51、52、53)の除去後に完全に除去され、
    前記結合剤層(71、72、73)は、該当する前記補助支持体(51、52、53)を除去するためのレーザ放射(L)によっても損傷されない、
    請求項1から3までのいずれか1項記載の方法。
  5. 前記成長基板(2)が剥離されたときに、前記コンタクト構造(4)のための金属化部(40)が、すべての半導体素子(3)を越えて延在し、該半導体素子(3)間の領域を橋絡している、
    請求項1から4までのいずれか1項記載の方法。
  6. 前記金属化部(40)は前記半導体素子(3)間の領域において、前記成長基板(2)の除去後、別個の分離ステップで細分化される、
    請求項5記載の方法。
  7. 前記成長基板(2)が剥離されたときに、前記半導体素子(3)間の領域には、前記コンタクト構造(4)のための金属化部(40)が存在していない、
    請求項1から4までのいずれか1項記載の方法。
  8. 前記半導体素子(3)は発光ダイオードとして構成され、前記第1の補助支持体(51)の剥離後、光出射を向上させるために前記半導体素子(3)に粗面化部(81)が形成される、
    請求項1から7までのいずれか1項記載の方法。
  9. レーザ放射(L)を用いて前記第2の補助支持体(52)の剥離が行われ、該レーザ放射(L)は前記第2の剥離層(62)において吸収され、
    前記半導体素子(3)は直接、前記第2の補助支持体(52)から前記恒久的支持体(5)に転写される、
    請求項1から8までのいずれか1項記載の方法。
  10. 前記第1の補助支持体(51)の剥離後、剛性の第3の補助支持体(53)が被着され、それにより該第3の補助支持体(53)が前記コンタクト構造(4)に配置され、
    その後、レーザ放射(L)を用いて前記第2の補助支持体(52)の剥離が行われ、該レーザ放射(L)は前記第2の剥離層(62)において吸収される、
    請求項1から8までのいずれか1項記載の方法。
  11. レーザ放射(L)を用いて、かつ/またはスタンプ法を用いて、複数の前記半導体素子(3)が前記第3の補助支持体(53)から前記恒久的支持体(5)上に転写される、
    請求項10記載の方法。
  12. 前記コンタクト構造(4)は、前記恒久的支持体(5)への被着前に充填材料(82)中に埋め込まれ、
    前記充填材料(82)は、前記成長基板(2)の剥離後、前記半導体素子(3)間の領域において切断される、
    請求項1から11までのいずれか1項記載の方法。
  13. 前記半導体素子(3)を前記成長基板(2)から剥離するための、かつ/または前記補助支持体(51、52、53)のうちの少なくとも1つから剥離するための、前記レーザ放射(L)は、前記成長基板(2)を介して、かつ/または該当する前記補助支持体(51、52、53)を介して、スキャンされ、それにより個々の半導体素子(3)だけが前記成長基板(2)から、かつ/または該当する前記補助支持体(51、52、53)から、剥離される、
    請求項1から12までのいずれか1項記載の方法。
  14. 前記成長基板(2)上で成長させられた前記半導体素子(3)は、複数の異なる恒久的支持体(5)に分配され、
    各支持体(5)上に複数の半導体素子(3)が被着され、個々の前記支持体(5)において隣り合う半導体素子(3)間の平均間隔は最大で0.2mmである、
    請求項13記載の方法。
  15. 前記第1の補助支持体(51)の剥離後であって、少なくとも1つの前記恒久的支持体(5)上への前記半導体素子(3)の被着前に、該半導体素子(3)のテストおよび/または前記コンタクト構造(4)の材料切削加工処理が実施される、
    請求項1から14までのいずれか1項記載の方法。
  16. 前記成長基板(2)はサファイアから成り、
    前記半導体素子(3)はAlInGaNをベースとし、
    前記分離層(32)および前記剥離層(61、62、63)は、それぞれ窒化ケイ素、窒化ガリウムおよび/または酸化亜鉛から成り、
    前記補助支持体(51、52、53)は、サファイア、石英ガラスまたはガラスから成り、該当する前記補助支持体(51、52、53)を剥離するための前記レーザ放射(L)は、該補助支持体(51、52、53)を貫通して案内され、
    前記コンタクト構造(4)は複数の金属から構成されている、
    請求項1から15までのいずれか1項記載の方法。
JP2021523365A 2018-10-29 2019-10-25 オプトエレクトロニクス半導体コンポーネントの製造方法 Pending JP2022506167A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102018126936.6A DE102018126936A1 (de) 2018-10-29 2018-10-29 Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen
DE102018126936.6 2018-10-29
PCT/EP2019/079242 WO2020089101A1 (de) 2018-10-29 2019-10-25 Verfahren zur herstellung von optoelektronischen halbleiterbauteilen

Publications (1)

Publication Number Publication Date
JP2022506167A true JP2022506167A (ja) 2022-01-17

Family

ID=68392987

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021523365A Pending JP2022506167A (ja) 2018-10-29 2019-10-25 オプトエレクトロニクス半導体コンポーネントの製造方法

Country Status (4)

Country Link
US (1) US20210358792A1 (ja)
JP (1) JP2022506167A (ja)
DE (2) DE102018126936A1 (ja)
WO (1) WO2020089101A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112740359B (zh) * 2018-10-02 2022-07-12 株式会社菲尔尼克斯 半导体元件的制造方法及半导体基板
DE102020111394A1 (de) 2020-04-27 2021-10-28 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum herstellen einer halbleiterlaseranordnung und halbleiterlaseranordnung
DE102021119155A1 (de) 2021-07-23 2023-01-26 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum aufbringen eines elektrischen verbindungsmaterials oder flussmittels auf ein bauelement
DE102021121026A1 (de) 2021-08-12 2023-02-16 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Vielzahl von Halbleiterlaserchips und Halbleiterlaserchip
DE102022102364A1 (de) * 2022-02-01 2023-08-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Vorrichtung zum transferieren und verfahren

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140398A (ja) * 2004-11-15 2006-06-01 Sony Corp 素子転写方法
JP2011522436A (ja) * 2008-06-02 2011-07-28 コリア ユニバーシティ インダストリアル アンド アカデミック コラボレイション ファウンデーション 半導体発光素子製造用支持基板及びこの支持基板を用いた半導体発光素子
JP2013211443A (ja) * 2012-03-30 2013-10-10 Toyohashi Univ Of Technology 発光装置の製造方法
JP2014103288A (ja) * 2012-11-21 2014-06-05 Stanley Electric Co Ltd 半導体発光素子アレイおよび車両用灯具
JP2016506061A (ja) * 2012-09-05 2016-02-25 コーニンクレッカ フィリップス エヌ ヴェKoninklijke Philips N.V. デバイスウエハからのキャリアウエハのレーザ剥離
JP2016051731A (ja) * 2014-08-28 2016-04-11 日亜化学工業株式会社 発光装置の製造方法
WO2016158264A1 (ja) * 2015-03-30 2016-10-06 ソニーセミコンダクタソリューションズ株式会社 電子デバイスおよび電子デバイスの製造方法
WO2017180693A1 (en) * 2016-04-15 2017-10-19 Glo Ab Method of forming an array of a multi-device unit cell
WO2018109193A1 (de) * 2016-12-16 2018-06-21 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines halbleiterbauelements

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002084631A1 (fr) * 2001-04-11 2002-10-24 Sony Corporation Procede de transfert d'element, procede de disposition d'element mettant en oeuvre ce procede et procede de production d'un appareil d'affichage d'image
DE102009056386B4 (de) * 2009-11-30 2024-06-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Halbleiterbauelements
DE102009060749B4 (de) * 2009-12-30 2021-12-30 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip
US20150179877A1 (en) * 2013-12-20 2015-06-25 LuxVue Technology Corporation Nanowire device
US9773711B2 (en) * 2014-12-01 2017-09-26 Industrial Technology Research Institute Picking-up and placing process for electronic devices and electronic module
JP2018060993A (ja) * 2016-09-29 2018-04-12 東レエンジニアリング株式会社 転写方法、実装方法、転写装置、及び実装装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140398A (ja) * 2004-11-15 2006-06-01 Sony Corp 素子転写方法
JP2011522436A (ja) * 2008-06-02 2011-07-28 コリア ユニバーシティ インダストリアル アンド アカデミック コラボレイション ファウンデーション 半導体発光素子製造用支持基板及びこの支持基板を用いた半導体発光素子
JP2013211443A (ja) * 2012-03-30 2013-10-10 Toyohashi Univ Of Technology 発光装置の製造方法
JP2016506061A (ja) * 2012-09-05 2016-02-25 コーニンクレッカ フィリップス エヌ ヴェKoninklijke Philips N.V. デバイスウエハからのキャリアウエハのレーザ剥離
JP2014103288A (ja) * 2012-11-21 2014-06-05 Stanley Electric Co Ltd 半導体発光素子アレイおよび車両用灯具
JP2016051731A (ja) * 2014-08-28 2016-04-11 日亜化学工業株式会社 発光装置の製造方法
WO2016158264A1 (ja) * 2015-03-30 2016-10-06 ソニーセミコンダクタソリューションズ株式会社 電子デバイスおよび電子デバイスの製造方法
WO2017180693A1 (en) * 2016-04-15 2017-10-19 Glo Ab Method of forming an array of a multi-device unit cell
WO2018109193A1 (de) * 2016-12-16 2018-06-21 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines halbleiterbauelements

Also Published As

Publication number Publication date
DE102018126936A1 (de) 2020-04-30
DE112019005387A5 (de) 2021-07-15
WO2020089101A1 (de) 2020-05-07
US20210358792A1 (en) 2021-11-18

Similar Documents

Publication Publication Date Title
JP2022506167A (ja) オプトエレクトロニクス半導体コンポーネントの製造方法
KR100862545B1 (ko) 화상 표시 장치 및 화상 표시 장치의 제조 방법
JP5334966B2 (ja) 光電構成素子の製造方法
JP5313256B2 (ja) 基板リフトオフに関する強固なled構造
JP4925726B2 (ja) 発光ダイオードの製造方法
US9530930B2 (en) Method of fabricating semiconductor devices
US20240186448A1 (en) Ultrathin solid state dies and methods of manufacturing the same
JP2011040425A (ja) 半導体発光装置及び半導体発光装置の製造方法
JP4474892B2 (ja) フリップチップ型led
WO2013154181A1 (ja) チップオンボード型のパッケージ基板を有する発光装置の製造方法
US9559270B2 (en) Light-emitting device and method of producing the same
KR100675268B1 (ko) 다수의 발광 셀이 어레이된 플립칩 구조의 반도체 발광소자 및 이의 제조 방법
US8217566B2 (en) Electroluminescent device and method for producing an electroluminescent device
JP4882611B2 (ja) 窒化物半導体発光ダイオード素子の製造方法
CN102544256A (zh) 垂直结构发光二极管及其制造方法
US10396260B2 (en) Method of producing an optoelectronic component and optoelectronic component
CN110600589A (zh) 微发光二极管显示器及其制作方法
KR102338181B1 (ko) 반도체 발광소자를 제조하는 방법
KR101047756B1 (ko) 질화규소(SiN)층을 이용한 발광 다이오드 제조방법
JP4214444B2 (ja) 発光素子の製造方法及び発光装置の製造方法
KR20230020470A (ko) 반도체 발광소자 및 이를 제조하는 방법
KR101221642B1 (ko) 발광 소자 및 이의 제조 방법
JP2015103600A (ja) 半導体発光装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210622

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220418

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230313

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230606