JP2022138843A - 集積回路装置及び発振器 - Google Patents

Abstract

【課題】発熱トランジスターの寄生抵抗に起因する発熱性能の低下を抑制できる集積回路装置等の提供。【解決手段】集積回路装置２０は、温度制御信号に基づいて制御される発熱回路２２を含み、発熱回路２２は、温度制御信号に基づいてゲート電圧が制御され且つ並列接続された複数のトランジスターＴ１～Ｔ６を有する発熱トランジスターＴＲと、複数のトランジスターＴ１～Ｔ６と平面視において重なり、発熱トランジスターＴＲのソースにグランドを供給する金属配線ＡＬＳと、一端が金属配線ＡＬＳに接続され、他端が複数のトランジスターＴ１～Ｔ６の複数のソース領域に接続される複数のビアＶＣを含む。そして複数のビアＶＣは、平面視において、複数のソース領域と重なる位置に設けられる。【選択図】図６

Description

本発明は、集積回路装置及び発振器等に関する。

従来より、発熱回路を有する集積回路装置が知られている。例えば特許文献１には、パッドから拡散層への電流が、ビアを介して最短経路で流れるレイアウト配置とすることで、エレクトロマイグレーションによる断線の可能性を低減させることが可能な発熱体が開示されている。この特許文献１には、発熱制御用の複数のトランジスターが並列に接続された構成の集積回路装置のレイアウトが開示されている。

特開２０１５－１２２２１９号公報

発熱制御用のトランジスターにはソース領域やドレイン領域に寄生抵抗が存在する。そして発熱回路を有する集積回路装置の小型化等を実現しようとした場合に、ソース領域の寄生抵抗が原因となって、発熱回路の発熱性能が低下する事態が発生することが判明した。

本開示の一態様は、温度制御信号に基づいて制御される発熱回路を含み、前記発熱回路は、前記温度制御信号に基づいてゲート電圧が制御され且つ並列接続された複数のトランジスターを有する発熱トランジスターと、前記複数のトランジスターと平面視において重なり、前記発熱トランジスターのソースにグランドを供給する金属配線と、一端が前記金属配線に接続され、他端が前記複数のトランジスターの複数のソース領域に接続される複数のビアと、を含み、前記複数のビアは、前記平面視において、前記複数のソース領域と重なる位置に設けられる集積回路装置に関係する。

また本開示の他の態様は、上記に記載の集積回路装置と、前記集積回路装置により温度制御される振動子と、を含む発振器に関係する。

本実施形態の集積回路装置の構成例。 本実施形態の集積回路装置の詳細な構成例。 発熱トランジスターの第１配置例。 発熱トランジスターの模式的な断面図。 発熱トランジスターの第２配置例。 発熱トランジスターの第３配置例。 発熱トランジスターの模式的な断面図。 発熱トランジスターの第４配置例。 発熱トランジスターや寄生抵抗の等価回路の例。 発熱トランジスターのゲート電圧－電流特性の例を示す図。 本実施形態の手法を適用しなかった場合のソース抵抗、オン抵抗、ドレイン抵抗の抵抗値の例を示す図。 本実施形態の手法を適用した場合のソース抵抗、オン抵抗、ドレイン抵抗の抵抗値の例を示す図。 本実施形態の集積回路装置のレイアウト配置例。 本実施形態の集積回路装置のレイアウト配置例。 発振器の構造例。 発振器の構成例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．集積回路装置
図１に本実施形態の集積回路装置２０の構成例を示す。本実施形態の集積回路装置２０は、温度制御信号ＧＣに基づいて制御される発熱回路２２を含む。発熱回路２２は、温度制御信号ＧＣに基づいてゲート電圧が制御される発熱トランジスターＴＲを含む。発熱トランジスターＴＲは例えばＭＯＳ（Metal Oxide Semiconductor）のトランジスターであり、具体的には例えばｎ型のＭＯＳトランジスターである。また発熱トランジスターＴＲは、後述の図３～図８で説明するように複数のトランジスターを有する。複数のトランジスターは、発熱トランジスターＴＲのドレインとソースの間に並列に設けられ、複数のトランジスターのゲートに温度制御信号ＧＣが入力される。温度制御信号ＧＣは例えば集積回路装置２０の外部から入力される。なお温度制御信号ＧＣを集積回路装置２０の内部で生成するようにしてもよい。

また図１では集積回路装置２０は電流制限抵抗ＲＬを含む。電流制限抵抗ＲＬは、高電位側電源であるＶＤＤのノードと発熱トランジスターＴＲのドレインとの間に設けられる。発熱トランジスターＴＲのソースは、低電位側電源であるグランドのノードに接続される。なお本実施形態ではグランドを、適宜、ＧＮＤと記載する。ＧＮＤはＶＳＳとも呼ぶことができる。電流制限抵抗ＲＬは例えば拡散層により構成される。電流制限抵抗ＲＬは、例えば発熱トランジスターＴＲのドレインを構成する拡散層と同じ拡散層により構成される。なお電流制限抵抗ＲＬをポリシリコン層等により構成する変形実施も可能である。電流制限抵抗ＲＬは、ＶＤＤの電源投入等による起動時においてＶＤＤのノードからの過電流が発熱トランジスターＴＲに流れるのを制限する抵抗として用いられる。例えば発熱トランジスターＴＲのドレイン電圧をＶＤＲとし、電流制限抵抗ＲＬをＲとした場合に、起動時には、電流制限抵抗ＲＬにより、発熱トランジスターＴＲに流れる電流がＩＬ＝（ＶＤＤ－ＶＤＲ）／Ｒに制限される。一例として、ＶＤＤが３．０Ｖであり、ドレイン電圧ＶＤＲが０．５Ｖであり、電流制限抵抗ＲＬの抵抗値が２．５Ωである場合には、発熱トランジスターＴＲに流れる電流が例えば１Ａ程度に制限される。そして電源投入等による起動後、温度制御信号ＧＣに基づいて発熱トランジスターＴＲの定常状態の発熱制御が行われるまでの間は、電流制限抵抗ＲＬに電流が流れることによるジュール熱がヒーターＩＣである集積回路装置２０の支配的な熱となる。一方、温度制御信号ＧＣに基づいて発熱トランジスターＴＲの定常状態の発熱制御が行われると、ＶＤＤから電流制限抵抗ＲＬ及び発熱トランジスターＴＲを介してグランドに流れる電流が、例えば０．１Ａ～０．３Ａ程度の電流に制御される。これにより発熱トランジスターＴＲにオン電流が流れることによるジュール熱がヒーターＩＣである集積回路装置２０の支配的な熱になる。

図２に集積回路装置２０の詳細な構成例を示す。図２では集積回路装置２０は、発熱回路２２の他に温度センサー２４を含む。また集積回路装置２０は、ダイオードＤＩ３、ＤＩ４、抵抗ＲＥ１、ＲＥ２、ＲＴ、電源パッドＰＶＤＤ、グランドパッドＰＧＮＤ、パッドＰＧＣ、ＰＴＳを含むことができる。なお本実施形態の集積回路装置２０は、図２の構成に限定されるものではなく、その構成要素の一部を省略したり、他の構成要素を追加したり、その構成要素を他のタイプの構成要素に変更するなどの種々の変形実施が可能である。

パッドＰＧＣは温度制御信号ＧＣが入力されるパッドである。パッドＰＴＳは温度センサー２４からの温度検出信号ＴＳが出力されるパッドである。電源パッドＰＶＤＤは電源電圧であるＶＤＤが供給されるパッドであり、グランドパッドＰＧＮＤは、グランドであるＧＮＤが供給されるパッドである。

温度センサー２４は温度を検出するセンサーである。具体的には温度センサー２４は、環境の温度に応じて変化する温度依存電圧を、温度検出信号ＴＳとして出力する。例えば温度センサー２４は、温度依存性を有する回路素子を利用して温度検出電圧である温度検出信号ＴＳを生成する。具体的には温度センサー２４は、ＰＮ接合の順方向電圧が有する温度依存性を用いることで、温度に依存して電圧が変化する温度検出信号ＴＳを出力する。例えば図２では温度センサー２４は、温度検出信号ＴＳの出力パッドであるパッドＰＴＳのノードとＧＮＤのノードとの間に直列に設けられ、パッドＰＴＳのノードからＧＮＤのノードの方向を順方向とするダイオードＤＩ１、ＤＩ２を含む。そして温度センサー２４は、これらのダイオードＤＩ１、ＤＩ２のＰＮ接合の順方向電圧に基づく温度検出電圧である温度検出信号ＴＳを出力する。なおパッドＰＴＳのノードと温度センサー２４のダイオードＤＩ１の間には抵抗ＲＴが設けられている。

ダイオードＤＩ３、ＤＩ４、抵抗ＲＥ１は静電保護用の回路である。ダイオードＤＩ３は、パッドＰＧＣから入力される温度制御信号ＧＣの入力ノードＮ１とＶＤＤのノードの間に設けられ、入力ノードＮ１からＶＤＤのノードへの方向を順方向とするダイオードである。ダイオードＤＩ４は、温度制御信号ＧＣの入力ノードＮ１とＧＮＤのノードの間に設けられ、ＧＮＤのノードから入力ノードＮ１への方向を順方向とするダイオードである。抵抗ＲＥ１は温度制御信号ＧＣの入力ノードＮ１と発熱トランジスターＴＲのゲートノードＮ２の間に設けられ、発熱トランジスターＴＲのゲートを保護する。

抵抗ＲＥ２は、発熱トランジスターＴＲの発熱制御が行われていないときに発熱トランジスターＴＲのゲートをＧＮＤに設定するプルダウン抵抗である。抵抗ＲＥ２は、発熱トランジスターＴＲのゲートノードＮ２とＧＮＤのノードとの間に設けられる。

集積回路装置２０には小型化の要求がある。例えば後述の図１５のようにヒーターＩＣである集積回路装置２０が発振器４に内蔵される場合に、発振器４が小型化されると、集積回路装置２０についてもそのレイアウト面積を小さくして、小型化を図る必要がある。一方、ヒーターＩＣの発熱能力は、発熱トランジスターＴＲのサイズにより決定されるため、同じ発熱能力のヒーターＩＣを実現するためには、発熱トランジスターＴＲのサイズについては維持する必要がある。従って、発熱トランジスターＴＲのサイズであるＷ／Ｌについては維持しながら、集積回路装置２０のレイアウト面積を小さくして小型化を図る必要がある。

一方、図１、図２に示すように発熱トランジスターＴＲのソース領域、ドレイン領域には寄生抵抗であるソース抵抗ＲＳやドレイン抵抗ＲＤが存在する。集積回路装置２０を小型化すると、この寄生抵抗が原因となって発熱トランジスターＴＲの発熱性能が低下することが判明した。例えば前述の特許文献１には、発熱トランジスターＴＲのレイアウト配置として、階段形状の配置や直線配置が示されているが、いずれの配置においても、拡散領域であるソース領域の幅とドレイン領域の幅が等しく、ソース抵抗ＲＳとドレイン抵抗ＲＤが等しい。従来のＩＣサイズであれば、これらのソース抵抗ＲＳ、ドレイン抵抗ＲＤはあまり問題にならなかった。しかしながら、ヒーターＩＣの小型化に伴い、ソース抵抗ＲＳ、ドレイン抵抗ＲＤが大きくなり、中でもソース抵抗ＲＳが大きくなることの影響で、発熱トランジスターＴＲのゲート・ソース間電圧ＶＧＳが低下し、発熱トランジスターＴＲに流れる電流に制限がかかってしまうことが判明した。電流制限がかかると、発熱トランジスターＴＲの発熱量が小さくなり、発熱性能が低下してしまう。

この点、本実施形態の集積回路装置２０は、図１、図２に示すように、温度制御信号ＧＣに基づいて制御される発熱回路２２を含み、発熱回路２２は、温度制御信号ＧＣに基づいてゲート電圧が制御され且つ並列接続された複数のトランジスターを有する発熱トランジスターＴＲを含む。そして本実施形態では、発熱トランジスターＴＲのソース抵抗ＲＳの抵抗値Ｒ１は、発熱トランジスターＴＲのドレイン抵抗ＲＤの抵抗値Ｒ２よりも小さくなっている。ソース抵抗ＲＳは、例えば発熱トランジスターＴＲのソース領域の寄生抵抗による抵抗である。ソース抵抗ＲＳは、例えば発熱トランジスターＴＲのソース領域の抵抗であり、例えば発熱トランジスターＴＲのソース領域のチャネル端からＧＮＤのノードまでの電流経路における抵抗である。ドレイン抵抗ＲＤは、例えば発熱トランジスターＴＲのドレイン領域の寄生抵抗による抵抗である。ドレイン抵抗ＲＤは、例えば発熱トランジスターＴＲのドレイン領域の抵抗であり、例えば発熱トランジスターＴＲのドレイン領域のチャネル端から電流制限抵抗ＲＬの一端までの電流経路における抵抗である。なお電流制限抵抗ＲＬが無い場合には、ドレイン抵抗ＲＤは、発熱トランジスターＴＲのドレイン領域のチャネル端からＶＤＤのノードまでの電流経路における抵抗である。

例えば特許文献１の従来技術では、発熱トランジスターＴＲを構成する複数のトランジスターのソース領域の幅とドレイン領域の幅が等しくなっており、ソース抵抗ＲＳの抵抗値Ｒ１、ドレイン抵抗ＲＤの抵抗値Ｒ２について、Ｒ１＝Ｒ２の関係が成り立っていた。これに対して本実施形態の集積回路装置２０では、発熱トランジスターＴＲのソース抵抗ＲＳの抵抗値Ｒ１とドレイン抵抗ＲＤの抵抗値Ｒ２について、Ｒ１＜Ｒ２の関係が成り立つ。例えばＲ１＜Ｒ２の関係が成り立つように発熱トランジスターＴＲを構成する複数のトランジスター等がレイアウト配置されている。具体的には例えばＲ１＜０．８×Ｒ２の関係が成り立ち、ソース抵抗ＲＳの抵抗値Ｒ１は、ドレイン抵抗ＲＤの抵抗値Ｒ２の８０％未満である。更に望ましくはＲ１＜０．６×Ｒ２の関係が成り立ち、ソース抵抗ＲＳの抵抗値Ｒ１は、ドレイン抵抗ＲＤの抵抗値Ｒ２の６０％未満である。

例えば図１、図２において、温度制御信号ＧＣにより設定される発熱トランジスターＴＲのゲート電圧をＶＧとし、発熱トランジスターＴＲのゲート・ソース間電圧をＶＧＳとし、発熱トランジスターＴＲに流れる電流をＩｄとする。このときに、ＶＧＳ＝ＶＧ－Ｒ１×Ｉｄの関係が成り立つ。即ちソース抵抗ＲＳの抵抗値Ｒ１が大きくなると、同じゲート電圧ＶＧに対して、発熱トランジスターＴＲのゲート・ソース間電圧ＶＧＳが低下してしまい、発熱トランジスターＴＲの発熱量が小さくなり、発熱性能が低下してしまう。

この点、本実施形態では、ソース抵抗ＲＳ、ドレイン抵抗ＲＤの抵抗値Ｒ１、Ｒ２についてＲ１＜Ｒ２の関係が成り立つ。従って、発熱トランジスターＴＲのゲート・ソース間電圧ＶＧＳ＝ＶＧ－Ｒ１×Ｉｄの低下を抑えることが可能になり、発熱トランジスターＴＲの寄生抵抗を原因とする発熱能力の低下を抑制することが可能になる。一方、ソース抵抗ＲＳの抵抗値Ｒ１が減少することで、ドレイン抵抗ＲＤの抵抗値Ｒ２が相対的に増加したとしても、この抵抗値Ｒ２の増加は、発熱トランジスターＴＲのゲート・ソース間電圧ＶＧＳ＝ＶＧ－Ｒ１×Ｉｄに悪影響を及ばさない。即ち、ドレイン抵抗ＲＤは、図１、図２の電流制限抵抗ＲＬと同じ機能を果たすものであるため、ソース抵抗ＲＳの抵抗値Ｒ１を減少させることで、ドレイン抵抗ＲＤの抵抗値Ｒ２が増加するようなレイアウト配置を行うことで、寄生抵抗に起因する発熱トランジスターＴＲの発熱能力の低下を効果的に抑制することが可能になる。

２．発熱トランジスターのレイアウト配置
次に発熱トランジスターＴＲのレイアウト配置について説明する。図３は発熱トランジスターＴＲの第１配置例である。ここでは方向ＤＲ１に直交する方向をＤＲ２としている。また方向ＤＲ１の反対方向をＤＲ３とし、方向ＤＲ２の反対方向をＤＲ４としている。方向ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４は、各々、第１方向、第２方向、第３方向、第４方向である。

図３に示すように発熱トランジスターＴＲは複数のトランジスターＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６を含む。トランジスターＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６は、各々、第１トランジスター、第２トランジスター、第３トランジスター、第４トランジスター、第５トランジスター、第６トランジスターである。これらの複数のトランジスターＴ１～Ｔ６は、ゲートに温度制御信号ＧＣが入力され、発熱トランジスターＴＲのドレインとソースの間に並列に設けられている。なお図３は発熱トランジスターＴＲのレイアウト配置の模式図であり、複数のトランジスターＴ１～Ｔ６の方向ＤＲ１での長さや、方向ＤＲ２での列数は、後述する図１３、図１４の実際のレイアウト配置とは異なっている。同様に、後述の図５、図６、図８のレイアウト配置も模式図である。

図３では、平面視において、複数のトランジスターＴ１～Ｔ６は、ゲートの長手方向が、方向ＤＲ１に沿うように配置されている。平面視は、例えば集積回路装置２０の半導体基板に直交する方向での平面視である。そして複数のトランジスターＴ１～Ｔ６は、方向ＤＲ１に直交する方向ＤＲ２に沿って並んで配置される。即ちトランジスターＴ１～Ｔ６のゲートは、その長手方向が第１方向である方向ＤＲ１に沿っている。また方向ＤＲ１に直交する第２方向を方向ＤＲ２としたときに、トランジスターＴ１の方向ＤＲ２側にトランジスターＴ２が配置され、トランジスターＴ２の方向ＤＲ２側にトランジスターＴ３が配置され、トランジスターＴ３の方向ＤＲ２側にトランジスターＴ４が配置される。トランジスターＴ５、Ｔ６も同様である。このようにトランジスターＴ１～Ｔ６は方向ＤＲ２に沿って並んで配置される。

また図３では、金属配線ＡＬＳと、発熱トランジスターＴＲのソース領域を構成する拡散領域と金属配線ＡＬＳとを接続するビアＶＣＳが配置されている。この金属配線ＡＬＳは、例えば後述の図１３、図１４では、グランドパッドＰＧＮＤのパッド配線に対応しており、ＧＮＤが供給される。また図３では、金属配線ＡＬＤと、発熱トランジスターＴＲのドレイン領域を構成する拡散領域とを電気的に接続するビアＶＣＤが配置されている。この金属配線ＡＬＤは、例えば後述の図１３、図１４では、電源パッドＰＶＤＤのパッド配線に対応しており、ＶＤＤが供給される。金属配線ＡＬＳ、ＡＬＤは例えばアルミ層等の集積回路装置２０の金属層により実現される。

図４に発熱トランジスターＴＲの模式的な断面図を示す。図４に示すようにソース側の金属配線パターンである金属配線ＡＬＳは、発熱トランジスターＴＲのソース領域を構成するｎ＋の拡散領域であるｎ型の拡散領域と、ビアＶＣＳを介して接続される。またドレイン側の金属配線パターンである金属配線ＡＬＤは、発熱トランジスターＴＲのドレイン領域を構成するｎ＋の拡散領域であるｎ型の拡散領域と、ビアＶＣＤを介して接続される。なお図４では、図３では図示していない電流制限抵抗ＲＬが示されている。電流制限抵抗ＲＬは、発熱トランジスターＴＲのドレイン領域を構成する拡散領域の拡散抵抗により実現されており、後述の図１３、図１４に示すように発熱トランジスターＴＲと電源パッドＰＶＤＤの間に設けられる。

そして図３に示すように、平面視におけるトランジスターＴ１のソース領域Ｓの方向ＤＲ２における幅ＷＳは、トランジスターＴ１のドレイン領域Ｄの方向ＤＲ２における幅ＷＤよりも大きい。第１トランジスターであるトランジスターＴ１のソース領域Ｓは第１ソース領域であり、ドレイン領域Ｄは第１ドレイン領域である。即ち図３では、トランジスターＴ１のソース領域Ｓの幅ＷＳ、ドレイン領域Ｄの幅ＷＤについてＷＳ＞ＷＤの関係が成り立つ。具体的には、例えばＷＳ＞１．２×ＷＤの関係が成り立ち、ソース領域Ｓの幅ＷＳは、ドレイン領域Ｄの幅ＷＤの１．２倍よりも大きい。更に望ましくはＷＳ＞１．４×ＷＤの関係が成り立ち、ソース領域Ｓの幅ＷＳは、ドレイン領域Ｄの幅ＷＤの１．４倍よりも大きい。

このように発熱トランジスターＴＲを構成するトランジスターＴ１のソース領域Ｓの幅ＷＳ、ドレイン領域Ｄの幅ＷＤについて、ＷＳ＞ＷＤの関係が成り立つことで、ソース抵抗ＲＳの抵抗値Ｒ１を、ドレイン抵抗ＲＤの抵抗値Ｒ２よりも小さくすることが可能になる。例えば図３においてＧＮＤが供給される金属配線ＡＬＳのビアＶＣＳからトランジスターＴ１のソース領域Ｓのチャネル端までの電流経路での抵抗に対応するソース抵抗ＲＳの抵抗値Ｒ１を、ドレイン抵抗ＲＤの抵抗値Ｒ２よりも小さくできるようになる。従って、ソース抵抗ＲＳが原因となって発熱トランジスターＴＲのゲート・ソース間電圧が低下して発熱性能が低下するのを、効果的に抑制できるようになる。

また発熱トランジスターＴＲの複数のトランジスターはトランジスターＴ２を含む。そして図３に示すように、平面視における、トランジスターＴ２のソース領域Ｓの方向ＤＲ２における幅は、トランジスターＴ２のドレイン領域Ｄの方向ＤＲ２における幅ＷＤよりも大きい。第２トランジスターであるトランジスターＴ２のソース領域Ｓは第２ソース領域であり、トランジスターＴ２のドレイン領域Ｄは第２ドレイン領域である。即ち図３では、トランジスターＴ２のソース領域Ｓの幅ＷＳ、ドレイン領域Ｄの幅ＷＤについてＷＳ＞ＷＤの関係が成り立つ。なおトランジスターＴ１の場合と同様にトランジスターＴ２においても、例えばＷＳ＞１．２×ＷＤの関係が成り立ち、更に望ましくはＷＳ＞１．４×ＷＤの関係が成り立つ。

このように発熱トランジスターＴＲを構成するトランジスターＴ１、Ｔ２のソース領域Ｓの幅ＷＳ、ドレイン領域Ｄの幅ＷＤについて、ＷＳ＞ＷＤの関係が成り立つことで、ソース抵抗ＲＳの抵抗値Ｒ１を、ドレイン抵抗ＲＤの抵抗値Ｒ２よりも小さくすることが可能になる。これにより、ソース抵抗ＲＳが原因となって発熱トランジスターＴＲのゲート・ソース間電圧が低下して発熱性能が低下するのを、効果的に抑制できるようになる。

またトランジスターＴ１のソース領域ＳとトランジスターＴ２のソース領域Ｓは、トランジスターＴ１とトランジスターＴ２の共有ソース領域になっている。即ちトランジスターＴ１、Ｔ２によりソース領域Ｓが共有されている。このようにトランジスターＴ１、Ｔ２によりソース領域Ｓを共有することで、トランジスターＴ１、Ｔ２のソース領域Ｓの幅ＷＳを、ＷＳ＞ＷＤとなるように大きくした場合にも、発熱トランジスターＴＲの方向ＤＲ２での幅の増加を抑制できるようになる。即ちソース領域Ｓの幅ＷＳを大きくし、且つ、トランジスターＴ１、Ｔ２のソース領域Ｓを共有ソース領域にせずに、方向ＤＲ２に沿って並べて配置すると、発熱トランジスターＴＲの方向ＤＲ２での幅が増加してしまう事態が発生する。ソース領域Ｓを共有することでこのような事態の発生を防止できる。従って、ソース領域Ｓの幅ＷＳを大きくして、ソース抵抗ＲＳの抵抗値Ｒ１を小さくできると共に、発熱トランジスターＴＲのレイアウト面積の増加も抑制できる。

なお、発熱トランジスターＴＲを構成する他のトランジスターＴ３、Ｔ４、Ｔ５、Ｔ６についても、トランジスターＴ１、Ｔ２と同様に、ソース領域Ｓの幅ＷＳ、ドレイン領域Ｄの幅ＷＤについてＷＳ＞ＷＤの関係が成り立っている。これにより、発熱トランジスターＴＲのソース抵抗ＲＳの抵抗値Ｒ１をドレイン抵抗ＲＤの抵抗値Ｒ２よりも小さくすることが可能になる。またトランジスターＴ３とトランジスターＴ４とでソース領域Ｓが共有されており、トランジスターＴ５とトランジスターＴ６とでソース領域Ｓが共有されている。これにより、ソース領域Ｓの幅ＷＳを大きくしてソース抵抗ＲＳの抵抗値Ｒ１を小さくできると共に、発熱トランジスターＴＲのレイアウト面積の増加も抑制できる。

また図３では、トランジスターＴ１のゲートＧを形成するポリシリコン線が、方向ＤＲ１に沿って配線され、トランジスターＴ１の方向ＤＲ１側の端部で折り返されて方向ＤＲ３に沿って配線されることで、トランジスターＴ２のゲートＧが形成される。またこのポリシリコン線が、トランジスターＴ２の方向ＤＲ３側の端部で折り返されて方向ＤＲ１に沿って配線されることで、トランジスターＴ３のゲートＧが形成され、トランジスターＴ３の方向ＤＲ１側の端部で折り返されて方向ＤＲ３に沿って配線されることで、トランジスターＴ４のゲートＧが形成される。トランジスターＴ５、Ｔ６のゲートＧも同様にして形成される。また特に限定されないが、一例として、ソース領域Ｓの幅ＷＳは例えば８μｍ程度であり、ドレイン領域Ｄの幅ＷＤは例えば３μｍ程度であり、ゲートＧの幅に対応するチャネル長Ｌは例えば３μｍ程度である。

図５に発熱トランジスターＴＲの第２配置例を示す。図５は発熱トランジスターＴＲの複数のトランジスターのソース領域Ｓの端部の形状やドレイン領域Ｄの端部の形状が階段形状になるレイアウト配置例である。

図５では発熱トランジスターＴＲの複数のトランジスターは、トランジスターＴ１、Ｔ２を含み、平面視におけるトランジスターＴ１、Ｔ２のソース領域Ｓの方向ＤＲ２における幅ＷＳは、トランジスターＴ１、Ｔ２のドレイン領域Ｄの方向ＤＲ２における幅ＷＤよりも大きい。

また発熱トランジスターＴＲの複数のトランジスターは、トランジスターＴ１の方向ＤＲ１に設けられるトランジスターＴ３Ｂを含む。トランジスターＴ３Ｂは第３トランジスターである。そして平面視において、トランジスターＴ３Ｂのソース領域Ｓの方向ＤＲ２における幅ＷＳは、トランジスターＴ３Ｂのドレイン領域Ｄの方向ＤＲ２における幅よりも大きい。トランジスターＴ３Ｂのソース領域Ｓは第３ソース領域であり、トランジスターＴ３Ｂのドレイン領域Ｄは第３ドレイン領域である。

そして図５では、トランジスターＴ１のゲートＧとトランジスターＴ３ＢのゲートＧは、方向ＤＲ２において、位置がずれて配置されている。トランジスターＴ１のゲートＧは第１ゲートであり、トランジスターＴ３ＢのゲートＧは第３ゲートである。即ちトランジスターＴ１の方向ＤＲ１側の端部において、トランジスターＴ１のゲートＧから方向ＤＲ２側にずれた位置に、トランジスターＴ３ＢのゲートＧが配置される。例えばゲートＧを形成するポリシリコン線が、トランジスターＴ１の方向ＤＲ１側の端部において方向ＤＲ２側に屈曲して配線される。なおトランジスターＴ１とトランジスターＴ３Ｂの境界では、例えばチャネルが非形成になっている。

このようにすれば、トランジスターＴ１、Ｔ３Ｂのチャネル側の端部の形状が、図３のような方向ＤＲ１に沿った直線形状ではなく、方向ＤＲ１において階段形状になるようなトランジスターＴ１、Ｔ３Ｂのレイアウト配置を実現できる。そしてこの場合にもトランジスターＴ１、Ｔ３Ｂのソース領域Ｓの幅ＷＳはドレイン領域Ｄの幅ＷＤよりも大きくなっているため、発熱トランジスターＴＲのソース抵抗ＲＳの抵抗値Ｒ１をドレイン抵抗ＲＤの抵抗値Ｒ２よりも小さくできる。これにより、ソース抵抗ＲＳが原因となって発熱トランジスターＴＲのゲート・ソース間電圧が低下して発熱性能が低下するのを抑制できるようになる。

また図５では発熱トランジスターＴＲの複数のトランジスターは、トランジスターＴ１、Ｔ２に加えて、トランジスターＴ３Ｂ、Ｔ４Ｂを含む。トランジスターＴ３Ｂは第３トランジスターであり、トランジスターＴ４Ｂは第４トランジスターである。トランジスターＴ３ＢはトランジスターＴ１の方向ＤＲ１に設けられ、トランジスターＴ４ＢはトランジスターＴ２の方向ＤＲ１に設けられる。そして図５に示すように、トランジスターＴ１のソース領域ＳとトランジスターＴ２のソース領域Ｓは共有ソース領域になっている。トランジスターＴ１のソース領域Ｓは第１ソース領域であり、トランジスターＴ２のソース領域Ｓは第２ソース領域である。またトランジスターＴ３Ｂのソース領域ＳとトランジスターＴ４Ｂのソース領域Ｓは共有ソース領域になっている。トランジスターＴ３Ｂのソース領域Ｓは第３ソース領域であり、トランジスターＴ４Ｂのソース領域Ｓは第４ソース領域である。

そしてトランジスターＴ３ＢのゲートＧは、トランジスターＴ１のゲートＧに対して方向ＤＲ２に位置がずれて配置される。またトランジスターＴ４ＢのゲートＧは、トランジスターＴ２のゲートＧに対して方向ＤＲ２の反対方向である方向ＤＲ４に位置がずれて配置される。トランジスターＴ１、Ｔ２、Ｔ３Ｂ、Ｔ４Ｂのゲートは、各々、第１ゲート、第２ゲート、第３ゲート、第４ゲートである。

このようにすれば、トランジスターＴ１、Ｔ３Ｂのチャネル側の端部の形状が方向ＤＲ１において階段形状になると共に、トランジスターＴ２、Ｔ４Ｂのチャネル側の端部の形状が方向ＤＲ１において階段形状になるようなトランジスターＴ１、Ｔ２、Ｔ３Ｂ、Ｔ４Ｂのレイアウト配置を実現できる。そして図５に示すようにトランジスターＴ３Ｂ、Ｔ４Ｂの共有のソース領域Ｓの幅ＷＳよりも、トランジスターＴ１、Ｔ２の共有のソース領域Ｓの幅ＷＳを大きくできる。例えばトランジスターＴ１、Ｔ２の共有のソース領域Ｓでは、トランジスターＴ３Ｂ、Ｔ４Ｂの共有のソース領域Ｓに比べて多くの電流が流れる。トランジスターＴ３Ｂ、Ｔ４Ｂの共有のソース領域Ｓからドレイン領域Ｄに流れる電流は、トランジスターＴ１、Ｔ２の共有のソース領域Ｓにも流れるからである。従って、図５のように、より多くの電流が流れる共有のソース領域Ｓの幅ＷＳが大きくなるようにレイアウト配置することで、電流の量に応じた適切なソース領域Ｓの幅ＷＳの設定が可能になる。

またこの場合にも、トランジスターＴ１、Ｔ２の共有のソース領域Ｓの幅は、トランジスターＴ１、Ｔ２のドレイン領域Ｄの幅よりも大きく、トランジスターＴ３Ｂ、Ｔ４Ｂの共有のソース領域Ｓの幅は、トランジスターＴ３Ｂ、Ｔ４Ｂのドレイン領域Ｄの幅よりも大きくなっている。

このようにトランジスターＴ１、Ｔ２の共有のソース領域Ｓの幅が、そのドレイン領域Ｄの幅よりも大きくなり、トランジスターＴ３、Ｔ４の共有のソース領域Ｓの幅も、そのドレイン領域Ｄの幅よりも大きくなることで、発熱トランジスターＴＲのソース抵抗ＲＳの抵抗値Ｒ１をドレイン抵抗ＲＤの抵抗値Ｒ２よりも小さくできる。従って、ソース抵抗ＲＳが原因となって発熱トランジスターＴＲのゲート・ソース間電圧が低下して発熱性能が低下するのを抑制できるようになる。

図６に発熱トランジスターＴＲの第３配置例を示す。図６の第３配置例が適用される本実施形態の集積回路装置２０は、温度制御信号ＧＣに基づいて制御される発熱回路２２を含む。そして発熱回路２２は、温度制御信号ＧＣに基づいてゲート電圧が制御され且つ並列接続された複数のトランジスターＴ１～Ｔ６を有する発熱トランジスターＴＲと、複数のトランジスターＴ１～Ｔ６と平面視において重なる金属配線ＡＬＳと、一端が金属配線ＡＬＳに接続され、他端が複数のトランジスターＴ１～Ｔ６の複数のソース領域に接続される複数のビアＶＣを含む。金属配線ＡＬＳはグランドを発熱トランジスターＴＲのソースに供給する配線である。図６では、この金属配線ＡＬＳが、平面視において、発熱トランジスターＴＲを構成する複数のトランジスターＴ１～Ｔ６に重なるように配置されている。例えば全面ベタのパターンの金属配線ＡＬＳが、平面視において発熱トランジスターＴＲの複数のトランジスターＴ１～Ｔ６に重なるように配置される。例えば発熱トランジスターＴＲを構成する複数のトランジスターＴ１～Ｔ６の配置領域の方向ＤＲ２での幅に対応する広い幅の金属配線ＡＬＳが、平面視において発熱トランジスターＴＲの複数のトランジスターＴ１～Ｔ６に重なるように配置される。金属配線ＡＬＳの方向ＤＲ２での幅は、複数のトランジスターＴ１～Ｔ６の複数のソース領域に接続される複数のビアＶＣを覆う幅である。

例えば図７に図６の発熱トランジスターＴＲの模式的な断面図を示す。図７に示すように、金属配線ＡＬＳは、ｎ型の拡散領域に接続されるビアＶＣＳの位置から、方向ＤＲ１の方向に延在されて、発熱トランジスターＴＲを構成する複数のトランジスターＴ１～Ｔ６の上方に重なるように配線されている。なおトランジスターＴ１～Ｔ６のうちの一部に金属配線ＡＬＳに平面視において重ならない部分があってもよい。

また図６では、一端が金属配線ＡＬＳに接続され、他端が複数のトランジスターＴ１～Ｔ６の複数のソース領域に接続される複数のビアＶＣが設けられている。そして図６では、これらの複数のビアＶＣは、平面視において、複数のトランジスターＴ１～Ｔ６の複数のソース領域と重なる位置に設けられる。例えばトランジスターＴ１のソース領域にＧＮＤを供給するビアＶＣは、トランジスターＴ１のソース領域と重なる位置に設けられ、トランジスターＴ２のソース領域にＧＮＤを供給するビアＶＣは、トランジスターＴ２のソース領域と重なる位置に設けられる。同様にトランジスターＴ３、Ｔ４、Ｔ５、Ｔ６のソース領域にＧＮＤを供給するビアＶＣは、各々、トランジスターＴ３、Ｔ４、Ｔ５、Ｔ６のソース領域と重なる位置に設けられる。

このようにすれば、発熱トランジスターＴＲの複数のトランジスターＴ１～Ｔ６に平面視において重なる金属配線ＡＬＳから、複数のトランジスターＴ１～Ｔ６のソース領域に対して、当該ソース領域に平面視において重なる複数のビアＶＣを介して、グランドを供給できるようになる。このため、複数のトランジスターＴ１～Ｔ６のソース領域からの電流が、ソース領域を構成する拡散領域よりも抵抗値が低い金属配線ＡＬＳ及び複数のビアＶＣを介して、グランドに流れるようになる。従って、発熱トランジスターＴＲのソース抵抗ＲＳの抵抗値Ｒ１を実質的に下げることが可能になる。これにより、ソース抵抗ＲＳが原因となって発熱トランジスターＴＲのゲート・ソース間電圧が低下して発熱性能が低下するのを効果的に抑制できるようになる。

また金属配線ＡＬＳの配線パターンも方向ＤＲ２での幅が広い大きな配線パターンにできるため、エレクトロマイグレーションにより金属配線ＡＬＳやビアＶＣの断線やショートが発生するのも防止できるようになる。即ち発熱トランジスターＴＲには大電流が流れるため、金属配線ＡＬＳが細いと、エレクトロマイグレーションによる断線やショートが発生するおそれがある。この点、図８では、発熱トランジスターＴＲの複数のトランジスターＴ１～Ｔ６のソース領域の全面に重なるような幅の広い金属配線ＡＬＳが配置される。従って、発熱トランジスターＴＲに大電流が流れた場合にも、断線やショートが発生するのを防止できる。

また発熱トランジスターＴＲの複数のトランジスターは、トランジスターＴ１と、トランジスターＴ１とソース領域が共有されるトランジスターＴ２を含む。トランジスターＴ１、Ｔ２は、各々、第１トランジスター、第２トランジスターである。そして図６に示すように複数のビアの第１ビア群ＧＶＣ１は、トランジスターＴ１とトランジスターＴ２の共有ソース領域に平面視において重なるように配置される。例えばトランジスターＴ１のゲートとトランジスターＴ２のゲートとの間の共有ソース領域に重なるように第１ビア群ＧＶＣ１が配置される。

このようにすれば、金属配線ＡＬＳから、トランジスターＴ１、Ｔ２の共通ソース領域に平面視において重なるように配置される第１ビア群ＧＶＣ１を介して、トランジスターＴ１、Ｔ２の共通ソース領域に対してグランドを供給できるようになる。従って、ソース抵抗ＲＳとなる寄生抵抗は、第１ビア群ＧＶＣ１の一端から共通ソース領域のチャネル側端部への電流経路での寄生抵抗だけになるため、ソース抵抗ＲＳの抵抗値Ｒ１を効果的に小さくできる。これにより、ソース抵抗ＲＳが原因となって発熱トランジスターＴＲのゲート・ソース間電圧が低下して発熱性能が低下するのを効果的に抑制できるようになる。

またトランジスターＴ１のゲートの長手方向を方向ＤＲ１としたときに、第１ビア群ＧＶＣ１は、トランジスターＴ１、Ｔ２の共有ソース領域において方向ＤＲ１に沿って配置される。例えば図６では、第１ビア群ＧＶＣ１は、トランジスターＴ１、Ｔ２の共有ソース領域のグランド側の端部からＶＤＤ側の端部まで、方向ＤＲ１に沿って配置される。このようにすれば、トランジスターＴ１、Ｔ２の共通ソース領域に平面視において重なるように方向ＤＲ１に沿って配置される第１ビア群ＧＶＣ１によって、当該共通ソース領域にグランドを供給できるようになる。従って、方向ＤＲ１に沿って配置される第１ビア群ＧＶＣ１の一端から共通ソース領域のチャネル側端部への電流経路での寄生抵抗を小さくすることができ、ソース抵抗ＲＳの抵抗値Ｒ１を更に効果的に小さくできるようになる。

また図６では、複数列の第１ビア群ＧＶＣ１が、方向ＤＲ１に沿って、方向ＤＲ２に並んで配置される。例えば第１ビア群ＧＶＣ１の１列目のビア群が方向ＤＲ１に沿って配置され、この１列目のビア群の方向ＤＲ２側において、第１ビア群ＧＶＣ１の２列目のビア群が方向ＤＲ１に沿って配置される。なお図６では第１ビア群ＧＶＣ１の列数が２である場合を示しているが、列数は３以上であってもよい。

このように複数列の第１ビア群ＧＶＣ１が、トランジスターＴ１、Ｔ２の共通ソース領域に平面視において重なるように配置されることで、トランジスターＴ１、Ｔ２の共通ソース領域において各トランジスターのチャネルに近い位置に、第１ビア群ＧＶＣ１の一端を接続できるようになる。これにより、ソース抵抗ＲＳの抵抗値Ｒ１を更に効果的に小さくできるようになり、ソース抵抗ＲＳが原因となって発熱トランジスターＴＲのゲート・ソース間電圧が低下して発熱性能が低下するのを抑制できるようになる。

また図６では、発熱トランジスターＴＲの複数のトランジスターは、トランジスターＴ３と、トランジスターＴ３とソース領域が共有されるトランジスターＴ４を含む。トランジスターＴ３、Ｔ４は、各々、第３トランジスター、第４トランジスターである。そして図６に示すように複数のビアの第２ビア群ＧＶＣ２は、トランジスターＴ３とトランジスターＴ４の共有ソース領域に平面視において重なるように配置される。例えばトランジスターＴ３のゲートとトランジスターＴ４のゲートとの間の共有ソース領域に重なるように第２ビア群ＧＶＣ２が配置される。

このようにすれば、金属配線ＡＬＳから、トランジスターＴ３、Ｔ４の共通ソース領域に平面視において重なるように配置される第２ビア群ＧＶＣ２を介して、トランジスターＴ３、Ｔ４の共通ソース領域に対してグランドを供給できるようになる。従って、ソース抵抗ＲＳとなる寄生抵抗は、第２ビア群ＧＶＣ２の一端から共通ソース領域のチャネル側端部への電流経路での寄生抵抗だけになるため、ソース抵抗ＲＳの抵抗値Ｒ１を効果的に小さくできるようになる。これにより、ソース抵抗ＲＳが原因となって発熱トランジスターＴＲのゲート・ソース間電圧が低下して発熱性能が低下するのを効果的に抑制できるようになる。

また発熱トランジスターＴＲの複数のトランジスターは、トランジスターＴ５と、トランジスターＴ５とソース領域が共有されるトランジスターＴ６を含み、複数のビアの第３ビア群ＧＶＣ３は、トランジスターＴ５、Ｔ６の共有ソース領域に平面視において重なるように配置される。例えばトランジスターＴ５のゲートとトランジスターＴ６のゲートとの間の共有ソース領域に重なるように第３ビア群ＧＶＣ３が配置される。

なお図７では、発熱トランジスターＴＲの複数のトランジスターの各トランジスターのソース領域の幅がドレイン領域の幅よりも大きくなっている。しかしながら、各トランジスターのソース領域に平面視において重なるように複数のビアＶＣを配置することで、ソース抵抗ＲＳの抵抗値Ｒ１を十分に低減できるのであれば、ソース領域の幅をドレイン領域の幅よりも大きくしなくても構わない。例えばソース領域の幅とドレイン領域の幅を同じにして当該ソース領域に対して平面視に重なるように複数のビアＶＣを配置してもよい。

図８に発熱トランジスターＴＲの第４配置例を示す。図８では、金属配線ＡＬＳは、ビアＶＣが非存在の部分が穴部ＨＬとなる格子パターンを有している。即ち、ビアＶＣが存在する部分では、当該ビアＶＣに平面視において重なるように配線が存在し、ビアＶＣが非存在の部分では穴部ＨＬが形成されるような格子パターンの金属配線ＡＬＳが設けられている。例えばビアＶＣが非存在の部分が穴部ＨＬとなるような網目状の金属配線ＡＬＳが設けられている。

このようにすれば、発熱トランジスターＴＲの複数のトランジスターＴ１～Ｔ６に平面視において重なる格子パターンの金属配線ＡＬＳから、複数のトランジスターＴ１～Ｔ６のソース領域に対して、当該ソース領域に平面視において重なる複数のビアＶＣを介して、グランドを供給できるようになる。このため、複数のトランジスターＴ１～Ｔ６のソース領域からの電流が、抵抗値が低い金属配線ＡＬＳ及び複数のビアＶＣを介して、グランドに流れるようになるため、発熱トランジスターＴＲのソース抵抗ＲＳの抵抗値Ｒ１を実質的に下げることが可能になる。

また格子パターンの金属配線ＡＬＳにおいても、例えば２つの穴部ＨＬの間の配線の幅を、エレクトロマイグレーションにより断線しないような太さにすることで、エレクトロマイグレーションにより断線やショートなどの問題が発生するのも防止できるようになる。

また図８に示すように、金属配線ＡＬＳは、第１ビア群ＧＶＣ１に沿って設けられる配線部分ＬＰ１と、第２ビア群ＧＶＣ２に沿って設けられる配線部分ＬＰ２と、配線部分ＬＰ１と配線部分ＬＰ２に交差し且つ所与の距離離れて配置される配線部分ＬＰ３及び配線部分ＬＰ４を含む。配線部分ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４は、各々、第１配線部分、第２配線部分、第３配線部分、第４配線部分である。即ち配線部分ＬＰ１は、金属配線ＡＬＳにおいて、第１ビア群ＧＶＣ１に平面視において重なるように方向ＤＲ１に沿って配線される部分である。配線部分ＬＰ２は、金属配線ＡＬＳにおいて、第２ビア群ＧＶＣ２に平面視において重なるように方向ＤＲ１に沿って配線される部分である。配線部分ＬＰ３及び配線部分ＬＰ４は、金属配線ＡＬＳにおいて、これらの配線部分ＬＰ１及び配線部分ＬＰ２に交差する部分である。そして配線部分ＬＰ３及び配線部分ＬＰ４が所与の距離離れて配置されることで、配線部分ＬＰ３と配線部分ＬＰ４の間に、穴部ＨＬが形成されるようになる。

このような配線部分ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４を有する金属配線ＡＬＳにより、例えばビアＶＣが非存在の部分が穴部ＨＬとなる格子パターンの金属配線ＡＬＳを実現できる。そして、このような格子パターンの金属配線ＡＬＳから、複数のトランジスターＴ１～Ｔ６のソース領域に対して、当該ソース領域に平面視において重なる複数のビアＶＣを介して、グランドを供給することで、発熱トランジスターＴＲのソース抵抗ＲＳの抵抗値Ｒ１を実質的に下げることが可能になる。また配線部分ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４の各々の太さを、エレクトロマイグレーションにより断線等が生じないような太さにすることで、エレクトロマイグレーションにより断線やショートなどの問題が発生するのも防止できるようになる。

なお図６、図８のいずれの場合も、金属配線ＡＬＳを、エレクトロマイグレーションによる問題が発生しないような幅で、後述の図１３のグランドパッドＰＧＮＤから発熱トランジスターＴＲの配置領域に配線することが望ましい。

図９に発熱トランジスターＴＲや寄生抵抗の等価回路を示し、図１０に発熱トランジスターＴＲのゲート電圧－電流特性を示す。図９の等価回路や回路定数は回路シミュレーターにより抽出されるものでありここでは詳細な説明は割愛する。図１０は例えば図９の等価回路を用いた回路シミュレーションにより得られた発熱トランジスターＴＲのゲート電圧－電流特性である。図１０では横軸が発熱トランジスターＴＲのゲート電圧ＶＧであり、縦軸が発熱トランジスターＴＲに流れる電流Ｉｄである。ゲート電圧ＶＧは、温度制御信号ＧＣの電圧であり、電流Ｉｄは、発熱トランジスターＴＲのドレイン・ソース間に流れる電流である。Ａ１は本実施形態の手法を適用した場合の発熱トランジスターＴＲのゲート電圧－電流特性であり、Ａ２は本実施形態の手法を適用しなかった場合のゲート電圧－電流特性である。温度制御の定常状態時におけるゲート電圧は例えばＶＧ＝２．４Ｖ程度である。本実施形態の手法を適用してソース抵抗ＲＳを小さくすることで、Ａ３に示すようにＶＧ＝２．４Ｖのときに発熱トランジスターＴＲに流れる電流Ｉｄを大きくすることが可能になる。例えば本実施形態の手法を適用せずにソース抵抗ＲＳが大きいと、ＶＧ＝２．４Ｖのときの電流ＩｄはＡ４に示すようになる。従って、本実施形態の手法を適用することで発熱トランジスターＴＲに流れる電流Ｉｄを、Ｉｄｉｆだけ増加させることができ、発熱トランジスターＴＲの発熱性能を向上できる。

図１１は、本実施形態の手法を適用しなかった場合におけるソース抵抗ＲＳ、オン抵抗、ドレイン抵抗ＲＤの抵抗値の例である。具体的には図１１は発熱トランジスターＴＲを構成するトランジスターのソース領域の幅とドレイン領域の幅が共に５．５μｍ程度である場合における回路シミュレーション結果である。一方、図１２は、本実施形態の手法を適用した場合におけるソース抵抗ＲＳ、オン抵抗、ドレイン抵抗ＲＤの抵抗値の例である。具体的には図１２は、ソース領域の幅を拡大して８μｍ程度とし、それに対応してドレイン領域の幅を３μｍ程度に縮小した場合における回路シミュレーション結果である。図１１、図１２では、ゲート電圧が２．０Ｖ、２．４Ｖ、２．８Ｖであるときの各抵抗値が示されている。なお電流制限抵抗ＲＬの抵抗値は１Ωとしている。

図１２に示すようにソース領域の幅を大きくすることで、ソース抵抗ＲＳの抵抗値を小さくできると共にオン抵抗の値も小さくなる。ソース抵抗ＲＳの抵抗値が小さくなることで、ソース抵抗ＲＳを原因とする発熱トランジスターＴＲのゲート・ソース間電圧の低下を抑制でき、発熱性能の向上を実現できる。また図１２ではドレイン領域の幅が大きくなることでドレイン抵抗ＲＤの抵抗値は大きくなっているが、ドレイン抵抗ＲＤの抵抗値が大きくなっても発熱トランジスターＴＲのゲート・ソース間電圧の低下は生じない。そしてドレイン抵抗ＲＤの抵抗値が大きくなった分だけ、例えば電流制限抵抗ＲＬの抵抗値を小さくする調整を行えば済むことになる。なお図１０のＡ１、Ａ３や図１２に示す発熱能力の改善は、図３、図５に示すようなソース領域の幅の拡大する手法によっても実現できるし、図６、図８に示すような金属配線ＡＬＳ及びビアＶＣの配置手法によっても実現できる。

３．集積回路装置のレイアウト配置
図１３に本実施形態の集積回路装置２０のレイアウト配置例を示す。集積回路装置２０の外形は、辺ＳＤ１と、辺ＳＤ１の対辺である辺ＳＤ２を有する。また集積回路装置２０の外形は、辺ＳＤ１、辺ＳＤ２に交差する辺ＳＤ３と、辺ＳＤ３の対辺である辺ＳＤ４を含むことができる。辺ＳＤ４は辺ＳＤ１、辺ＳＤ２に交差する。辺ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４は、各々、第１辺、第２辺、第３辺、第４辺である。集積回路装置２０の外形は、例えば集積回路装置２０を実現する半導体基板の外形である。図１３では、辺ＳＤ１から辺ＳＤ２へと向かう方向が、第１方向である方向ＤＲ１になっている。そして辺ＳＤ１、辺ＳＤ２は、方向ＤＲ１に直交する方向ＤＲ２に沿った辺であり、辺ＳＤ３、辺ＳＤ４は方向ＤＲ１に沿った辺である。

集積回路装置２０はグランドパッドＰＧＮＤと電源パッドＰＶＤＤを含む。そして図１３では、辺ＳＤ１に沿って、発熱トランジスターＴＲのソースに電気的に接続されるグランドパッドＰＧＮＤが配置される。ここでは複数のグランドパッドＰＧＮＤが辺ＳＤ１に沿って配置されており、一例としては５個のグランドパッドＰＧＮＤが配置されている。また図１３では辺ＳＤ２に沿って、発熱トランジスターＴＲのドレインに電源電圧ＶＤＤを供給する電源パッドＰＶＤＤが配置される。ここでは複数の電源パッドＰＶＤＤが辺ＳＤ２に沿って配置されており、一例としては３個の電源パッドＰＶＤＤが配置されている。発熱トランジスターＴＲには大電流が流れるため、このように複数のグランドパッドＰＧＮＤ、複数の電源パッドＰＶＤＤを配置することが望ましい。なおグランドパッドＰＧＮＤ、電源パッドＰＶＤＤの配置数は図１３の配置数には限定されず、任意である。また図１３ではグランドパッドＰＧＮＤの方向ＤＲ４側には、温度センサー２４が配置される。また電源パッドＰＶＤＤの方向ＤＲ２側には、温度制御信号ＧＣの入力パッドであるパッドＰＧＣが配置され、電源パッドＰＶＤＤの方向ＤＲ４側には、温度センサー２４の温度検出信号ＴＳの出力パッドであるパッドＰＴＳが配置される。なお図１３の温度センサー２４、パッドＰＧＣ、ＰＴＳの配置は一例であり、このような配置に限定されるものではない。

そして図１３に示すように発熱トランジスターＴＲは、グランドパッドＰＧＮＤと電源パッドＰＶＤＤの間に配置される。例えば集積回路装置２０の辺ＳＤ１の方向ＤＲ１側にグランドパッドＰＧＮＤが配置され、グランドパッドＰＧＮＤの方向ＤＲ１側に発熱トランジスターＴＲが配置され、発熱トランジスターＴＲの方向ＤＲ１側に電源パッドＰＶＤＤが配置される。図１３では、図３～図８で説明したように複数のトランジスターにより構成される発熱トランジスターＴＲは、例えば長手方向が方向ＤＲ２に沿うように、グランドパッドＰＧＮＤの方向ＤＲ１側に配置される。例えばグランドパッドＰＧＮＤと発熱トランジスターＴＲが方向ＤＲ１に沿って並んで配置されている。

このようにすれば、グランドパッドＰＧＮＤと発熱トランジスターＴＲのソースをショートパスの経路で電気的に接続し、発熱トランジスターＴＲのドレインと電源パッドＰＶＤＤもショートパスの経路等で電気的に接続することが可能になる。従って、当該経路に存在する寄生抵抗等が発熱トランジスターＴＲの発熱性能に対して与える悪影響を低減することができ、発熱性能の向上を図れる。

また図１、図２で説明したように集積回路装置２０は、一端が電源パッドＰＶＤＤに電気的に接続され、他端が発熱トランジスターＴＲのドレインに電気的に接続される電流制限抵抗ＲＬを含む。そして図１３に示すように電流制限抵抗ＲＬは、発熱トランジスターＴＲと電源パッドＰＶＤＤの間に配置される。例えば発熱トランジスターＴＲの方向ＤＲ１側に電流制限抵抗ＲＬが配置され、電流制限抵抗ＲＬの方向ＤＲ１側に電源パッドＰＶＤＤが配置される。例えば電流制限抵抗ＲＬは、発熱トランジスターＴＲの方向ＤＲ１側において、例えば長手方向が方向ＤＲ２に沿うように配置される。例えば発熱トランジスターＴＲと電流制限抵抗ＲＬとは、方向ＤＲ１に沿って並んで配置される。また電流制限抵抗ＲＬと電源パッドＰＶＤＤは、方向ＤＲ１に沿って並んで配置される。

このようにすれば、電流制限抵抗ＲＬの一端と電源パッドＰＶＤＤとをショートパスの経路で接続し、電流制限抵抗ＲＬの他端と発熱トランジスターＴＲのドレインとをショートパスの経路で接続できるようになる。従って、発熱トランジスターＴＲと電流制限抵抗ＲＬと電源パッドＰＶＤＤを、例えば方向ＤＲ１に沿ってコンパクトにレイアウト配置できるようになり、集積回路装置２０のレイアウト面積の小面積化を実現できる。

図１４に本実施形態の集積回路装置２０のレイアウト配置例として、拡散領域ＤＦ１、ＤＦ２やビアＶＣＳ、ＶＣＤのレイアウト配置例を示す。ｎ型の拡散領域ＤＦ１は、グランドパッドＰＧＮＤの領域から発熱トランジスターＴＲのソース領域に至る経路に形成される。例えば拡散領域ＤＦ１は、複数のグランドパッドＰＧＮＤの方向ＤＲ２での幅よりも広い幅で、グランドパッドＰＧＮＤの領域から発熱トランジスターＴＲのソース領域に至る経路に形成される。グランドパッドＰＧＮＤの領域においては、グランドパッドＰＧＮＤの下方に拡散領域ＤＦ１が形成されている。またｎ型の拡散領域ＤＦ２は、発熱トランジスターＴＲのドレイン領域から、電源パッドＰＶＤＤの領域に至る経路に形成される。例えば拡散領域ＤＦ２は、複数の電源パッドＰＶＤＤの方向ＤＲ２での幅よりも広い幅で、発熱トランジスターＴＲのドレイン領域から電源パッドＰＶＤＤの領域に至る経路に形成される。電源パッドＰＶＤＤの領域においては、電源パッドＰＶＤＤの下方に拡散領域ＤＦ２が形成されている。発熱トランジスターＴＲの領域では、図３、図５、図６、図８に示すように、ソース領域となる拡散領域ＤＦ１の凸部と、ドレイン領域となる拡散領域ＤＦ２の凹部とが対向し、ソース領域となる拡散領域ＤＦ１の凹部と、ドレイン領域となる拡散領域ＤＦ２の凸部が対向するように配置されることになる。

そして図１４に示すように、電流制限抵抗ＲＬは、電源パッドＰＶＤＤと発熱トランジスターＴＲのドレインとの間に並列に接続された複数の拡散抵抗ＲＬ１～ＲＬｍを含む。即ち複数の拡散抵抗ＲＬ１～ＲＬｍは、一端が電源パッドＰＶＤＤに接続され他端が発熱トランジスターＴＲのドレインに接続されて、電源パッドＰＶＤＤと発熱トランジスターＴＲのドレインとの間に並列接続される。

このように電源パッドＰＶＤＤと発熱トランジスターＴＲのドレインとの間に並列接続された複数の拡散抵抗ＲＬ１～ＲＬｍにより、電流制限抵抗ＲＬを構成することで、少ないレイアウト面積で所望の抵抗値の電流制限抵抗ＲＬを実現できるようになる。

また複数の拡散抵抗ＲＬ１～ＲＬｍは、辺ＳＤ１から辺ＳＤ２へと向かう方向を方向ＤＲ１とし、方向ＤＲ１に直交する方向を方向ＤＲ２としたときに、各拡散抵抗の長手方向が方向ＤＲ１に沿うと共に、方向ＤＲ２に沿って並んで配置される。例えば方向ＤＲ１を長手方向とする細い幅の複数の拡散抵抗ＲＬ１～ＲＬｍが、方向ＤＲ２に沿って並んで配置される。例えば拡散領域ＤＦ２に対してスリットとなる複数の穴部が形成され、１つの穴部と隣の穴部の間の拡散領域が、拡散抵抗ＲＬ１～ＲＬｍの各拡散抵抗になる。複数の拡散抵抗ＲＬ１～ＲＬｍの各拡散抵抗の方向ＤＲ２での幅は例えば４～６μｍ程度であり、方向ＤＲ１での長さは例えば４０～５０μｍ程度である。

このように、方向ＤＲ２での幅が細い複数の拡散抵抗ＲＬ１～ＲＬｍを方向ＤＲ２に沿って並べて配置することで、電流制限抵抗ＲＬのレイアウト領域の方向ＤＲ１での長さＬ３を小さくしながら、所望の抵抗値の電流制限抵抗ＲＬを実現できるようになる。これにより集積回路装置２０のコンパクト化と、所望の抵抗値の電流制限抵抗ＲＬとを両立して実現できるようになる。

また図１４に示すように集積回路装置２０は、グランドパッドＰＧＮＤと平面視において重なるように配置される複数のビアＶＣＳを含む。例えば複数のビアＶＣＳが、グランドパッドＰＧＮＤの各パッドの全面に配置される。そして複数のビアＶＣＳは、一端がグランドパッドＰＧＮＤに電気的に接続され、他端が発熱トランジスターＴＲのソースに電気的に接続される。これらのビアＶＣＳは図４、図７のビアＶＣＳに相当する。

このようにすれば、グランドパッドＰＧＮＤを、複数のビアＶＣＳを介して、その直下の拡散領域ＤＦ１に電気的に接続して、発熱トランジスターＴＲのソースに電気的に接続できるようになる。従って、発熱トランジスターＴＲのソース側に形成される寄生抵抗を低減することが可能になり、寄生抵抗が原因とする発熱トランジスターＴＲの発熱性能の低下を抑制できるようになる。

同様に集積回路装置２０は、電源パッドＰＶＤＤと平面視において重なるように配置される複数のビアＶＣＤを含む。例えば複数のビアＶＣＤが、電源パッドＰＶＤＤの各パッドの全面に配置される。そして複数のビアＶＣＤは、一端が電源パッドＰＶＤＤに電気的に接続される。また複数のビアＶＣＤの他端は、他端が発熱トランジスターＴＲのドレインに電気的に接続される電流制限抵抗ＲＬの一端に接続される。

例えば本実施形態の比較例のレイアウト配置の手法として、拡散領域ＤＦ２を、発熱トランジスターＴＲのドレイン領域側の端部から方向ＤＲ１側に延在させた後、方向ＤＲ２や方向ＤＲ４に屈曲させ、例えば発熱トランジスターＴＲの方向ＤＲ２側や方向ＤＲ４側に配置される電源パッドＰＶＤＤの場所まで拡散領域ＤＦ２を延在させる手法が考えられる。この比較例の手法では、上述のように長い距離に亘って延在する拡散領域ＤＦ２が、電流制限抵抗ＲＬとして用いられる。しかしながら、この比較例の手法では、拡散領域ＤＦ２を延在させてレイアウト配置する領域が無駄になって、集積回路装置２０のレイアウト面積を増加させてしまう。

この点、図１３、図１４の本実施形態のレイアウト配置によれば、複数の拡散抵抗ＲＬ１～ＲＬｍを、方向ＤＲ１での長さＬ３が短いコンパクトなレイアウト領域に配置することで、電流制限抵抗ＲＬのレイアウトが実現される。従って、発熱トランジスターＴＲと電流制限抵抗ＲＬとを、グランドパッドＰＧＮＤと電源パッドＰＶＤＤの間にコンパクトなレイアウト面積で配置できるようになる。この結果、上述の比較例の手法に比べて、集積回路装置２０のレイアウト面積を大幅に縮小でき、集積回路装置２０の小型化を実現できるようになる。

なお図１３、図１４において発熱トランジスターＴＲの領域の方向ＤＲ１での長さＬ１は例えば２２０～２６０μｍ程度であり、方向ＤＲ２での長さは例えば７００～９００μｍ程度である。一例としては、チャネル長Ｌが例えば３μであり、チャネル幅Ｗが例えば２４０μのトランジスターが、方向ＤＲ１を長手方向として、発熱トランジスターＴＲの各列のトランジスターとして配置される。そして、このような各列のトランジスターが、方向ＤＲ２に沿って例えば１００列程度、配置される。なお各列のトランジスターを、例えば方向ＤＲ１に沿って複数個に分割して配置してもよい。例えばゲートの下にチャネルを形成しないことで、各列のトランジスターを例えば８段に分割して配置する。

本実施形態では集積回路装置２０のコンパクト化を図りながら発熱トランジスターＴＲの発熱性能については維持している。そして図１３、図１４で説明したように、集積回路装置２０のレイアウト面積を小さくするために、電流制限抵抗ＲＬの領域の方向ＤＲ１での長さＬ３を小さくしている。例えば電流制限抵抗ＲＬを、細い幅の複数の拡散抵抗ＲＬ１～ＲＬｍの並列接続により実現することで、方向ＤＲ１での長さＬ３を小さくすることができる。そして、このように電流制限抵抗ＲＬの領域の方向ＤＲ１での長さＬ３を小さくした分だけ。発熱トランジスターＴＲの領域の方向ＤＲ１での長さＬ１を大きくする。そして発熱トランジスターＴＲの領域の方向ＤＲ１での長さＬ１を大きくする一方で、方向ＤＲ２での長さＬ２を小さくする。これにより、発熱トランジスターＴＲのトランジスターサイズであるＷ／Ｌを維持することができ、発熱性能を維持できるようになる。そして発熱トランジスターＴＲの領域の方向ＤＲ２での長さＬ２が小さくすることで、集積回路装置２０のコンパクト化を実現できる。従って、集積回路装置２０のコンパクト化と、発熱トランジスターＴＲの発熱性能の維持を両立して実現することが可能になる。

４．発振器
図１５に本実施形態の発振器４の構造例を示す。発振器４は、本実施形態の集積回路装置２０と、集積回路装置２０により温度制御される振動子１０を含む。例えばヒーターＩＣである集積回路装置２０は発熱回路２２を有しており、この発熱回路２２の発熱により、振動子１０の温度制御を行うことが可能になる。例えば図１、図２の温度制御信号ＧＣが発熱トランジスターＴＲのゲートに入力されることで、発熱回路２２の発熱が制御され、この発熱の制御により振動子１０の温度が制御されるようになる。

更に具体的には図１５の発振器４は、集積回路装置２０と、振動子１０と、振動子１０を発振させる後述の図１６の発振回路３２を有する集積回路装置３０と、振動子１０と集積回路装置３０とを収容する第１パッケージ１３と、集積回路装置２０と第１パッケージ１３を収容する第２パッケージ１７を含む。集積回路装置２０は第１集積回路装置であり、集積回路装置３０は第２集積回路装置である。

このようにすれば、振動子１０と振動子１０を発振させる集積回路装置３０を収容する第１パッケージ１３を恒温槽とする恒温槽型水晶発振器（ＯＣＸＯ）を実現できるようになる。例えば第１パッケージ１３の上面に、ヒーターＩＣである本実施形態の集積回路装置２０が配置され、温度制御信号ＧＣに基づく集積回路装置２０の発熱回路２２の発熱制御により、恒温槽である第１パッケージ１３の温度制御が行われる。これにより例えば環境温度が変化しても、振動子１０の温度を一定に保つような温度制御が行われ、恒温槽型水晶発振器の実現が可能になる。

また図１５の発振器４の構造によれば、振動子１０と、集積回路装置３０と、振動子１０及び集積回路装置３０を収容する第１パッケージ１３とを備える既存の製品の発振器を利用することも可能になる。即ち振動子１０と、集積回路装置３０と、第１パッケージ１３とを備える既存の製品の発振器を、ヒーターＩＣである集積回路装置２０と共に、第２パッケージ１７に収容することで、恒温槽型水晶発振器を実現できるようになる。従って、既存の製品の発振器を有効利用した恒温槽型水晶発振器の実現が可能になり、製品コストや開発コストや開発期間等を削減できるようになる。

また図１５の発振器４は、第２パッケージ１７に設けられ、集積回路装置２０に温度制御信号ＧＣを出力する集積回路装置４０を含む。集積回路装置４０は第３集積回路装置である。集積回路装置４０は後述の図１６に示すようにオーブン制御回路４６を有しており、このオーブン制御回路４６からの温度制御信号ＧＣが集積回路装置２０に入力され、発熱回路２２の発熱制御が行われる。このようにすれば、集積回路装置４０が温度制御信号ＧＣに基づく温度制御を行うことで、集積回路装置２０の発熱回路２２の発熱制御が行われ、これにより恒温槽となる第１パッケージ１３の温度制御が行われて、恒温槽型水晶発振器が実現されるようになる。なお本実施形態では集積回路装置４０を設けない変形実施も可能である。例えばオーブン制御回路４６を集積回路装置２０に設けて、恒温槽型水晶発振器のオーブン制御を実現してもよい。

次に図１５の発振器４の構造について具体的に説明する。図１５において、第１パッケージ１３は、例えばセラミック等により形成され、その内側に収容空間ＳＰ１を有しており、この収容空間ＳＰ１に振動子１０及び集積回路装置３０が収容されている。収容空間ＳＰ１は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。第１パッケージ１３により、振動子１０及び集積回路装置３０を衝撃、埃、熱、湿気等から好適に保護することができる。また第１パッケージ１３は恒温槽型水晶発振器の恒温槽としても用いられる。

第１パッケージ１３はベース１１とリッド１２を有する。具体的には第１パッケージ１３は、振動子１０及び集積回路装置３０を支持するベース１１と、ベース１１との間に収容空間ＳＰ１を形成するようにベース１１に接合されたリッド１２とにより構成されている。そして振動子１０は、ベース１１の内側に設けられた段差部に端子電極を介して支持されている。また集積回路装置３０は、ベース１１の内側底面に配置されている。なお集積回路装置３０と振動子１０との電気的な接続や、集積回路装置３０と他の集積回路装置２０、４０との間の電気的な接続は、ボンディングワイヤーＢＷや第１パッケージ１３、第２パッケージ１７の内部配線を用いて行われる。

第２パッケージ１７は、例えばセラミック等により形成され、その内側に収容空間ＳＰ２を有しており、この収容空間ＳＰ２に、第１パッケージ１３と集積回路装置２０が収容されている。収容空間ＳＰ２は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。第２パッケージ１７により、集積回路装置２０や第１パッケージ１３を衝撃、埃、熱、湿気等から好適に保護することができる。

第２パッケージ１７はベース１５とリッド１６を有する。具体的には第２パッケージ１７は、第１パッケージ１３等を支持するベース１５と、ベース１５との間に収容空間ＳＰ２を形成するようにベース１５に接合されたリッド１６とにより構成されている。そして第１パッケージ１３は、ベース１５の内側底面に配置されている。

また第２パッケージ１７の底面には凹部が形成されている。そして凹部の底面に集積回路装置４０が実装されている。なお集積回路装置４０を第２パッケージ１７の収容空間ＳＰ２に配置するなどの種々の変形実施が可能である。また第２パッケージ１７の外側底面には外部端子１８、１９が形成されている。外部端子１８、１９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対して発振器４が生成したクロック信号などを出力できるようになる。なお外部端子１８、１９と集積回路装置４０等との電気的な接続は、ボンディングワイヤーＢＷや第２パッケージ１７等の内部配線を用いて行われる。

なお発振器４の図１５の構造に限定されるものではなく、種々の変形実施が可能である。例えば振動子１０が収容される空間に集積回路装置２０を設けて、オーブン制御を行ってもよい。例えばベース１１の段差部と、振動子１０との間に集積回路装置２０を設け、集積回路装置２０の発熱を振動子１０に直接に伝達するようにしてもよい。或いは本実施形態の集積回路装置２０に発振回路を設けて、振動子１０が収容される空間に集積回路装置２０を配置してもよい。

図１６に発振器４の構成例を示す。図１６に示すように本実施形態の発振器４は、振動子１０と集積回路装置２０、３０、４０を含み、クロック信号ＣＫ２を出力する。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片、音叉型水晶振動片、或いは双音叉型水晶振動片などにより実現できる。なお本実施形態の振動子１０は、例えば厚みすべり振動型、音叉型、又は双音叉型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片によっても実現できる。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

集積回路装置３０は、発振回路３２、出力回路３４、温度センサー３６を含む。発振回路３２は振動子１０を発振させる回路である。例えば発振回路３２は、振動子１０を発振させることで発振信号を生成する。例えば発振回路３２は、発振用の駆動回路と、キャパシターや抵抗などの能動素子により実現できる。駆動回路は、例えばＣＭＯＳのインバーター回路やバイポーラートランジスターにより実現できる。駆動回路は、発振回路３２のコア回路であり、駆動回路が、振動子１０を電圧駆動又は電流駆動することで、振動子１０を発振させる。発振回路３２としては、例えばインバーター型、ピアース型、コルピッツ型、又はハートレー型などの種々のタイプの発振回路を用いることができる。また発振回路３２に可変容量回路を設けてもよい。そしてこの可変容量回路の容量の調整により、発振周波数を調整できるようにする。可変容量回路は、例えばバラクターなどの可変容量素子により実現できる。なお本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子等を介した接続であってもよい。

出力回路３４は、発振回路３２からの発振信号に基づくクロック信号ＣＫ１を出力する。例えば出力回路３４は、発振信号をバッファリングしてクロック信号ＣＫ１として出力する。そして、このクロック信号ＣＫ１が集積回路装置４０に入力される。

温度センサー３６は温度を検出するセンサーである。具体的には温度センサー３６は、周囲の温度を検出して、周囲の温度に応じて変化する温度検出信号ＴＳ２を集積回路装置４０に出力する。例えば温度センサー３６は、温度依存性を有する回路素子を利用して、温度検出信号ＴＳ２を生成する。例えば温度センサー３６は、ＰＮ接合の順方向電圧が有する温度依存性を用いることで、温度に依存して電圧が変化する温度検出信号ＴＳ２を出力する。或いは温度センサー３６は、温度検出信号ＴＳ２として、デジタルの温度検出データを出力するようにしてもよい。

集積回路装置２０は、図１、図２で説明したように発熱回路２２と温度センサー２４を含む。発熱回路２２は、集積回路装置４０からの温度制御信号ＧＣに基づいて発熱が制御される。また温度センサー２４は、温度検出信号ＴＳを生成して集積回路装置４０に出力する。なお温度センサー２４は、温度検出信号ＴＳとして、デジタルの温度検出データを出力するようにしてもよい。

集積回路装置４０は、クロック信号生成回路４２と、出力回路４３と、処理回路４４と、オーブン制御回路４６と、温度センサー４８を含む。クロック信号生成回路４２には、集積回路装置３０から、振動子１０の発振信号に基づき生成されたクロック信号ＣＫ１が入力される。クロック信号生成回路４２は例えばＰＬＬ回路であり、クロック信号ＣＫ１の周波数を逓倍したクロック信号ＣＫ２を生成し、このクロック信号ＣＫ２が出力回路４３によりバッファリングされて、外部に出力される。クロック信号生成回路４２としては、例えば周波数の分数逓倍が可能なフラクショナル－Ｎ型のＰＬＬ回路などを用いることできる。

処理回路４４は、温度補償処理や各種の補正処理を行ったり、集積回路装置４０の各回路ブロックの制御処理を行う。処理回路４４は、温度の変動があってもクロック信号ＣＫ２の周波数が一定になるようにするための温度補償処理を行う。例えば集積回路装置４０には、集積回路装置２０の温度センサー２４からの温度検出信号ＴＳや、集積回路装置３０の温度センサー３６からの温度検出信号ＴＳ２が入力される。また集積回路装置４０内にも温度センサー４８が設けられている。処理回路４４は、これらの温度センサー２４、３６、４８の温度検出結果に基づいて、温度補償処理を行う。具体的には処理回路４４は、デジタル信号処理を行うデジタル信号処理回路４５を含む。デジタル信号処理回路４５は、ＤＳＰ（Digital Signal Processor）として動作し、例えば温度補償処理を含むデジタル信号処理を行う。またデジタル信号処理回路４５は、デジタル信号処理としてデジタルフィルター処理を行う。例えばＦＩＲ（Finite Impulse Response）やＩＩＲ（Infinite Impulse Response）などのデジタルフィルター処理を行う。またデジタル信号処理回路４５は、エージング補正のためのデジタル信号処理を行う。例えばエージング補正のためのデジタル信号処理としてカルマンフィルター処理などを行う。またデジタル信号処理回路４５は、デジタル信号処理としてニューラルネットワーク処理を行う。例えば集積回路装置４０の外部の温度センサー２４、３６の温度検出結果や内部の温度センサー４８の温度検出結果に基づいて、振動子１０の温度を類推するＡＩ（Artificial Intelligence）のニューラルネットワーク処理を行う。

オーブン制御回路４６は、温度制御信号ＧＣを集積回路装置２０の発熱回路２２に出力することで、発熱回路２２の発熱を制御して、恒温槽に設けられる振動子１０のオーブン制御を行う。即ちオーブン制御回路４６は、発熱回路２２の発熱を制御することで、振動子１０が設けられるオーブンである恒温槽の温度制御を行う。例えばオーブン制御回路４６は、恒温槽の温度であるオーブン温度が設定温度になるように温度制御を行う。なお図１５では第１パッケージ１３が恒温槽として機能している。オーブン制御回路４６は、例えばオペアンプ、抵抗、キャパシターなどにより構成された積分回路により実現されるＰＩ制御回路（Proportional-Integral Controller）などにより実現できる。

以上に説明したように本実施形態の集積回路装置は、温度制御信号に基づいて制御される発熱回路を含み、発熱回路は、温度制御信号に基づいてゲート電圧が制御され且つ並列接続された複数のトランジスターを有する発熱トランジスターを含む。また発熱回路は、複数のトランジスターと平面視において重なり、発熱トランジスターのソースにグランドを供給する金属配線と、一端が金属配線に接続され、他端が複数のトランジスターの複数のソース領域に接続される複数のビアを含む。そして複数のビアは、平面視において、複数のソース領域と重なる位置に設けられる。

本実施形態では、発熱トランジスターの複数のトランジスターに平面視において重なる金属配線から、複数のトランジスターのソース領域に対して、当該ソース領域に平面視において重なる複数のビアを介して、グランドを供給できるようになる。これにより、発熱トランジスターのソース抵抗の抵抗値を実質的に下げることが可能になる。従って、温度制御信号がゲートに入力されたときに、発熱トランジスターのゲート・ソース間電圧の低下を抑えることが可能になり、発熱トランジスターの寄生抵抗を原因とする発熱能力の低下を抑制できるようになる。

また本実施形態では、複数のトランジスターは、第１トランジスターと、第１トランジスターとソース領域が共有される第２トランジスターと、を含み、複数のビアの第１ビア群は、第１トランジスターと第２トランジスターの共有ソース領域に平面視において重なるように配置されてもよい。

このようにすれば、金属配線から、第１トランジスターと第２トランジスターの共通ソース領域に平面視において重なるように配置される第１ビア群を介して、当該共通ソース領域に対してグランドを供給できるようになる。これによりソース抵抗の抵抗値を効果的に小さくでき、ソース抵抗が原因となって発熱トランジスターの発熱性能が低下するのを抑制できるようになる。

また本実施形態では、第１トランジスターの第１ゲートの長辺方向を第１方向としたとき、第１ビア群は、共有ソース領域において第１方向に沿って配置されてもよい。

このようにすれば、第１ビア群の一端から共通ソース領域のチャネル側端部への電流経路での寄生抵抗を小さくすることが可能になり、ソース抵抗の抵抗値を効果的に小さくできるようになる。

また本実施形態では、複数列の第１ビア群が、第１方向に沿って、第１方向に直交する第２方向に並んで配置されてもよい。

このようにすれば、第１トランジスターと第２トランジスターの共通ソース領域において各トランジスターのチャネルに近い位置に、第１ビア群の一端を接続できるようになり、ソース抵抗の抵抗値を効果的に小さくできる。

また本実施形態では、複数のトランジスターは、第３トランジスターと、第３トランジスターとソース領域が共有される第４トランジスターと、を含んでもよい。そして第２トランジスターのドレイン領域と第３トランジスターのドレイン領域は共有され、複数のビアの第２ビア群は、第３トランジスターと第４トランジスターの共有ソース領域に平面視において重なるように配置されてもよい。

このようにすれば、金属配線から、第３トランジスターと第４トランジスターの共通ソース領域に平面視において重なるように配置される第２ビア群を介して、当該共通ソース領域に対してグランドを供給できるようになる。これによりソース抵抗の抵抗値を効果的に小さくでき、ソース抵抗が原因となって発熱トランジスターの発熱性能が低下するのを抑制できるようになる。

また本実施形態では、金属配線は、ビアが非存在の部分が穴部となる格子パターンを有してもよい。

このようにすれば、発熱トランジスターの複数のトランジスターに平面視において重なる格子パターンの金属配線から、複数のトランジスターのソース領域に対して、当該ソース領域に平面視において重なる複数のビアを介して、グランドを供給できるようになる。

また本実施形態では、金属配線は、第１ビア群に沿って設けられる第１配線部分と、第２ビア群に沿って設けられる第２配線部分と、第１配線部分と第２配線部分に交差し且つ所与の距離離れて配置される第３配線部分及び第４配線部分と、を含んでもよい。

このような第１配線部分、第２配線部分、第３配線部分及び第４配線部分を有する金属配線により、格子パターンの金属配線を実現できるようになる。

また本実施形態では、集積回路装置の外形は、第１辺と、第１辺の対辺である第２辺とを有し、第１辺に沿って、発熱トランジスターのソースに電気的に接続されるグランドパッドが配置され、第２辺に沿って、発熱トランジスターのドレインに電源電圧を供給する電源パッドが配置されてもよい。そして発熱トランジスターは、グランドパッドと電源パッドの間に配置されてもよい。

このようにすれば、グランドパッドと発熱トランジスターのソースをショートパスの経路により電気的に接続し、発熱トランジスターのドレインと電源パッドもショートパスの経路等により電気的に接続することが可能になる。従って、当該経路に存在する寄生抵抗等が発熱トランジスターの発熱性能に対して与える悪影響を低減することができ、発熱性能の向上を図れる。

また本実施形態では、一端が電源パッドに電気的に接続され、他端が発熱トランジスターのドレインに電気的に接続される電流制限抵抗を含み、電流制限抵抗は、発熱トランジスターと電源パッドの間に配置されてもよい。

このようにすれば、電流制限抵抗の一端と電源パッドとをショートパスの経路で接続し、電流制限抵抗の他端と発熱トランジスターのドレインとをショートパスの経路で接続できるようになる。従って、発熱トランジスターと電流制限抵抗と電源パッドをコンパクトにレイアウト配置できるようになり、集積回路装置の小面積化を実現できる。

また本実施形態では、電流制限抵抗は、電源パッドと発熱トランジスターのドレインとの間に並列に接続された複数の拡散抵抗を含んでもよい。

このように電源パッドと発熱トランジスターのドレインとの間に並列に接続された複数の拡散抵抗により電流制限抵抗を構成することで、少ないレイアウト面積で所望の抵抗値の電流制限抵抗を実現できるようになる。

また本実施形態では、複数の拡散抵抗は、第１辺から第２辺へと向かう方向を第１方向とし、第１方向に直交する方向を第２方向としたときに、各拡散抵抗の長手方向が第１方向に沿うと共に、第２方向に沿って並んで配置されてもよい。

このように第２方向での幅が細い複数の拡散抵抗を第２方向に沿って並べて配置することで、電流制限抵抗のレイアウト領域の第１方向での長さを小さくしながら、所望の抵抗値の電流制限抵抗を実現できるようになり、集積回路装置のコンパクト化と所望の抵抗値の電流制限抵抗とを両立して実現できるようになる。

また本実施形態では、グランドパッドと平面視において重なるように配置される複数のビアを含み、複数のビアは、一端がグランドパッドに電気的に接続され、他端が発熱トランジスターのソースに電気的に接続されてもよい。

このようにすれば、グランドパッドを、複数のビアを介して、直下の拡散領域に電気的に接続して、発熱トランジスターのソースに電気的に接続できるようになる。従って、発熱トランジスターのソース側に形成される寄生抵抗を低減することが可能になり、寄生抵抗が原因とする発熱トランジスターの発熱性能の低下を抑制できるようになる。

また本実施形態は、上記に記載の集積回路装置と、集積回路装置により温度制御される振動子と、を含む発振器に関係する。

このようにすれば、集積回路装置の発熱回路の発熱により、振動子の温度制御を行うことが可能になる。

また本実施形態は、集積回路装置である第１集積回路装置と、振動子と、振動子を発振させる発振回路を有する第２集積回路装置と、振動子と第２集積回路装置とを収容する第１パッケージと、第１集積回路装置と第１パッケージを収容する第２パッケージとを含んでもよい。

このようにすれば、温度制御信号に基づく第１集積回路装置の発熱回路の発熱制御により、恒温槽である第１パッケージの温度制御が行われるようになり、恒温槽型水晶発振器の実現が可能になる。

また本実施形態では、第２パッケージに設けられ、第１集積回路装置に温度制御信号を出力する第３集積回路装置を含んでもよい。

このようにすれば、第３集積回路装置が温度制御信号に基づく温度制御を行うことで、第１集積回路装置の発熱回路の発熱制御が行われ、これにより恒温槽となる第１パッケージの温度制御が行われて、恒温槽型水晶発振器が実現されるようになる。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また集積回路装置、発振器の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

４…発振器、１０…振動子、１１…ベース、１２…リッド、１３…第１パッケージ、１５…ベース、１６…リッド、１７…第２パッケージ、１８…外部端子、１９…外部端子、２０…集積回路装置、２２…発熱回路、２４…温度センサー、３０…集積回路装置、３２…発振回路、３４…出力回路、３６…温度センサー、４０…集積回路装置、４２…クロック信号生成回路、４３…出力回路、４４…処理回路、４５…デジタル信号処理回路、４６…オーブン制御回路、４８…温度センサー、ＡＬＤ、ＡＬＳ…金属配線、ＢＷ…ボンディングワイヤー、ＣＫ１、ＣＫ２…クロック信号、Ｄ…ドレイン領域、ＤＦ１、ＤＦ２…拡散領域、ＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４…ダイオード、ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４…方向、Ｇ…ゲート、ＧＣ…温度制御信号、ＧＶＣ１…第１ビア群、ＧＶＣ２…第２ビア群、ＧＶＣ３…第３ビア群、ＨＬ…穴部、Ｉｄ…電流、ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４…配線部分、ＰＧＣ…パッド、ＰＧＮＤ…グランドパッド、ＰＴＳ…パッド、ＰＶＤＤ…電源パッド、Ｒ１、Ｒ２…抵抗値、ＲＤ…ドレイン抵抗、ＲＥ１…抵抗、ＲＥ２…抵抗、ＲＬ…電流制限抵抗、ＲＬ１～ＲＬｍ…拡散抵抗、ＲＳ…ソース抵抗、ＲＴ…抵抗、Ｓ…ソース領域、ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４…辺、ＳＰ１、ＳＰ２…収容空間、Ｔ１、Ｔ２、Ｔ３、Ｔ３Ｂ、Ｔ４、Ｔ４Ｂ、Ｔ５、Ｔ６…トランジスター、ＴＲ…発熱トランジスター、ＴＳ、ＴＳ２…温度検出信号、ＶＣ、ＶＣＤ、ＶＣＳ…ビア

Claims (15)

1. 温度制御信号に基づいて制御される発熱回路を含み、
   前記発熱回路は、
   前記温度制御信号に基づいてゲート電圧が制御され且つ並列接続された複数のトランジスターを有する発熱トランジスターと、
   前記複数のトランジスターと平面視において重なり、前記発熱トランジスターのソースにグランドを供給する金属配線と、
   一端が前記金属配線に接続され、他端が前記複数のトランジスターの複数のソース領域に接続される複数のビアと、
   を含み、
   前記複数のビアは、前記平面視において、前記複数のソース領域と重なる位置に設けられることを特徴とする集積回路装置。
2. 請求項１に記載の集積回路装置において、
   前記複数のトランジスターは、
   第１トランジスターと、
   前記第１トランジスターとソース領域が共有される第２トランジスターと、
   を含み、
   前記複数のビアの第１ビア群は、前記第１トランジスターと前記第２トランジスターの共有ソース領域に前記平面視において重なるように配置されることを特徴とする集積回路装置。
3. 請求項２に記載の集積回路装置において、
   前記第１トランジスターの第１ゲートの長辺方向を第１方向としたとき、
   前記第１ビア群は、前記共有ソース領域において前記第１方向に沿って配置されることを特徴とする集積回路装置。
4. 請求項３に記載の集積回路装置において、
   複数列の前記第１ビア群が、前記第１方向に沿って、前記第１方向に直交する第２方向に並んで配置されることを特徴とする集積回路装置。
5. 請求項２又は３に記載の集積回路装置において、
   前記複数のトランジスターは、
   第３トランジスターと、
   第３トランジスターとソース領域が共有される第４トランジスターと、
   を含み、
   前記第２トランジスターのドレイン領域と第３トランジスターのドレイン領域は共有され、
   前記複数のビアの第２ビア群は、前記第３トランジスターと前記第４トランジスターの共有ソース領域に平面視において重なるように配置されることを特徴とする集積回路装置。
6. 請求項１乃至５のいずれか一項に記載の集積回路装置において、
   前記金属配線は、前記ビアが非存在の部分が穴部となる格子パターンを有することを特徴とする集積回路装置。
7. 請求項５に記載の集積回路装置において、
   前記金属配線は、
   前記第１ビア群に沿って設けられる第１配線部分と、
   前記第２ビア群に沿って設けられる第２配線部分と、
   前記第１配線部分と前記第２配線部分に交差し且つ所与の距離離れて配置される第３配線部分及び第４配線部分と、
   を含むことを特徴とする集積回路装置。
8. 請求項１に記載の集積回路装置において、
   集積回路装置の外形は、第１辺と、前記第１辺の対辺である第２辺とを有し、
   前記第１辺に沿って、前記発熱トランジスターのソースに電気的に接続されるグランドパッドが配置され、
   前記第２辺に沿って、前記発熱トランジスターのドレインに電源電圧を供給する電源パッドが配置され、
   前記発熱トランジスターは、前記グランドパッドと前記電源パッドの間に配置されることを特徴とする集積回路装置。
9. 請求項８に記載の集積回路装置において、
   一端が前記電源パッドに電気的に接続され、他端が前記発熱トランジスターのドレインに電気的に接続される電流制限抵抗を含み、
   前記電流制限抵抗は、前記発熱トランジスターと前記電源パッドの間に配置されることを特徴とする集積回路装置。
10. 請求項９に記載の集積回路装置において、
    前記電流制限抵抗は、前記電源パッドと前記発熱トランジスターのドレインとの間に並列に接続された複数の拡散抵抗を含むことを特徴とする集積回路装置。
11. 請求項１０に記載の集積回路装置において、
    前記複数の拡散抵抗は、前記第１辺から前記第２辺へと向かう方向を第１方向とし、前記第１方向に直交する方向を第２方向としたときに、各拡散抵抗の長手方向が前記第１方向に沿うと共に、前記第２方向に沿って並んで配置されることを特徴とする集積回路装置。
12. 請求項８乃至１１のいずれか一項に記載の集積回路装置において、
    前記グランドパッドと前記平面視において重なるように配置される複数のビアを含み、
    前記複数のビアは、一端が前記グランドパッドに電気的に接続され、他端が前記発熱トランジスターのソースに電気的に接続されることを特徴とする集積回路装置。
13. 請求項１乃至１２のいずれか一項に記載の集積回路装置と、
    前記集積回路装置により温度制御される振動子と、
    を含むことを特徴とする発振器。
14. 請求項１３に記載の発振器において、
    前記集積回路装置である第１集積回路装置と、
    前記振動子と、
    前記振動子を発振させる発振回路を有する第２集積回路装置と、
    前記振動子と前記第２集積回路装置とを収容する第１パッケージと、
    前記第１集積回路装置と前記第１パッケージを収容する第２パッケージと、
    を含むことを特徴とする発振器。
15. 請求項１４に記載の発振器において、
    前記第２パッケージに設けられ、前記第１集積回路装置に前記温度制御信号を出力する第３集積回路装置を含むことを特徴とする発振器。

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