JP2022117891A - 半導体素子および半導体素子の製造方法 - Google Patents

半導体素子および半導体素子の製造方法 Download PDF

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浩一 水谷
Koichi Mizutani
昌輝 大矢
Masateru Oya
一喜 飯田
Kazuyoshi Iida
直樹 曽根
Naoki Sone
智 上山
Satoshi Kamiyama
哲也 竹内
Tetsuya Takeuchi
素顕 岩谷
Motoaki Iwatani
勇 赤▲崎▼
Isamu Akasaki
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Abstract

【課題】活性層に熱ダメージの少ない低温の条件において、ボイドおよび表面荒れを抑制して柱状半導体間を埋め込むこと。【解決手段】埋込層形成工程は、ファセット構造形成工程、ｃ面形成工程、平坦化工程の３段階の工程を有する。ファセット構造形成工程では、柱状半導体１３０の配列パターンと一致した周期的なファセット構造が形成されるように埋込層１４０を成長させる。ｃ面形成工程では、埋込層１４０のうち柱状半導体１３０の上部に当たる領域に、｛０００１｝面（上面１４０ａ）が形成されるように埋込層１４０を成長させる。平坦化工程では、埋込層１４０の横方向成長を促進させ、ｃ面形成工程で形成したｃ面を広げることで、埋込層１４０の表面を平坦化する。【選択図】図１０

Description

本明細書の技術分野は、半導体素子およびその製造方法に関する。
半導体発光素子は、活性層において正孔と電子とが再結合することにより発光する。従来、活性層として平坦なシート状の構造が用いられてきた。近年、柱状などの３次元的構造を有する活性層について研究されてきている。
たとえば、特許文献１－３のように、半導体層を六角柱状のナノワイヤ（ＮＷ）とし、その六角柱を覆うように活性層を形成したコアシェル型の構造（ｍｕｌｔｉ－ｑｕａｎｔｕｍ ｓｈｅｌｌ；ＭＱＳ）とした半導体発光素子が知られている。ＭＱＳでは、活性層の主たる面をｍ面とすることができる。ｍ面とすると分極が生じず、量子閉じ込めシュタルク効果がないので、内部量子効率の向上が期待できる。
特開２０２０－７７８１７号公報 特開２０１９－１２７４４号公報 特開２０１９－１６９７３５号公報
ナノワイヤ構造の半導体素子では、ナノワイヤ間を半導体で隙間なく埋め込んで平坦化する必要がある。高温で半導体を成長させれば平坦に埋め込むことは可能であるが、活性層が熱ダメージを受けてしまう問題がある。一方で、熱ダメージを回避するために成長温度を低下させると、埋込層にボイド（空間）が形成されたり、表面に大きなピットが形成され、非常に荒れた表面となる問題がある。
そこで本明細書の技術が解決しようとする課題は、周期的に配列された複数の柱状半導体と、柱状半導体間を埋め込む埋込層とを有した半導体素子について、柱状半導体への熱ダメージを抑制し、かつ埋込層のボイドや表面荒れを抑制することができる半導体素子の製造方法を提供することである。
本開示の半導体素子の製造方法は、周期的に配列された複数の柱状半導体と、前記柱状半導体間を埋め込む埋込層とを有した半導体素子の製造方法である。埋込層の形成工程は、柱状半導体の配列パターンと一致する周期的なファセット構造の埋込層を成長させるファセット構造形成工程と、ファセット構造形成工程よりも高温で埋込層を成長させることにより埋込層を横方向に成長させて埋込層を平坦化する平坦化工程と、を有する。
本開示の半導体素子の製造方法において、ファセット構造形成工程における埋込層の成長温度は、９００～９５０℃であり、平坦化工程における埋込層の成長温度は、１０００～１１００℃であってもよい。
本開示の半導体素子の製造方法において、ファセット構造形成工程後、平坦化工程前に、ファセット構造形成工程よりも高温で、かつ平坦化工程よりも低温で埋込層を成長させることにより、埋込層のうち柱状半導体の上部に当たる領域に｛０００１｝面を形成するｃ面形成工程をさらに有していてもよい。
本開示の半導体素子の製造方法において、ｃ面形成工程における埋込層の成長温度は、９５０～１０５０℃であってもよい。
本開示の半導体素子の製造方法において、ファセット構造は、埋込層表面を｛０００１｝面に投影したときの埋込層表面の全面積に対する埋込層の｛０００１｝面の面積の割合が、３０％以下であってもよい。
本開示の半導体素子の製造方法において、埋込層の形成工程における埋込層の成長圧力は、１０ｋ～１００ｋＰａ、Ｖ／III は１０００～５０００、成長速度は５～５０ｎｍ／ｍｉｎであってもよい。
本開示の半導体素子の製造方法において、柱状半導体は、正方格子状または正三角格子状に配列されていて、柱状半導体の高さをＨ、柱状半導体１３０間の距離をＬとして、１．０６×Ｈ－０．２５≦Ｌ≦１．０６×Ｈ＋２を満たすようにＨとＬを設定してもよい。
また、本開示の半導体素子は、周期的に配列された複数の柱状半導体と、柱状半導体間を埋め込む埋込層とを有した半導体素子である。埋込層表面には、貫通転位が柱状半導体の配列と同じ周期性で分布しており、柱状半導体の上部の領域の転位密度は、他の領域の転位密度と異なっている。
本明細書では、柱状半導体への熱ダメージを抑制しつつ、埋込層のボイドや表面荒れを抑制することができる半導体素子の製造方法が提供されている。
第１の実施形態の半導体発光素子１００の概略構成を示した斜視図。 第１の実施形態の半導体発光素子１００の断面を示した図。 柱状半導体１３０の概略構成図。 図３のIV-IV 断面を示す断面図。 柱状半導体１３０の配列を示した図。 第１の実施形態の半導体発光素子の製造方法を説明するための図。 第１の実施形態の半導体発光素子の製造方法を説明するための図。 第１の実施形態の半導体発光素子の製造方法を説明するための図。 第１の実施形態の半導体発光素子の製造方法を説明するための図。 第１の実施形態の半導体発光素子の製造方法を説明するための図。 第１の実施形態の半導体発光素子の製造方法を説明するための図。 第１の実施形態の半導体発光素子の製造方法を説明するための図。 第１の実施形態の半導体発光素子の製造方法を説明するための図。 埋込層１４０のＳＥＭ像。 埋込層１４０のＳＥＭ像。 埋込層１４０表面を撮影したＣＬ像。
以下、具体的な実施形態について、半導体発光素子を例に挙げて図を参照しつつ説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。また、後述する半導体発光素子の各層の積層構造および電極構造は、例示である。実施形態とは異なる積層構造であってもよい場合がある。そして、それぞれの図における各層の厚みの比は、概念的に示したものであり、実際の厚みの比を示しているわけではない。
（第１の実施形態）
１．半導体発光素子
図１は、第１の実施形態の半導体発光素子１００の概略構成を示す斜視図である。図２は、半導体発光素子１００の断面を示した図である。図１、２に示すように、半導体発光素子１００は、基板１１０と、マスク１２０と、柱状半導体１３０と、埋込層１４０と、カソード電極Ｎ１と、アノード電極Ｐ１と、を有する。また、図３は、柱状半導体１３０の構成を示した図である。
基板１１０は、成長基板であり、マスク１２０と、柱状半導体１３０と、埋込層１４０と、を支持するためのものである。基板１１０は、導電性基板１１１と、ｎ型半導体層１１２と、を有する。導電性基板１１１は、例えば、主面をｃ面とするｎ型ＧａＮ基板や、Ｓｉ、ＳｉＣである。ｎ型半導体層１１２は、例えば、ｎ型ＧａＮ層である。これらは例示であり、上記以外の構造であってもよい。
マスク１２０は、表面での半導体の成長を阻害する材料である。後述するように、マスク１２０には、貫通孔があいている。マスク１２０は、透明絶縁膜であるとよい。この場合には、マスク１２０は、光をほとんど吸収しない。電流は、マスク１２０を介さず、柱状半導体１３０に好適に流れる。マスク１２０の材質として例えば、ＳｉＯ2 、ＳｉＮx 、Ａｌ2 Ｏ3 が挙げられる。
図１、２に示すように、柱状半導体１３０は、柱状のIII 族窒化物半導体である。柱状半導体１３０は、基板１１０の上に形成されている。より具体的には、柱状半導体１３０は、マスク１２０の開口部１２０ａに露出する基板１１０の表面から選択成長させた半導体である。柱状半導体１３０は、六角柱形状をしている。柱状半導体１３０における中心軸方向に垂直な断面は、正六角形または扁平形状の六角形である。柱状半導体１３０は、正方格子状に配置されている。正方格子状以外にも、平行体格子、矩形格子、斜方格子、正三角格子、ハニカム状などの周期的配列であってもよい。
柱状半導体１３０の配置は、ｎ型半導体層１１２の結晶方位に沿った配置が好ましい。たとえば、柱状半導体１３０をウルツ鉱構造であるIII 族窒化物半導体の｛０００１｝面に三角格子で配置する場合、その三角格子がIII 族窒化物半導体の任意の結晶方位と重なる、あるいは３０°回転した関係で配置することが好ましい。一方、柱状半導体１３０を正方格子で配置する場合、その配列は２回対称となりIII 族窒化物半導体の｛０００１｝面の対称性と異なる。その場合、正方格子の一辺をIII 族窒化物半導体の任意の結晶方位と合わせることが好ましい。このように柱状半導体１３０の配置をｎ型半導体層１１２の結晶方位に揃えることで、埋込層１４０の成長モードが安定する傾向となり、埋め込みしやすくなる傾向にある。もちろん、柱状半導体１３０の配置はｎ型半導体層の結晶方位とずれていてもよく、全く異なっていてもよい。
埋込層１４０は、柱状半導体１３０と柱状半導体１３０との間の隙間を埋め込むための層である。埋込層１４０は、柱状半導体１３０を覆っている。埋込層１４０表面は平坦である。埋込層１４０の材料は、例えば、Ｓｉドープのｎ－ＧａＮである。埋込層１４０を設けることにより光取り出し率の向上を図っている。
カソード電極Ｎ１は、基板１１０の裏面（マスク１２０が設けられている側とは反対側の面）に形成されている。
アノード電極Ｐ１は、埋込層１４０の上に形成されている。
２．柱状半導体
柱状半導体１３０は、図３に示すように、柱状ｎ型半導体１３１と、活性層１３２と、筒状ｐ型半導体１３３と、トンネル接合層１３４とを有する。柱状ｎ型半導体１３１の側面は、ｍ面である。または、ｍ面に近い面である。ｍ面は非極性面である。そのため、活性層１３２において、ピエゾ分極による発光効率の低下がほとんどない。
２－１．柱状半導体の構造
柱状ｎ型半導体１３１は、マスク１２０の開口部１２０ａに露出している基板１１０を起点に柱状に選択成長させた半導体層である。柱状ｎ型半導体１３１は、六角柱形状をしている。この六角柱の軸方向に垂直な断面は、正六角形または扁平形状の六角形である。柱状ｎ型半導体１３１は、実際には、横方向にも若干ではあるが成長する。そのため、柱状ｎ型半導体１３１の太さは、マスク１２０の開口部１２０ａの開口幅よりもやや大きい。柱状ｎ型半導体１３１は、例えば、ｎ型ＧａＮ層である。
柱状ｎ型半導体１３１の高さは、例えば、０．２５μｍ以上５μｍ以下である。柱状ｎ型半導体１３１の径は、例えば、５０ｎｍ以上５００ｎｍ以下である。ここで、径とは、柱状ｎ型半導体１３１の六角形の外接円をとったときの外接円の直径である。柱状ｎ型半導体１３１の間隔（隣接する柱状半導体１３０の中心間の距離）は、例えば、０．２７μｍ以上５μｍ以下である。これらの数値は例示であり、上記以外の数値であってもよい。
活性層１３２は、六角柱形状の柱状ｎ型半導体１３１の外周に沿って形成されている。そのため、活性層１３２は、六角筒形状を備える。活性層１３２は、例えば、１個以上５個以下の井戸層と、井戸層を挟む障壁層と、を有する。活性層１３２の井戸層は、基板１１０の板面にほぼ垂直である。ただし、活性層１３２の頂部は、柱状ｎ型半導体１３１の頂部を覆っていてもよい。活性層１３２の頂部は、基板１１０の板面にほぼ平行であってもよい。例えば、井戸層はＩｎＧａＮ層であり、障壁層はＡｌＧａＩｎＮ層である。
筒状ｐ型半導体１３３は、六角筒形状を備える活性層１３２の外周に沿って形成されている。そのため、筒状ｐ型半導体１３３は、六角筒形状を備える。筒状ｐ型半導体１３３は、活性層１３２と直接に接触するが、柱状ｎ型半導体１３１と直接には接触しなくともよい。筒状ｐ型半導体１３３は、例えば、ｐ型ＧａＮ層である。活性層１３２と筒状ｐ型半導体１３３の間に電子障壁層を設けてもよい。電子障壁層は、筒状ｐ型半導体１３３よりもバンドギャップの大きなｐ型半導体である。たとえばｐ－ＡｌＧａＩｎＮである。電子障壁層を設けることにより電子を効率的に活性層１３２に注入することができ、発光効率を向上させることができる。
トンネル接合層１３４は、筒状ｐ型半導体１３３の外周に沿って形成されている。そのため、トンネル接合層１３４は、六角筒形状を備える。トンネル接合層１３４は、ｐ＋層１３５と、ｎ＋層１３６と、を有する。ｐ＋層１３５は、筒状ｐ型半導体１３３とｎ＋層１３６との間の位置にある。ｐ＋層１３５は、高いｐ型不純物濃度を有する層であり、例えばｐ－ＧａＮである。ｐ＋層１３５のＭｇ濃度は、例えば、２×１０20ｃｍ-3である。ｎ＋層１３６は、高いｎ型不純物濃度を有する層であり、例えばｎ－ＧａＮである。ｎ＋層１３６のＳｉ濃度は、例えば、４×１０20ｃｍ-3である。トンネル接合層１３４を設け、埋込層１４０をｎ－ＧａＮとすることで導通を取ることができるようにしている。
なお、トンネル接合層１３４を省いて埋込層１４０をｐ－ＧａＮとした構造としてもよい。ただし、第１の実施形態のようにｎ－ＧａＮとすれば、ｐ－ＧａＮとする場合よりも導電性を向上できる。
２－２．断面形状
図４は、図３のIV-IV 断面を示す第１の断面図である。図４は、柱状半導体１３０における基板１１０の板面に平行な断面を示している。図４に示すように、柱状半導体１３０における軸方向に垂直な断面の形状は、正六角形である。そして、六角柱形状の柱状半導体１３０の内側から、柱状ｎ型半導体１３１と、活性層１３２と、筒状ｐ型半導体１３３と、トンネル接合層１３４が配置されている。なお、柱状半導体１３０における軸方向に垂直な断面の形状は、正六角形である必要はなく、扁平な六角形であってもよい。
３．埋込層の転位密度
埋込層１４０表面の転位密度は一様ではなく、分布を有している。埋込層表面には、貫通転位が柱状半導体１３０の配列と同じ周期性で分布しており、柱状半導体１３０の上部の領域（以下領域Ａ）の転位密度は、他の領域（以下領域Ｂ）の転位密度と異なっている（図５参照）。領域Ａの転位密度は、領域Ｂの転位密度に比べて２～２０００倍程度高い。領域Ａの転位密度は、たとえば１×１０9 ～２×１０10ｃｍ-2であり、領域Ｂの転位密度は、たとえば１×１０7 ～５×１０8 ｃｍ-2である。
埋込層１４０表面の転位密度がこのような分布を有している理由は以下の通りである。柱状半導体１３０の頂部（ｃ面ＧａＮに当たる領域）に形成される活性層１３２は結晶品質が低くなる傾向にある。そのため、柱状半導体１３０の頂部より貫通転位が高密度で形成される。一方、領域Ｂの貫通転位は、隣接する柱状半導体１３０から成長した埋込層１４０が合体するときに形成されるもの、もしくは柱状半導体１３０のｍ面に形成された活性層１３２で発生した貫通転位に起因する。埋込層１４０が横方向に成長し平坦化する過程で、ｍ面の活性層１３２で発生した転位も横方向に伝搬していき、転位同士が対消滅する可能性が高い。あるいは、格子ミスマッチにより発生する転位や横方向に伝搬していく転位が元々少ない可能性もある。そのため、領域Ｂの貫通転位密度は、領域Ａと比較して低くなる。
４．半導体発光素子の製造方法
４－１．基板準備工程
図６に示すように、成長基板１１１を準備する。そして、成長基板１１１の上に、ＭＯＣＶＤ法によってｎ型半導体層１１２を積層する。以下、半導体層の形成にはいずれもＭＯＣＶＤ法を用いている。
４－２．マスク形成工程
図７に示すように、ｎ型半導体層１１２の上にマスク１２０を形成する。なお、図７には、後述する開口部形成工程で形成される開口部１２０ａが描かれている。
４－３．開口部形成工程
図７に示すように、マスク１２０にｎ型半導体層１１２を露出させる複数の開口部１２０ａを形成する。マスク１２０のパターニングは、たとえばナノインプリントを用いる。開口部１２０ａの直径は、たとえば１００～５００ｎｍである。図８は、マスク１２０の開口部１２０ａの配列を示す図である。図８は、基板１１０の板面に垂直な方向から基板１１０を視た図である。図８には、参考のために、柱状半導体１３０の形状が破線で描かれている。図８に示すように、マスク１２０の開口部１２０ａが円形で正方格子状に配列されている。
なお、マスク１２０の開口部１２０ａの形状を変えることで、柱状半導体１３０の形状を制御することができる。開口部１２０ａの形状が円形の場合には、正六角形に近い断面形状を有する柱状半導体１３０を形成することができる。開口部１２０ａの形状がオーバル形状の場合には、扁平形状に近い断面形状を有する柱状半導体１３０を形成することができる。
４－４．柱状半導体形成工程
図９に示すように、マスク１２０の開口部１２０ａの下に露出しているｎ型半導体層１１２を起点にして、六角柱形状の柱状ｎ型半導体１３１を選択的に成長させる。そのために、公知の選択成長の技術を用いればよい。このように半導体層を選択成長させる場合に、ｍ面がファセットとして表出しやすい。
前述したように、マスク１２０の開口部１２０ａが円形形状であるため、断面が正六角形に近い六角柱形状の柱状ｎ型半導体１３１が成長する。
次に、柱状ｎ型半導体１３１の周囲に活性層１３２を形成する。活性層１３２は、断面が正六角形に近い形状の柱状ｎ型半導体１３１の側面に形成される。また、活性層１３２が柱状ｎ型半導体１３１の頂部にも形成される。
次に、活性層１３２の上に活性層１３２の外周を覆う筒状ｐ型半導体１３３を形成する。筒状ｐ型半導体１３３は六角筒形状を備える。筒状ｐ型半導体１３３は、活性層１３２の側面に形成される。筒状ｐ型半導体１３３が活性層１３２の頂部にも形成される。
次に、筒状ｐ型半導体１３３の上に筒状ｐ型半導体１３３を覆うｐ＋層１３５を形成し、さらにｐ＋層１３５を覆うｎ＋層１３６を形成する。これによりトンネル接合層１３４を形成する。トンネル接合層１３４は、筒状ｐ型半導体１３３の側面に形成される。トンネル接合層１３４が筒状ｐ型半導体１３３の頂部にも形成される。このようにして、柱状半導体１３０が形成される。
４－５．埋込層形成工程
次に、柱状半導体１３０と柱状半導体１３０との隙間を埋込層１４０で埋める。埋込層形成工程は、ファセット構造形成工程、ｃ面形成工程、平坦化工程の３段階の工程を有する。
まず、図１０に示すように、ファセット構造形成工程では、柱状半導体１３０の配列パターンと一致した周期的なファセット構造が形成されるように埋込層１４０を成長させる。つまり、埋込層１４０の表面が傾斜面１４０ａが支配的となるように成長させ、基板１１０に平行な面や垂直な面が極力出ないように成長させる。この段階での埋込層１４０の形状は、たとえば、角錐状の形状が柱状半導体１３０の配列と同じパターンで連続的に連なった形状であり、その角錐内部に柱状半導体１３０を内包する。傾斜面１４０ａは、｛１０－１０｝面（ｍ面）が傾斜した面である｛１０－１ｘ｝面（ここでｘは１以上の自然数）であり、主として｛１０－１１｝面である。
このようなファセット構造の形成は、成長条件の制御によって可能となる。たとえば、成長温度を９００～９５０℃、成長圧力を１０ｋ～１００ｋＰａ、Ｖ／III を１０００～５０００、成長速度を５～５０ｎｍ／ｍｉｎとすることで周期構造に沿ったファセット構造の形成が可能となる。
ファセット構造は、たとえば埋込層１４０表面を｛０００１｝面に投影したときの埋込層１４０表面の全面積に対する埋込層１４０の｛０００１｝面の面積の割合が、３０％以下である構造である。｛０００１｝面は、（０００１）面（＋ｃ面）、または（０００－１）面（－ｃ面）である。
ファセット構造形成工程では、柱状半導体１３０の高さＨが大きい場合や柱状半導体１３０間の距離Ｌ（一方の柱状半導体１３０の中心と隣接する他方の柱状半導体１３０の中心との距離）が近い場合には、埋込層１４０が成長するにつれて原料ガスが下部まで十分に到達しにくくなり、その領域に埋込層１４０のボイド１６０が発生する可能性がある。特に、ファセット構造の形成直後の段階において、一方のファセット構造の傾斜面１４０ａと、隣接する他方のファセット構造の傾斜面とがマスク１２０よりも上部で交差する場合にその交差部においてボイド１６０が発生しやすくなる（図１１参照）。そこで、高さＨと距離Ｌは、次の式を満たすように設定することが好ましい。
１．０６×Ｈ－０．２５≦Ｌ≦１．０６×Ｈ＋２
この式を満たすように高さＨと距離Ｌを設定すれば、図１０に示すように、ファセット構造の形成直後の段階において、一方のファセット構造の傾斜面と、隣接する他方のファセット構造の傾斜面とがマスク１２０よりも上部で交差しない、もしくは表面近傍で交差するようになり、ボイド１６０の発生を抑制することができる。なお、この式は、主に形成される傾斜面である｛１０－１１｝面と（０００１）面（ｃ面）との成す角度約６２°を元にして、上記の条件を満たす場合を計算することにより導出したものである。式中の下限については、ボイド１６０が形成されたとしても許容できる小ささとなる範囲を考慮している。また、上限については、柱状半導体１３０間の埋め込みの容易さを考慮している。つまり、柱状半導体１３０間の距離が大きいと埋め込むべき体積が増加し、平坦化が難しくなるので、平坦化が容易となる柱状半導体１３０間の距離を考慮している。
より好ましくは次の式を満たすように設定することである。
１．０６×Ｈ－０．１５≦Ｌ≦１．０６×Ｈ＋１．５
さらに好ましくは次の式を満たすように設定することである。
１．０６×Ｈ≦Ｌ≦１．０６×Ｈ＋１
隣接するファセット構造同士が接し始めたら、次のｃ面形成工程に移行する。ｃ面形成工程では、図１２に示すように、埋込層１４０のうち柱状半導体１３０の上部に当たる領域に、｛０００１｝面（上面１４０ｂ）が形成されるように埋込層１４０を成長させる。この段階での埋込層１４０の形状は、たとえば、角錐台状の形状が柱状半導体１３０の配列と同じパターンで連続的に連なった形状であり、その角錐台内部に柱状半導体１３０を内包する形状である。ファセット構造形成工程で形成した傾斜面１４０ａを有する周期的な構造を維持しながら埋込層１４０が成長していくため、埋込層１４０中にボイドを発生させることなく隙間なく柱状半導体１３０間を埋め込んで行くことができる。周期的な構造を維持せずに面内でランダムに埋め込みが進行すると、ボイドの発生や激しい凹凸を有した表面となってしまう。成長モードが面内で均一にならないと、このような周期的な構造を維持できなくなる。
このような｛０００１｝面の形成は、成長条件の制御によって可能となる。たとえば、成長温度を９５０～１０５０℃、成長圧力を１０ｋ～１００ｋＰａ、Ｖ／III を１０００～５０００、成長速度を５～５０ｎｍ／ｍｉｎとすることでｃ面の形成が可能である。成長温度のみを変更してファセット構造形成工程からｃ面形成工程に移行してもよい。また、ファセット構造形成工程からｃ面形成工程に移行するとき、成長温度は連続的に上げていくのではなく、段階的に上げることが好ましい。成長モードが段階的に変化することで周期的な構造を維持したまま成長が進行し、ボイドをより抑制することができ、埋め込みもより容易となり、平坦性も良好となる。
ファセット構造形成工程からｃ面形成工程への移行は、たとえば埋込層１４０表面を｛０００１｝面に投影したときの埋込層１４０表面の全面積に対する埋込層１４０の｛０００１｝面の面積の割合が、３０％よりも大きくなったら行うとよい。
｛０００１｝面の面積が十分に広くなったら、次の平坦化工程に移行する。平坦化工程では、図１３に示すように、埋込層１４０の横方向成長を促進させ、ｃ面形成工程で形成したｃ面を広げることで、埋込層１４０の表面を平坦化する。周期的な構造を維持したまま、ファセット構造同士が同時に合体して、柱状半導体１３０間を埋めていくように埋込層１４０を成長させる。傾斜面を有する周期的な構造を維持しながら埋込層１４０が成長していくため、埋込層１４０中にボイドを発生させることなく隙間なく柱状半導体１３０間を埋め込むことができる。また、同時にファセット構造同士が合体していくため、埋込層１４０表面を均一に平坦化することができる。
ｃ面形成工程から平坦化工程への移行は、たとえば埋込層１４０表面を｛０００１｝面に投影したときの埋込層１４０表面の全面積に対する埋込層１４０の｛０００１｝面の面積の割合が、７０％以上となったら行うとよい。
隣接するファセット構造同士の合体により、格子ミスマッチが発生する場合がある。また、埋込層１４０が横方向に成長し平坦化する過程で転位も横方向に伝搬し、転位同士が対消滅する確率が高い。あるいは、格子ミスマッチにより発生する転位や横方向に伝搬していく転位が元々少ない可能性もある。そのため、埋込層１４０表面の転位密度は、柱状半導体１３０の上部の領域Ａに比べて他の領域Ｂの方が低くなる。
埋込層１４０は、柱状半導体１３０の正方格子の配列における面心（正方格子の中央）に向かって横方向成長するため、貫通転位も面心に向かって伝搬していき、対消滅せずに残った貫通転位は面心に集まる。そのため、埋込層１４０表面の貫通転位は正方格子の面心に分布しやすい。三角格子の配列の場合も同様で、三角格子の面心に貫通転位が分布しやすい。
埋込層１４０の平坦化に要する埋込層１４０の厚さ（最も厚い部分）は、柱状半導体１３０の高さＨに依存するが、たとえば１～５μｍである。以上のようにして埋込層１４０を形成する。
このような埋込層１４０の平坦化は、成長条件の制御によって可能となる。たとえば、成長温度を１０００～１１００℃、成長圧力を１０ｋ～１００ｋＰａ、Ｖ／III を１０００～５０００、成長速度を５～５０ｎｍ／ｍｉｎとすることでｃ面の形成が可能である。成長温度のみを変更してｃ面形成工程から平坦化工程に移行してもよい。ｃ面形成工程から平坦化工程に移行するとき、成長温度は連続的に上げていくのではなく、段階的に上げることが好ましい。成長モードが段階的に変化することで周期的な構造を維持したまま成長が進行し、ボイドをより抑制することができ、埋め込みもより容易となり、平坦性も良好となる。
なお、ｃ面形成工程を省略してファセット構造形成工程から平坦化工程に直接移行してもよい。
埋込層１４０にはボイド１６０が形成されていてもよいが、柱状半導体１３０間に形成されるボイド１６０の高さはマスク１２０表面から好ましくは柱状半導体１３０の高さの３０％以下、さらに好ましくは２０％以下であればよい。レーザーダイオードの場合、上記のようなボイド１６０が形成されていたとしても定在波の形成への悪影響が少ない。ＬＥＤにおいてはボイド１６０の形成を一様に制御することで光取り出し効率を制御することも可能である。
このように、第１の実施形態では、１１００℃以下という従来よりも低い温度であっても、ボイドを発生させることなく柱状半導体１３０間を埋め込むことができ、かつ平坦な表面の埋込層１４０を形成することができる。また、従来はボイドなく平坦化するために１１００℃よりも高温で埋込層１４０を形成しており、活性層１３２が熱ダメージを受けていたが、第１の実施形態では１１００℃以下で低温かつ段階的に成長温度を上昇させるため、平均して従来よりも活性層１３２への熱ダメージを抑制することができる。
４－６．電極形成工程
次に、基板１１０の裏面にカソード電極Ｎ１を形成する。また、埋込層１４０の上にアノード電極Ｐ１を形成する。以上によって図１、２に示す第１の実施形態の半導体発光素子１００が製造される。
４－７．その他の工程
熱処理工程、半導体層の表面にパッシベーション膜等を成膜する工程、またはその他の工程を実施してもよい。
５．第１の実施形態の効果
第１の実施形態では、柱状半導体１３０間を埋込層１４０によって隙間なく平坦に埋め込むことができ、かつ活性層１３２への熱ダメージも抑制することができる。
６．変形例
６－１．半導体発光素子の素子構造
本実施形態では、基板１１０の裏面にカソード電極Ｎ１を設けて基板１１０主面に垂直に導通を取る縦型の構造としているが、アノード電極Ｐ１と同じ側にカソード電極Ｎ１を設けるフリップチップ型やフェイスアップ型の素子構造としてもよい。その場合、埋込層１４０上面側からエッチングしてｎ型半導体層１１２を露出させ、その露出したｎ型半導体層１１２の上にカソード電極Ｎ１を形成すればよい。
６－２．柱状半導体の組成
本実施形態では、柱状ｎ型半導体１３１はｎ型ＧａＮ層であり、井戸層はＩｎＧａＮ層であり、障壁層はＡｌＧａＩｎＮ層であり、筒状ｐ型半導体１３３はｐ型ＧａＮ層である。これらは例示であり、その他のIII 族窒化物半導体であってもよい。また、その他の半導体であってもよい。
６－３．表面層
埋込層１４０表面には光取り出しのために複数の凸部を設けてもよい。また、埋込層１４０の上に表面層を設けてもよいし、その表面層上に複数の凸部を設けてもよい。表面層は、例えば、埋込層１４０とドープ量の異なるｎ－ＧａＮ層である。また、表面層の材質は、ＩＴＯ、ＩＺＯ等の透明導電性酸化物であってもよい。凸部の配列は、たとえばハニカム状や正方格子状である。また、凸部に替えて凹部を設けてもよい。
６－４．埋込層の組成
本実施形態では、埋込層１４０の材料は、ｎ－ＧａＮ層である。しかし、埋込層１４０としてｎ－ＧａＮ層の代わりにｎ－ＡｌＧａＮ層を用いることができる。ｎ－ＧａＮとｎ－ＡｌＧａＮを組み合わせてもよい。レーザーダイオードの場合、ｎ－ＧａＮ上にｎ－ＡｌＧａＮを形成することで屈折率差により光閉じ込めを高めることが可能となる。
６－５．埋込層のドーパント
本実施形態では、埋込層１４０のｎ型ドーパントとしてＳｉを用いているが、Ｓｉに限るものではない。ただし、本実施形態は埋込層１４０をＳｉドープのｎ型とする場合に効果が大きい。Ｓｉは縦方向成長を促進させるサーファクタントとして作用し、縦方向成長が強いと埋込層１４０にボイドが発生しやすく、表面も荒れやすい。そこで本実施形態のように、成長モードをファセット構造形成工程、ｃ面形成工程、平坦化工程の３段階に制御すれば、Ｓｉドープの場合であっても、ボイドが抑制され表面荒れの少ない埋込層１４０を安定して得られるようになる。また、Ｍｇをドーパントとして用いた場合は、横方向成長が促進されるため、より平坦な埋込層１４０が得られやすくなる。
６－６．柱状半導体の電流阻止層
柱状半導体１３０の側面からの電流注入を促進させることが好ましい。例えば、柱状半導体１３０の頂部に透明絶縁膜を設ける。これにより、柱状半導体１３０の頂部に流れる電流が阻止され、柱状半導体１３０の側面から良好に電流注入を行うことができる。
６－７．凹凸加工基板
ＬＥＤとして用いる場合には、基板１１０の成長基板１１１は、凹凸加工を施されていてもよい。つまり、成長基板１１１は、半導体層側の面に凹凸を周期的に配置された凹凸形状部を有する。凹凸形状として、例えば、円錐形状、半球形状が挙げられる。これらの凸形状が、例えば、正方格子状またはハニカム状に配置されているとよい。これにより、光取り出し効率がさらに向上する。
６－８．他の半導体素子への適用
第１の実施形態は半導体発光素子であったが、周期的に配列された複数の柱状半導体と、柱状半導体間を埋め込む埋込層とを有した構造であれば、発光素子以外の素子にも適用できる。たとえば、太陽電池など受光素子にも適用できる。
６－９．組み合わせ
上記の変形例を自由に組み合わせてもよい。
７．実験結果
第１の実施形態の半導体発光素子１００に関する各種実験結果について説明する。
図１４は、埋込層１４０の形成工程において、埋込層１４０の形状を撮影したＳＥＭ像である。図１４（ａ）は、ファセット構造形成工程の段階において撮影した平面ＳＥＭ像であり、図１４（ｂ）は断面ＳＥＭ像である。また、図１４（ｃ）は、ｃ面形成工程の段階において撮影した平面ＳＥＭ像であり、図１４（ｄ）は断面ＳＥＭ像である。また、図１４（ｅ）は、平坦化工程後に撮影した平面ＳＥＭ像であり、図１４（ｆ）は断面ＳＥＭ像である。
図１４（ａ）、（ｂ）のように、ファセット構造形成工程の段階では、ファセット構造が柱状半導体１３０の正方格子の配列と同じ配列パターンで周期的に形成されていることがわかる。また、図１４（ｃ）、（ｄ）のように、ｃ面形成工程の段階では、柱状半導体１３０の上部のｃ面領域が拡大していることがわかる。また、図１４（ｅ）、（ｆ）のように、ごく一部に平坦化できていない領域が存在するものの、大部分の領域は平坦化できていることがわかり、埋込層１４０中のボイドの発生を抑制できていることがわかる。
図１５は、柱状半導体１３０の配列パターンを正方格子から正三角格子に変更した場合の、埋込層１４０の形状を撮影したＳＥＭ像である。図１５（ａ）は、ファセット構造形成工程の段階において撮影した平面ＳＥＭ像であり、図１５（ｂ）は断面ＳＥＭ像である。また、図１５（ｃ）は、ｃ面形成工程の段階において撮影した平面ＳＥＭ像であり、図１５（ｄ）は断面ＳＥＭ像である。また、図１５（ｅ）は、平坦化工程後に撮影した平面ＳＥＭ像であり、図１５（ｆ）は断面ＳＥＭ像である。
図１５（ａ）、（ｂ）のように、ファセット構造形成工程の段階では、ファセット構造が柱状半導体１３０の正三角格子の配列と同じ配列パターンで周期的に形成されていることがわかる。また、図１５（ｃ）、（ｄ）のように、ｃ面形成工程の段階では、柱状半導体１３０の上部のｃ面領域が拡大していることがわかる。また、図１５（ｅ）、（ｆ）のように、ごく一部に平坦化できていない領域が存在するものの、大部分は平坦化できていることがわかり、埋込層１４０中のボイドの発生を抑制できていることがわかる。
図１６は、埋込層１４０形成後の埋込層１４０表面を撮影したＣＬ像である。図１６中、円で示した領域がマスク１２０の開口部１２０ａの上部領域であり、柱状半導体１３０の上部の領域である。図１６において暗点が貫通転位である。
図１６のように、埋込層１４０のうち、柱状半導体１３０が位置する領域は、それ以外の領域に比べて転位密度が高くなっていることがわかる。
本明細書の半導体素子は、レーザーダイオードやＬＥＤなどの発光素子、太陽電池などの受光素子として利用できる。
１００…半導体発光素子
１１０…基板
１１１…導電性基板
１１２…ｎ型半導体層
１２０…マスク
１２０ａ…開口部
１３０…柱状半導体
１３１…柱状ｎ型半導体
１３２…活性層
１３３…筒状ｐ型半導体
１３４…トンネル接合層
１４０…埋込層
Ｎ１…カソード電極
Ｐ１…アノード電極

Claims (8)

  1. 周期的に配列された複数の柱状半導体と、前記柱状半導体間を埋め込む半導体からなる埋込層とを有した半導体素子の製造方法において、
    前記埋込層の形成工程は、
    前記柱状半導体の配列パターンと一致する周期的なファセット構造の前記埋込層を成長させるファセット構造形成工程と、
    前記ファセット構造形成工程よりも高温で前記埋込層を成長させることにより前記埋込層を横方向に成長させて前記埋込層を平坦化する平坦化工程と、を有する
    ことを特徴とする半導体素子の製造方法。
  2. 前記ファセット構造形成工程における前記埋込層の成長温度は、９００～９５０℃であり、
    前記平坦化工程における前記埋込層の成長温度は、１０００～１１００℃である、
    ことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記ファセット構造形成工程後、前記平坦化工程前に、前記ファセット構造形成工程よりも高温で、かつ前記平坦化工程よりも低温で前記埋込層を成長させることにより、前記埋込層のうち前記柱状半導体の上部に当たる領域に｛０００１｝面を形成するｃ面形成工程をさらに有する、
    ことを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
  4. 前記ｃ面形成工程における前記埋込層の成長温度は、９５０～１０５０℃である、ことを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 前記ファセット構造は、前記埋込層表面を｛０００１｝面に投影したときの前記埋込層表面の全面積に対する前記埋込層の｛０００１｝面の面積の割合が、３０％以下である、ことを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体素子の製造方法。
  6. 前記埋込層の形成工程における前記埋込層の成長圧力は、１０ｋ～１００ｋＰａ、Ｖ／III は１０００～５０００、成長速度は５～５０ｎｍ／ｍｉｎである、ことを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体素子の製造方法。
  7. 前記柱状半導体は、正方格子状または正三角格子状に配列されていて、前記柱状半導体の高さをＨ、柱状半導体間の距離をＬとして、１．０６×Ｈ－０．２５≦Ｌ≦１．０６×Ｈ＋２を満たすようにＨとＬを設定する、ことを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体装置の製造方法。
  8. 周期的に配列された複数の柱状半導体と、前記柱状半導体間を埋め込む埋込層とを有した半導体素子において、
    前記埋込層表面には、貫通転位が前記柱状半導体の配列と同じ周期性で分布しており、前記柱状半導体の上部の領域の転位密度は、他の領域の転位密度と異なっている、
    ことを特徴とする半導体素子。
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