JP2022113188A - 集積回路装置及び発振器 - Google Patents

Abstract

【課題】グランドパッドのシールド効果等によるクロック周波数の精度の低下の防止とパッド領域を有効利用した効率的なレイアウト配置を実現できる集積回路装置等の提供。【解決手段】集積回路装置２０は、振動子１０を用いて発振信号を生成する発振回路３０と、発振信号に基づくクロック信号を出力する出力バッファー回路５０と、発振信号又はクロック信号の生成に用いられる直流電圧を生成する直流電圧生成回路６１と、電源電圧が供給される電源パッドＰＶＤＤと、グランド電圧が供給されるグランドパッドＰＧＮＤと、クロック信号が出力されるクロックパッドＰＣＫを含む。そして平面視において、グランドパッドＰＧＮＤと直流電圧生成回路６１とが重なるように配置される。【選択図】図４

Description

本発明は、集積回路装置及び発振器等に関する。

従来より、水晶振動子等の振動子を発振させる発振回路を有する集積回路装置が知られている。特許文献１には、温度補償型の発振回路を有する集積回路装置のレイアウト配置について開示されている。例えば特許文献１には、温度補償回路を備えた発振器の集積回路装置において、外周に沿って設けられた電源線のうち、クロック信号出力回路の領域と温度補償回路の領域との間に不連続部分を設けることで、電源ノイズの伝播を抑制した集積回路装置が開示されている。

特開２０１８－９８４２８号公報

しかしながら、特許文献１のように電源線を分離することでノイズの伝播を抑制しても、クロック信号を出力する出力バッファー回路の周囲に設けられた回路が生成する直流電圧に対して、輻射ノイズが重畳され、発振器のノイズ性能が劣化してしまうおそれがあった。

本開示の一態様は、振動子を用いて発振信号を生成する発振回路と、前記発振信号に基づくクロック信号を出力する出力バッファー回路と、前記発振信号又は前記クロック信号の生成に用いられる直流電圧を生成する直流電圧生成回路と、電源電圧が供給される電源パッドと、グランド電圧が供給されるグランドパッドと、前記クロック信号が出力されるクロックパッドと、を含み、平面視において、前記グランドパッドと前記直流電圧生成回路とが重なるように配置される集積回路装置に関係する。

また本開示の一態様は、上記に記載の集積回路装置と、前記振動子と、を含む発振器に関係する。

本実施形態の集積回路装置の構成例。 本実施形態の集積回路装置の詳細な構成例。 ＰＬＬ回路の詳細な構成例。 グランドパッドと直流電圧生成回路の配置関係を示す断面図。 グランドパッドの他の構造例を示す断面図。 基準電圧生成回路の構成例。 基準電圧生成回路の他の構成例。 レギュレーターの構成例。 レギュレーターの他の構成例。 温度センサー回路の構成例。 温度補償回路の構成例。 本実施形態の集積回路装置のレイアウト配置例。 本実施形態の集積回路装置のレイアウト配置の他の例。 位相ノイズについての説明図。 発振器の構造例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．集積回路装置
図１に本実施形態の集積回路装置２０の構成例を示す。本実施形態の集積回路装置２０は、発振回路３０と出力バッファー回路５０と電源パッドＰＶＤＤとグランドパッドＰＧＮＤとクロックパッドＰＣＫを含む。また集積回路装置２０は、電源回路６０や振動子接続用のパッドＰＸ１、ＰＸ２を含むことができる。例えば集積回路装置２０は、後述の図４、図５の直流電圧生成回路６１として、基準電圧生成回路６２やレギュレーター６４を含む。図１では直流電圧生成回路６１である基準電圧生成回路６２やレギュレーター６４は、電源回路６０に設けられている。また本実施形態の発振器４は、振動子１０と集積回路装置２０を含む。振動子１０は集積回路装置２０に電気的に接続されている。例えば振動子１０及び集積回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、振動子１０と集積回路装置２０は電気的に接続されている。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片、音叉型水晶振動片、或いは双音叉型水晶振動片などにより実現できる。例えば振動子１０は、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子であってもよいし、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子であってもよい。或いは振動子１０は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）の発振器に内蔵される振動子であってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型、音叉型、又は双音叉型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片によっても実現できる。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

集積回路装置２０は、例えば半導体プロセスにより製造されるＩＣ（Integrated Circuit）であり、半導体基板上に回路素子が形成された半導体チップである。図１では集積回路装置２０は、発振回路３０、出力バッファー回路５０、電源回路６０を含んでいる。

発振回路３０は振動子１０を発振させる回路である。例えば発振回路３０は、パッドＰＸ１、ＰＸ２に電気的に接続され、振動子１０を発振させることで発振信号ＯＳＣを生成する。パッドＰＸ１は第１パッドであり、パッドＰＸ２は第２パッドである。例えば発振回路３０は、パッドＰＸ１とパッドＰＸ２との間に設けられた発振用の駆動回路と、キャパシターや抵抗などの能動素子により実現できる。駆動回路は、例えばＣＭＯＳのインバーター回路やバイポーラートランジスターにより実現できる。駆動回路は、発振回路３０のコア回路であり、駆動回路が、振動子１０を電圧駆動又は電流駆動することで、振動子１０を発振させる。発振回路３０としては、例えばインバーター型、ピアース型、コルピッツ型、又はハートレー型などの種々のタイプの発振回路を用いることができる。また発振回路３０には、可変容量回路が設けられ、この可変容量回路の容量の調整により、発振周波数を調整できるようになっている。可変容量回路は、例えばバラクターなどの可変容量素子により実現できる。例えば可変容量回路は、温度補償電圧に基づいて容量が制御される可変容量素子により実現できる。或いは可変容量回路を、キャパシターアレイと、キャパシターアレイに接続されるスイッチアレイとにより実現してもよい。例えば可変容量回路を、容量値がバイナリーに重み付けされた複数のキャパシターを有するキャパシターアレイと、各スイッチが、キャパシターアレイの各キャパシターとグランドノードとの間の接続のオン、オフを行う複数のスイッチを有するスイッチアレイとにより構成してもよい。また本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子等を介した接続であってもよい。

出力バッファー回路５０は、発振信号ＯＳＣに基づくクロック信号ＣＫＱを出力する。例えば出力バッファー回路５０は、発振信号ＯＳＣをバッファリングしてクロック信号ＣＫＱとしてクロックパッドＰＣＫに出力する。そして、このクロック信号ＣＫＱが発振器４の外部端子ＴＣＫを介して外部に出力される。例えば出力バッファー回路５０は、シングルエンドのＣＭＯＳの信号形式でクロック信号ＣＫＱを出力する。なお出力バッファー回路５０が、ＣＭＯＳ以外の信号形式でクロック信号ＣＫＱを出力するようにしてもよい。例えば出力バッファー回路５０は、ＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）、ＨＣＳＬ（High Speed Current Steering Logic）、又は差動のＣＭＯＳ（Complementary MOS）等の信号形式で、差動のクロック信号を外部に出力してもよい。

電源回路６０は、電源パッドＰＶＤＤからの電源電圧ＶＤＤやグランドパッドＰＧＮＤからのグランド電圧が供給されて、集積回路装置２０の内部回路用の種々の電源電圧を内部回路に供給する。例えば電源回路６０は、後述するように電源電圧ＶＤＤに基づくレギュレート電源電圧を発振回路３０等に供給する。そして電源回路６０は、図４、図５の直流電圧生成回路６１である基準電圧生成回路６２やレギュレーター６４を含む。基準電圧生成回路６２は基準電圧を生成して出力する。基準電圧生成回路６２は、例えば電源電圧ＶＤＤや温度が変化しても一定の電圧となる基準電圧を生成する。例えば基準電圧生成回路６２は、バイアス電流、バイアス電圧、又はレギュレート電源電圧の少なくとも１つを生成するための基準電圧を生成する。例えば集積回路装置２０はアナログ回路を有し、基準電圧生成回路６２は、このアナログ回路のバイアス電流やバイアス電圧を生成するための基準電圧を生成する。レギュレーター６４は、電源電圧ＶＤＤが供給されて、各種のレギュレート電源電圧を生成する。例えばレギュレーター６４は、基準電圧生成回路６２により生成された基準電圧に基づいて、電源電圧ＶＤＤを降圧した定電圧のレギュレート電源電圧を生成し、生成したレギュレート電源電圧を、集積回路装置２０の各回路ブロックに供給する。基準電圧生成回路６２は、例えばバンドギャップリファレンス回路や、ゲートの仕事関数差を用いた回路や、或いはチャンネル不純物濃度を変えることによる閾値電圧の差を利用した回路などにより実現できる。

また集積回路装置２０は、電源パッドＰＶＤＤ、グランドパッドＰＧＮＤ、クロックパッドＰＣＫ、振動子接続用のパッドＰＸ１、ＰＸ２を含む。これらのパッドは、例えば半導体チップである集積回路装置２０の端子である。例えばパッド領域では、絶縁層であるパシベーション膜から金属層が露出しており、この露出した金属層により集積回路装置２０のパッドが構成される。電源パッドＰＶＤＤは電源電圧ＶＤＤが入力されるパッドである。例えば外部の電源供給デバイスからの電源電圧ＶＤＤが電源パッドＰＶＤＤに供給される。グランドパッドＰＧＮＤは、グランド電圧であるＧＮＤが供給される端子である。ＧＮＤはＶＳＳと呼ぶこともでき、グランド電圧は例えば接地電位である。本実施形態ではグランドを、適宜、ＧＮＤと記載する。クロックパッドＰＣＫは、クロック信号ＣＫＱが出力されるパッドである。例えば発振回路３０での発振信号ＯＳＣに基づくクロック信号ＣＫＱがクロックパッドＰＣＫから外部に出力される。電源パッドＰＶＤＤ、グランドパッドＰＧＮＤ、クロックパッドＰＣＫは、各々、発振器４の外部接続用の外部端子ＴＶＤＤ、ＴＧＮＤ、ＴＣＫに電気的に接続される。例えばパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて電気的に接続される。そして発振器４の外部端子ＴＶＤＤ、ＴＧＮＤ、ＴＣＫは外部デバイスに電気的に接続される。またパッドＰＸ１、ＰＸ２は振動子１０の接続用のパッドである。例えばパッドＰＸ１は、振動子１０の一端に電気的に接続され、パッドＰＸ２は、振動子１０の他端に電気的に接続される。例えば振動子１０及び集積回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、振動子１０と集積回路装置２０のパッドＰＸ１、ＰＸ２とが電気的に接続される。

図２に本実施形態の集積回路装置２０の詳細な構成例を示す。図２では集積回路装置２０は、図１に示した回路ブロックに加えて、更にＰＬＬ回路４０、ロジック回路７０、不揮発性メモリー７８、温度補償回路８０、温度センサー回路９０、テスト回路９２、インターフェース回路９４を含む。また集積回路装置２０は、図１に示したパッドに加えて、更に出力イネーブルパッドＰＯＥを含む。

ＰＬＬ回路４０は、発振信号ＯＳＣに位相同期したクロック信号ＣＫＱを生成するためのＰＬＬ動作を行う。例えばＰＬＬ回路４０は、発振回路３０からの発振クロック信号である発振信号ＯＳＣを受け、発振信号ＯＳＣに位相同期したクロック信号ＣＫを出力する。具体的にはＰＬＬ回路４０は、発振信号ＯＳＣに位相同期し、且つ、発振信号ＯＳＣの周波数を逓倍した周波数のクロック信号ＣＫを出力する。そして出力バッファー回路５０は、ＰＬＬ回路４０からのクロック信号ＣＫが入力されて、クロック信号ＣＫＱを出力する。即ち出力バッファー回路５０は、発振信号ＯＳＣに基づくクロック信号ＣＫをバッファリングして、クロック信号ＣＫＱとして出力する。ＰＬＬ回路４０の詳細については後述する。

ロジック回路７０は制御回路であり、種々の制御処理を行う。例えばロジック回路７０は、集積回路装置２０の全体の制御を行ったり、集積回路装置２０の動作シーケンスの制御を行う。例えばロジック回路７０は、発振回路３０、出力バッファー回路５０、電源回路６０又は温度補償回路８０等の集積回路装置２０の各回路ブロックの制御を行う。またロジック回路７０は、不揮発性メモリー７８の書き込み制御や読み出し制御を行う。ロジック回路７０は、例えばゲートアレイ等の自動配置配線によるＡＳＩＣ（Application Specific Integrated Circuit）の回路により実現できる。

不揮発性メモリー７８は、集積回路装置２０で用いられる各種の情報を記憶する。不揮発性メモリー７８は、ＦＡＭＯＳ（Floating gate Avalanche injection MOS）メモリー又はＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）メモリー等のＥＥＰＲＯＭにより実現できるが、これに限らず、ＯＴＰ（One Time Programmable）メモリー又はヒューズ型ＲＯＭ等であってもよい。

温度補償回路８０は、発振回路３０の発振信号ＯＳＣの温度補償を行う。発振信号ＯＳＣの温度補償は発振回路３０の発振周波数の温度補償である。具体的には温度補償回路８０は、温度センサー回路９０からの温度検出情報に基づいて温度補償を行う。例えば温度補償回路８０は、温度センサー回路９０からの温度検出電圧ＶＴに基づいて温度補償電圧ＶＣＰを生成し、生成された温度補償電圧ＶＣＰを発振回路３０に出力することで、発振回路３０の発振信号ＯＳＣの温度補償を行う。例えば温度補償回路８０は、発振回路３０が有する可変容量回路に対して、当該可変容量回路の容量制御電圧となる温度補償電圧ＶＣＰを出力することで、温度補償を行う。この場合には発振回路３０の可変容量回路は、バラクター等の可変容量素子により実現される。温度補償は、温度変動による発振周波数の変動を抑制して補償する処理である。例えば温度補償回路８０は、多項式近似によるアナログ方式の温度補償を行う。例えば振動子１０の周波数温度特性を補償する温度補償電圧が多項式により近似される場合に、温度補償回路８０は、当該多項式の係数情報に基づいてアナログ方式の温度補償を行う。アナログ方式の温度補償は、例えばアナログ信号である電流信号や電圧信号の加算処理等により実現される温度補償である。具体的には不揮発性メモリー７８には、温度補償用の多項式の係数情報が記憶されており、ロジック回路７０が、この係数情報を不揮発性メモリー７８から読み出して、例えば温度補償回路８０のレジスターに設定する。そして温度補償回路８０は、レジスターに設定された係数情報に基づいてアナログ方式の温度補償を行う。なお温度補償回路８０がデジタル方式の温度補償を行うようにしてもよい。この場合には温度補償回路８０は例えばロジック回路により実現される。具体的には温度補償回路８０は、温度センサー回路９０の温度検出情報である温度検出データに基づいてデジタルの温度補償処理を行う。例えば温度補償回路８０は、温度検出データに基づいて周波数調整データを求める。そして、求められた周波数調整データに基づいて、発振回路３０の可変容量回路の容量値が調整されることで、発振回路３０の発振周波数の温度補償処理が実現される。この場合には発振回路３０の可変容量回路は、バイナリーに重み付けされた複数のキャパシターを有するキャパシターアレイと、スイッチアレイとにより実現される。また不揮発性メモリー７８は、温度検出データと周波数調整データの対応を表すルックアップテーブルを記憶しており、温度補償回路８０は、ロジック回路７０により不揮発性メモリー７８から読み出されたルックアップテーブルを用いて、温度データから周波数調整データを求める温度補償処理を行う。

温度センサー回路９０は、温度を検出するセンサー回路である。具体的には温度センサー回路９０は、環境の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴとして出力する。例えば温度センサー回路９０は、温度依存性を有する回路素子を利用して温度検出電圧ＶＴを生成する。具体的には温度センサー回路９０は、ＰＮ接合の順方向電圧が有する温度依存性を用いることで、温度に依存して電圧値が変化する温度検出電圧ＶＴを出力する。ＰＮ接合の順方向電圧としては、例えばバイポーラートランジスターのベース・エミッター間電圧などを用いることができる。なおデジタル方式の温度補償処理を行う場合には、温度センサー回路９０は、環境温度などの温度を測定し、その結果を温度検出データとして出力する。温度検出データは、温度に対して例えば単調増加又は単調減少するデータである。この場合の温度センサー回路９０としては、リングオシレーターの発振周波数が温度依存性を有することを利用した温度センサー回路を用いることができる。具体的には温度センサー回路９０は、リングオシレーターとカウンター回路を含む。カウンター回路は、発振回路３０からの発振信号ＯＳＣに基づくクロック信号により規定されるカウント期間において、リングオシレーターの発振信号である出力パルス信号をカウントし、そのカウント値を温度検出データとして出力する。

出力イネーブルパッドＰＯＥは、クロック信号ＣＫＱの出力イネーブルを制御するためのパッドである。具体的には出力イネーブルパッドＰＯＥを介して入力される出力イネーブル信号ＯＥに基づいて、クロック信号ＣＫＱの出力イネーブルの制御が行われる。出力イネーブルパッドＰＯＥは、発振器４の外部接続用の外部端子ＴＯＥに電気的に接続される。例えばロジック回路７０は、出力イネーブルパッドＰＯＥからの出力イネーブル信号ＯＥを受け、出力バッファー回路５０でのクロック信号ＣＫＱの出力イネーブル制御を行う。例えば出力イネーブル信号ＯＥがアクティブになると、出力バッファー回路５０からクロック信号ＣＫＱが出力される。一方、出力イネーブル信号ＯＥが非アクティブになると、クロック信号ＣＫＱが例えばローレベルなどの固定電圧レベルに設定される。なお信号がアクティブとは、例えば正論理の場合にはハイレベルであり、負論理の場合にはローレベルである。また信号が非アクティブとは、例えば正論理の場合にはローレベルであり、負論理の場合にはハイレベルである。

テスト回路９２は集積回路装置２０のテスト用の回路である。このテスト回路９２を用いて例えば集積回路装置２０のアナログ回路等の回路ブロックのテストが行われる。またインターフェース回路９４は、例えばシリアルインターフェースの通信を行うための回路である。例えばテストモード等において、クロックパッドＰＣＫがシリアルクロック信号の入力端子になり、出力イネーブルパッドＰＯＥが、シリアルデータの入出力端子になる。そしてインターフェース回路９４は、シリアルクロック信号に同期して、シリアルデータを取り込んだり、シリアルデータを出力するシリアルインターフェースの通信を行う。インターフェース回路９４は、例えばＳＰＩ（Serial Peripheral Interface）、Ｉ２Ｃ（Inter-Integrated Circuit）などのシリアルインターフェース回路により実現できる。このようなインターフェース回路９４を用いることで、例えば温度補償に用いられる情報を不揮発性メモリー７８に書き込むことができる。

図３にＰＬＬ回路４０の詳細な構成例を示す。図３ではＰＬＬ回路４０は、発振信号ＯＳＣの周波数を分数逓倍できるフラクショナル－Ｎ型のＰＬＬ回路となっている。

ＰＬＬ回路４０は、位相比較器４１、チャージポンプ回路４２、ループフィルター４３、電圧制御発振回路４４、分周回路４５、出力分周回路４６を含む。ロジック回路７０はデルタシグマ変調回路７２を含む。

ＰＬＬ回路４０の位相比較器４１は、基準クロック信号である発振信号ＯＳＣと、分周回路４５からのフィードバッククロック信号ＦＣＫの位相を比較し、位相比較結果信号を出力する。位相比較結果信号は、発振信号ＯＳＣとフィードバッククロック信号ＦＣＫの位相差に応じた信号である。具体的には位相比較器４１は、アップ信号又はダウン信号を、位相比較結果信号として出力する。チャージポンプ回路４２は、位相比較器４１からのアップ信号又はダウン信号である位相比較結果信号を出力電流に変換する。即ち、矩形の電圧パルスであるアップ信号とダウン信号を、矩形の電流パルスである出力電流に変換する。例えばチャージポンプ回路４２は、アップ信号が入力された場合には正の電流パルスを出力し、ダウン信号が入力された場合には負の電流パルスを出力する。ループフィルター４３は、チャージポンプ回路４２の出力信号の平滑化を行って、電圧制御発振回路４４の発振周波数を制御する制御電圧を生成して電圧制御発振回路４４に出力する。具体的にはループフィルター４３は、チャージポンプ回路４２の出力電流を電流電圧変換すると共にフィルター処理を行う。ループフィルター４３の出力電圧である制御電圧は、例えばアップ信号が出力された場合には上昇し、ダウン信号が出力された場合には下降する。ループフィルター４３は例えば３次や４次のＲＣフィルターにより実現できる。即ち抵抗及びキャパシターを用いたパッシブのＲＣフィルターにより実現できる。なおループフィルター４３は受動素子としてインダクターを用いたパッシブフィルターであってもよい。そしてループフィルター４３からの制御電圧が電圧制御発振回路４４に入力されることで、バラクター等により実現される可変容量素子の容量が変化して、ＶＣＯである電圧制御発振回路４４の発振周波数が制御される。そして制御電圧により設定される周波数のクロック信号ＣＫＶが分周回路４５に出力される。なお電圧制御発振回路４４は例えばインダクターを用いた共振回路によりクロック信号ＣＫＶを生成する。

そして本実施形態では分周回路４５とデルタシグマ変調回路７２とによりフラクショナル分周器が構成される。フラクショナル分周器は、ＰＬＬ回路４０の逓倍率の逆数を分周比としてクロック信号ＣＫＶを分周し、分周後のクロック信号をフィードバッククロック信号ＦＣＫとして位相比較器４１に出力する。デルタシグマ変調回路７２は、分周比の小数部の値をデルタシグマ変調して、整数である変調値を生成する。例えばデルタシグマ変調回路７２は３次や４次のデルタシグマ変調処理を行う。そして分周比の整数部の値と変調値の加算値が、分周比の設定値として分周回路４５に設定される。これによりフラクショナル－Ｎ型のＰＬＬ回路４０が実現される。なおＰＬＬ回路４０には出力分周回路４６が設けられており、電圧制御発振回路４４からのクロック信号ＣＫＶを分周した信号をクロック信号ＣＫとして出力バッファー回路５０に出力する。そして出力バッファー回路５０は、クロック信号ＣＫをバッファリングした信号をクロック信号ＣＫＱとして出力する。なお出力分周回路４６を設けないような変形実施も可能である。

また図３では、図１、図２のレギュレーター６４として、レギュレーター６５、６６、６７、６８が設けられている。レギュレーター６５は、レギュレート電源電圧ＶＲＥＧ１を生成して、発振回路３０、温度補償回路８０、温度センサー回路９０に供給する。レギュレーター６６は、レギュレート電源電圧ＶＲＥＧ２を生成して、ＰＬＬ回路４０のチャージポンプ回路４２に供給する。レギュレーター６７は、レギュレート電源電圧ＶＲＥＧ３を生成して、ＰＬＬ回路４０のループフィルター４３、電圧制御発振回路４４、出力分周回路４６に供給する。レギュレーター６８は、レギュレート電源電圧ＶＲＥＧ４を生成して、ロジック回路７０、ＰＬＬ回路４０の位相比較器４１、分周回路４５に供給する。例えば電圧制御発振回路４４、出力分周回路４６等では、クロック信号による高周波ノイズが発生し、ロジック回路７０等では、ロジック動作による高周波ノイズが発生する。従って、これらの回路については、レギュレーター６７からのレギュレート電源電圧ＶＲＥＧ３やレギュレーター６８からのレギュレート電源電圧ＶＲＥＧ４により動作させる一方で、発振回路３０、チャージポンプ回路４２等については、レギュレーター６５からのレギュレート電源電圧ＶＲＥＧ１やレギュレーター６６からのレギュレート電源電圧ＶＲＥＧ２により動作させる。こうすることで、クロック信号やロジック動作等による高周波ノイズが、発振回路３０、チャージポンプ回路４２、温度補償回路８０等に伝達されるのが抑制され、当該高周波ノイズを原因とするクロック周波数の精度の低下を防止できるようになる。

以上のように本実施形態の集積回路装置２０は、振動子１０を用いて発振信号ＯＳＣを生成する発振回路３０と、発振信号ＯＳＣに基づくクロック信号ＣＫＱを出力する出力バッファー回路５０と、電源パッドＰＶＤＤと、グランドパッドＰＧＮＤと、クロックパッドＰＣＫを含む。また発振信号ＯＳＣ又はクロック信号ＣＫＱの生成に用いられる直流電圧を生成する基準電圧生成回路６２、レギュレーター６４等の直流電圧生成回路６１を含む。レギュレーター６４は例えば図３に示すようなレギュレーター６５、６６、６７、６８等である。

そして、このような集積回路装置２０では、出力バッファー回路５０やクロックパッドＰＣＫと、基準電圧生成回路６２、レギュレーター６４等の直流電圧生成回路６１との間の電磁的結合や静電結合により、高周波ノイズが直流電圧生成回路６１に伝達されて、クロック周波数の精度が低下してしまうという問題が発生することが判明した。具体的には集積回路装置２０では、直流電圧生成回路６１が出力する基準電圧やレギュレート電源電圧などの直流電圧に基づいて、発振信号ＯＳＣを生成したり、クロック信号ＣＫＱを生成している。このため、この直流電圧に対して高周波ノイズが重畳されると、発振回路３０での発振周波数の精度が低下することでクロック周波数の精度が低下したり、ＰＬＬ回路４０等でのクロック信号の生成の際にクロック周波数の精度が低下するなどの問題が発生する。

一方、近年では、集積回路装置２０の全体面積のうち、パッド面積が占める割合が高くなってきている。そして発振器４に用いられる集積回路装置２０では、パッドの下方にはアクティブな回路を配置していなかったため、パッドの配置場所は集積回路装置２０においてデッドスペースになっていた。従って、集積回路装置２０の全体面積のうち、パッド面積が占める割合が高くなると、パッドによるデッドスペースが増えてしまい、集積回路装置２０の小型化の妨げとなってしまう。一方、このようなパッドによるデッドスペースを減らすために、パッドの面積を小さくすると、後述するフリップ実装やボンディグワイヤーによる実装が困難になってしまう。従って、安定的な実装の実現のためには、パッドを更に小面積化することでデッドスペースを減少させるような手法を採用することはできない。

また基準電圧生成回路６２、レギュレーター６４等の直流電圧生成回路６１とグランドパッドＰＧＮＤとの間の距離が離れていると、他の回路とグランド配線を共有する場合に、有限のグランド配線のインピーダンスによって、直流電圧生成回路６１が出力する直流電圧に電位変動が発生してしまう。例えば直流電圧生成回路６１である基準電圧生成回路６２やレギュレーター６４が出力する基準電圧やレギュレート電源電圧に、電位変動が発生してしまう。このように基準電圧やレギュレート電源電圧などの直流電圧に電位変動が発生すると、この直流電圧に基づき生成されるクロック信号の周波数の精度が低下してしまう。

そこで本実施形態では、図４に示すように、平面視において、グランドパッドＰＧＮＤと直流電圧生成回路６１とが重なるように配置する。具体的には図４の方向ＤＲでの平面視において、グランドパッドＰＧＮＤと直流電圧生成回路６１とが重なるように配置する。例えばグランドパッドＰＧＮＤの下方である方向ＤＲ側に、直流電圧生成回路６１が配置される。方向ＤＲは、例えば集積回路装置２０の半導体基板である基板ＰＳＵＢに直交する方向である。なおグランドパッドＰＧＮＤと直流電圧生成回路６１の全ての回路部分が平面視において重なっている必要はなく、例えば直流電圧生成回路６１の一部がグランドパッドＰＧＮＤと重ならないようなレイアウト配置であってもよい。

図４はグランドパッドＰＧＮＤと直流電圧生成回路６１の配置関係を示す断面図である。集積回路装置２０は、アルミ等の金属層ＡＬＡ～ＡＬＥの５層の配線構造となっており、パッドメタル６は、最上層の金属層ＡＬＥにより形成される。具体的にはパッドメタル６は、パッド領域の開口部においてパシベーション膜５から露出しており、後述するフリップ実装やボンディグワイヤーによる実装が可能になっている。またＰ型の基板ＰＳＵＢにはＰ型のウェルＰＷＬとＮ型のウェルＮＷＬが形成されており、直流電圧生成回路６１を構成するＮ型のトランジスターがＰ型のウェルＰＷＬに形成され、Ｐ型のトランジスターがＮ型のウェルＮＷＬに形成される。なお図４はグランドパッドＰＧＮＤと直流電圧生成回路６１の配置関係を模式的に示すものであり、実際には、グランドパッドＰＧＮＤのレイアウト面積に対するトランジスターのレイアウト面積は十分に小さく、グランドパッドＰＧＮＤの下方には、直流電圧生成回路６１を構成するのに必要な個数のトランジスターが配置される。

図５は、グランドパッドＰＧＮＤの他の構造例を示す断面図である。図５では、パッドメタル６の上に例えばメッキ等による導電層７、８、９が形成されている。導電層７は、アルミ又はアルミ合金により形成されるパッドメタル６との接合性が良い材料により形成され、例えばニッケル又はニッケル合金により形成される。導電層７は、例えば２μｍ～１０μｍの厚さを有している。このように導電層７の厚みを大きくすることで、グランドパッドＰＧＮＤにバンプ又はボンディグワイヤーを接合する際に大きな加重がかかっても、この加重がグランドパッドＰＧＮＤの下方に伝わりにくくなる。従って、バンプ又はボンディグワイヤーを接合する際の加重が原因となって、グランドパッドＰＧＮＤの下方に設けられる直流電圧生成回路６１に不具合が発生する事態を防止できるようになる。導電層８は、導電層７と導電層９の間に介在し、導電層７、９の密着性を高めると共に、導電層７が導電層９へ拡散するのを防ぐバリア層として機能する。導電層８は、導電層７と導電層９の双方と密着性が良好な材料により形成され、例えばパラジウム又はパラジウム合金により形成される。なお導電層８は、必要に応じて設けられればよく、例えば導電層７と導電層９の密着性が良好である場合などには省略できる。導電層９は、バンプ又はボンディグワイヤーとの接続層として機能する。導電層９は、バンプ又はボンディグワイヤーとの接触抵抗が低い材料により形成され、例えば金又は金の合金により形成される。図５のような構造のグランドパッドＰＧＮＤを用いることで、グランドパッドＰＧＮＤにバンプ又はボンディグワイヤーを接合する実装の際の加重に対して、パッド下の直流電圧生成回路６１を保護できるようになると共に、バンプ又はボンディグワイヤーを低い接触抵抗で接合できるようになり、実装の容易化や信頼性の向上等を図れるようになる。

以上のように本実施形態では、発振回路３０、出力バッファー回路５０、直流電圧生成回路６１、電源パッドＰＶＤＤ、グランドパッドＰＧＮＤ、クロックパッドＰＣＫを有する集積回路装置２０において、グランドパッドＰＧＮＤと直流電圧生成回路６１とが平面視において重なるように配置される。

このようにすれば、グランドパッドＰＧＮＤがシールド部材として機能するようになり、高周波ノイズが直流電圧生成回路６１に伝達されるのを抑制できるようになる。例えばグランドパッドＰＧＮＤによるシールド効果により、出力バッファー回路５０やクロックパッドＰＣＫと直流電圧生成回路６１との間の電磁的結合や静電結合を低減させて、直流電圧生成回路６１が出力する直流電圧に対して高周波ノイズが重畳されるのを防止できる。従って、高周波ノイズが原因で、発振周波数の精度が低下してクロック周波数の精度が低下したり、クロック信号の生成の際にクロック周波数の精度が低下するなどの問題を防止できるようになる。この結果、高精度のクロック信号ＣＫＱを生成できる集積回路装置２０の実現が可能になる。

またグランドパッドＰＧＮＤと直流電圧生成回路６１とが平面視において重なるように配置されることで、グランドパッドＰＧＮＤの領域を有効利用して直流電圧生成回路６１を配置できるようになる。従って、グランドパッドＰＧＮＤの領域がデッドスペースになってしまうのを防止できる。このように、本来ならばデッドスペースとなるグランドパッドＰＧＮＤの領域に直流電圧生成回路６１を配置することで、集積回路装置２０の全体面積のうちパッド面積が占める割合が高くなった場合にも、集積回路装置２０のレイアウト面積を小さくすることが可能になり、集積回路装置２０の小型化を実現できる。

またグランドパッドＰＧＮＤと直流電圧生成回路６１とが平面視において重なるように配置されることで、グランドパッドＰＧＮＤから、その直下に配置される直流電圧生成回路６１へと向かうショートパスのグランド配線の経路で、グランドパッドＰＧＮＤからのグランド電圧を直流電圧生成回路６１に供給できるようになる。即ち、グランドパッドＰＧＮＤから遠い距離にある他の回路とグランドパッドＰＧＮＤとを接続する第１グランド配線とは分離されたショートパスの第２グランド配線の経路で、グランドパッドＰＧＮＤからのグランド電圧を、直流電圧生成回路６１に供給できるようになる。例えばインピーダンスが極めて小さい第２グランド配線の経路で、グランドパッドＰＧＮＤからのグランド電圧を供給できるようになる。従って、グランドパッドＰＧＮＤから遠い距離にある他の回路とグランドパッドＰＧＮＤとを接続する第１グランド配線が有するインピーダンスを原因とする電位変動が、直流電圧生成回路６１が出力する直流電圧に悪影響を与えるのを防止できるようになる。この結果、この電位変動が原因でクロック周波数の精度が低下するのを防止できるようになり、高精度のクロック信号ＣＫＱを生成できる集積回路装置２０の実現が可能になる。

ここで、グランドパッドＰＧＮＤの下方に配置される直流電圧生成回路６１は、発振信号ＯＳＣ又はクロック信号ＣＫＱの生成に用いられる直流電圧を生成する回路である。例えば直流電圧生成回路６１は、発振回路３０に入力される基準電圧や周波数制御電圧などの直流電圧を生成する回路である。或いは直流電圧生成回路６１は、発振回路３０の発振周波数を制御する温度補償回路８０等の周波数制御電圧生成回路に入力される基準電圧や周波数制御電圧などの直流電圧を生成する回路である。或いは直流電圧生成回路６１は、発振回路３０からの発振信号ＯＳＣに基づいて動作するＰＬＬ回路４０に用いられる直流電圧の生成回路である。

具体的には、直流電圧生成回路６１は、例えば、バイアス電流、バイアス電圧、又はレギュレート電源電圧の少なくとも１つを生成するための基準電圧を生成する基準電圧生成回路６２である。即ち、グランドパッドＰＧＮＤと、直流電圧生成回路６１である基準電圧生成回路６２とが、平面視において重なるように配置される。このようにすれば、グランドパッドＰＧＮＤによるシールド効果により、出力バッファー回路５０やクロックパッドＰＣＫと基準電圧生成回路６２との間の電磁的結合や静電結合を低減させて、基準電圧生成回路６２が出力する基準電圧に対して高周波ノイズが重畳されるのを防止できる。従って、高周波ノイズが原因でクロック周波数の精度が低下するのを防止できるようになる。またグランドパッドＰＧＮＤの領域を有効利用して基準電圧生成回路６２を配置できるようになるため、集積回路装置２０のレイアウト面積を小さくすることが可能になり、集積回路装置２０の小型化を実現できる。またグランドパッドＰＧＮＤから遠い距離にある他の回路とグランドパッドＰＧＮＤとを接続する第１グランド配線とは分離されたショートパスの第２グランド配線の経路で、グランドパッドＰＧＮＤからのグランド電圧を、基準電圧生成回路６２に供給できるようになる。従って、他の回路とグランドパッドＰＧＮＤとを接続する第１グランド配線が有するインピーダンスを原因とする電位変動が、基準電圧生成回路６２の基準電圧に伝達されるのを抑制でき、この電位変動が原因でクロック周波数の精度が低下するのを防止できるようになる。

或いは直流電圧生成回路６１は、電源電圧ＶＤＤに基づいてレギュレート電源電圧を生成するレギュレーター６４であってもよい。即ち、グランドパッドＰＧＮＤと、直流電圧生成回路６１であるレギュレーター６４とが、平面視において重なるように配置される。このようにすれば、グランドパッドＰＧＮＤによるシールド効果により、レギュレーター６４が出力するレギュレート電源電圧に対して高周波ノイズが重畳されるのを防止でき、高周波ノイズが原因でクロック周波数の精度が低下するのを防止できるようになる。またグランドパッドＰＧＮＤの領域を有効利用してレギュレーター６４を配置できるようになるため、集積回路装置２０の小型化を実現できる。また他の回路とグランドパッドＰＧＮＤとを接続するグランド配線が有するインピーダンスを原因とする電位変動が、レギュレーター６４のレギュレート電源電圧に伝達されるのを抑制でき、この電位変動が原因でクロック周波数の精度が低下するのを防止できるようになる。

また図３に示すように集積回路装置２０は、発振信号ＯＳＣに基づいてクロック信号ＣＫを生成するＰＬＬ回路４０を含み、ＰＬＬ回路４０は、位相比較器４１とチャージポンプ回路４２とループフィルター４３を含む。この場合に、グランドパッドＰＧＮＤと平面視において重なるように配置される直流電圧生成回路６１は、チャージポンプ回路４２や、ループフィルター４３や、或いは、チャージポンプ回路４２にレギュレート電源電圧ＶＲＥＧ２を供給するレギュレーター６６であってもよい。即ち、グランドパッドＰＧＮＤと、直流電圧生成回路６１であるチャージポンプ回路４２、ループフィルター４３又はレギュレーター６６とが、平面視において重なるように配置される。このようにすれば、グランドパッドＰＧＮＤによるシールド効果により、チャージポンプ回路４２、ループフィルター４３又はレギュレーター６６の出力電圧に対して高周波ノイズが重畳されるのを防止でき、高周波ノイズが原因でクロック周波数の精度が低下するのを防止できるようになる。またグランドパッドＰＧＮＤの領域を有効利用してチャージポンプ回路４２、ループフィルター４３又はレギュレーター６６を配置できるようになるため、集積回路装置２０の小型化を実現できる。また他の回路とグランドパッドＰＧＮＤとを接続するグランド配線が有するインピーダンスを原因とする電位変動が、チャージポンプ回路４２、ループフィルター４３又はレギュレーター６６の出力電圧に伝達されるのを抑制でき、この電位変動が原因でクロック周波数の精度が低下するのを防止できるようになる。

図６に基準電圧生成回路６２の構成例を示す。図６の基準電圧生成回路６２は、ＶＤＤノードとＧＮＤノードの間に設けられるＮ型のトランジスターＴＤ１、抵抗ＲＤ１、ＲＤ２、ＲＤ３、バイポーラートランジスターＢＰ１、ＢＰ２を含む。また基準電圧生成回路６２は、バイアス電圧ＶＢがゲートに入力されるＰ型のトランジスターＴＤ２、ＴＤ３と、トランジスターＴＤ２のドレインノードとＧＮＤノードとの間に設けられるバイポーラートランジスターＢＰ３を含む。基準電圧生成回路６２は、バンドギャップリファレンス回路であり、バンドギャップ電圧による基準電圧ＶＲＥＦを生成して出力する。例えばＰＮＰ型のバイポーラートランジスターＢＰ１、ＢＰ２のベース・エミッター間電圧をＶＢＥ１、ＶＢＥ２とし、ΔＶＢＥ＝ＶＢＥ１－ＶＢＥ２とする。基準電圧生成回路６２は、例えばＶＲＥＦ＝Ｋ×ΔＶＢＥ＋ＶＢＥ２となる基準電圧ＶＲＥＦを出力する。Ｋは抵抗ＲＤ１、ＲＤ２の抵抗値により設定される。例えばＶＢＥ２は負の温度特性を有し、ΔＶＢＥは正の温度特性を有するため、抵抗ＲＤ１、ＲＤ２の抵抗値を調整することで、温度依存性のない定電圧の基準電圧ＶＲＥＦを生成できるようになる。そして生成される基準電圧ＶＲＥＦはグランド電圧を基準とした定電圧になる。

図７に基準電圧生成回路６２の他の構成例を示す。図７の基準電圧生成回路６２もバンドギャップリファレンス回路であり、Ｎ型のトランジスターＴＥ１、ＴＥ２と、Ｐ型のトランジスターＴＥ３、ＴＥ４、ＴＥ５と、抵抗ＲＥ１、ＲＥ２と、ＰＮ接合を有するダイオードＤＩ１、ＤＩ２、ＤＩ３を含む。Ｎ型のトランジスターＴＥ１、ＴＥ２はカレントミラー回路を構成しており、Ｐ型のトランジスターＴＥ３、ＴＥ４、ＴＥ５もカレントミラー回路を構成しているため、これらのトランジスターに流れる電流は、ほぼ等しくなる。またＮ型のトランジスターＴＥ１、ＴＥ２のソースの電圧も、ほぼ等しくなる。またダイオードＤＩ２におけるＰＮ接合の並列接続数は、ダイオードＤＩ１におけるＰＮ接合の並列接続数のＭ倍になるように形成されている。このため、ダイオードＤＩ１の飽和電流をＩｓとした場合に、ダイオードＤＩ２の飽和電流はＭ×Ｉｓになる。ここでトランジスターＴＥ３、ＴＥ４、ＴＥ５に流れる電流をＩ、ダイオードＤＩ１、ＤＩ２、ＤＩ３の各々の両端電圧をＶｄ１、Ｖｄ２、Ｖｄ３、抵抗ＲＥ１、ＲＥ２の抵抗値をＲ１、Ｒ２とすると、基準電圧生成回路６２が生成する基準電圧ＶＲＥＦは下式（１）のように表される。

ＶＲＥＦ＝Ｉ・Ｒ２＋Ｖｄ３
＝（Ｒ２／Ｒ１）・（ｋＴ／ｑ）・Ｉｎ（Ｍ）＋Ｖｄ３ （１）
ここでｋはボルツマン定数であり、Ｔは絶対温度であり、ｑは電子の電荷である。上式（１）を絶対温度Ｔで微分すると下式（２）のようになる。

ｄＶＲＥＦ／ｄＴ＝（Ｒ２／Ｒ１）・（ｋ／ｑ）・Ｉｎ（Ｍ）＋Ｖｄ３／ｄＴ （２）
上式（２）において、Ｖｄ３／ｄＴの項は負の温度特性を有し、これに対応して（Ｒ２／Ｒ１）・（ｋ／ｑ）・Ｉｎ（Ｍ）の値を正の値に調整することで、上式（２）の値をゼロにすることができ、温度依存性がキャンセルされた基準電圧ＶＲＥＦを生成できるようになる。なお基準電圧生成回路６２は図６、図７の構成に限定されず、例えばトランジスターの仕事関数差電圧を用いて基準電圧ＶＲＥＦを生成する回路などの種々の構成の回路を用いることができる。

図８にレギュレーター６４の構成例を示す。レギュレーター６４は、ＶＤＤノードとＧＮＤノードの間に直列に設けられた駆動用のＮ型のトランジスターＴＡ１及び抵抗ＲＡ１、ＲＡ２と、演算増幅器ＯＰＡを含む。またレギュレーター６４は、演算増幅器ＯＰＡの出力端子側に設けられた抵抗ＲＡ３及びキャパシターＣＡを含むことができる。演算増幅器ＯＰＡの非反転入力端子には、基準電圧ＶＲＥＦが入力され、反転入力端子には、レギュレート電源電圧ＶＲＥＧを抵抗ＲＡ１、ＲＡ２により電圧分割した電圧ＶＤＡが入力される。そして演算増幅器ＯＰＡの出力端子が、抵抗ＲＡ３を介してトランジスターＴＡ１のゲートに入力され、トランジスターＴＡ１のドレインノードからレギュレート電源電圧ＶＲＥＧが出力される。図９にレギュレーター６４の他の構成例を示す。図９では、図８とは異なり、駆動用のトランジスターがＰ型のトランジスターＴＡ２となっており、演算増幅器ＯＰＡの反転入力端子に基準電圧ＶＲＥＦが入力され、非反転入力端子に電圧ＶＤＡが入力される。また図９では位相補償用のキャパシターＣＡの接続構成も図８とは異なっている。なお図３で説明したレギュレーター６５、６６、６７、６８は例えば図８、図９に示すような構成のレギュレーター６４により実現できる。

以上のように基準電圧生成回路６２やレギュレーター６４は、グランド電圧を基準に基準電圧ＶＲＥＦ、レギュレート電源電圧ＶＲＥＧを生成している。従って、出力バッファー回路５０等からの高周波ノイズがグランド電圧に重畳されると、基準電圧ＶＲＥＦ、レギュレート電源電圧ＶＲＥＧの電位も変動してしまう。このため出力バッファー回路５０等からの高周波ノイズがグランド電圧に重畳されるのを抑制する施策を行うことが肝要となる。

図１０に温度センサー回路９０の構成例を示す。温度センサー回路９０は、電源ノードとＧＮＤノードとの間に直列に設けられた電流源ＩＳＴ、バイポーラートランジスターＢＰＴを含む。バイポーラートランジスターＢＰＴのコレクターノードとベースノードが接続されており、ダイオード接続になっている。これにより、温度センサー回路９０の出力ノードＮＣＱから、温度依存性を有する温度検出電圧ＶＴが出力されるようになる。例えばベース・エミッター間電圧の温度依存性により発生する負の温度特性の温度検出電圧ＶＴが出力されるようになる。なお温度センサー回路９０の構成は図１０の構成に限定されず、種々の変形実施が可能である。例えば温度センサー回路９０の出力ノードＮＣＱとバイポーラートランジスターＢＰＴのコレクターノードの間に抵抗を設けると共に、バイポーラートランジスターＢＰＴのエミッターノードとＧＮＤノートの間に可変抵抗を設けてもよい。このような構成にすることで、温度センサー回路９０を用いて温度補償の０次補正を実現できるようになる。

図１１に温度補償回路８０の構成例を示す。温度補償回路８０は、０次補正回路８２、１次補正回路８４、高次補正回路８６、電流電圧変換回路８８を含む。なお例えば３次補正、４次補正、５次補正などを行う場合には、高次補正回路８６として、３次補正回路、４次補正回路、５次補正回路などの複数の補正回路が設けられることになる。高次補正回路８６は関数発生回路とも呼ばれ、温度補償電圧ＶＣＰの特性を近似する多項式に対応する関数電流を発生する。例えば多項式は温度を変数とする関数である。

温度補償回路８０は、多項式近似によるアナログ方式の温度補償を行う。具体的には温度補償回路８０は、温度を変数とする関数である多項式の近似によって温度補償電圧ＶＣＰを生成して出力する。例えば図２の不揮発性メモリー７８が、温度補償電圧ＶＣＰの特性を近似する多項式の０次係数、１次係数、高次係数を、０次補正データ、１次補正データ、高次補正データとして記憶する。そして０次補正回路８２、１次補正回路８４、高次補正回路８６は、これらの０次補正データ、１次補正データ、高次補正データに基づいて、０次補正電流信号、１次補正電流信号、高次補正電流信号を出力する。０次補正電流信号、１次補正電流信号、高次補正電流信号は、関数電流の０次成分信号、１次成分信号、高次成分信号と言うことができる。そして１次補正回路８４、高次補正回路８６には、温度に対してリニアに変化する温度検出電圧ＶＴに基づいて、１次補正電流信号、高次補正電流信号を生成して出力する。電流電圧変換回路８８は、０次補正電流信号、１次補正電流信号、高次補正電流信号の加算処理を行うと共に電流電圧変換を行って、温度補償電圧ＶＣＰを出力する。これにより多項式近似によるアナログ方式の温度補償が実現される。なお、上述のように温度センサー回路９０を用いて温度補償の０次補正を行う場合には、０次補正回路８２の構成は省略できる。

２．レイアウト配置
図１２に本実施形態の集積回路装置２０のレイアウト配置例を示す。集積回路装置２０の外形は、辺ＳＤ１と、辺ＳＤ１に対向する辺ＳＤ２を含む。辺ＳＤ１は第１辺であり、辺ＳＤ２は第２辺であり、辺ＳＤ２は辺ＳＤ１の対辺である。また集積回路装置２０の外形は、辺ＳＤ１及び辺ＳＤ２に交差する辺ＳＤ３や辺ＳＤ４を含む。辺ＳＤ３は第３辺であり、辺ＳＤ４は第４辺であり、辺ＳＤ４は辺ＳＤ３の対辺である。集積回路装置２０の外形は、集積回路装置２０である例えば矩形の半導体チップの外形である。例えば辺ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４は半導体チップの基板の辺である。半導体チップはシリコンダイとも呼ばれる。ここで辺ＳＤ１から辺ＳＤ２に向かう方向をＤＲ１とし、辺ＳＤ３から辺ＳＤ４に向かう方向をＤＲ２とする。また方向ＤＲ１の反対方向を方向ＤＲ３とし、方向ＤＲ２の反対方向を方向ＤＲ４とする。方向ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４は、各々、第１方向、第２方向、第３方向、第４方向である。

図１２に示すように集積回路装置２０には、グランドパッドＰＧＮＤ、電源パッドＰＶＤＤ、クロックパッドＰＣＫ、出力イネーブルパッドＰＯＥ、振動子接続用のパッドＰＸ１、ＰＸ２が設けられている。例えば電源パッドＰＶＤＤは、辺ＳＤ１と辺ＳＤ３が交差する第１コーナー部に配置される。出力イネーブルパッドＰＯＥは、辺ＳＤ２と辺ＳＤ３が交差する第２コーナー部に配置される。クロックパッドＰＣＫは辺ＳＤ１側に配置され、グランドパッドＰＧＮＤは辺ＳＤ２側に配置される。例えば辺ＳＤ１と辺ＳＤ２の中央線と辺ＳＤ１との間の第１領域に、クロックパッドＰＣＫが配置され、辺ＳＤ１と辺ＳＤ２の中央線と辺ＳＤ２との間の第２領域に、グランドパッドＰＧＮＤが配置される。また振動子接続用のパッドＰＸ１、ＰＸ２は、電源パッドＰＶＤＤと出力イネーブルパッドＰＯＥの間において、辺ＳＤ３に沿って配置される。例えば辺ＳＤ３に沿った領域に発振回路３０及びパッドＰＸ１、ＰＸ２が配置される。

そして図１２では、直流電圧生成回路６１として基準電圧生成回路６２が平面視においてグランドパッドＰＧＮＤに重なるように配置されている。即ち図４、図５で説明したようにグランドパッドＰＧＮＤの下方に基準電圧生成回路６２が配置されている。このようにすれば、グランドパッドＰＧＮＤによるシールド効果により、高周波ノイズが基準電圧生成回路６２に伝達されるのが抑制され、基準電圧生成回路６２が生成する基準電圧に電位変動が発生して、クロック周波数の精度が低下してしまうのを防止できる。またグランドパッドＰＧＮＤの配置領域を有効利用して基準電圧生成回路６２を配置できるため、集積回路装置２０の小面積化を実現できる。

また図１２に示すように本実施形態の集積回路装置２０では、平面視において、クロックパッドＰＣＫと出力バッファー回路５０とが重なるように配置されている。即ち図４、図５におけるグランドパッドＰＧＮＤと直流電圧生成回路６１の配置関係と同様に、クロックパッドＰＣＫの下方に出力バッファー回路５０が配置されている。なお出力バッファー回路５０の全ての回路部分が平面視においてクロックパッドＰＣＫと重なっている必要はなく、例えば出力バッファー回路５０の一部がクロックパッドＰＣＫと重ならないようなレイアウト配置であってもよい。

このように平面視においてクロックパッドＰＣＫと出力バッファー回路５０とが重なるように配置することで、出力バッファー回路５０から、その直上に配置されるクロックパッドＰＣＫへと向かうショートパスのクロック配線の経路で、出力バッファー回路５０からのクロック信号ＣＫＱをクロックパッドＰＣＫに対して出力できるようになる。これによりクロック配線のインピーダンスを最小限に抑えることができ、当該インピーダンスに起因する電位変動を抑制できる。出力バッファー回路５０は、外部の大きな負荷を駆動する必要があるため、高い駆動能力を有している。このため、クロック配線のインピーダンスが高いと、その電位変動も大きくなり、クロック信号ＣＫＱの信号品質が劣化してしまう。この点、平面視においてクロックパッドＰＣＫと出力バッファー回路５０とが重なるように配置すれば、出力バッファー回路５０とクロックパッドＰＣＫを接続するクロック配線の経路をショートパスの経路にすることができ、クロック配線のインピーダンスを最小限に抑えることができるため、クロック信号ＣＫＱの信号品質の劣化を抑制できるようになる。また、出力バッファー回路５０は、外部負荷を駆動できるように高い駆動能力を有しているため、発生する高周波ノイズが大きく、出力バッファー回路５０や、クロック信号ＣＫＱが出力されるクロックパッドＰＣＫは、高周波ノイズ源となる。この点、平面視においてクロックパッドＰＣＫと出力バッファー回路５０とが重なるように配置すれば、このような高周波ノイズ源を１つの場所にまとめて配置できるようになる。これにより、この高周波ノイズ源からのノイズの悪影響を軽減するためのレイアウト配置などの施策を容易に実現することが可能になる。

また図１２に示すように集積回路装置２０の外形は、辺ＳＤ１と、辺ＳＤ１に対向する辺ＳＤ２とを含み、辺ＳＤ１側に、出力バッファー回路５０とクロックパッドＰＣＫとが配置され、辺ＳＤ２側に、直流電圧生成回路６１である基準電圧生成回路６２とグランドパッドＰＧＮＤとが配置される。辺ＳＤ１は第１辺であり、辺ＳＤ２は第２辺である。例えば辺ＳＤ２に比べて辺ＳＤ１に近い場所に、出力バッファー回路５０とクロックパッドＰＣＫが配置される。また辺ＳＤ１に比べて辺ＳＤ２に近い場所に、直流電圧生成回路６１である基準電圧生成回路６２とグランドパッドＰＧＮＤが配置される。例えば辺ＳＤ１と、辺ＳＤ１と辺ＳＤ２の中央線との間の第１領域に、出力バッファー回路５０及びクロックパッドＰＣＫが配置され、辺ＳＤ２と、辺ＳＤ１と辺ＳＤ２の中央線との間の第２領域に、基準電圧生成回路６２及びグランドパッドＰＧＮＤが配置される。このようにすれば、高周波ノイズ源となる出力バッファー回路５０及びクロックパッドＰＣＫが、辺ＳＤ１側に配置される一方で、高周波ノイズを避ける必要がある基準電圧生成回路６２及びグランドパッドＰＧＮＤが、辺ＳＤ２側に配置されるようになる。これにより、高周波ノイズ源となる出力バッファー回路５０及びクロックパッドＰＣＫと、基準電圧生成回路６２及びグランドパッドＰＧＮＤとの距離を離すことが可能になる。従って、出力バッファー回路５０及びクロックパッドＰＣＫからの高周波ノイズが、基準電圧生成回路６２及びグランドパッドＰＧＮＤに伝達されるのを抑制することができ、高周波ノイズを原因とするクロック周波数の精度の劣化を防止できる。

また集積回路装置２０は、発振信号ＯＳＣに位相同期したクロック信号ＣＫＱを生成するためのＰＬＬ動作を行うＰＬＬ回路４０を含む。例えばＰＬＬ回路４０が、発振信号ＯＳＣに位相同期したクロック信号ＣＫを出力し、出力バッファー回路５０が、このクロック信号ＣＫをバッファリングしてクロック信号ＣＫＱとして出力する。これにより発振信号ＯＳＣに位相同期したクロック信号ＣＫＱが集積回路装置２０から出力されるようになる。そして直流電圧生成回路６１は、ＰＬＬ回路４０の動作に用いられる基準電圧を生成する基準電圧生成回路６２である。図３を例にとれば、レギュレーター６６、６７は、基準電圧生成回路６２により生成された基準電圧ＶＲＥＦに基づいて、レギュレート電源電圧ＶＲＥＧ２、ＶＲＥＧ３を生成し、ＰＬＬ回路４０は、このレギュレート電源電圧ＶＲＥＧ２、ＶＲＥＧ３に基づいて動作する。或いは、ＰＬＬ回路４０のチャージポンプ回路４２や電圧制御発振回路４４等は、基準電圧生成回路６２により生成された基準電圧ＶＲＥＦに基づくバイアス電流やバイアス電圧に基づいて、チャージポンプ動作や発振動作を行う。このようなＰＬＬ回路４０を設けることで、集積回路装置２０は、発振信号ＯＳＣに位相同期し、且つ、周波数が所望の周波数に設定されたクロック信号ＣＫＱを出力できるようになる。そして、このようなＰＬＬ回路４０の動作に必要な基準電圧を生成する基準電圧生成回路６２が、平面視においてグランドパッドＰＧＮＤに重なるように配置される。これにより、高周波ノイズを原因とするクロック周波数の精度の低下を防止したり、グランドパッドＰＧＮＤの領域を有効利用した基準電圧生成回路６２の配置による集積回路装置２０の小型化等を実現できるようになる。

また図３で説明したようにＰＬＬ回路４０は、位相比較器４１とチャージポンプ回路４２とループフィルター４３を含む。そして図１２に示すように、チャージポンプ回路４２は、第２辺である辺ＳＤ２側に設けられる。例えば図１２ではチャージポンプ回路４２は、辺ＳＤ２とグランドパッドＰＧＮＤの間に設けられる。例えば辺ＳＤ１から辺ＳＤ２へと向かう方向をＤＲ１とした場合に、グランドパッドＰＧＮＤの方向ＤＲ１側にチャージポンプ回路４２が配置される。具体的にはチャージポンプ回路４２は、位相比較器４１と共に辺ＳＤ２に沿って配置される。即ちその長辺方向が辺ＳＤ２に沿うように配置される。このようにすれば、チャージポンプ回路４２を、基準電圧生成回路６２やグランドパッドＰＧＮＤと共に、辺ＳＤ２側にまとめて配置できるようになる。従って、辺ＳＤ１側に配置される出力バッファー回路５０やクロックパッドＰＣＫから離れた距離の場所に、チャージポンプ回路４２、基準電圧生成回路６２、グランドパッドＰＧＮＤをまとめて配置できるようになる。従って、出力バッファー回路５０及びクロックパッドＰＣＫからの高周波ノイズが、チャージポンプ回路４２、基準電圧生成回路６２、グランドパッドＰＧＮＤに伝達されるのを抑制することができ、高周波ノイズを原因とするクロック周波数の精度の劣化を防止できる。即ち、図３に示すように、出力バッファー回路５０の出力とチャージポンプ回路４２の出力との間には寄生容量ＣＰによる容量結合があり、この容量結合により出力バッファー回路５０からの高周波ノイズが、チャージポンプ回路４２の出力信号に重畳されてしまうおそれがある。そしてチャージポンプ回路４２の出力信号に対して、高周波ノイズが重畳されると、電圧制御発振回路４４に入力される制御電圧の電位が変動してしまい、ＰＬＬ回路４０が出力するクロック信号ＣＫのクロック周波数の精度が低下し、集積回路装置２０が出力するクロック信号ＣＫＱのクロック周波数の精度も低下してしまう。この点、チャージポンプ回路４２を辺ＳＤ２側に配置することで、辺ＳＤ１側に配置される出力バッファー回路５０、クロックパッドＰＣＫからの距離を離すことができ、これらの高周波ノイズ源からのノイズの伝達を抑制できるため、クロック周波数の精度の低下を防止できるようになる。

また図１２に示すように、ループフィルター４３は、辺ＳＤ２側に設けられる。例えば図１２では、辺ＳＤ２と辺ＳＤ４が交差する第３コーナー部にループフィルター４３が配置される。例えば辺ＳＤ３から辺ＳＤ４へと向かう方向をＤＲ２とした場合に、グランドパッドＰＧＮＤやチャージポンプ回路４２の方向ＤＲ２側にループフィルター４３が設けられる。このようにすればループフィルター４３を、チャージポンプ回路４２、基準電圧生成回路６２、グランドパッドＰＧＮＤと共に、辺ＳＤ２側にまとめて配置できるようになる。従って、辺ＳＤ１側に配置される出力バッファー回路５０やクロックパッドＰＣＫから離れた距離の場所に、ループフィルター４３、チャージポンプ回路４２、基準電圧生成回路６２、グランドパッドＰＧＮＤをまとめて配置できるようになる。従って、出力バッファー回路５０及びクロックパッドＰＣＫからの高周波ノイズが、ループフィルター４３、チャージポンプ回路４２、基準電圧生成回路６２、グランドパッドＰＧＮＤに伝達されるのを抑制することができ、高周波ノイズを原因とするクロック周波数の精度の劣化を防止できる。

また図３で説明したように集積回路装置２０は、基準電圧ＶＲＥＦに基づいて生成されたレギュレート電源電圧ＶＲＥＧ２をチャージポンプ回路４２に供給するレギュレーター６６を含む。そしてレギュレーター６６は、辺ＳＤ２側に設けられる。例えばチャージポンプ回路４２の出力信号に高周波ノイズが重畳されると、電圧制御発振回路４４に入力される制御電圧の電位が変動してしまい、ＰＬＬ回路４０が出力するクロック信号ＣＫのクロック周波数の精度が低下してしまう。このため本実施形態では、チャージポンプ回路４２用のレギュレーター６６を設け、このレギュレーター６６により生成されたレギュレート電源電圧ＶＲＥＧ２により、チャージポンプ回路４２を動作させている。しかしながら、出力バッファー回路５０等からの高周波ノイズが、レギュレート電源電圧ＶＲＥＧ２に重畳されてしまうと、チャージポンプ回路４２の出力信号にも高周波ノイズが重畳されてしまい、ＰＬＬ回路４０が出力するクロック信号ＣＫのクロック周波数の精度が低下し、集積回路装置２０が出力するクロック信号ＣＫＱのクロック周波数の精度も低下してしまう。この点、図１２では、チャージポンプ回路４２のみならず、このチャージポンプ回路４２にレギュレート電源電圧ＶＲＥＧ２を供給するレギュレーター６６についても辺ＳＤ２側にまとめて配置している。このようにすれば、レギュレーター６６と、出力バッファー回路５０等の高周波ノイズ源との距離も離すことが可能になる。これにより、レギュレート電源電圧ＶＲＥＧ２に高周波ノイズを重畳されるのを抑制することができ、クロック周波数の精度の低下を防止できるようになる。またレギュレーター６６からのレギュレート電源電圧ＶＲＥＧ２を、ショートパスの電源供給線でチャージポンプ回路４２に供給できるようになるため、当該電源供給線のインピーダンスを原因とするレギュレート電源電圧ＶＲＥＧ２の変動も抑制できるようになる。

なお図１２では、発振回路３０等にレギュレート電源電圧ＶＲＥＧ１を供給するレギュレーター６５は、辺ＳＤ３側に配置される。例えばレギュレーター６５は、辺ＳＤ１と発振回路３０との間に辺ＳＤ３に沿って配置されており、発振回路３０の近傍に配置されている。これによりレギュレーター６５からのレギュレート電源電圧ＶＲＥＧ１を、ショートパスの電源供給線で発振回路３０等に供給できるようになるため、当該電源供給線のインピーダンスを原因とするレギュレート電源電圧ＶＲＥＧ１の変動を抑制できるようになる。また電圧制御発振回路４４等にレギュレート電源電圧ＶＲＥＧ３を供給するレギュレーター６７は、辺ＳＤ１側に配置される。例えばレギュレーター６７は、辺ＳＤ１と電圧制御発振回路４４との間に配置される。またロジック回路７０等にレギュレート電源電圧ＶＲＥＧ４を供給するレギュレーター６８も、辺ＳＤ１側に配置される。例えばレギュレーター６８は、ロジック回路７０と温度補償回路８０の間に配置され、ロジック回路７０の近傍に配置される。これによりレギュレーター６７、６８からのレギュレート電源電圧ＶＲＥＧ３、ＶＲＥＧ４を、ショートパスの電源供給線で電圧制御発振回路４４、ロジック回路７０等に供給できるようになるため、当該電源供給線のインピーダンスを原因とするレギュレート電源電圧ＶＲＥＧ３、ＶＲＥＧ４の変動を抑制できるようになる。

また集積回路装置２０は、ＰＬＬ回路４０を制御するロジック回路７０を含む。図３を例にとればロジック回路７０は、デルタシグマ変調によりＰＬＬ回路４０の分周回路４５の分周比を設定する制御を行っている。或いはロジック回路７０は、ＰＬＬ回路４０の動作のイネーブル、ディスエーブルの制御を行ったり、ＰＬＬ回路４０の各種の動作モードの設定の制御を行ってもよい。そして図１２では、このようなＰＬＬ回路４０の制御を行うロジック回路７０については辺ＳＤ１側に設けられる。例えばロジック回路７０は、ロジック用のクロック信号に基づき動作し、ロジック動作により高周波ノイズを発生する。そしてこの高周波ノイズが、基準電圧生成回路６２が生成する基準電圧やチャージポンプ回路４２の出力信号に重畳されると、クロック周波数の精度の低下の問題が発生する。この点、図１２では、ロジック回路７０についても、出力バッファー回路５０等と共に辺ＳＤ１側にまとめて配置される。これにより辺ＳＤ２側に配置される基準電圧生成回路６２やチャージポンプ回路４２等と、高周波ノイズ源となるロジック回路７０、出力バッファー回路５０等との距離を離すことが可能になり、高周波ノイズを原因とするクロック周波数の精度の低下を防止できるようになる。

また図３に示すようにＰＬＬ回路４０は電圧制御発振回路４４を含む。例えばＰＬＬ回路４０は、ループフィルター４３からの制御電圧に応じた発振周波数で発振動作を行ってクロック信号ＣＫＶを出力する電圧制御発振回路４４を含む。そして図１２に示すように電圧制御発振回路４４は、クロックパッドＰＣＫとグランドパッドＰＧＮＤとの間に設けられる。例えばクロックパッドＰＣＫの方向ＤＲ１側に電圧制御発振回路４４が設けられ、電圧制御発振回路４４の方向ＤＲ１側にグランドパッドＰＧＮＤが設けられる。このようにすれば、クロックパッドＰＣＫとグランドパッドＰＧＮＤとの間の領域を有効利用して、電圧制御発振回路４４を配置できるようになり、効率の良いレイアウト配置が可能になる。また電圧制御発振回路４４により生成されたクロック信号ＣＫＶを、例えば出力分周回路４６を介してクロック信号ＣＫとして、ショートパスのクロック信号配線で出力バッファー回路５０に入力できるようになる。そして出力バッファー回路５０が、このクロック信号ＣＫをバッファリングした信号をクロック信号ＣＫＱとして出力できるようになる。例えばクロック信号配線が短くなることで、クロック信号配線から発生する高周波ノイズも低減することが可能になる。なお電圧制御発振回路４４は、インダクターを用いた共振回路を有しており、電圧制御発振回路４４の配置領域の多くは、インダクターの配置領域になる。このインダクターは、例えば金属線を渦巻き状に配線することなどにより実現される。

また集積回路装置２０の外形は、辺ＳＤ１、辺ＳＤ２に交差する第３辺である辺ＳＤ３を含み、発振回路３０は、辺ＳＤ３側に設けられる。例えば辺ＳＤ３に沿って発振回路３０が設けられる。具体的には発振回路３０の例えば長辺が辺ＳＤ３に沿うように発振回路３０が配置される。このように発振回路３０が辺ＳＤ３側に配置されることで、辺ＳＤ１側に配置される出力バッファー回路５０等と発振回路３０との間の距離を離すことができ、出力バッファー回路５０の高周波ノイズが発振信号ＯＳＣに重畳されて、発振特性が劣化する事態を防止できるようになる。また発振回路３０が辺ＳＤ３側に配置されることで、辺ＳＤ２側に配置される基準電圧生成回路６２等と発振回路３０との間の距離を離すことができ、発振回路３０からの発振ノイズが基準電圧生成回路６２の基準電圧等に重畳されて、クロック周波数の精度が低下するなどの事態を防止できるようになる。

また集積回路装置２０は、発振信号ＯＳＣの発振周波数の温度補償を行う温度補償回路８０を含む。そして図１２に示すように温度補償回路８０は、発振回路３０と、クロックパッドＰＣＫ及びグランドパッドＰＧＮＤとの間に設けられる。例えば発振回路３０の方向ＤＲ２側に温度補償回路８０が設けられ、温度補償回路８０の方向ＤＲ２側に、クロックパッドＰＣＫやグランドパッドＰＧＮＤが設けられる。また温度補償回路８０は、発振回路３０と電圧制御発振回路４４との間に設けられ、発振回路３０の方向ＤＲ２側に温度補償回路８０が設けられ、温度補償回路８０の方向ＤＲ２側に電圧制御発振回路４４が設けられる。このように温度補償回路８０を、発振回路３０とクロックパッドＰＣＫ及びグランドパッドＰＧＮＤとの間に設けることで、発振回路３０とクロックパッドＰＣＫ及びグランドパッドＰＧＮＤとの間の領域を有効利用して、温度補償回路８０を配置できるようになり、効率の良いレイアウト配置が可能になる。また温度補償回路８０を発振回路３０の近傍に配置することが可能になり、温度補償回路８０からの温度補償電圧ＶＣＰをショートパスの信号経路で発振回路３０に入力して、発振周波数の温度補償を実現できるようになる。

また集積回路装置２０は、温度を検出する温度センサー回路９０と、温度センサー回路９０の出力に基づいて、発振信号ＯＳＣの発振周波数の温度補償を行う温度補償回路８０と、クロック信号ＣＫＱの出力イネーブルを制御するための出力イネーブルパッドＰＯＥを含む。そして図１２に示すように、平面視において、温度センサー回路９０と出力イネーブルパッドＰＯＥとが重なるように配置される。即ち図４、図５で説明したのと同様に、出力イネーブルパッドＰＯＥの下方に温度センサー回路９０が配置される。このようにすれば出力イネーブルパッドＰＯＥの領域を有効利用して、温度センサー回路９０を配置できるようになり、出力イネーブルパッドＰＯＥの領域がデッドスペースになってしまうのを防止できる。このように、本来ならばデッドスペースとなる出力イネーブルパッドＰＯＥの領域に温度センサー回路９０を配置することで、集積回路装置２０の全体面積のうちパッド面積が占める割合が高くなった場合にも、集積回路装置２０のレイアウト面積を小さくすることが可能になり、集積回路装置２０の小型化を実現できる。また、平面視において温度センサー回路９０と出力イネーブルパッドＰＯＥとが重なるように配置すれば、出力イネーブルパッドＰＯＥがシールド部材として機能するようになり、温度センサー回路９０に高周波ノイズが伝達されるのを抑制できるようになる。例えば出力イネーブルパッドＰＯＥによるシールド効果により、出力バッファー回路５０等と温度センサー回路９０との間の電磁的結合や静電結合を低減させて、温度センサー回路９０の出力信号に高周波ノイズが重畳されるのを防止できる。従って、高周波ノイズが原因で、温度センサー回路９０の出力信号が変動することで、適正な温度補償処理が行われなくなって、クロック周波数の精度が低下するような事態の発生を防止できる。なお図１２では、温度センサー回路９０と出力イネーブルパッドＰＯＥとが重なるように配置しているが、温度センサー回路９０とグランドパッドＰＧＮＤとが平面視において重なるように配置するような変形実施も可能である。このようにすれば、温度センサー回路９０と出力イネーブルパッドＰＯＥとが重なるように配置した場合と同様に、レイアウト効率の向上や、シールド効果による温度センサー回路９０の出力信号の変動の抑制等を実現することが可能になる。

なお図２のテスト回路９２やインターフェース回路９４を平面視において出力イネーブルパッドＰＯＥに重なるように配置してもよい。例えばテスト回路９２は出力イネーブルパッドＰＯＥを用いて集積回路装置２０のアナログ回路等の内部回路のテストを行うための回路であるため、出力イネーブルパッドＰＯＥの下方に配置することが好適である。インターフェース回路９４も出力イネーブルパッドＰＯＥをシリアルデータの入出力端子として用いるため、出力イネーブルパッドＰＯＥの下方に配置することが好適である。

なお本実施形態の集積回路装置２０のレイアウト配置は図１２のような配置には限定されず、種々の変形実施が可能である。例えば図１３に集積回路装置２０の他のレイアウト配置例を示す。図１３では位相比較器４１、チャージポンプ回路４２、ループフィルター４３は辺ＳＤ２側に配置されていたが、図１２では、位相比較器４１、チャージポンプ回路４２、ループフィルター４３は辺ＳＤ１側に配置されている。また図１２ではロジック回路７０は辺ＳＤ１側に配置されていたが、図１３ではロジック回路７０は辺ＳＤ２側に配置されている。図１２では、高周波ノイズ源となる回路ブロックを辺ＳＤ１側にまとめて配置し、高周波ノイズからの悪影響を避けたい回路ブロックを辺ＳＤ２側に配置しており、高周波ノイズによるクロック周波数の精度の低下を防止するという観点では図１２のレイアウト配置の方が望ましい。

例えば図１４は位相ノイズについての説明図であり、横軸がオフセット周波数となっており、縦軸が位相ノイズとなっている。図１４のＡ１は、位相同期を行わずにＰＬＬ回路４０をフリーで動作させたときのクロック信号ＣＫＱのノイズ特性である。一方、Ａ２、Ａ３は、ＰＬＬ回路４０に発振信号ＯＳＣとの位相同期を行わせた場合のクロック信号ＣＫＱのノイズ特性である。発振信号ＯＳＣの位相ノイズは小さいため、ＰＬＬ回路４０に発振信号ＯＳＣとの位相同期を行わせることで、図１４のＡ４に示すラインの左側でのインバウンドノイズを低減できる。そして図１４のＡ２は図１３のレイアウト配置を採用した場合のノイズ特性であり、Ａ３は図１２のレイアウト配置を採用した場合のノイズ特性である。図１２に示すように高周波ノイズ源となる出力バッファー回路５０、ロジック回路７０等を辺ＳＤ１側にまとめて配置し、高周波ノイズ源から遠ざけたい基準電圧生成回路６２、チャージポンプ回路４２等を辺ＳＤ２側にまとめて配置することで、図１４のＡ３に示すようにクロック信号ＣＫＱの位相ノイズを低減できるようになる。

３．発振器
図１５に本実施形態の発振器４の構造例を示す。発振器４は、振動子１０と、集積回路装置２０と、振動子１０及び集積回路装置２０を収容するパッケージ１５を有する。パッケージ１５は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に振動子１０及び集積回路装置２０が収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ１５により、振動子１０及び集積回路装置２０を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ１５はベース１６とリッド１７を有する。具体的にはパッケージ１５は、振動子１０及び集積回路装置２０を支持するベース１６と、ベース１６との間に収容空間を形成するようにベース１６の上面に接合されたリッド１７とにより構成されている。そして振動子１０は、ベース１６の内側に設けられた段差部に端子電極を介して支持されている。また集積回路装置２０は、ベース１６の内側底面に配置されている。具体的には集積回路装置２０は、能動面がベース１６の内側底面に向くように配置されている。能動面は集積回路装置２０の回路素子が形成される面である。また集積回路装置２０の端子であるパッドにバンプＢＭＰが形成されている。そして集積回路装置２０は、導電性のバンプＢＭＰを介してベース１６の内側底面に支持される。導電性のバンプＢＭＰは例えば金属バンプであり、このバンプＢＭＰやパッケージ１５の内部配線や端子電極などを介して、振動子１０と集積回路装置２０が電気的に接続される。また集積回路装置２０は、バンプＢＭＰやパッケージ１５の内部配線を介して、発振器４の外部接続端子である外部端子１８、１９に電気的に接続される。外部端子１８、１９は、パッケージ１５の外側底面に形成されている。外部端子１８、１９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号などを出力できるようになる。

なお図１５では、集積回路装置２０の能動面が下方に向くように集積回路装置２０がフリップ実装されているが、本実施形態はこのような実装には限定されない。例えば集積回路装置２０の能動面が上方に向くように集積回路装置２０を実装してもよい。即ち能動面が振動子１０に対向するように集積回路装置２０を実装する。或いは、発振器４は、ウェハレベルパッケージ（ＷＬＰ）の発振器であってもよい。この場合には発振器４は、半導体基板と、半導体基板の第１面と第２面との間を貫通する貫通電極とを有するベースと、半導体基板の第１面に対して、金属バンプ等の導電性の接合部材を介して固定される振動子１０と、半導体基板の第２面側に再配置配線層等の絶縁層を介して設けられる外部端子を含む。そして半導体基板の第１面又は第２面に、集積回路装置２０となる集積回路が形成される。この場合には、振動子１０及び集積回路が配置された複数のベースが形成された第１半導体ウェハーと、複数のリッドが形成された第２半導体ウェハーとを貼りつけることで、複数のベースと複数のリッドを接合し、その後にダイシングソー等によって発振器４の個片化を行う。このようにすれば、ウェハレベルパッケージの発振器４の実現が可能になり、高スループット、且つ、低コストでの発振器４の製造が可能になる。

以上に説明したように本実施形態の集積回路装置は、振動子を用いて発振信号を生成する発振回路と、発振信号に基づくクロック信号を出力する出力バッファー回路と、発振信号又はクロック信号の生成に用いられる直流電圧を生成する直流電圧生成回路と、電源電圧が供給される電源パッドと、グランド電圧が供給されるグランドパッドと、クロック信号が出力されるクロックパッドとを含む。そして平面視において、グランドパッドと直流電圧生成回路とが重なるように配置される。

本実施形態によれば、電源パッド、グランドパッドにより集積回路装置に電源電圧、グランド電圧が供給され、振動子を用いて発振回路により発振信号が生成され、発振信号に基づくクロック信号が出力バッファー回路によりクロックパッドから出力される。そして、発振信号又はクロック信号の生成に用いられる直流電圧を生成する直流電圧生成回路と、グランドパッドとが、平面視において重なるように配置される。このようにすれば、グランドパッドがシールド部材として機能するようになり、高周波ノイズが直流電圧生成回路に伝達されるのを抑制できるようになり、高周波ノイズが原因でクロック周波数の精度が低下するなどの問題を防止できるようになる。また本来ならばデッドスペースとなるグランドパッドの領域を有効利用して直流電圧生成回路を配置できるようになるため、効率的なレイアウト配置が可能になり、集積回路装置の小型化を実現できる。このように本実施形態によれば、グランドパッドのシールド効果等によるクロック周波数の精度の低下の防止とパッド領域を有効利用した効率的なレイアウト配置を両立して実現できる集積回路装置等の提供が可能になる。

また本実施形態では、平面視において、クロックパッドと出力バッファー回路とが重なるように配置されてもよい。

このようにすれば、出力バッファー回路から、その直上に配置されるクロックパッドへと向かうショートパスのクロック配線の経路で、出力バッファー回路からのクロック信号をクロックパッドに対して出力できるようになる。これによりクロック配線のインピーダンスを最小限に抑えることができ、当該インピーダンスに起因する電位変動を抑制できる。また高周波ノイズ源となる出力バッファー回路とクロックパッドを１つの場所にまとめて配置できるようになるため、高周波ノイズ源からのノイズの悪影響を軽減するためのレイアウト配置などの施策を容易に実現することが可能になる。

また本実施形態では、直流電圧生成回路は、バイアス電流、バイアス電圧、又はレギュレート電源電圧の少なくとも１つを生成するための基準電圧を生成する基準電圧生成回路であってもよい。

このようにすれば、グランドパッドによるシールド効果により、出力バッファー回路やクロックパッドと基準電圧生成回路との間の電磁的結合や静電結合を低減させて、基準電圧生成回路が出力する基準電圧に対して高周波ノイズが重畳されるのを防止できる。

また本実施形態では、直流電圧生成回路は、電源電圧に基づいてレギュレート電源電圧を生成するレギュレーターであってもよい。

このようにすれば、グランドパッドによるシールド効果により、レギュレーターが出力するレギュレート電源電圧に対して高周波ノイズが重畳されるのを防止でき、高周波ノイズが原因でクロック周波数の精度が低下するのを防止できるようになる。

また本実施形態では、発振信号に位相同期したクロック信号を生成するためのＰＬＬ動作を行うＰＬＬ回路を含み、ＰＬＬ回路は、位相比較器とチャージポンプ回路とループフィルターとを含み、直流電圧生成回路は、チャージポンプ回路、ループフィルター、或いはチャージポンプ回路にレギュレート電源電圧を供給するレギュレーターであってもよい。

このようにすれば、グランドパッドによるシールド効果により、チャージポンプ回路、ループフィルター又はレギュレーターの出力電圧に対して高周波ノイズが重畳されるのを防止でき、高周波ノイズが原因でクロック周波数の精度が低下するのを防止できるようになる。

また本実施形態では、集積回路装置の外形は、第１辺と、第１辺に対向する第２辺とを含み、第１辺側に出力バッファー回路とクロックパッドとが配置され、第２辺側に直流電圧生成回路とグランドパッドとが配置されてもよい。

このようにすれば、高周波ノイズ源となる出力バッファー回路やクロックパッドと、直流電圧生成回路やグランドパッドとの距離を離すことが可能になり、出力バッファー回路やクロックパッドからの高周波ノイズが、直流電圧生成回路やグランドパッドに伝達されるのを抑制することが可能になる。

また本実施形態では、発振信号に位相同期したクロック信号を生成するためのＰＬＬ動作を行うＰＬＬ回路を含み、直流電圧生成回路は、ＰＬＬ回路の動作に用いられる基準電圧を生成する基準電圧生成回路であってもよい。

このようなＰＬＬ回を設けることで、発振信号に位相同期し、且つ、周波数が所望の周波数に設定されたクロック信号を出力できるようになる。そして、このようなＰＬＬ回路の動作に必要な基準電圧を生成する基準電圧生成回路が、平面視においてグランドパッドに重なるように配置されるようになり、高周波ノイズを原因とするクロック周波数の精度の低下等を防止できるようになる。

また本実施形態では、ＰＬＬ回路は、位相比較器とチャージポンプ回路とループフィルターとを含み、チャージポンプ回路は、第２辺側に設けられてもよい。

このようにすれば、第１辺側に配置される出力バッファー回路やクロックパッドから離れた距離の場所に、チャージポンプ回路、基準電圧生成回路、グランドパッドをまとめて配置できるようになり、出力バッファー回路やクロックパッドからの高周波ノイズが、チャージポンプ回路等に伝達されるのを抑制することが可能になる。

また本実施形態では、ループフィルターは、第２辺側に設けられてもよい。

このようにすれば、第１辺側に配置される出力バッファー回路やクロックパッドから離れた距離の場所に、ループフィルター、基準電圧生成回路、グランドパッド等をまとめて配置できるようになり、出力バッファー回路やクロックパッドからの高周波ノイズが、ループフィルター等に伝達されるのを抑制することが可能になる。

また本実施形態では、基準電圧に基づいて生成されたレギュレート電源電圧をチャージポンプ回路に供給するレギュレーターを含み、レギュレーターは、第２辺側に設けられてもよい。

このようにすれば、レギュレーターと出力バッファー回路等の高周波ノイズ源との距離を離すことが可能になり、レギュレート電源電圧に高周波ノイズを重畳されるのを抑制することができ、クロック周波数の精度の低下を防止できるようになる。

また本実施形態では、ＰＬＬ回路を制御するロジック回路を含み、ロジック回路は、第１辺側に設けられてもよい。

このようにすれば、ロジック回路についても、出力バッファー回路等と共に第１辺側にまとめて配置されるようになる。これにより第１辺側に配置される基準電圧生成回路等と、高周波ノイズ源となるロジック回路、出力バッファー回路等との距離を離すことが可能になり、高周波ノイズを原因とするクロック周波数の精度の低下を防止できるようになる。

また本実施形態では、ＰＬＬ回路は、電圧制御発振回路を含み、電圧制御発振回路は、クロックパッドとグランドパッドとの間に設けられてもよい。

このようにすれば、クロックパッドとグランドパッドとの間の領域を有効利用して、電圧制御発振回路を配置できるようになり、効率の良いレイアウト配置が可能になる。

また本実施形態では、集積回路装置の外形は、第１辺及び第２辺に交差する第３辺を含み、発振回路は、第３辺側に設けられてもよい。

このようにすれば、第１辺側に配置される出力バッファー回路等と発振回路との間の距離を離すことができ、出力バッファー回路の高周波ノイズが発振信号に重畳されて、発振特性が劣化する事態を防止できるようになる。また第２辺側に配置される基準電圧生成回路等と発振回路との間の距離を離すことができ、発振回路からの発振ノイズが基準電圧生成回路の基準電圧等に重畳されて、クロック周波数の精度が低下するなどの事態を防止できるようになる。

また本実施形態では、発振信号の発振周波数の温度補償を行う温度補償回路を含み、温度補償回路は、発振回路と、クロックパッド及びグランドパッドとの間に設けられてもよい。

このようにすれば、発振回路とクロックパッド及びグランドパッドとの間の領域を有効利用して、温度補償回路を配置できるようになり、効率の良いレイアウト配置が可能になる。

また本実施形態では、温度を検出する温度センサー回路と、温度センサー回路の出力に基づいて、発振信号の発振周波数の温度補償を行う温度補償回路と、クロック信号の出力イネーブルを制御するための出力イネーブルパッドとを含んでもよい。そして平面視において、温度センサー回路と出力イネーブルパッド又はグランドパッドとが重なるように配置されてもよい。

このようにすれば、出力イネーブルパッド又はグランドパッドによるシールド効果により、出力バッファー回路等と温度センサー回路との間の電磁的結合や静電結合を低減させて、温度センサー回路の出力信号に高周波ノイズが重畳されるのを防止できるようになる。

また本実施形態は、上記に記載の集積回路装置と、振動子と、を含む発振器に関係する。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また集積回路装置、発振器の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

４…発振器、５…パシベーション膜、６…パッドメタル、７、８、９…導電層、１０…振動子、１５…パッケージ、１６…ベース、１７…リッド、１８、１９…外部端子、２０…集積回路装置、３０…発振回路、４０…ＰＬＬ回路、４１…位相比較器、４２…チャージポンプ回路、４３…ループフィルター、４４…電圧制御発振回路、４５…分周回路、４６…出力分周回路、５０…出力バッファー回路、６０…電源回路、６１…直流電圧生成回路、６２…基準電圧生成回路、６４、６５、６６、６７、６８…レギュレーター、７０…ロジック回路、７２…デルタシグマ変調回路、７８…不揮発性メモリー、８０…温度補償回路、８２…０次補正回路、８４…１次補正回路、８６…高次補正回路、８８…電流電圧変換回路、９０…温度センサー回路、９２…テスト回路、９４…インターフェース回路、
ＢＭＰ…バンプ、ＢＰ１、ＢＰ２、ＢＰ３、ＢＰＴ…バイポーラートランジスター、ＣＡ…キャパシター、ＣＫ、ＣＫＱ、ＣＫＶ…クロック信号、ＣＰ…寄生容量、ＤＩ１、ＤＩ２、ＤＩ３…ダイオード、ＤＲ、ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４…方向、ＦＣＫ…フィードバッククロック信号、ＩＳＴ…電流源、ＮＷＬ…ウェル、ＯＥ…出力イネーブル信号、ＯＰＡ…演算増幅器、ＯＳＣ…発振信号、ＰＣＫ…クロックパッド、ＰＧＮＤ…グランドパッド、ＰＯＥ…出力イネーブルパッド、ＰＳＵＢ…基板、ＰＶＤＤ…電源パッド、ＰＷＬ…ウェル、ＰＸ１、ＰＸ２…パッド、ＲＡ１～ＲＡ３、ＲＤ１～ＲＤ３、ＲＥ１、ＲＥ２…抵抗、ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４…辺、ＴＡ１、ＴＡ２、ＴＤ１～ＴＤ３、ＴＥ１～ＴＥ５…トランジスター、ＴＣＫ、ＴＧＮＤ、ＴＯＥ、ＴＶＤＤ…外部端子、ＶＢ…バイアス電圧、ＶＣＰ…温度補償電圧、ＶＤＤ…電源電圧、ＶＲＥＦ…基準電圧、ＶＲＥＧ、ＶＲＥＧ１、ＶＲＥＧ２、ＶＲＥＧ３、ＶＲＥＧ４…レギュレート電源電圧、ＶＴ…温度検出電圧

Claims (16)

1. 振動子を用いて発振信号を生成する発振回路と、
   前記発振信号に基づくクロック信号を出力する出力バッファー回路と、
   前記発振信号又は前記クロック信号の生成に用いられる直流電圧を生成する直流電圧生成回路と、
   電源電圧が供給される電源パッドと、
   グランド電圧が供給されるグランドパッドと、
   前記クロック信号が出力されるクロックパッドと、
   を含み、
   平面視において、前記グランドパッドと前記直流電圧生成回路とが重なるように配置されることを特徴とする集積回路装置。
2. 請求項１に記載された集積回路装置において、
   前記平面視において、前記クロックパッドと前記出力バッファー回路とが重なるように配置されることを特徴とする集積回路装置。
3. 請求項１又は２に記載された集積回路装置において、
   前記直流電圧生成回路は、バイアス電流、バイアス電圧、又はレギュレート電源電圧の少なくとも１つを生成するための基準電圧を生成する基準電圧生成回路であることを特徴とする集積回路装置。
4. 請求項１又は２に記載された集積回路装置において、
   前記直流電圧生成回路は、前記電源電圧に基づいてレギュレート電源電圧を生成するレギュレーターであることを特徴とする集積回路装置。
5. 請求項１又は２に記載された集積回路装置において、
   前記発振信号に位相同期した前記クロック信号を生成するためのＰＬＬ動作を行うＰＬＬ回路を含み、
   前記ＰＬＬ回路は、位相比較器とチャージポンプ回路とループフィルターとを含み、
   前記直流電圧生成回路は、前記チャージポンプ回路、前記ループフィルター、或いは前記チャージポンプ回路にレギュレート電源電圧を供給するレギュレーターであることを特徴とする集積回路装置。
6. 請求項１に記載された集積回路装置において、
   前記集積回路装置の外形は、第１辺と、前記第１辺に対向する第２辺とを含み、
   前記第１辺側に前記出力バッファー回路と前記クロックパッドとが配置され、
   前記第２辺側に前記直流電圧生成回路と前記グランドパッドとが配置されることを特徴とする集積回路装置。
7. 請求項６に記載された集積回路装置において、
   前記発振信号に位相同期した前記クロック信号を生成するためのＰＬＬ動作を行うＰＬＬ回路を含み、
   前記直流電圧生成回路は、前記ＰＬＬ回路の動作に用いられる基準電圧を生成する基準電圧生成回路であることを特徴とする集積回路装置。
8. 請求項７に記載された集積回路装置において、
   前記ＰＬＬ回路は、位相比較器とチャージポンプ回路とループフィルターとを含み、
   前記チャージポンプ回路は、前記第２辺側に設けられることを特徴とする集積回路装置。
9. 請求項８に記載された集積回路装置において、
   前記ループフィルターは、前記第２辺側に設けられることを特徴とする集積回路装置。
10. 請求項８又は９に記載された集積回路装置において、
    前記基準電圧に基づいて生成されたレギュレート電源電圧を前記チャージポンプ回路に供給するレギュレーターを含み、
    前記レギュレーターは、前記第２辺側に設けられることを特徴とする集積回路装置。
11. 請求項７乃至１０のいずれか一項に記載された集積回路装置において、
    前記ＰＬＬ回路を制御するロジック回路を含み、
    前記ロジック回路は、前記第１辺側に設けられることを特徴とする集積回路装置。
12. 請求項７乃至１１のいずれか一項に記載された集積回路装置において、
    前記ＰＬＬ回路は、電圧制御発振回路を含み、
    前記電圧制御発振回路は、前記クロックパッドと前記グランドパッドとの間に設けられることを特徴とする集積回路装置。
13. 請求項１乃至１２のいずれか一項に記載された集積回路装置において、
    前記集積回路装置の前記外形は、前記第１辺及び前記第２辺に交差する第３辺を含み、
    前記発振回路は、前記第３辺側に設けられることを特徴とする集積回路装置。
14. 請求項１乃至１３のいずれか一項に記載された集積回路装置において、
    前記発振信号の発振周波数の温度補償を行う温度補償回路を含み、
    前記温度補償回路は、前記発振回路と、前記クロックパッド及び前記グランドパッドとの間に設けられることを特徴とする集積回路装置。
15. 請求項１乃至１３のいずれか一項に記載された集積回路装置において、
    温度を検出する温度センサー回路と、
    前記温度センサー回路の出力に基づいて、前記発振信号の発振周波数の温度補償を行う温度補償回路と、
    前記クロック信号の出力イネーブルを制御するための出力イネーブルパッドと、
    を含み、
    前記平面視において、前記温度センサー回路と前記出力イネーブルパッド又は前記グランドパッドとが重なるように配置されることを特徴とする集積回路装置。
16. 請求項１乃至１５のいずれか一項に記載された集積回路装置と、
    前記振動子と、
    を含むことを特徴とする発振器。

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