CN114793092A - 集成电路装置和振荡器 - Google Patents

Abstract

本发明提供集成电路装置和振荡器，能够通过接地连接盘的屏蔽效果等防止时钟频率的精度的降低并且实现有效利用了连接盘区域的高效的布局配置。集成电路装置包含：振荡电路，其使用振子生成振荡信号；输出缓冲电路，其输出基于振荡信号的时钟信号；直流电压生成电路，其生成直流电压，该直流电压用于生成振荡信号或时钟信号；电源连接盘，其被供给电源电压；接地连接盘，其被供给接地电压；以及时钟连接盘，其输出时钟信号。而且，在俯视时，接地连接盘与直流电压生成电路以重叠的方式配置。

Description

集成电路装置和振荡器

技术领域

本发明涉及集成电路装置和振荡器等。

背景技术

以往，公知有具有使石英振子等振子振荡的振荡电路的集成电路装置。在专利文献1中公开了具有温度补偿型的振荡电路的集成电路装置的布局配置。例如，在专利文献1中公开了一种集成电路装置，在具有温度补偿电路的振荡器的集成电路装置中，通过在沿着外周设置的电源线中的、时钟信号输出电路的区域与温度补偿电路的区域之间设置不连续部分，抑制了电源噪声的传播。

专利文献1：日本特开2018-98428号公报

但是，即使如专利文献1那样通过分离电源线来抑制噪声的传播，也有可能对设置在输出时钟信号的输出缓冲电路的周围的电路所生成的直流电压叠加辐射噪声，从而导致振荡器的噪声性能劣化。

发明内容

本发明的一个方式涉及一种集成电路装置，其中，该集成电路装置包含：振荡电路，其使用振子生成振荡信号；输出缓冲电路，其输出基于所述振荡信号的时钟信号；直流电压生成电路，其生成直流电压，该直流电压用于生成所述振荡信号或所述时钟信号；电源连接盘，其被供给电源电压；接地连接盘，其被供给接地电压；以及时钟连接盘，其输出所述时钟信号，在俯视时，所述接地连接盘与所述直流电压生成电路以重叠的方式配置。

此外，本发明的一个方式涉及包含上述记载的集成电路装置和所述振子的振荡器。

附图说明

图1是本实施方式的集成电路装置的结构例。

图2是本实施方式的集成电路装置的详细结构例。

图3是PLL电路的详细结构例。

图4是示出接地连接盘与直流电压生成电路的配置关系的剖视图。

图5是示出接地连接盘的其他构造例的剖视图。

图6是基准电压生成电路的结构例。

图7是基准电压生成电路的其他结构例。

图8是调节器的结构例。

图9是调节器的其他结构例。

图10是温度传感器电路的结构例。

图11是温度补偿电路的结构例。

图12是本实施方式的集成电路装置的布局配置例。

图13是本实施方式的集成电路装置的布局配置的其他例。

图14是关于相位噪声的说明图。

图15是振荡器的构造例。

标号说明

4：振荡器；5：钝化膜；6：连接盘金属；7、8、9：导电层；10：振子；15：封装；16：基座；17：盖；18、19：外部端子；20：集成电路装置；30：振荡电路；40：PLL电路；41：相位比较器；42：电荷泵电路；43：环路滤波器；44：电压控制振荡电路；45：分频电路；46：输出分频电路；50：输出缓冲电路；60：电源电路；61：直流电压生成电路；62：基准电压生成电路；64、65、66、67、68：调节器；70：逻辑电路；72：Δ-∑调制电路；78：非易失性存储器；80：温度补偿电路；82：0次校正电路；84：1次校正电路；86：高次校正电路；88：电流电压转换电路；90：温度传感器电路；92：测试电路；94：接口电路；BMP：凸块；BP1、BP2、BP3、BPT：双极晶体管；CA：电容器；CK、CKQ、CKV：时钟信号；CP：寄生电容；DI1、DI2、DI3：二极管；DR、DR1、DR2、DR3、DR4：方向；FCK：反馈时钟信号；IST：电流源；NWL：阱；OE：输出使能信号；OPA：运算放大器；OSC：振荡信号；PCK：时钟连接盘；PGND：接地连接盘；POE：输出使能连接盘；PSUB：基板；PVDD：电源连接盘；PWL：阱；PX1、PX2：连接盘；RA1～RA3、RD1～RD3、RE1、RE2：电阻；SD1、SD2、SD3、SD4：边；TA1、TA2、TD1～TD3、TE1～TE5：晶体管；TCK、TGND、TOE、TVDD：外部端子；VB：偏置电压；VCP：温度补偿电压；VDD：电源电压；VREF：基准电压；VREG、VREG1、VREG2、VREG3、VREG4：调节电源电压；VT：温度检测电压。

具体实施方式

以下，对本实施方式进行说明。另外，以下说明的本实施方式并不对权利要求书的记载内容进行不当限定。另外，在本实施方式中说明的结构不一定全部都是必须构成要件。

1.集成电路装置

图1示出本实施方式的集成电路装置20的结构例。本实施方式的集成电路装置20包含振荡电路30、输出缓冲电路50、电源连接盘PVDD、接地连接盘PGND以及时钟连接盘PCK。另外，集成电路装置20能够包含电源电路60、振子连接用的连接盘PX1、PX2。例如，集成电路装置20包含基准电压生成电路62、调节器(regulator)64作为后述的图4、图5的直流电压生成电路61。在图1中，作为直流电压生成电路61的基准电压生成电路62、调节器64设置于电源电路60。此外，本实施方式的振荡器4包含振子10和集成电路装置20。振子10与集成电路装置20电连接。例如，使用收纳振子10和集成电路装置20的封装的内部布线、接合线或金属凸块等，将振子10与集成电路装置20电连接。

振子10是通过电信号产生机械振动的元件。振子10例如能够通过石英振动片等振动片实现。例如，振子10能够通过切角为AT切或SC切等的进行厚度剪切振动的石英振动片、音叉型石英振动片、或者双音叉型石英振动片等来实现。例如，振子10可以是内置于不具有恒温槽的温度补偿型石英振荡器(TCXO)中的振子，也可以是内置于具有恒温槽的恒温槽型石英振荡器(OCXO)中的振子。或者，振子10也可以是内置于SPXO(Simple PackagedCrystal Oscillator：简单封装晶体振荡器)的振荡器中的振子。另外，本实施方式的振子10也能够通过例如厚度剪切振动型、音叉型或双音叉型以外的振动片、由石英以外的材料形成的压电振动片等各种振动片而实现。例如，作为振子10，也可以采用SAW(SurfaceAcoustic Wave：表面声波)谐振器、使用硅基板形成的作为硅制振子的MEMS(MicroElectro Mechanical Systems：微机电系统)振子等。

集成电路装置20例如是通过半导体工艺制造的IC(Integrated Circuit：集成电路)，是在半导体基板上形成有电路元件的半导体芯片。在图1中，集成电路装置20包含振荡电路30、输出缓冲电路50以及电源电路60。

振荡电路30是使振子10振荡的电路。例如振荡电路30与连接盘PX1、PX2电连接，通过使振子10振荡而生成振荡信号OSC。连接盘PX1是第1连接盘，连接盘PX2是第2连接盘。例如，振荡电路30能够通过设置于连接盘PX1与连接盘PX2之间的振荡用的驱动电路、电容器或电阻等有源元件而实现。驱动电路例如能够通过CMOS的逆变器电路或双极晶体管来实现。驱动电路是振荡电路30的核心电路，驱动电路对振子10进行电压驱动或电流驱动，由此使振子10振荡。作为振荡电路30，例如能够使用逆变器型、皮尔斯型、考毕兹型或哈特里型等各种类型的振荡电路。此外，在振荡电路30中设置有可变电容电路，通过该可变电容电路的电容的调整，能够调整振荡频率。可变电容电路例如能够通过变容二极管等可变电容元件来实现。例如，可变电容电路能够通过根据温度补偿电压来控制电容的可变电容元件来实现。或者，也可以通过电容器阵列和与电容器阵列连接的开关阵列来实现可变电容电路。例如也可以是，可变电容电路由电容器阵列和开关阵列构成，该电容器阵列具有电容值被二进制加权后的多个电容器，该开关阵列具有多个开关，各开关进行电容器阵列的各电容器与接地节点之间的连接的导通、断开。另外，本实施方式中的连接是电连接。电连接是以能够传递电信号的方式连接，是能够进行基于电信号的信息的传递的连接。电连接也可以是经由无源元件等的连接。

输出缓冲电路50输出基于振荡信号OSC的时钟信号CKQ。

例如，输出缓冲电路50对振荡信号OSC进行缓冲并作为时钟信号CKQ而输出到时钟连接盘PCK。而且，该时钟信号CKQ经由振荡器4的外部端子TCK而被输出至外部。例如，输出缓冲电路50以单端的CMOS的信号形式输出时钟信号CKQ。此外，输出缓冲电路50也可以以CMOS以外的信号形式输出时钟信号CKQ。例如，输出缓冲电路50也可以以LVDS(Low VoltageDifferential Signaling：低压差分信号)、PECL(Positive Emitter Coupled Logic：正射极耦合逻辑)、HCSL(High Speed Current Steering Logic：高速电流控制逻辑)、或者差动的CMOS(Complementary MOS：互补金属氧化物半导体)等信号形式将差动的时钟信号输出到外部。

电源电路60被供给来自电源连接盘PVDD的电源电压VDD、来自接地连接盘PGND的接地电压，将集成电路装置20的内部电路用的各种电源电压供给到内部电路。例如，如后所述，电源电路60将基于电源电压VDD的调节电源电压供给至振荡电路30等。而且，电源电路60包含图4、图5的作为直流电压生成电路61的基准电压生成电路62、调节器64。基准电压生成电路62生成并输出基准电压。基准电压生成电路62例如生成即使电源电压VDD、温度变化也成为恒定的电压的基准电压。例如，基准电压生成电路62生成基准电压，该基准电压用于生成偏置电流、偏置电压或调节电源电压中的至少1个。例如，集成电路装置20具有模拟电路，基准电压生成电路62生成基准电压，该基准电压用于生成该模拟电路的偏置电流、偏置电压。调节器64被供给电源电压VDD，生成各种调节电源电压。例如，调节器64根据由基准电压生成电路62生成的基准电压，生成对电源电压VDD进行降压后的恒定电压的调节电源电压，并将所生成的调节电源电压供给至集成电路装置20的各电路块。基准电压生成电路62例如能够通过带隙参考电路、使用了栅极的功函数差的电路、或者利用了因改变沟道杂质浓度而引起的阈值电压的差的电路等来实现。

此外，集成电路装置20包含电源连接盘PVDD、接地连接盘PGND、时钟连接盘PCK、振子连接用的连接盘PX1、PX2。这些连接盘例如是作为半导体芯片的集成电路装置20的端子。例如在连接盘区域中，金属层从作为绝缘层的钝化膜露出，由该露出的金属层构成集成电路装置20的连接盘。电源连接盘PVDD是被输入电源电压VDD的连接盘。例如，来自外部的电源供给器件的电源电压VDD被供给到电源连接盘PVDD。接地连接盘PGND是被供给作为接地电压的GND的端子。GND也可以称为VSS，接地电压例如是接地电位。在本实施方式中，将地适当地记载为GND。时钟连接盘PCK是输出时钟信号CKQ的连接盘。例如，基于振荡电路30中的振荡信号OSC的时钟信号CKQ从时钟连接盘PCK输出到外部。电源连接盘PVDD、接地连接盘PGND、时钟连接盘PCK分别与振荡器4的外部连接用的外部端子TVDD、TGND、TCK电连接。例如使用封装的内部布线、接合线或金属凸块等进行电连接。并且，振荡器4的外部端子TVDD、TGND、TCK与外部器件电连接。另外，连接盘PX1、PX2是振子10的连接用的连接盘。例如连接盘PX1与振子10的一端电连接，连接盘PX2与振子10的另一端电连接。例如使用收纳振子10和集成电路装置20的封装的内部布线、接合线或金属凸块等，将振子10与集成电路装置20的连接盘PX1、PX2电连接。

图2示出本实施方式的集成电路装置20的详细结构例。在图2中，集成电路装置20除了图1所示的电路块之外，还包含PLL电路40、逻辑电路70、非易失性存储器78、温度补偿电路80、温度传感器电路90、测试电路92以及接口电路94。另外，集成电路装置20除了图1所示的连接盘以外，还包含输出使能连接盘POE。

PLL电路40进行用于生成与振荡信号OSC相位同步的时钟信号CKQ的PLL动作。例如PLL电路40接受来自振荡电路30的作为振荡时钟信号的振荡信号OSC，输出与振荡信号OSC相位同步的时钟信号CK。具体而言，PLL电路40输出与振荡信号OSC相位同步且将振荡信号OSC的频率倍增后的频率的时钟信号CK。而且，输出缓冲电路50被输入来自PLL电路40的时钟信号CK，并输出时钟信号CKQ。即，输出缓冲电路50对基于振荡信号OSC的时钟信号CK进行缓冲，并作为时钟信号CKQ输出。后面将说明PLL电路40的细节。

逻辑电路70是控制电路，进行各种控制处理。例如，逻辑电路70进行集成电路装置20的整体的控制、或者进行集成电路装置20的动作顺序的控制。例如逻辑电路70进行振荡电路30、输出缓冲电路50、电源电路60或温度补偿电路80等集成电路装置20的各电路块的控制。此外，逻辑电路70进行非易失性存储器78的写入控制或读出控制。逻辑电路70例如能够通过基于门阵列等的自动配置布线的ASIC(Application Specific IntegratedCircuit：专用集成电路)的电路来实现。

非易失性存储器78存储在集成电路装置20中使用的各种信息。非易失性存储器78能够通过FAMOS(Floating gate Avalanche injection MOS：浮栅雪崩注入式金属氧化物半导体)存储器或MONOS(Metal-Oxide-Nitride-Oxide-Silicon：金属氧化氮氧化硅)存储器等EEPROM来实现，但不限于此，也可以是OTP(One Time Programmable：一次性可编程)存储器或熔丝型ROM等。

温度补偿电路80进行振荡电路30的振荡信号OSC的温度补偿。振荡信号OSC的温度补偿是振荡电路30的振荡频率的温度补偿。具体而言，温度补偿电路80根据来自温度传感器电路90的温度检测信息而进行温度补偿。例如，温度补偿电路80根据来自温度传感器电路90的温度检测电压VT生成温度补偿电压VCP，并将所生成的温度补偿电压VCP输出到振荡电路30，由此进行振荡电路30的振荡信号OSC的温度补偿。例如，温度补偿电路80通过向振荡电路30所具有的可变电容电路输出成为该可变电容电路的电容控制电压的温度补偿电压VCP，而进行温度补偿。在该情况下，振荡电路30的可变电容电路通过变容二极管等可变电容元件来实现。温度补偿是抑制并补偿由温度变动引起的振荡频率的变动的处理。例如，温度补偿电路80进行基于多项式近似的模拟方式的温度补偿。例如，在对振子10的频率温度特性进行补偿的温度补偿电压通过多项式而被近似的情况下，温度补偿电路80根据该多项式的系数信息而进行模拟方式的温度补偿。模拟方式的温度补偿例如是通过作为模拟信号的电流信号、电压信号的相加处理等来实现的温度补偿。具体而言，在非易失性存储器78中存储有温度补偿用的多项式的系数信息，逻辑电路70从非易失性存储器78中读出该系数信息，并设定在例如温度补偿电路80的寄存器中。而且，温度补偿电路80根据被设定于寄存器中的系数信息而进行模拟方式的温度补偿。另外，温度补偿电路80也可以进行数字方式的温度补偿。在该情况下，温度补偿电路80例如通过逻辑电路来实现。具体而言，温度补偿电路80根据作为温度传感器电路90的温度检测信息的温度检测数据而进行数字的温度补偿处理。例如，温度补偿电路80根据温度检测数据求出频率调整数据。并且，根据所求出的频率调整数据，调整振荡电路30的可变电容电路的电容值，由此实现振荡电路30的振荡频率的温度补偿处理。在该情况下，振荡电路30的可变电容电路通过具有以二进制方式加权的多个电容器的电容器阵列和开关阵列来实现。此外，非易失性存储器78存储表示温度检测数据与频率调整数据的对应的查找表，温度补偿电路80进行使用通过逻辑电路70从非易失性存储器78读出的查找表来根据温度数据求出频率调整数据的温度补偿处理。

温度传感器电路90是检测温度的传感器电路。具体而言，温度传感器电路90将根据环境的温度而变化的温度依赖电压作为温度检测电压VT而输出。例如温度传感器电路90利用具有温度依赖性的电路元件来生成温度检测电压VT。具体而言，温度传感器电路90通过使用PN结的正向电压所具有的温度依赖性，输出电压值依赖于温度而变化的温度检测电压VT。作为PN结的正向电压，例如能够使用双极晶体管的基极-发射极间电压等。此外，在进行数字方式的温度补偿处理的情况下，温度传感器电路90测定环境温度等温度，将其结果作为温度检测数据输出。温度检测数据是相对于温度例如单调增加或单调减少的数据。作为该情况下的温度传感器电路90，能够使用利用了环形振荡器的振荡频率具有温度依赖性这一情况的温度传感器电路。具体而言，温度传感器电路90包含环形振荡器和计数器电路。计数器电路在由基于来自振荡电路30的振荡信号OSC的时钟信号规定的计数期间，对作为环形振荡器的振荡信号的输出脉冲信号进行计数，并将该计数值作为温度检测数据输出。

输出使能连接盘POE是用于控制时钟信号CKQ的输出使能的连接盘。具体而言，根据经由输出使能连接盘POE输入的输出使能信号OE，进行时钟信号CKQ的输出使能的控制。输出使能连接盘POE与振荡器4的外部连接用的外部端子TOE电连接。例如逻辑电路70接受来自输出使能连接盘POE的输出使能信号OE，进行输出缓冲电路50中的时钟信号CKQ的输出使能控制。例如，当输出使能信号OE变为激活时，从输出缓冲电路50输出时钟信号CKQ。另一方面，当输出使能信号OE变为非激活时，时钟信号CKQ被设定为例如低电平等固定电压电平。另外，所谓信号激活，例如在正逻辑的情况下是高电平，在负逻辑的情况下是低电平。另外，所谓信号非激活，例如在正逻辑的情况下是低电平，在负逻辑的情况下是高电平。

测试电路92是集成电路装置20的测试用的电路。使用该测试电路92进行例如集成电路装置20的模拟电路等电路块的测试。另外，接口电路94例如是用于进行串行接口的通信的电路。例如在测试模式等中，时钟连接盘PCK成为串行时钟信号的输入端子，输出使能连接盘POE成为串行数据的输入输出端子。然后，接口电路94与串行时钟信号同步地进行取入串行数据或输出串行数据的串行接口的通信。

接口电路94例如能够通过SPI(Serial Peripheral Interface：串行外设接口)、I2C(Inter-Integrated Circuit：内部集成电路)等串行接口电路来实现。通过使用这样的接口电路94，例如能够将用于温度补偿的信息写入非易失性存储器78。

图3示出PLL电路40的详细结构例。在图3中，PLL电路40是能够对振荡信号OSC的频率进行分数倍频的分数-N型的PLL电路。

PLL电路40包含相位比较器41、电荷泵电路42、环路滤波器43、电压控制振荡电路44、分频电路45、输出分频电路46。逻辑电路70包含Δ-Σ调制电路72。

PLL电路40的相位比较器41对作为基准时钟信号的振荡信号OSC和来自分频电路45的反馈时钟信号FCK的相位进行比较，输出相位比较结果信号。相位比较结果信号是对应于振荡信号OSC与反馈时钟信号FCK的相位差的信号。具体而言，相位比较器41将上升信号或下降信号作为相位比较结果信号输出。电荷泵电路42将作为来自相位比较器41的上升信号或下降信号的相位比较结果信号转换为输出电流。即，将作为矩形的电压脉冲的上升信号和下降信号转换为作为矩形的电流脉冲的输出电流。例如，电荷泵电路42在被输入了上升信号的情况下输出正的电流脉冲，在被输入了下降信号的情况下输出负的电流脉冲。环路滤波器43进行电荷泵电路42的输出信号的平滑化，生成对电压控制振荡电路44的振荡频率进行控制的控制电压并输出到电压控制振荡电路44。具体而言，环路滤波器43对电荷泵电路42的输出电流进行电流电压转换，并且进行滤波处理。作为环路滤波器43的输出电压的控制电压例如在输出了上升信号的情况下上升，在输出了下降信号的情况下下降。环路滤波器43例如能够通过3次或4次的RC滤波器来实现。即，能够通过使用了电阻以及电容器的无源的RC滤波器来实现。此外，环路滤波器43也可以是使用电感器作为无源元件的无源滤波器。而且，通过将来自环路滤波器43的控制电压输入至电压控制振荡电路44，使通过变容二极管等实现的可变电容元件的电容发生变化，对作为VCO的电压控制振荡电路44的振荡频率进行控制。然后，由控制电压设定的频率的时钟信号CKV被输出到分频电路45。此外，电压控制振荡电路44例如通过使用了电感器的谐振电路来生成时钟信号CKV。

并且，在本实施方式中，由分频电路45和Δ-Σ调制电路72构成分数分频器。分数分频器将PLL电路40的倍增率的倒数作为分频比对时钟信号CKV进行分频，将分频后的时钟信号作为反馈时钟信号FCK输出到相位比较器41。Δ-Σ调制电路72对分频比的小数部分的值进行Δ-Σ调制，生成作为整数的调制值。例如Δ-Σ调制电路72进行3次或4次的Δ-Σ调制处理。而且，分频比的整数部的值与调制值的相加值作为分频比的设定值而被设定在分频电路45中。由此，实现分数-N型的PLL电路40。此外，在PLL电路40中设置有输出分频电路46，将对来自电压控制振荡电路44的时钟信号CKV进行分频后的信号作为时钟信号CK输出到输出缓冲电路50。而且，输出缓冲电路50将对时钟信号CK进行了缓冲的信号作为时钟信号CKQ而输出。另外，也可以实施不设置输出分频电路46那样的变形。

此外，在图3中，作为图1、图2的调节器64，设置有调节器65、66、67、68。调节器65生成调节电源电压VREG1，并向振荡电路30、温度补偿电路80、温度传感器电路90供给。调节器66生成调节电源电压VREG2，并向PLL电路40的电荷泵电路42供给。调节器67生成调节电源电压VREG3，并向PLL电路40的环路滤波器43、电压控制振荡电路44、输出分频电路46供给。调节器68生成调节电源电压VREG4，并向逻辑电路70、PLL电路40的相位比较器41、分频电路45供给。例如，在电压控制振荡电路44、输出分频电路46等中，产生基于时钟信号的高频噪声，在逻辑电路70等中，产生基于逻辑动作的高频噪声。因此，对于这些电路，通过来自调节器67的调节电源电压VREG3或来自调节器68的调节电源电压VREG4而进行动作，另一方面，对于振荡电路30、电荷泵电路42等，通过来自调节器65的调节电源电压VREG1或来自调节器66的调节电源电压VREG2而进行动作。由此，能够抑制基于时钟信号、逻辑动作等的高频噪声传递到振荡电路30、电荷泵电路42、温度补偿电路80等，能够防止以该高频噪声为原因的时钟频率的精度的降低。

如上所述，本实施方式的集成电路装置20包含：振荡电路30，其使用振子10生成振荡信号OSC；输出缓冲电路50，其输出基于振荡信号OSC的时钟信号CKQ；电源连接盘PVDD；接地连接盘PGND；以及时钟连接盘PCK。此外，包含生成直流电压的基准电压生成电路62、调节器64等直流电压生成电路61，该直流电压用于生成振荡信号OSC或时钟信号CKQ。调节器64例如是图3所示的调节器65、66、67、68等。

而且，判明了在这样的集成电路装置20中，由于输出缓冲电路50、时钟连接盘PCK与基准电压生成电路62、调节器64等直流电压生成电路61之间的电磁耦合、静电耦合，高频噪声被传递到直流电压生成电路61，产生时钟频率的精度降低这样的问题。具体而言，在集成电路装置20中，根据直流电压生成电路61所输出的基准电压或调节电源电压等直流电压，生成振荡信号OSC，或者生成时钟信号CKQ。因此，若对该直流电压叠加有高频噪声，则振荡电路30中的振荡频率的精度降低，从而产生时钟频率的精度降低、或者在PLL电路40等中的时钟信号的生成时时钟频率的精度降低等问题。

另一方面，近年来，集成电路装置20的整体面积中的连接盘面积所占的比例变高。而且，在振荡器4所使用的集成电路装置20中，由于在连接盘的下方未配置激活的电路，因此连接盘的配置位置在集成电路装置20中成为死区。因此，当集成电路装置20的整体面积中的连接盘面积所占的比例变高时，由连接盘引起的死区增加，妨碍集成电路装置20的小型化。另一方面，若为了减少由这样的连接盘引起的死区而减小连接盘的面积，则后述的倒装安装、基于接合线的安装变得困难。因此，为了实现稳定的安装，无法采用通过使连接盘进一步小面积化来减少死区的方法。

此外，当基准电压生成电路62、调节器64等直流电压生成电路61与接地连接盘PGND之间的距离较远时，在与其他电路共用接地布线的情况下，由于有限的接地布线的阻抗，直流电压生成电路61输出的直流电压会产生电位变动。例如，作为直流电压生成电路61的基准电压生成电路62、调节器64所输出的基准电压、调节电源电压会产生电位变动。当像这样基准电压、调节电源电压等直流电压产生电位变动时，根据该直流电压生成的时钟信号的频率的精度降低。

因此，在本实施方式中，如图4所示，在俯视时，接地连接盘PGND与直流电压生成电路61以重叠的方式配置。具体而言，在图4的方向DR上的俯视时，接地连接盘PGND与直流电压生成电路61以重叠的方式配置。例如在接地连接盘PGND的下方即方向DR侧配置直流电压生成电路61。方向DR例如是与集成电路装置20的半导体基板即基板PSUB垂直的方向。此外，不需要使接地连接盘PGND和直流电压生成电路61的全部电路部分在俯视时重叠，例如也可以是直流电压生成电路61的一部分不与接地连接盘PGND重叠那样的布局配置。

图4是示出接地连接盘PGND与直流电压生成电路61的配置关系的剖视图。集成电路装置20为铝等的金属层ALA～ALE这5层的布线构造，连接盘金属6由最上层的金属层ALE形成。具体而言，连接盘金属6在连接盘区域的开口部从钝化膜5露出，能够进行后述的倒装安装、基于接合线的安装。另外，在P型的基板PSUB形成有P型的阱PWL和N型的阱NWL，构成直流电压生成电路61的N型的晶体管形成于P型的阱PWL，P型的晶体管形成于N型的阱NWL。此外，图4是示意性地示出接地连接盘PGND与直流电压生成电路61的配置关系的图，实际上，晶体管的布局面积相对于接地连接盘PGND的布局面积足够小，在接地连接盘PGND的下方配置有构成直流电压生成电路61所需的个数的晶体管。

图5是示出接地连接盘PGND的其他构造例的剖视图。在图5中，在连接盘金属6上形成有例如通过镀覆等形成的导电层7、8、9。导电层7通过与由铝或铝合金形成的连接盘金属6的接合性良好的材料形成，例如由镍或镍合金形成。导电层7具有例如2μm～10μm的厚度。通过这样增大导电层7的厚度，即使在将凸块或接合线接合于接地连接盘PGND时施加较大的载荷，该载荷也难以传递到接地连接盘PGND的下方。因此，能够防止因接合凸块或接合线时的载荷而导致在设置于接地连接盘PGND的下方的直流电压生成电路61产生不良情况的事态。导电层8介于导电层7与导电层9之间，提高导电层7、9的紧密贴合性，并且作为防止导电层7向导电层9扩散的阻挡层发挥功能。导电层8由与导电层7和导电层9双方紧密贴合性良好的材料形成，例如由钯或钯合金形成。另外，导电层8根据需要设置即可，例如在导电层7与导电层9的紧密贴合性良好的情况等下可以省略。导电层9作为与凸块或接合线的连接层发挥功能。导电层9由与凸块或接合线的接触电阻低的材料形成，例如由金或金的合金形成。通过使用图5那样的构造的接地连接盘PGND，能够相对于在接地连接盘PGND接合凸块或接合线的安装时的载荷来保护连接盘下的直流电压生成电路61，并且能够以较低的接触电阻接合凸块或接合线，实现安装的容易化、可靠性的提高等。

如上所述，在本实施方式中，在具有振荡电路30、输出缓冲电路50、直流电压生成电路61、电源连接盘PVDD、接地连接盘PGND、时钟连接盘PCK的集成电路装置20中，接地连接盘PGND和直流电压生成电路61以在俯视时重叠的方式配置。

这样，接地连接盘PGND作为屏蔽部件发挥功能，能够抑制高频噪声传递到直流电压生成电路61。例如，通过基于接地连接盘PGND的屏蔽效果，使输出缓冲电路50、时钟连接盘PCK与直流电压生成电路61之间的电磁耦合、静电耦合降低，能够防止高频噪声叠加于直流电压生成电路61输出的直流电压。因此，能够防止因高频噪声而导致振荡频率的精度降低从而时钟频率的精度降低、或者在时钟信号的生成时时钟频率的精度降低等问题。其结果为，能够实现能够生成高精度的时钟信号CKQ的集成电路装置20。

另外，通过将接地连接盘PGND和直流电压生成电路61以在俯视时重叠的方式配置，能够有效利用接地连接盘PGND的区域来配置直流电压生成电路61。因此，能够防止接地连接盘PGND的区域成为死区。这样，通过在本来成为死区的接地连接盘PGND的区域配置直流电压生成电路61，即使在集成电路装置20的整体面积中的连接盘面积所占的比例变高的情况下，也能够减小集成电路装置20的布局面积，能够实现集成电路装置20的小型化。

另外，通过将接地连接盘PGND和直流电压生成电路61以在俯视时重叠的方式配置，能够利用从接地连接盘PGND朝向配置在其正下方的直流电压生成电路61的短通(shortpass)的接地布线的路径，将来自接地连接盘PGND的接地电压供给到直流电压生成电路61。即，能够利用与第1接地布线分离的短通的第2接地布线的路径，将来自接地连接盘PGND的接地电压供给到直流电压生成电路61，该第1接地布线将处于距接地连接盘PGND较远的距离的其他电路与接地连接盘PGND连接。例如，能够利用阻抗极小的第2接地布线的路径，供给来自接地连接盘PGND的接地电压。因此，能够防止以将处于距接地连接盘PGND较远的距离的其他电路与接地连接盘PGND连接的第1接地布线所具有的阻抗为原因的电位变动对直流电压生成电路61输出的直流电压造成不良影响。其结果为，能够防止由于该电位变动而导致时钟频率的精度降低的情况，从而能够实现能够生成高精度的时钟信号CKQ的集成电路装置20。

这里，配置在接地连接盘PGND的下方的直流电压生成电路61是生成直流电压的电路，该直流电压用于生成振荡信号OSC或时钟信号CKQ。例如，直流电压生成电路61是生成输入到振荡电路30的基准电压、频率控制电压等直流电压的电路。或者，直流电压生成电路61是生成向控制振荡电路30的振荡频率的温度补偿电路80等频率控制电压生成电路输入的基准电压、频率控制电压等直流电压的电路。或者，直流电压生成电路61是在根据来自振荡电路30的振荡信号OSC进行动作的PLL电路40中使用的直流电压的生成电路。

具体而言，直流电压生成电路61例如是生成基准电压的基准电压生成电路62，该基准电压用于生成偏置电流、偏置电压或调节电源电压中的至少1个。即，接地连接盘PGND和作为直流电压生成电路61的基准电压生成电路62以在俯视时重叠的方式配置。这样，通过基于接地连接盘PGND的屏蔽效果，使输出缓冲电路50、时钟连接盘PCK与基准电压生成电路62之间的电磁耦合、静电耦合降低，能够防止高频噪声叠加于基准电压生成电路62输出的基准电压。因此，能够防止因高频噪声而导致时钟频率的精度降低。另外，能够有效利用接地连接盘PGND的区域来配置基准电压生成电路62，因此能够减小集成电路装置20的布局面积，能够实现集成电路装置20的小型化。另外，能够利用与第1接地布线分离的短通的第2接地布线的路径，将来自接地连接盘PGND的接地电压供给到基准电压生成电路62，该第1接地布线将处于距接地连接盘PGND较远的距离的其他电路与接地连接盘PGND连接。因此，能够抑制因连接其他电路与接地连接盘PGND的第1接地布线所具有的阻抗而引起的电位变动传递到基准电压生成电路62的基准电压，能够防止因该电位变动而导致时钟频率的精度降低。

或者，直流电压生成电路61也可以是根据电源电压VDD生成调节电源电压的调节器64。即，接地连接盘PGND和作为直流电压生成电路61的调节器64以在俯视时重叠的方式配置。这样，通过基于接地连接盘PGND的屏蔽效果，能够防止高频噪声叠加于调节器64输出的调节电源电压，能够防止由于高频噪声而导致时钟频率的精度降低。此外，由于能够有效利用接地连接盘PGND的区域来配置调节器64，因此能够实现集成电路装置20的小型化。此外，能够抑制因连接其他电路与接地连接盘PGND的接地布线所具有的阻抗而引起的电位变动传递到调节器64的调节电源电压，能够防止因该电位变动而导致时钟频率的精度降低。

此外，如图3所示，集成电路装置20包含根据振荡信号OSC生成时钟信号CK的PLL电路40，PLL电路40包含相位比较器41、电荷泵电路42和环路滤波器43。在该情况下，以在俯视时与接地连接盘PGND重叠的方式配置的直流电压生成电路61也可以是电荷泵电路42、环路滤波器43、或者向电荷泵电路42供给调节电源电压VREG2的调节器66。即，接地连接盘PGND与作为直流电压生成电路61的电荷泵电路42、环路滤波器43或调节器66以在俯视时重叠的方式配置。这样，通过基于接地连接盘PGND的屏蔽效果，能够防止高频噪声叠加于电荷泵电路42、环路滤波器43或调节器66的输出电压，能够防止由于高频噪声而导致时钟频率的精度降低。此外，由于能够有效利用接地连接盘PGND的区域来配置电荷泵电路42、环路滤波器43或调节器66，因此能够实现集成电路装置20的小型化。此外，能够抑制因连接其他电路和接地连接盘PGND的接地布线所具有的阻抗而引起的电位变动被传递到电荷泵电路42、环路滤波器43或调节器66的输出电压，能够防止因该电位变动而导致时钟频率的精度降低。

图6示出基准电压生成电路62的结构例。图6的基准电压生成电路62包含设置在VDD节点与GND节点之间的N型的晶体管TD1、电阻RD1、RD2、RD3、双极晶体管BP1、BP2。此外，基准电压生成电路62包含：P型的晶体管TD2、TD3，偏置电压VB被输入到该P型的晶体管TD2、TD3的栅极；以及双极晶体管BP3，其设置在晶体管TD2的漏极节点与GND节点之间。基准电压生成电路62是带隙参考电路，生成并输出基于带隙电压的基准电压VREF。例如，将PNP型的双极晶体管BP1、BP2的基极-发射极间电压设为VBE1、VBE2，设ΔVBE＝VBE1-VBE2。基准电压生成电路62输出例如成为VREF＝K×ΔVBE+VBE2的基准电压VREF。K根据电阻RD1、RD2的电阻值设定。例如VBE2具有负的温度特性，ΔVBE具有正的温度特性，因此通过调整电阻RD1、RD2的电阻值，能够生成没有温度依赖性的恒定电压的基准电压VREF。然后，所生成的基准电压VREF成为以接地电压为基准的恒定电压。

图7示出基准电压生成电路62的其他结构例。图7的基准电压生成电路62也为带隙参考电路，包含N型的晶体管TE1、TE2、P型的晶体管TE3、TE4、TE5、电阻RE1、RE2、具有PN结的二极管DI1、DI2、DI3。N型的晶体管TE1、TE2构成电流镜电路，P型的晶体管TE3、TE4、TE5也构成电流镜电路，因此流过这些晶体管的电流大致相等。另外，N型的晶体管TE1、TE2的源极的电压也大致相等。此外，二极管DI2中的PN结的并联连接数形成为二极管DI1中的PN结的并联连接数的M倍。因此，在将二极管DI1的饱和电流设为Is的情况下，二极管DI2的饱和电流成为M×Is。这里，当将流过晶体管TE3、TE4、TE5的电流设为I，将二极管DI1、DI2、DI3各自的两端电压设为Vd1、Vd2、Vd3，将电阻RE1、RE2的电阻值设为R1、R2时，基准电压生成电路62所生成的基准电压VREF如下式(1)所示。

VREF＝I·R2+Vd3

＝(R2/R1)·(kT/q)·In(M)+Vd3 (1)

这里，k是玻尔兹曼常数，T是绝对温度，q是电子的电荷。若将上式(1)以绝对温度T进行微分，则成为下式(2)。

dVREF/dT＝(R2/R1)·(k/q)·In(M)+Vd3/dT (2)

在上式(2)中，Vd3/dT的项具有负的温度特性，通过与此对应地将(R2/R1)·(k/q)·In(M)的值调整为正的值，能够使上式(2)的值为零，能够生成消除了温度依赖性的基准电压VREF。另外，基准电压生成电路62并不限定于图6、图7的结构，例如能够使用利用晶体管的功函数差电压来生成基准电压VREF的电路等各种结构的电路。

图8示出调节器64的结构例。调节器64包含被串联设置在VDD节点与GND节点之间的驱动用的N型的晶体管TA1和电阻RA1、RA2以及运算放大器OPA。此外，调节器64能够包含设置在运算放大器OPA的输出端子侧的电阻RA3以及电容器CA。运算放大器OPA的非反相输入端子被输入基准电压VREF，反相输入端子被输入通过电阻RA1、RA2对调节电源电压VREG进行电压分割得到的电压VDA。而且，运算放大器OPA的输出经由电阻RA3而被输入至晶体管TA1的栅极，并从晶体管TA1的漏极节点输出调节电源电压VREG。图9示出调节器64的其他结构例。在图9中，与图8不同，驱动用的晶体管成为P型的晶体管TA2，基准电压VREF被输入至运算放大器OPA的反相输入端子，电压VDA被输入至非反相输入端子。此外，在图9中，相位补偿用的电容器CA的连接结构也与图8不同。此外，在图3中说明的调节器65、66、67、68例如能够通过图8、图9所示的那样的结构的调节器64来实现。

如上所述，基准电压生成电路62或调节器64以接地电压为基准而生成基准电压VREF、调节电源电压VREG。因此，当来自输出缓冲电路50等的高频噪声被叠加于接地电压时，基准电压VREF、调节电源电压VREG的电位也会发生变动。因此，进行抑制来自输出缓冲电路50等的高频噪声叠加于接地电压的措施是很重要的。

图10示出温度传感器电路90的结构例。温度传感器电路90包含串联设置在电源节点与GND节点之间的电流源IST、双极晶体管BPT。双极晶体管BPT的集电极节点与基极节点连接，成为二极管连接。由此，从温度传感器电路90的输出节点NCQ输出具有温度依赖性的温度检测电压VT。例如，输出因基极-发射极间电压的温度依赖性而产生的负的温度特性的温度检测电压VT。另外，温度传感器电路90的结构并不限定于图10的结构，能够实施各种变形。例如，也可以在温度传感器电路90的输出节点NCQ与双极晶体管BPT的集电极节点之间设置电阻，并且在双极晶体管BPT的发射极节点与GND节点之间设置可变电阻。通过设为这样的结构，能够使用温度传感器电路90来实现温度补偿的0次校正。

图11示出温度补偿电路80的结构例。温度补偿电路80包含0次校正电路82、1次校正电路84、高次校正电路86、电流电压转换电路88。另外，例如在进行3次校正、4次校正、5次校正等的情况下，作为高次校正电路86，设置3次校正电路、4次校正电路、5次校正电路等多个校正电路。高次校正电路86也被称为函数产生电路，产生与对温度补偿电压VCP的特性进行近似的多项式对应的函数电流。例如，多项式是以温度为变量的函数。

温度补偿电路80进行基于多项式近似的模拟方式的温度补偿。具体而言，温度补偿电路80通过作为以温度为变量的函数的多项式的近似来生成并输出温度补偿电压VCP。例如，图2的非易失性存储器78将对温度补偿电压VCP的特性进行近似的多项式的0次系数、1次系数、高次系数存储为0次校正数据、1次校正数据、高次校正数据。然后，0次校正电路82、1次校正电路84、高次校正电路86根据这些0次校正数据、1次校正数据、高次校正数据，输出0次校正电流信号、1次校正电流信号、高次校正电流信号。0次校正电流信号、1次校正电流信号、高次校正电流信号能够称为函数电流的0次分量信号、1次分量信号、高次分量信号。然后，根据相对于温度线性变化的温度检测电压VT，生成1次校正电流信号、高次校正电流信号并输出到1次校正电路84、高次校正电路86。电流电压转换电路88进行0次校正电流信号、1次校正电流信号、高次校正电流信号的相加处理并且进行电流电压转换，输出温度补偿电压VCP。由此，实现基于多项式近似的模拟方式的温度补偿。

此外，在如上述那样使用温度传感器电路90进行温度补偿的0次校正的情况下，能够省略0次校正电路82的结构。

2.布局配置

图12示出本实施方式的集成电路装置20的布局配置例。集成电路装置20的外形包含边SD1和与边SD1对置的边SD2。边SD1是第1边，边SD2是第2边，边SD2是边SD1的对边。此外，集成电路装置20的外形包含与边SD1和边SD2交叉的边SD3和边SD4。边SD3是第3边，边SD4是第4边，边SD4是边SD3的对边。集成电路装置20的外形是作为集成电路装置20的例如矩形的半导体芯片的外形。例如，边SD1、SD2、SD3、SD4是半导体芯片的基板的边。半导体芯片也被称为硅模。这里，设从边SD1朝向边SD2的方向为DR1，设从边SD3朝向边SD4的方向为DR2。另外，将方向DR1的相反方向设为方向DR3，将方向DR2的相反方向设为方向DR4。方向DR1、DR2、DR3、DR4分别是第1方向、第2方向、第3方向、第4方向。

如图12所示，在集成电路装置20中设置有接地连接盘PGND、电源连接盘PVDD、时钟连接盘PCK、输出使能连接盘POE、振子连接用的连接盘PX1、PX2。例如，电源连接盘PVDD配置在边SD1与边SD3交叉的第1角部。输出使能连接盘POE配置在边SD2与边SD3交叉的第2角部。时钟连接盘PCK配置在边SD1侧，接地连接盘PGND配置在边SD2侧。例如，在边SD1和边SD2的中央线与边SD1之间的第1区域配置时钟连接盘PCK，在边SD1和边SD2的中央线与边SD2之间的第2区域配置接地连接盘PGND。另外，振子连接用的连接盘PX1、PX2在电源连接盘PVDD与输出使能连接盘POE之间沿着边SD3配置。例如，在沿着边SD3的区域内配置有振荡电路30以及连接盘PX1、PX2。

并且，在图12中，作为直流电压生成电路61，基准电压生成电路62以在俯视时与接地连接盘PGND重叠的方式配置。即，如图4、图5中说明的那样，在接地连接盘PGND的下方配置有基准电压生成电路62。这样，通过基于接地连接盘PGND的屏蔽效果，能够抑制高频噪声传递到基准电压生成电路62，能够防止在基准电压生成电路62生成的基准电压中产生电位变动而导致时钟频率的精度降低。另外，由于能够有效利用接地连接盘PGND的配置区域来配置基准电压生成电路62，因此能够实现集成电路装置20的小面积化。

此外，如图12所示，在本实施方式的集成电路装置20中，在俯视时，时钟连接盘PCK和输出缓冲电路50以重叠的方式配置。即，与图4、图5中的接地连接盘PGND和直流电压生成电路61的配置关系同样地，在时钟连接盘PCK的下方配置有输出缓冲电路50。另外，不需要使输出缓冲电路50的所有电路部分在俯视时与时钟连接盘PCK重叠，例如也可以是输出缓冲电路50的一部分不与时钟连接盘PCK重叠的布局配置。

这样，通过在俯视时使时钟连接盘PCK与输出缓冲电路50以重叠的方式配置，能够利用从输出缓冲电路50朝向配置在其正上方的时钟连接盘PCK的短通的时钟布线的路径，对时钟连接盘PCK输出来自输出缓冲电路50的时钟信号CKQ。由此，能够将时钟布线的阻抗抑制为最小限度，能够抑制由该阻抗引起的电位变动。由于输出缓冲电路50需要对外部的较大的负载进行驱动，因此具有较高的驱动能力。因此，如果时钟布线的阻抗高，则其电位变动也变大，时钟信号CKQ的信号品质劣化。关于这一点，如果在俯视时使时钟连接盘PCK与输出缓冲电路50以重叠的方式配置，则能够将连接输出缓冲电路50与时钟连接盘PCK的时钟布线的路径设为短通的路径，能够将时钟布线的阻抗抑制为最小限度，因此能够抑制时钟信号CKQ的信号品质的劣化。此外，由于输出缓冲电路50具有较高的驱动能力以能够驱动外部负载，因此产生的高频噪声较大，输出缓冲电路50、输出时钟信号CKQ的时钟连接盘PCK成为高频噪声源。关于这一点，如果在俯视时时钟连接盘PCK与输出缓冲电路50以重叠的方式配置，则能够将这样的高频噪声源集中配置在1个位置。由此，能够容易地实现用于减轻来自该高频噪声源的噪声的不良影响的布局配置等措施。

此外，如图12所示，集成电路装置20的外形包含边SD1和与边SD1对置的边SD2，在边SD1侧配置有输出缓冲电路50和时钟连接盘PCK，在边SD2侧配置有作为直流电压生成电路61的基准电压生成电路62和接地连接盘PGND。边SD1是第1边，边SD2是第2边。例如，在比边SD2靠近边SD1的位置配置输出缓冲电路50和时钟连接盘PCK。另外，在比边SD1靠近边SD2的位置配置有作为直流电压生成电路61的基准电压生成电路62和接地连接盘PGND。例如，在边SD1与边SD1和边SD2的中央线之间的第1区域配置有输出缓冲电路50和时钟连接盘PCK，在边SD2与边SD1和边SD2的中央线之间的第2区域配置有基准电压生成电路62和接地连接盘PGND。这样，成为高频噪声源的输出缓冲电路50和时钟连接盘PCK配置在边SD1侧，另一方面，需要避免高频噪声的基准电压生成电路62和接地连接盘PGND配置在边SD2侧。由此，能够使成为高频噪声源的输出缓冲电路50和时钟连接盘PCK与基准电压生成电路62和接地连接盘PGND之间的距离拉开。因此，能够抑制来自输出缓冲电路50以及时钟连接盘PCK的高频噪声被传递到基准电压生成电路62以及接地连接盘PGND，能够防止以高频噪声为原因的时钟频率的精度的劣化。

此外，集成电路装置20包含PLL电路40，该PLL电路40进行用于生成与振荡信号OSC相位同步的时钟信号CKQ的PLL动作。例如，PLL电路40输出与振荡信号OSC相位同步的时钟信号CK，输出缓冲电路50对该时钟信号CK进行缓冲而作为时钟信号CKQ输出。由此，从集成电路装置20输出与振荡信号OSC相位同步的时钟信号CKQ。而且，直流电压生成电路61是生成在PLL电路40的动作中使用的基准电压的基准电压生成电路62。以图3为例，调节器66、67根据由基准电压生成电路62生成的基准电压VREF，生成调节电源电压VREG2、VREG3，PLL电路40根据该调节电源电压VREG2、VREG3进行动作。或者，PLL电路40的电荷泵电路42、电压控制振荡电路44等根据基于由基准电压生成电路62生成的基准电压VREF的偏置电流、偏置电压，进行电荷泵动作、振荡动作。通过设置这样的PLL电路40，集成电路装置20能够输出与振荡信号OSC相位同步且频率被设定为期望的频率的时钟信号CKQ。而且，生成这样的PLL电路40的动作所需的基准电压的基准电压生成电路62在俯视时以与接地连接盘PGND重叠的方式配置。由此，能够防止以高频噪声为原因的时钟频率的精度的降低，通过有效利用了接地连接盘PGND的区域的基准电压生成电路62的配置来实现集成电路装置20的小型化等。

此外，如在图3中说明的那样，PLL电路40包含相位比较器41、电荷泵电路42和环路滤波器43。而且，如图12所示，电荷泵电路42被设置在作为第2边的边SD2侧。例如，在图12中，电荷泵电路42设置在边SD2与接地连接盘PGND之间。例如在将从边SD1朝向边SD2的方向设为DR1的情况下，在接地连接盘PGND的方向DR1侧配置电荷泵电路42。具体而言，电荷泵电路42与相位比较器41一起沿着边SD2配置。即，以其长边方向沿着边SD2的方式配置。这样，能够将电荷泵电路42与基准电压生成电路62、接地连接盘PGND一起集中配置在边SD2侧。因此，能够在远离配置于边SD1侧的输出缓冲电路50、时钟连接盘PCK的距离的位置集中配置电荷泵电路42、基准电压生成电路62、接地连接盘PGND。因此，能够抑制来自输出缓冲电路50以及时钟连接盘PCK的高频噪声被传递到电荷泵电路42、基准电压生成电路62、接地连接盘PGND，能够防止以高频噪声为原因的时钟频率的精度的劣化。即，如图3所示，在输出缓冲电路50的输出与电荷泵电路42的输出之间存在基于寄生电容CP的电容耦合，由于该电容耦合，来自输出缓冲电路50的高频噪声有可能叠加于电荷泵电路42的输出信号。并且，如果对电荷泵电路42的输出信号叠加高频噪声，则输入到电压控制振荡电路44的控制电压的电位发生变动，PLL电路40输出的时钟信号CK的时钟频率的精度降低，集成电路装置20输出的时钟信号CKQ的时钟频率的精度也降低。关于这一点，通过将电荷泵电路42配置于边SD2侧，能够使得与配置于边SD1侧的输出缓冲电路50、时钟连接盘PCK的距离拉开，能够抑制来自这些高频噪声源的噪声的传递，因此能够防止时钟频率的精度的降低。

此外，如图12所示，环路滤波器43被设置在边SD2侧。例如在图12中，在边SD2与边SD4交叉的第3角部配置有环路滤波器43。例如在将从边SD3朝向边SD4的方向设为DR2的情况下，在接地连接盘PGND、电荷泵电路42的方向DR2侧设置环路滤波器43。这样，能够将环路滤波器43与电荷泵电路42、基准电压生成电路62、接地连接盘PGND一起集中配置在边SD2侧。因此，能够在远离配置于边SD1侧的输出缓冲电路50、时钟连接盘PCK的距离的位置集中配置环路滤波器43、电荷泵电路42、基准电压生成电路62、接地连接盘PGND。因此，能够抑制来自输出缓冲电路50以及时钟连接盘PCK的高频噪声被传递到环路滤波器43、电荷泵电路42、基准电压生成电路62、接地连接盘PGND，能够防止以高频噪声为原因的时钟频率的精度的劣化。

此外，如在图3中所说明的那样，集成电路装置20包含将根据基准电压VREF而生成的调节电源电压VREG2供给至电荷泵电路42的调节器66。并且，调节器66设置于边SD2侧。例如，当电荷泵电路42的输出信号叠加有高频噪声时，输入到电压控制振荡电路44的控制电压的电位发生变动，PLL电路40输出的时钟信号CK的时钟频率的精度降低。因此，在本实施方式中，设置电荷泵电路42用的调节器66，通过由该调节器66生成的调节电源电压VREG2，使电荷泵电路42动作。但是，当来自输出缓冲电路50等的高频噪声叠加于调节电源电压VREG2时，电荷泵电路42的输出信号也叠加有高频噪声，从而PLL电路40所输出的时钟信号CK的时钟频率的精度降低，集成电路装置20所输出的时钟信号CKQ的时钟频率的精度也降低。关于这一点，在图12中，不仅是电荷泵电路42，向该电荷泵电路42供给调节电源电压VREG2的调节器66也集中配置在边SD2侧。这样，调节器66与输出缓冲电路50等高频噪声源之间的距离也能够拉开。由此，能够抑制高频噪声叠加于调节电源电压VREG2，能够防止时钟频率的精度的降低。此外，由于能够通过短通的电源供给线向电荷泵电路42供给来自调节器66的调节电源电压VREG2，因此也能够抑制以该电源供给线的阻抗为原因的调节电源电压VREG2的变动。

另外，在图12中，向振荡电路30等供给调节电源电压VREG1的调节器65配置在边SD3侧。例如调节器65沿着边SD3配置在边SD1与振荡电路30之间，并配置在振荡电路30的附近。由此，能够通过短通的电源供给线将来自调节器65的调节电源电压VREG1供给至振荡电路30等，因此能够抑制以该电源供给线的阻抗为原因的调节电源电压VREG1的变动。此外，向电压控制振荡电路44等供给调节电源电压VREG3的调节器67配置在边SD1侧。例如调节器67被配置在边SD1与电压控制振荡电路44之间。此外，向逻辑电路70等供给调节电源电压VREG4的调节器68也被配置在边SD1侧。例如调节器68配置在逻辑电路70与温度补偿电路80之间，并配置在逻辑电路70的附近。由此，由于能够通过短通的电源供给线将来自调节器67、68的调节电源电压VREG3、VREG4供给至电压控制振荡电路44、逻辑电路70等，因此能够抑制以该电源供给线的阻抗为原因的调节电源电压VREG3、VREG4的变动。

此外，集成电路装置20包含对PLL电路40进行控制的逻辑电路70。以图3为例，逻辑电路70进行通过Δ-Σ调制来设定PLL电路40的分频电路45的分频比的控制。或者，逻辑电路70也可以进行PLL电路40的动作的使能、禁用的控制，或者进行PLL电路40的各种动作模式的设定的控制。并且，在图12中，进行这样的PLL电路40的控制的逻辑电路70设置在边SD1侧。例如逻辑电路70根据逻辑用的时钟信号进行动作，通过逻辑动作产生高频噪声。而且，当该高频噪声叠加于基准电压生成电路62所生成的基准电压、电荷泵电路42的输出信号时，会产生时钟频率的精度降低的问题。关于这一点，在图12中，逻辑电路70也与输出缓冲电路50等一起被集中配置在边SD1侧。由此，能够使配置于边SD2侧的基准电压生成电路62、电荷泵电路42等与成为高频噪声源的逻辑电路70、输出缓冲电路50等之间的距离拉开，能够防止以高频噪声为原因的时钟频率的精度的降低。

此外，如图3所示，PLL电路40包含电压控制振荡电路44。例如PLL电路40包含以与来自环路滤波器43的控制电压对应的振荡频率进行振荡动作并输出时钟信号CKV的电压控制振荡电路44。并且，如图12所示，电压控制振荡电路44设置在时钟连接盘PCK与接地连接盘PGND之间。例如，在时钟连接盘PCK的方向DR1侧设置有电压控制振荡电路44，在电压控制振荡电路44的方向DR1侧设置有接地连接盘PGND。这样，能够有效利用时钟连接盘PCK与接地连接盘PGND之间的区域来配置电压控制振荡电路44，能够实现高效的布局配置。此外，能够将由电压控制振荡电路44生成的时钟信号CKV例如经由输出分频电路46作为时钟信号CK通过短通的时钟信号布线输入到输出缓冲电路50。而且，输出缓冲电路50能够将对该时钟信号CK进行缓冲后的信号作为时钟信号CKQ而输出。例如，通过缩短时钟信号布线，还能够降低从时钟信号布线产生的高频噪声。另外，电压控制振荡电路44具有使用了电感器的谐振电路，电压控制振荡电路44的配置区域的大部分成为电感器的配置区域。该电感器例如通过将金属线布线成漩涡状等来实现。

此外，集成电路装置20的外形包含与边SD1、边SD2交叉的作为第3边的边SD3，振荡电路30设置在边SD3侧。例如沿着边SD3设置振荡电路30。具体而言，以振荡电路30的例如长边沿着边SD3的方式配置振荡电路30。通过这样将振荡电路30配置于边SD3侧，能够使配置于边SD1侧的输出缓冲电路50等与振荡电路30之间的距离拉开，能够防止输出缓冲电路50的高频噪声叠加于振荡信号OSC而使振荡特性劣化的事态。此外，通过将振荡电路30配置在边SD3侧，能够使配置在边SD2侧的基准电压生成电路62等与振荡电路30之间的距离分开，能够防止来自振荡电路30的振荡噪声叠加于基准电压生成电路62的基准电压等而使时钟频率的精度降低等的事态。

此外，集成电路装置20包含进行振荡信号OSC的振荡频率的温度补偿的温度补偿电路80。并且，如图12所示，温度补偿电路80设置在振荡电路30与时钟连接盘PCK和接地连接盘PGND之间。例如，在振荡电路30的方向DR2侧设置有温度补偿电路80，在温度补偿电路80的方向DR2侧设置有时钟连接盘PCK、接地连接盘PGND。此外，温度补偿电路80设置在振荡电路30与电压控制振荡电路44之间，在振荡电路30的方向DR2侧设置有温度补偿电路80，在温度补偿电路80的方向DR2侧设置有电压控制振荡电路44。这样，通过将温度补偿电路80设置在振荡电路30与时钟连接盘PCK和接地连接盘PGND之间，能够有效利用振荡电路30与时钟连接盘PCK和接地连接盘PGND之间的区域来配置温度补偿电路80，能够实现高效的布局配置。此外，能够将温度补偿电路80配置在振荡电路30的附近，将来自温度补偿电路80的温度补偿电压VCP通过短通的信号路径输入到振荡电路30，能够实现振荡频率的温度补偿。

此外，集成电路装置20包含：温度传感器电路90，其检测温度；温度补偿电路80，其根据温度传感器电路90的输出，进行振荡信号OSC的振荡频率的温度补偿；以及输出使能连接盘POE，其用于控制时钟信号CKQ的输出使能。并且，如图12所示，在俯视时，温度传感器电路90和输出使能连接盘POE以重叠的方式配置。即，与在图4、图5中说明的情况同样地，在输出使能连接盘POE的下方配置温度传感器电路90。这样，能够有效利用输出使能连接盘POE的区域来配置温度传感器电路90，能够防止输出使能连接盘POE的区域成为死区。这样，通过在本来成为死区的输出使能连接盘POE的区域配置温度传感器电路90，即使在集成电路装置20的整体面积中的连接盘面积所占的比例变高的情况下，也能够减小集成电路装置20的布局面积，能够实现集成电路装置20的小型化。另外，如果在俯视时使温度传感器电路90与输出使能连接盘POE以重叠的方式配置，则输出使能连接盘POE作为屏蔽部件发挥功能，能够抑制高频噪声传递到温度传感器电路90。例如，通过基于输出使能连接盘POE的屏蔽效果，能够降低输出缓冲电路50等与温度传感器电路90之间的电磁耦合、静电耦合，防止高频噪声叠加于温度传感器电路90的输出信号。因此，能够防止由于高频噪声而使温度传感器电路90的输出信号发生变动，从而无法进行适当的温度补偿处理，而使时钟频率的精度降低这样的事态的发生。另外，在图12中，温度传感器电路90和输出使能连接盘POE以重叠的方式配置，但也可以实施使温度传感器电路90与接地连接盘PGND在俯视时以重叠的方式配置那样的变形。这样，与温度传感器电路90和输出使能连接盘POE以重叠的方式配置的情况同样地，能够实现布局效率的提高、并且利用屏蔽效果抑制温度传感器电路90的输出信号的变动等。

另外，也可以将图2的测试电路92、接口电路94配置为在俯视时与输出使能连接盘POE重叠。例如，测试电路92是用于使用输出使能连接盘POE进行集成电路装置20的模拟电路等内部电路的测试的电路，因此优选配置在输出使能连接盘POE的下方。接口电路94也将输出使能连接盘POE用作串行数据的输入输出端子，因此优选配置在输出使能连接盘POE的下方。

另外，本实施方式的集成电路装置20的布局配置并不限定于图12那样的配置，能够实施各种变形。例如，在图13中示出集成电路装置20的其他布局配置例。在图12中，相位比较器41、电荷泵电路42、环路滤波器43配置在边SD2侧，但在图13中，相位比较器41、电荷泵电路42、环路滤波器43配置在边SD1侧。另外，在图12中，逻辑电路70配置在边SD1侧，但在图13中，逻辑电路70配置在边SD2侧。在图12中，将成为高频噪声源的电路块集中配置在边SD1侧，将想要避免来自高频噪声的不良影响的电路块配置在边SD2侧，从防止由高频噪声导致的时钟频率的精度降低的观点出发，优选图12的布局配置。

例如，图14是关于相位噪声的说明图，横轴为偏移频率，纵轴为相位噪声。图14的A1是不进行相位同步而使PLL电路40自由动作时的时钟信号CKQ的噪声特性。另一方面，A2、A3是使PLL电路40进行与振荡信号OSC的相位同步的情况下的时钟信号CKQ的噪声特性。由于振荡信号OSC的相位噪声较小，因此通过使PLL电路40进行与振荡信号OSC的相位同步，能够降低图14的A4所示的线的左侧的进入噪声。而且，图14的A2是采用了图13的布局配置的情况下的噪声特性，A3是采用了图12的布局配置的情况下的噪声特性。如图12所示，将成为高频噪声源的输出缓冲电路50、逻辑电路70等集中配置在边SD1侧，将想要远离高频噪声源的基准电压生成电路62、电荷泵电路42等集中配置在边SD2侧，由此，如图14的A3所示，能够降低时钟信号CKQ的相位噪声。

3.振荡器

图15示出本实施方式的振荡器4的构造例。振荡器4具有振子10、集成电路装置20以及收纳振子10和集成电路装置20的封装15。封装15例如由陶瓷等形成，在其内侧具有收纳空间，在该收纳空间中收纳有振子10和集成电路装置20。收纳空间被气密密封，优选成为接近真空的状态即减压状态。通过封装15，能够适当地保护振子10和集成电路装置20免受冲击、尘埃、热、湿气等的影响。

封装15具有基座16和盖17。具体而言，封装15由支承振子10和集成电路装置20的基座16以及以在与基座16之间形成收纳空间的方式与基座16的上表面接合的盖17构成。而且，振子10经由端子电极而被支承于在基座16的内侧设置的台阶部。另外，集成电路装置20配置于基座16的内侧底面。具体而言，集成电路装置20以有源面朝向基座16的内侧底面的方式配置。有源面是集成电路装置20的形成电路元件的面。此外，在作为集成电路装置20的端子的连接盘上形成有凸块BMP。而且，集成电路装置20经由导电性的凸块BMP而被支承于基座16的内侧底面。导电性的凸块BMP例如是金属凸块，经由该凸块BMP、封装15的内部布线、端子电极等将振子10与集成电路装置20电连接。此外，集成电路装置20经由凸块BMP、封装15的内部布线而与作为振荡器4的外部连接端子的外部端子18、19电连接。外部端子18、19形成于封装15的外侧底面。外部端子18、19经由外部布线与外部器件连接。外部布线例如是在安装有外部器件的电路基板上形成的布线等。由此，能够对外部器件输出时钟信号等。

另外，在图15中，以集成电路装置20的有源面朝向下方的方式倒装安装集成电路装置20，但本实施方式并不限定于这样的安装。例如，也可以以集成电路装置20的有源面朝向上方的方式安装集成电路装置20。即，以有源面与振子10对置的方式安装集成电路装置20。或者，振荡器4也可以是晶圆级封装(WLP)的振荡器。在该情况下，振荡器4包含：基座，其具有半导体基板和贯通半导体基板的第1面与第2面之间的贯通电极；振子10，其经由金属凸块等导电性的接合部件而固定于半导体基板的第1面；以及外部端子，其经由再配置布线层等绝缘层而设置于半导体基板的第2面侧。而且，在半导体基板的第1面或第2面上形成有成为集成电路装置20的集成电路。在该情况下，通过将形成有配置了振子10和集成电路的多个基座的第1半导体晶片与形成有多个盖的第2半导体晶片粘贴，而将多个基座与多个盖接合，然后利用划片机等进行振荡器4的单片化。这样，能够实现晶圆级封装的振荡器4，能够以高吞吐量且低成本制造振荡器4。

如以上说明的那样，本实施方式的集成电路装置包含：振荡电路，其使用振子生成振荡信号；输出缓冲电路，其输出基于振荡信号的时钟信号；直流电压生成电路，其生成直流电压，该直流电压用于生成振荡信号或时钟信号；电源连接盘，其被供给电源电压；接地连接盘，其被供给接地电压；以及时钟连接盘，其输出时钟信号。并且，在俯视时，接地连接盘与直流电压生成电路以重叠的方式配置。

根据本实施方式，通过电源连接盘、接地连接盘向集成电路装置供给电源电压、接地电压，使用振子通过振荡电路生成振荡信号，通过输出缓冲电路从时钟连接盘输出基于振荡信号的时钟信号。而且，生成直流电压的直流电压生成电路与接地连接盘在俯视时以重叠的方式配置，该直流电压用于生成振荡信号或时钟信号。这样，接地连接盘作为屏蔽部件发挥功能，能够抑制高频噪声传递到直流电压生成电路，能够防止因高频噪声而导致时钟频率的精度降低等问题。另外，能够有效利用本来成为死区的接地连接盘的区域来配置直流电压生成电路，因/此能够实现高效的布局配置，能够实现集成电路装置的小型化。这样，根据本实施方式，能够提供集成电路装置等，其能够兼顾通过基于接地连接盘的屏蔽效果等防止时钟频率的精度的降低以及实现有效利用了连接盘区域的高效的布局配置。

此外，在本实施方式中，也可以是，在俯视时，时钟连接盘与输出缓冲电路以重叠的方式配置。

这样，能够利用从输出缓冲电路朝向配置在其正上方的时钟连接盘的短通的时钟布线的路径，对时钟连接盘输出来自输出缓冲电路的时钟信号。由此，能够将时钟布线的阻抗抑制为最小限度，能够抑制由该阻抗引起的电位变动。此外，由于能够将成为高频噪声源的输出缓冲电路和时钟连接盘集中配置在1个位置，因此能够容易地实现用于减轻来自高频噪声源的噪声的不良影响的布局配置等措施。

此外，在本实施方式中，可以是，直流电压生成电路是生成基准电压的基准电压生成电路，该基准电压用于生成偏置电流、偏置电压或调节电源电压中的至少1个。

这样，通过基于接地连接盘的屏蔽效果，使输出缓冲电路、时钟连接盘与基准电压生成电路之间的电磁耦合、静电耦合降低，能够防止高频噪声叠加于基准电压生成电路输出的基准电压。

此外，在本实施方式中，直流电压生成电路是根据电源电压生成调节电源电压的调节器。

这样，通过基于接地连接盘的屏蔽效果，能够防止高频噪声叠加于调节器输出的调节电源电压，能够防止由于高频噪声而导致时钟频率的精度降低。

此外，在本实施方式中，也可以是，集成电路装置包含PLL电路，该PLL电路进行用于生成与振荡信号相位同步的时钟信号的PLL动作，PLL电路包含相位比较器、电荷泵电路以及环路滤波器，直流电压生成电路是向电荷泵电路、环路滤波器或电荷泵电路供给调节电源电压的调节器。

这样，通过基于接地连接盘的屏蔽效果，能够防止高频噪声叠加于电荷泵电路、环路滤波器或调节器的输出电压，能够防止由于高频噪声而导致时钟频率的精度降低。

此外，在本实施方式中，也可以是，集成电路装置的外形包含第1边和与第1边对置的第2边，在第1边侧配置有输出缓冲电路和时钟连接盘，在第2边侧配置有直流电压生成电路和接地连接盘。

这样，能够使成为高频噪声源的输出缓冲电路、时钟连接盘与直流电压生成电路、接地连接盘之间的距离拉开，能够抑制来自输出缓冲电路、时钟连接盘的高频噪声传递到直流电压生成电路、接地连接盘。

此外，在本实施方式中，也可以是，集成电路装置包含PLL电路，该PLL电路进行用于生成与振荡信号相位同步的时钟信号的PLL动作，直流电压生成电路是生成在PLL电路的动作中使用的基准电压的基准电压生成电路。

通过设置这样的PLL电路，能够输出与振荡信号相位同步且频率被设定为期望的频率的时钟信号。而且，生成这样的PLL电路的动作所需的基准电压的基准电压生成电路以在俯视时与接地连接盘重叠的方式配置，能够防止以高频噪声为原因的时钟频率的精度的降低等。

此外，在本实施方式中，也可以是，PLL电路包含相位比较器、电荷泵电路以及环路滤波器，电荷泵电路设置在第2边侧。

这样，能够在远离配置于第1边侧的输出缓冲电路、时钟连接盘的距离的位置集中配置电荷泵电路、基准电压生成电路、接地连接盘，能够抑制来自输出缓冲电路、时钟连接盘的高频噪声传递至电荷泵电路等。

此外，在本实施方式中，也可以是，环路滤波器设置在第2边侧。

这样，能够在远离配置于第1边侧的输出缓冲电路、时钟连接盘的距离的位置集中配置环路滤波器、基准电压生成电路、接地连接盘等，能够抑制来自输出缓冲电路、时钟连接盘的高频噪声传递到环路滤波器等。

此外，在本实施方式中，也可以是，集成电路装置包含调节器，该调节器将根据基准电压生成的调节电源电压供给到电荷泵电路，调节器设置在第2边侧。

这样，能够使调节器与输出缓冲电路等高频噪声源之间的距离拉开，能够抑制高频噪声叠加于调节电源电压，能够防止时钟频率的精度的降低。

此外，在本实施方式中，也可以是，集成电路装置包含控制PLL电路的逻辑电路，逻辑电路设置在第1边侧。

这样，逻辑电路也与输出缓冲电路等一起集中配置在第1边侧。由此，能够使配置于第1边侧的基准电压生成电路等与成为高频噪声源的逻辑电路、输出缓冲电路等之间的距离拉开，能够防止以高频噪声为原因的时钟频率的精度的降低。

此外，在本实施方式中，也可以是，PLL电路包含电压控制振荡电路，电压控制振荡电路设置在时钟连接盘与接地连接盘之间。

这样，能够有效利用时钟连接盘与接地连接盘之间的区域来配置电压控制振荡电路，能够实现高效的布局配置。

此外，在本实施方式中，也可以是，集成电路装置的外形包含与第1边和第2边交叉的第3边，振荡电路设置在第3边侧。

这样，能够使配置于第1边侧的输出缓冲电路等与振荡电路之间的距离拉开，能够防止输出缓冲电路的高频噪声叠加于振荡信号而使振荡特性劣化的事态。此外，能够使配置在第2边侧的基准电压生成电路等与振荡电路之间的距离拉开，能够防止来自振荡电路的振荡噪声叠加于基准电压生成电路的基准电压等而导致时钟频率的精度降低等事态。

此外，在本实施方式中，也可以是，集成电路装置包含进行振荡信号的振荡频率的温度补偿的温度补偿电路，温度补偿电路设置在振荡电路与时钟连接盘和接地连接盘之间。

这样，能够有效利用振荡电路与时钟连接盘和接地连接盘之间的区域来配置温度补偿电路，能够实现高效的布局配置。

此外，在本实施方式中，也可以是，集成电路装置包含：温度传感器电路，其检测温度；温度补偿电路，其根据温度传感器电路的输出，进行振荡信号的振荡频率的温度补偿；以及输出使能连接盘，其用于控制时钟信号的输出使能。并且，也可以是，在俯视时，温度传感器电路与输出使能连接盘或接地连接盘以重叠的方式配置。

这样，通过基于输出使能连接盘或接地连接盘的屏蔽效果，使输出缓冲电路等与温度传感器电路之间的电磁耦合、静电耦合降低，能够防止高频噪声叠加于温度传感器电路的输出信号。

此外，本实施方式涉及振荡器，该振荡器包含上述记载的集成电路装置和振子。

此外，如上述那样对本实施方式详细地进行了说明，但本领域技术人员能够容易地理解能够进行实质上不脱离本发明的新事项以及效果的多种变形。因此，这样的变形例全部包含在本发明的范围内。例如，在说明书或附图中，至少一次与更广义或同义的不同用语一起记载的用语在说明书或附图的任何位置都能够置换为该不同用语。另外，本实施方式以及变形例的全部组合也包含于本发明的范围。此外，集成电路装置、振荡器的结构、动作等也不限于本实施方式中说明的内容，能够实施各种变形。

Claims (16)

1.一种集成电路装置，其特征在于，该集成电路装置包含：

振荡电路，其使用振子生成振荡信号；

输出缓冲电路，其输出基于所述振荡信号的时钟信号；

直流电压生成电路，其生成直流电压，该直流电压用于生成所述振荡信号或所述时钟信号；

电源连接盘，其被供给电源电压；

接地连接盘，其被供给接地电压；以及

时钟连接盘，其输出所述时钟信号，

在俯视时，所述接地连接盘与所述直流电压生成电路以重叠的方式配置。

2.根据权利要求1所述的集成电路装置，其特征在于，

在所述俯视时，所述时钟连接盘与所述输出缓冲电路以重叠的方式配置。

3.根据权利要求1或2所述的集成电路装置，其特征在于，

所述直流电压生成电路是生成基准电压的基准电压生成电路，该基准电压用于生成偏置电流、偏置电压或调节电源电压中的至少1个。

4.根据权利要求1或2所述的集成电路装置，其特征在于，

所述直流电压生成电路是根据所述电源电压生成调节电源电压的调节器。

5.根据权利要求1或2所述的集成电路装置，其特征在于，

该集成电路装置包含PLL电路，该PLL电路进行用于生成与所述振荡信号相位同步的所述时钟信号的PLL动作，

所述PLL电路包含相位比较器、电荷泵电路以及环路滤波器，

所述直流电压生成电路是向所述电荷泵电路、所述环路滤波器或所述电荷泵电路供给调节电源电压的调节器。

6.根据权利要求1所述的集成电路装置，其特征在于，

所述集成电路装置的外形包含第1边和与所述第1边对置的第2边，

在所述第1边侧配置有所述输出缓冲电路和所述时钟连接盘，

在所述第2边侧配置有所述直流电压生成电路和所述接地连接盘。

7.根据权利要求6所述的集成电路装置，其特征在于，

该集成电路装置包含PLL电路，该PLL电路进行用于生成与所述振荡信号相位同步的所述时钟信号的PLL动作，

所述直流电压生成电路是生成在所述PLL电路的动作中使用的基准电压的基准电压生成电路。

8.根据权利要求7所述的集成电路装置，其特征在于，

所述PLL电路包含相位比较器、电荷泵电路以及环路滤波器，

所述电荷泵电路设置在所述第2边侧。

9.根据权利要求8所述的集成电路装置，其特征在于，

所述环路滤波器设置在所述第2边侧。

10.根据权利要求8或9所述的集成电路装置，其特征在于，

该集成电路装置包含调节器，该调节器将根据所述基准电压生成的调节电源电压供给到所述电荷泵电路，

所述调节器设置在所述第2边侧。

11.根据权利要求7至9中的任意一项所述的集成电路装置，其特征在于，

该集成电路装置包含控制所述PLL电路的逻辑电路，

所述逻辑电路设置在所述第1边侧。

12.根据权利要求7至9中的任意一项所述的集成电路装置，其特征在于，

所述PLL电路包含电压控制振荡电路，

所述电压控制振荡电路设置在所述时钟连接盘与所述接地连接盘之间。

13.根据权利要求6至9中的任意一项所述的集成电路装置，其特征在于，

所述集成电路装置的所述外形包含与所述第1边和所述第2边交叉的第3边，

所述振荡电路设置在所述第3边侧。

14.根据权利要求1或2所述的集成电路装置，其特征在于，

该集成电路装置包含进行所述振荡信号的振荡频率的温度补偿的温度补偿电路，

所述温度补偿电路设置在所述振荡电路与所述时钟连接盘和所述接地连接盘之间。

15.根据权利要求1或2所述的集成电路装置，其特征在于，

该集成电路装置包含：

温度传感器电路，其检测温度；

温度补偿电路，其根据所述温度传感器电路的输出，进行所述振荡信号的振荡频率的温度补偿；以及

输出使能连接盘，其用于控制所述时钟信号的输出使能，

在所述俯视时，所述温度传感器电路与所述输出使能连接盘或所述接地连接盘以重叠的方式配置。

16.一种振荡器，其特征在于，该振荡器包含：

权利要求1至15中的任意一项所述的集成电路装置；以及

所述振子。

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