JP2022103035A - 半導体装置 - Google Patents

Abstract

【課題】動作時の電圧と内部抵抗の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１導電型の半導体層と、前記半導体層上に設けられた第１電極と、前記半導体層上に設けられた第２電極と、前記半導体層上に設けられ、前記第１電極と前記第２電極との間に離間して設けられた第３電極と、を有する。前記半導体層中に設けられた第２導電型の第１半導体領域、第１導電型の第１カソード領域、第２導電型の第１アノード領域、第１導電型の第２カソード領域、第２導電型の第２アノード領域、第２導電型の第３アノード領域、第１導電型の第３カソード領域、第２導電型の第２半導体領域、第２導電型の第４アノード領域、及び第１導電型の第４カソード領域、を有する。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。

電子回路には、電子回路を静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；ＥＳＤ）から保護するためのＥＳＤ保護ダイオードが設けられている。

ＥＳＤ保護ダイオードに求められる特性としては、動作時電圧や動作時内部抵抗（ダイナミック抵抗）の低減などが挙げられる。

特開２０１８－１６０６２６号公報

本発明が解決しようとする課題は、動作時の電圧と内部抵抗の低減を可能とする半導体装置を提供することである。

実施形態の半導体装置は、第１導電型の半導体層と、半導体層上に設けられた第１電極と、半導体層上に設けられた第２電極と、半導体層上に設けられ、第１電極と第２電極との間に離間して設けられた第３電極と、を有する。半導体層中に設けられた第２導電型の第１半導体領域と、第１半導体領域中に設けられ、第１電極と接続された第１導電型の第１カソード領域と、第１半導体領域中に設けられ、第３電極と接続された第２導電型の第１アノード領域と、第１電極から第２電極に向かう第１の方向において第１半導体領域と離間して半導体層中に設けられ、第３電極と接続された第１導電型の第２カソード領域と、半導体層中に設けられ、第２電極と接続された第２導電型の第２アノード領域と、を有する。半導体層中に設けられ、第１電極と接続された第２導電型の第３アノード領域と、半導体層中に設けられ、第３電極と接続された第１導電型の第３カソード領域と、第１の方向において第１カソード領域と離間し、且つ第１半導体領域と離間して半導体層中に設けられた第２導電型の第２半導体領域と、第２半導体領域中に設けられ、第３電極と接続された第２導電型の第４アノード領域と、第２半導体領域中に設けられ、第２の電極と接続された第１導電型の第４カソード領域と、を有する。

第１の実施形態に係る半導体装置１００の使用例を示す回路図。 （ａ）第１の実施形態に係る半導体装置１００の平面図。（ｂ）図２（ａ）に示すＡ－Ａ'線による断面図。（ｃ）図２（ａ）に示すＢ－Ｂ'線による断面図。 第１の実施形態に係る半導体装置の等価回路２００。 比較例に係る半導体装置の等価回路３００。 （ａ）第１の実施形態の変形例に係る半導体装置１０１の平面図。（ｂ）図５（ａ）に示すＣ－Ｃ'線による断面図。（ｃ）は図５（ａ）に示すＤ－Ｄ'線による断面図。 （ａ）第２の実施形態に係る半導体装置１０２の平面図。（ｂ）図６（ａ）に示すＥ－Ｅ'線による断面図。（ｃ）図６（ａ）に示すＦ－Ｆ'線による断面図。 （ａ）第３の実施形態に係る半導体装置１０３の平面図。（ｂ）図７（ａ）に示すＧ－Ｇ’線による断面図。（ｃ）図７（ａ）に示すＨ－Ｈ’線による断面図。 （ａ）第３の実施形態の変形例に係る半導体装置１０４の平面図。（ｂ）図８（ａ）に示すＩ－Ｉ’線による断面図。（ｃ）図８（ａ）に示すＪ－Ｊ’線による断面図。 （ａ）第４の実施形態に係る半導体装置１０５の平面図。（ｂ）図９（ａ）に示すＫ－Ｋ’線による断面図。 第４の実施形態に係る半導体装置１０５の等価回路２０１。 （ａ）第５の実施形態に係る半導体装置１０６の平面図。（ｂ）図１１（ａ）に示すＬ－Ｌ’線による断面図。 （ａ）図１１（ａ）のうち、半導体層１１０と電極のみを示す平面図。（ｂ）図１１（ａ）のうち、電極を省略した平面図。

以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。

［第１の実施形態］
第１の実施形態の半導体装置１００は、例えばＥＳＤから電子回路４００を保護する保護回路として使用される。半導体装置１００の使用例について、図１を参照して説明する。図１は第１の実施形態に係る半導体装置１００の使用例を示す回路図である。半導体装置１００の一端は、電子回路４００と外部端子４０１との間に接続される。また、半導体装置１００の他端は、接地電位ＧＮＤに接続される。外部端子４０１に対して、電子回路４００へ通常印加される電圧を超える過大な正電圧が印加された場合、外部端子４０１から半導体装置１００を介して接地電位ＧＮＤに向かって電流が流れる。一方、外部端子４０１に過大な負電圧が印加され場合は、接地電位ＧＮＤから半導体装置１００を介して外部端子４０１に向かって電流が流れる。以上のように、半導体装置１００は外部端子４０１に入力されたＥＳＤなどのノイズを起因とする過大電圧から電子回路４００を保護する機能を有する。

（半導体装置１００の構造）
第１の実施形態に係る半導体装置１００の詳細な構造について、図２を参照して説明する。図２（ａ）は第１の実施形態に係る半導体装置１００の平面図、図２（ｂ）は図２（ａ）に示すＡ－Ａ’線による断面図、図２（ｃ）は図２（ａ）に示すＢ－Ｂ’線による断面図を示している。

以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。また、以下の説明において、ｎ^＋、ｎ、ｎ^－及び、ｐ^＋、ｐ、ｐ^－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ^－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ^－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ^＋型、ｎ^－型を単にｎ型、ｐ^＋型、ｐ^－型を単にｐ型と記載する場合もある。

半導体装置１００は、ｎ^－型の半導体層１１０と、第１電極１２１と、第２電極と１２２、第３電極１２３と、絶縁層１２４と、ｐ^－型の第１半導体領域１３１と、ｐ^－型の第２半導体領域１３２と、ｎ^＋型の第１カソード領域１４１と、ｎ^＋型の第２カソード領域１４２と、ｎ^＋型の第３カソード領域１４３と、ｎ^＋型の第４カソード領域１４４と、ｐ^＋型の第１アノード領域１５１と、ｐ^＋型の第２アノード領域１５２と、ｐ^＋型の第３アノード領域１５３と、ｐ^＋型の第４アノード領域１５４と、を有する。

なお、図２（ａ）において、第１電極１２１と第２電極１２２、及び第３電極１２３はそれぞれ破線で示されており、絶縁層１２４は省略されている。

ｎ^－型の半導体層１１０は、一例として、図示しない基板に例えばシリコン（Ｓｉ）をエピタキシャル成長させて形成される。

第１電極１２１と、第２電極１２２と、第３電極１２３はｎ^－型の半導体層１１０上に設けられている。

第１電極１２１から第２電極１２２に向かう方向をＸ方向（第１方向）とする。また、Ｘ方向と直交する方向をＹ方向（第２方向）、Ｘ方向及びＹ方向と直交する方向をＺ方向（第３方向）とする。図２（ａ）に示す半導体装置１００はＸ－Ｙ平面における平面図、図２（ｂ）に示す半導体装置１００はＸ－Ｚ平面における断面図を示している。なお、Ｘ方向、Ｙ方向、及びＺ方向は本実施形態では直交関係で示しているが直交に限定されず、互いに交差する関係であればよい。

第３電極１２３は、Ｘ方向において第１電極１２１と第２電極１２２との間に位置し、それぞれと離間して設けられている。

第１電極１２１、第２電極１２２、及び第３電極１２３は例えばアルミニウム（Ａｌ）でできている。第１電極１２１、第２電極１２２、及び第３電極１２３は、Ａｌのスパッタリング及びエッチングにより形成される。

ｐ^－型の第１半導体領域１３１と、ｐ^－型の第２半導体領域１３２は、ｎ^－型の半導体層１１０中に設けられている。第１半導体領域１３１は、第１電極１２１と第３電極１２３と接続されている。第２半導体領域１３２は第２電極１２２と第３電極１２３と接続されている。第１半導体領域１３１と第２半導体領域１３２は、Ｘ－Ｙ平面において互いに離間している。

ｎ^＋型の第１カソード領域１４１と、ｐ^＋型の第１アノード領域１５１は、第１半導体領域１３１中に設けられており、Ｘ方向において隣接している。第１カソード領域１４１は、Ｚ方向において第１電極１２１と電気的に接続されている。第１アノード領域１５１は、Ｚ方向において第３電極１２３と電気的に接続されている。

ｎ^＋型の第２カソード領域１４２と、ｐ^＋型の第２アノード領域１５２は、ｎ^－型の半導体層１１０中に設けられており、Ｘ方向において隣接している。第２カソード領域１４２はＸ方向において第１半導体領域１３１と離間しており、Ｚ方向において第３電極１２３と電気的に接続されている。第２アノード領域１５２は、Ｚ方向において第２電極１２２と電気的に接続されている。

以上のように、第１カソード領域１４１、第１アノード領域１５１、第２カソード領域１４２、第２アノード領域１５２は、この順にＸ方向に並んで設けられている。また、第１アノード領域１５１と第２カソード領域１４２は、第３電極１２３を介して電気的に接続されている。

ｐ^＋型の第３アノード領域１５３と、ｎ^＋型の第３カソード領域１４３は、ｎ^－型の半導体層１１０中に設けられており、Ｘ方向において隣接している。また、第３アノード領域１５３と第３カソード領域１４３は、第１カソード領域１４１及び第１アノード領域１５１とはＹ方向で離間し、且つ並んで設けられている。第３アノード領域１５３は、Ｚ方向において第１電極１２１と電気的に接続されている。第３カソード領域１４３は、Ｘ方向において第２半導体領域１３２と離間し、Ｚ方向において第３電極１２３と電気的に接続されている。

ｐ^－型の第４アノード領域１５４と、ｎ^－型の第４カソード領域１４４は、第２半導体領域１３２中に設けられており、Ｘ方向において隣接している。第４アノード領域１５４は、Ｚ方向において第３電極１２３と電気的に接続されている。第４カソード領域１４４は、Ｚ方向において第２電極１２２と電気的に接続されている。

以上のように、第３アノード領域１５３、第３カソード領域１４３、第４アノード領域１５４、第４カソード領域１４４は、この順にＸ方向に並んで設けられている。また、第３カソード領域１４３と第４アノード領域１５４は、第３電極１２３を介して電気的に接続されている。

第１カソード領域１４１、第１アノード領域１５１、第２カソード領域１４２、第２アノード領域１５２、第３カソード領域１４３、第３アノード領域１５３、第４カソード領域１４４、及び第４アノード領域１５４は、例えば、不純物拡散層を埋め込むことにより形成されている。

半導体装置１００において用いられているｎ型不純物は例えばリン（Ｐ）である。また、半導体装置１００において用いられているｐ型不純物は例えばホウ素（Ｂ）である。なお、「ｎ型不純物」とは、半導体層１１０を形成する半導体材料、例えば、シリコン（Ｓｉ）に含有されたときに、ドナーとなる不純物をいう。「ｐ型不純物」とは、半導体層１１０を形成する半導体材料に含有されたときに、アクセプタとなる不純物をいう。

絶縁層１２４は、第１電極１２１と第１半導体領域１３１の間の一部、第１電極１２１と第１カソード領域１４１の間の一部、第３電極１２３と第１アノード領域１５１の間の一部、第３電極１２３とｎ^－型の半導体層１１０の間の一部、第３電極１２３と第２カソード領域１４２の間の一部、第２電極１２２と第２アノード領域１５２の間の一部、第１電極１２１と第３アノード領域１５３の間の一部、第３電極１２３と第３カソード領域１４３の間の一部、第３電極１２３と第２半導体領域１３２の間の一部、第３電極１２３と第４アノード領域１５４の間の一部、第２電極１２２と第４カソード領域１４４の間の一部に設けられている。絶縁層１２４は、上述の各電極と各半導体領域の間、及び第３電極と各半導体領域の間を電気的に絶縁する。

（半導体装置１００の動作）
第１の実施形態に係る等価回路について、図３を用いて説明する。図３は、第１の実施形態に係る半導体装置１００の等価回路２００を示している。

半導体装置１００は前述したような構造を有することにより、ｎ^＋型の第１カソード領域１４１とｐ^－型の第１半導体領域１３１（ｐ^＋型の第１アノード領域１５１を含む）とからなるダイオードＤ１が形成される。同様に、ｐ^＋型の第２アノード領域１５２とｎ^－型の半導体層１１０（ｎ^＋型の第２カソード領域１４２を含む）とからなるダイオードＤ２が形成される。また、第３アノード領域１５３とｎ^－型の半導体層１１０（ｎ^＋型の第３カソード領域１４３を含む）とからなるダイオードＤ３が形成される。さらに、ｎ^＋型の第４カソード領域１４４とｐ^－型の第２半導体領域１３２（ｎ^＋型の第４アノード領域１５４を含む）とからなるダイオードＤ４が形成される。このため、半導体装置１００は、等価回路として、図３に示すような第１電極１２１から第２電極１２２にダイオードＤ３及びＤ４を介して電流が流れる回路と、第２電極１２２から第１電極１２１にダイオードＤ２及びＤ１を介して電流が流れる双方向の回路を有している。

具体的には、第１電極１２１に入力された電流は第３アノード領域１５３、ｎ^－型の半導体層１１０の順にＸ方向に流れたのち、第３カソード領域１４３に到達し、第３電極１２３へ流れる。第３電極１２３中を通過した電流は、第４アノード領域１５４へ流れ、第２半導体領域１３２をＸ方向に通過したのち第４カソード領域１４４へ到達し、第２電極１２２へ出力される。

一方、第２電極１２２に入力された電流は、第２アノード領域１５２、ｎ^－型の半導体層１１０の順にＸ方向に流れたのち、第２カソード領域１４２に到達し、第３電極１２３へ流れる。第３電極１２３中を通過した電流は、第１アノード領域１５１へ流れ、第１半導体領域１３１をＸ方向に通過したのち第１カソード領域１４１へ到達し、第１電極１２１へ出力される。

したがって、図３に示す半導体装置１００の等価回路においては、第１電極１２１に入力された電流はダイオードＤ３（順方向）、ダイオードＤ４（順方向）の順に通過し、第２電極１２２へ出力される。一方、第２電極１２２に入力された電流はダイオードＤ２（順方向）、ダイオードＤ１（順方向）の順に通過し、第１電極１２１へ出力される。

（第１の実施形態の効果）
第１の実施形態の半導体装置１００の効果について、比較例の半導体装置における等価回路３００を用いて説明する。図４は、比較例の半導体装置における等価回路３００を示している。第１の実施形態の半導体装置１００と同じ部分については、同一の符号を付している。

比較例の半導体装置の構造について説明する。第１電極１２１にはダイオードＤ７のアノードが接続される。ダイオードＤ７にはダイオードＤ８が直列に接続され、ダイオードＤ７のカソードとダイオードＤ８のカソードが接続されている。ダイオードＤ８のアノードは第２電極１２２と接続される。

また、第１電極１２１にはダイオードＤ５のカソードが接続される。ダイオードＤ５にはダイオードＤ６が直列に接続され、ダイオードＤ５のアノードとダイオードＤ６のアノードが接続されている。ダイオードＤ６のカソードは第２電極１２２と接続される。

そして、ダイオードＤ７のカソードとダイオードＤ８のカソードには、ツェナーダイオードであるダイオードＤ９のカソードが接続される。また、ダイオードＤ５のカソードとダイオードＤ６のアノードには、ダイオードＤ９のアノードが接続される。

比較例の半導体装置における等価回路３００では、第１電極１２１に入力された電流はダイオードＤ７（順方向）、ダイオードＤ９（逆方向）、ダイオードＤ６（順方向）の順に通過し、第２電極１２２へ出力される。一方、第２電極１２２に入力された電流はダイオードＤ８（順方向）、ダイオードＤ９（逆方向）、ダイオードＤ５（順方向）の順に通過し、第１電極１２１へ出力される。第１電極１２１から第２電極１２２にかけて電流が流れる場合でも、第２電極１２２から第１電極１２１にかけて電流が流れる場合でも、どちらの経路でも必ずダイオードＤ９（逆方向）を通過する。

ここで、ダイオードを通過する際の逆方向電圧は順方向電圧よりも大きい。例えば、順方向電圧は０．７５Ｖ、逆方向電圧は２Ｖである。そのため、比較例の半導体装置において、ダイオードＤ７（順方向；０．７５Ｖ）、ダイオードＤ９（逆方向；２Ｖ）、ダイオードＤ６（順方向；０．７５Ｖ）の順に電流が流れる場合、合計３．５Ｖの電圧が掛かる。同様に、比較例の半導体装置において、ダイオードＤ８（順方向；０．７５Ｖ）、ダイオードＤ９（逆方向；２Ｖ）、ダイオードＤ５（順方向；０．７５Ｖ）の順に電流が流れる場合も、合計３．５Ｖの電圧が掛かる。

比較例の半導体装置、及び第１の実施形態の半導体装置は、図１を用いて説明したようにＥＳＤから電子回路４００を保護する保護回路として使用される。電子回路４００の通常動作時に印加される電圧は、例えば１Ｖ以下のように小さい場合がある。その場合、ＥＳＤ保護回路に求められる動作電圧も小さくなるため、比較例の半導体装置のような閾値が３．５Ｖ以上となり得る構造は適さない。例えば、３ＶのＥＳＤが印加された場合に、比較例の半導体装置は導通せずに、電子回路４００が損傷を受ける可能性がある。

一方、第１の実施形態の半導体装置１００では、いずれの経路を通過する場合でも逆方向ダイオードを通過しないため、逆方向電圧がかからない。例えば、ダイオードの順方向電圧が０．７５Ｖ、逆方向電圧が２Ｖの場合、いずれの経路を通過する場合でも合計１．５Ｖになり、比較例の半導体装置よりも低電圧化が可能となる。例えば、３ＶのＥＳＤが印加された場合に、第１の実施形態の半導体装置１００が導通して、電子回路４００を保護できる。一方、電子回路４００の通常動作時に印加される電圧（例えば、１Ｖ以下）が半導体装置１００に印加されても、半導体装置１００は導通しないため、電子回路４００の動作に影響を及ぼさない。

前述の低電圧化が可能となったことにより、低電圧化が要求される用途、例えば、信号ラインへＥＳＤ保護ダイオードが適応可能となる。

また、第１の実施形態の半導体装置１００において、ダイオードＤ１とダイオードＤ２、ダイオードＤ３とダイオードＤ４がそれぞれ直列に接続されているため、ダイオードの寄生容量を小さくすることができる。

更に、第１の実施形態の半導体装置１００は、第１カソード領域１４１と第１アノード領域１５１、第２カソード領域１４２と第２アノード領域１５２、第３カソード領域１４３と第３アノード領域１５３、第４カソード領域１４４と第４アノード領域１５４がそれぞれＸ方向に平行に設けられているため、電流がＸ方向に流れ、Ｚ方向にはほとんど流れない。そのため、Ｚ方向にアノード領域とカソード領域が設けられ、Ｚ方向に電流が流れる従来の半導体装置に比べ電流経路が短くなり、半導体装置動作時の内部抵抗（ダイナミック抵抗）を低減することができる。

［第１の実施形態の変形例］
第１の実施形態の変形例に係る半導体装置１０１について、図５を参照して説明する。図５（ａ）は（ａ）第１の実施形態の変形例に係る半導体装置１０１の平面図、図５（ｂ）は図５（ａ）に示すＣ－Ｃ’線による断面図、図５（ｃ）は図５（ａ）に示すＤ－Ｄ’線による断面図を示している。第１の実施形態の半導体装置１００と同じ部分については、同一の符号を付している。

第１の実施形態の変形例に係る半導体装置１０１は、第１半導体領域１３１中に第２カソード領域１４２および第２アノード領域１５２が設けられ、第２半導体領域１３２中に第３カソード領域１４３および第３アノード領域１５３が設けられるという点で第１の実施形態の半導体装置１００と異なる。第１カソード領域１４１と第１アノード領域１５１、第４カソード領域１４４と第４アノード領域１５４はｎ^－型の半導体層１１０中に設けられる。本変形例に係る半導体装置１０１を第１の実施形態の半導体装置１００と比較すると、第１半導体領域１３１と第２半導体領域１３２の位置のみが変わり、第１カソード領域１４１、第１アノード領域１５１、第２カソード領域１４２、第２アノード領域１５２、第３カソード領域１４３、第３アノード領域１５３、第４カソード領域１４４、第４アノード領域１５４、第１電極１２１、第２電極１２２、第３電極１２３の位置関係は変化しない。

第１の実施形態の変形例についても、第１の実施形態の半導体装置１００と同様な効果が得られる。

なお、上述の第１の実施形態及びその変形例においては、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても同様な効果を得ることができる。

［第２の実施形態］
第２の実施形態に係る半導体装置１０２について、図６を参照して説明する。図６（ａ）は第２の実施形態に係る半導体装置１０２の平面図、図６（ｂ）は図６（ａ）に示すＥ－Ｅ’線による断面図、図６（ｃ）は図６（ａ）に示すＦ－Ｆ’線による断面図を示している。第１の実施形態の半導体装置１００と同じ部分については、同一の符号を付している。

第２の実施形態に係る半導体装置１０２は、第１カソード領域１４１と第１アノード領域１５１の界面、第２カソード領域１４２と第２アノード領域１５２の界面、第３カソード領域１４３と第３アノード領域１５３の界面、第４カソード領域１４４と第２アノード領域１５４の界面がそれぞれ櫛状に形成されている点で、第１の実施形態に係る半導体装置１００と異なっている。

詳細に説明すると、半導体装置１０２を平面視した際、Ｙ方向において第１カソード領域１４１の一部が第１アノード領域１５１の一部に挟まれており、第１アノード領域１５１の一部が第１カソード領域１４１の一部に挟まれている。同様に、Ｙ方向において、第２カソード領域１４２の一部が第２アノード領域１５２の一部に挟まれており、第２アノード領域１５２の一部が第２カソード領域１４２の一部に挟まれている。また、第３カソード領域１４３の一部が第３アノード領域１５３の一部に挟まれており、第３アノード領域１５３の一部が第３カソード領域１４３の一部に挟まれている。さらに、第４カソード領域１４４の一部が第４アノード領域１５４の一部に挟まれており、第４アノード領域１５４の一部が第４カソード領域１４４の一部に挟まれている。

これにより、前述の第１の実施形態に係る半導体装置１００と比較して、半導体装置１０２はダイオードＤ１、ダイオードＤ２、ダイオードＤ３、ダイオードＤ４を形成しているカソード領域とアノード領域の界面の接合面積が増加している。この結果、電流が流れることができる面積が半導体装置１００と比較して増加するため、ダイナミック抵抗をさらに減少させることができる。

なお、上述の第２の実施形態においても第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても同様な効果を得ることができる。さらに、第２の実施形態においても第１の実施形態の変形例のように、第１半導体領域１３１中に第２カソード領域１４２および第２アノード領域１５２を設け、第２半導体領域１３２中に第３カソード領域１４３および第３アノード領域１５３を設けることによって、第２の実施形態と同様な効果を得ることができる。

［第３の実施形態］
第３の実施形態に係る半導体装置１０３について、図７を参照して説明する。図７（ａ）は第３の実施形態に係る半導体装置１０３の平面図、図７（ｂ）は図７（ａ）に示すＧ－Ｇ’線による断面図、図７（ｃ）は図７（ａ）に示すＨ－Ｈ’線による断面図である。第１の実施形態の半導体装置１００と同じ部分については、同一の符号を付している。

図７（ａ）～（ｃ）に示すように、本実施形態に係る半導体装置１０３においては、第１の実施形態に係る半導体装置１００の構成に加えて、ｐ^＋型の半導体基板１１１及び素子分離絶縁体１６１が設けられている。ｎ^－型の半導体層１１０はｐ^＋型の半導体基板１１１上に設けられており、半導体基板１１１に接している。素子分離絶縁体１６１は、ディープトレンチ内に酸化シリコン等の絶縁性材料が埋め込まれて形成されている。素子分離絶縁体１６１の上端は絶縁層１２４に接し、下端は半導体基板１１１内に位置している。

Ｚ方向から見て、素子分離絶縁体１６１の形状は格子状であり、各ダイオードを構成する領域をそれぞれ囲んでいる。すなわち、Ｚ方向から見て、素子分離絶縁体１６１は、ダイオードＤ１を構成する第１カソード領域１４１、第１半導体領域１３１及び第１アノード領域１５１を囲んでいる。同様に、素子分離絶縁体１６１は、ダイオードＤ２を構成する第２カソード領域１４２及び第２アノード領域１５２を囲んでいる。また、素子分離絶縁体１６１は、ダイオードＤ３を構成する第３カソード領域１４３及び第３アノード領域１５３を囲んでいる。さらに、素子分離絶縁体１６１は、ダイオードＤ４を構成する第４カソード領域１４４、第２半導体領域１３２及び第４アノード領域１５４を囲んでいる。なお、素子分離絶縁体１６１は、ダイオードＤ１とダイオードＤ２との間、及び、ダイオードＤ３とダイオードＤ４との間に設けられていればよく、必ずしも、各ダイオードを囲んでいなくてもよい。

次に、第３の実施形態の効果について説明する。
本実施形態によれば、各ダイオードを構成する領域間に素子分離絶縁体１６１を設けることにより、ｎ^－型の半導体層１１０内を流れるリーク電流を抑制できる。すなわち、図７（ｃ）に仮想的な電流経路Ｉ１として示すように、第１電極１２１に入力された電流が、第３アノード領域１５３を介して半導体層１１０内に流入した後、第３カソード領域１４３及び第４アノード領域１５４を流れることなく半導体層１１０内を流れ、半導体層１１０から第２半導体領域１３２及び第４カソード領域１４４を介して第２電極１２２に流れることを抑制できる。これにより、図７（ｃ）に電流経路Ｉ２として示すように、第１電極１２１に入力された電流が、第３アノード領域１５３、半導体層１１０、第３カソード領域１４３、第３電極１２３、第４アノード領域１５４、第２半導体領域１３２、第４カソード領域１４４を介して、第２電極１２２に流れやすくなる。

同様に、図７（ｂ）に仮想的な電流経路Ｉ３として示すように、第２電極１２２に入力された電流が、第２アノード領域１５２を介して半導体層１１０内に流入した後、第２カソード領域１４２及び第１アノード領域１５１を流れることなく半導体層１１０内を流れ、半導体層１１０から第１半導体領域１３１及び第１カソード領域１４１を介して第１電極１２１に流れることを抑制できる。これにより、図７（ｂ）に電流経路Ｉ４として示すように、第２電極１２２に入力された電流が、第２アノード領域１５２、半導体層１１０、第２カソード領域１４２、第３電極１２３、第１アノード領域１５１、第１半導体領域１３１、第１カソード領域１４１を介して、第１電極１２１に流れやすくなる。

このように、本実施形態によれば、半導体装置１０３のリーク電流を低減することができる。この結果、半導体装置１０３の耐圧が設計値よりも低くなることを抑制できる。

［第３の実施形態の変形例］
第３の実施形態の変形例に係る半導体装置１０４について、図８を参照して説明する。図８（ａ）は第３の実施形態の変形例に係る半導体装置１０４の平面図、図８（ｂ）は図８（ａ）に示すＩ－Ｉ’線による断面図、図８（ｃ）は図８（ａ）に示すＪ－Ｊ’線による断面図である。第３の実施形態の半導体装置１０３と同じ部分については、同一の符号を付している。

図８（ａ）～（ｃ）に示すように、本変形例に係る半導体装置１０４においては、第３の実施形態に係る半導体装置１０３の構成に加えて、ｎ^＋型の埋込拡散層１１２が設けられている。埋込拡散層１１２はｐ^＋型の半導体基板１１１とｎ^－型の半導体層１１０との間に配置されており、半導体基板１１１及び半導体層１１０に接している。このため、半導体層１１０は埋込拡散層１１２を介して半導体基板１１１から離隔している。素子分離絶縁体１６１はＺ方向に沿って埋込拡散層１１２を貫通している。

本変形例によれば、ｐ^＋型の半導体基板１１１とｎ^＋型の埋込拡散層１１２との間にｐｎ界面が形成されるため、第１電極１２１又は第２電極１２２から入力した電流が半導体基板１１１内に流入することを抑制し、半導体基板１１１内を流れるリーク電流を抑制できる。これにより、リーク電流をより一層低減することができる。

［第４の実施形態］
第４の実施形態に係る半導体装置１０５について、図９及び図１０を参照して説明する。図９（ａ）は第４の実施形態に係る半導体装置１０５の平面図、図９（ｂ）は図９（ａ）に示すＫ－Ｋ’線による断面図である。図１０は、第４の実施形態に係る半導体装置１０５の等価回路２０１を示す等価回路図である。第１の実施形態の半導体装置１００と同じ部分については、同一の符号を付している。

図９（ａ）、（ｂ）及び図１０に示すように、第４の実施形態は第１の実施形態に対して、直列に接続するダイオードの数を増やした例である。第４の実施形態に係る半導体装置１０５においては、ｎ^－型の半導体層１１０の上層部分内に、第１半導体領域１３１及び第２半導体領域１３２に加えて、ｐ^－型の第３半導体領域１３３、ｐ^－型の第４半導体領域１３４、ｐ^－型の第５半導体領域１３５及びｐ^－型の第６半導体領域１３６が設けられている。また、第１カソード領域１４１～第４カソード領域１４４に加えて、ｎ^＋型の第５カソード領域１４５及びｎ^＋型の第６カソード領域１４６が設けられている。同様に、第１アノード領域１５１～第４アノード領域１５４に加えて、ｐ^＋型の第５アノード領域１５５及びｐ^＋型の第６アノード領域１５６が設けられている。半導体層１１０上には、第１電極１２１、第２電極１２２及び第３電極１２３に加えて、第４電極１２５が設けられている。

以下、各部分の位置関係について説明する。
第１半導体領域１３１、第３半導体領域１３３及び第４半導体領域１３４は、Ｘ方向に沿ってこの順に相互に離隔して配列されている。第５半導体領域１３５、第６半導体領域１３６及び第２半導体領域１３２も、Ｘ方向に沿ってこの順に相互に離隔して配列されている。第５半導体領域１３５及び第１半導体領域１３１はＹ方向に沿って相互に離隔して配列されている。第６半導体領域１３６及び第３半導体領域１３３はＹ方向に沿って相互に離隔して配列されている。第２半導体領域１３２及び第４半導体領域１３４はＹ方向に沿って相互に離隔して配列されている。このように、第１～第６半導体領域は、Ｙ方向に沿って２行、Ｘ方向に沿って３列の行列状に配列されている。

第１カソード領域１４１及び第１アノード領域１５１は、第１半導体領域１３１の上層部分内に配置されており、ダイオードＤ１を構成している。第２カソード領域１４２及び第２アノード領域１５２は、第４半導体領域１３４の上層部分内に配置されており、ダイオードＤ２を構成している。第３カソード領域１４３及び第３アノード領域１５３は、第５半導体領域１３５の上層部分内に配置されており、ダイオードＤ３を構成している。第４カソード領域１４４及び第４アノード領域１５４は、第２半導体領域１３２の上層部分内に配置されており、ダイオードＤ４を構成している。第５カソード領域１４５及び第５アノード領域１５５は、第３半導体領域１３３の上層部分内に配置されており、ダイオードＤ５を構成している。第６カソード領域１４６及び第６アノード領域１５６は、第６半導体領域１３６の上層部分内に配置されており、ダイオードＤ６を構成している。

第４電極１２５は、第２電極１２２と第３電極１２３との間に配置されている。これにより、半導体層１１０上において、第１電極１２１、第３電極１２３、第４電極１２５及び第２電極１２２が、Ｘ方向に沿ってこの順に相互に離隔して配列されている。第１電極１２１は、第１カソード領域１４１及び第３アノード領域１５３に接続されている。第３電極１２３は、第１アノード領域１５１、第３カソード領域１４３、第５カソード領域１４５及び第６アノード領域１５６に接続されている。第４電極１２５は、第５アノード領域１５５、第６カソード領域１４６、第２カソード領域１４２及び第４アノード領域１５４に接続されている。第２電極１２２は、第２アノード領域１５２及び第４カソード領域１４４に接続されている。

これにより、図１０に示すように、第２電極１２２から第１電極１２１に向かって、ダイオードＤ２、ダイオードＤ５及びダイオードＤ１がこの順に直列に順方向に接続されている。また、第１電極１２１から第２電極１２２に向かって、ダイオードＤ３、ダイオードＤ６及びダイオードＤ４がこの順に直列に順方向に接続されている。このように、半導体装置１０５においては、第１電極１２１と第２電極１２２との間に、順方向及び逆方向のそれぞれについて、３段のダイオードが直列に接続されている。

次に、第４の実施形態の効果について説明する。
第４の実施形態に係る半導体装置１０５によれば、第１の実施形態に係る半導体装置１００と比較して、第１電極１２１と第２電極１２２との間に直列に接続されるダイオードの数を２から３に増やすことができる。これにより、第１の実施形態と比較して、半導体装置１０５全体の耐圧を向上させることができる。

このように、半導体装置に必要とされる耐圧に応じて、直列に接続するダイオードの数を任意に選択することができる。したがって、半導体装置の設計自由度を向上させることが可能となる。より一般的に表現すれば、直列に接続するダイオードの数をＮ（Ｎは２以上の整数）とするときは、電極の数は（Ｎ＋１）とし、ｐ^－型の半導体領域の数を（２×Ｎ）とし、各半導体領域内にアノード領域及びカソード領域を１つずつ設ければよい。

なお、第４の実施形態においても、ｐ型とｎ型を入れ替えてもよい。また、第３の実施形態と同様に、素子分離絶縁体１６１を設けてもよい。さらに、第３の実施形態の変形例と同様に、埋込拡散層１１２を設けてもよい。

［第５の実施形態］
第５の実施形態に係る半導体装置１０６について、図１１を参照して説明する。図１１（ａ）は第５の実施形態に係る半導体装置１０６の平面図、図１１（ｂ）は図１１（ａ）に示すＬ－Ｌ’線による断面図である。図１２（ａ）は図１１（ａ）のうち、半導体層１１０と電極のみを示す平面図、図１２（ｂ）は図１１（ａ）のうち、電極を省略した平面図である。第４の実施形態の半導体装置１０５と同じ部分については、同一の符号を付している。

図１１（ａ）～図１２（ｂ）に示すように、第５の実施形態に係る半導体装置１０６は、第４の実施形態に係る半導体装置１０５と比較して、第１電極１２１及び第２電極１２２の形状が櫛状であり、第３電極１２３及び第４電極１２５がそれぞれ複数設けられてＹ方向に配列されており、各ダイオードを構成するアノード領域とカソード領域がＹ方向に配列されている点が異なっている。

第１電極１２１においては、Ｙ方向に延びる基部１２１＿０と、基部１２１＿０から第２電極１２２に向かってＸ方向に延びるＭ本（Ｍは２以上の整数）の凸部１２１＿ｋ（ｋは１～Ｍの整数）が設けられている。同様に、第２電極１２２においては、Ｙ方向に延びる基部１２２＿０と、基部１２２＿０から第１電極１２１に向かってＸ方向の反対方向に延びるＭ本の凸部１２２＿ｋが設けられている。第３電極１２３はＭ個設けられており、Ｙ方向に沿って配列されている。以下、第３電極１２３を第３電極１２３＿ｋともいう。第４電極１２５もＭ個設けられており、Ｙ方向に沿って配列されている。以下、第４電極１２５を第４電極１２５＿ｋともいう。図１１（ａ）及び（ｂ）に示す例では、Ｍは５である。

第１電極１２１の凸部１２１＿ｋと、第４電極１２５＿ｋは、Ｘ方向に沿って配列されている。第３電極１２３＿ｋと、第２電極１２２の凸部１２２＿ｋは、Ｘ方向に沿って配列されている。第１電極１２１の凸部と第３電極１２３の第１電極１２１側の部分とは、Ｙ方向に沿って交互に配列されている。第３電極１２３の第２電極１２２側の部分と、第４電極１２５の第１電極１２１側の部分とは、Ｙ方向に沿って交互に配列されている。第４電極１２５の第２電極１２２側の部分と、第２電極１２２の凸部とは、Ｙ方向に沿って交互に配列されている。

第４の実施形態と同様に、ｎ^－型の半導体層１１０の上層部分には、それぞれｐ^－型の第１半導体領域１３１、第２半導体領域１３２、第３半導体領域１３３、第４半導体領域１３４、第５半導体領域１３５及び第６半導体領域１３６が２行３列の行列状に配列されている。

第１半導体領域１３１の上層部分内であって、第１電極１２１の凸部１２１＿ｋの直下域には、それぞれ、第１カソード領域１４１が配置されている。図１１（ａ）及び（ｂ）に示す例では、凸部１２１＿１、凸部１２１＿２の直下域に、それぞれ、第１カソード領域１４１が配置されている。また、第５半導体領域１３５の上層部分内であって、第１電極１２１の凸部１２１＿ｋの直下域には、それぞれ、第３アノード領域１５３が配置されている。図１１（ａ）及び（ｂ）に示す例では、凸部１２１＿３、凸部１２１＿４、凸部１２１＿５の直下域に、それぞれ、第３アノード領域１５３が配置されている。

第１半導体領域１３１の上層部分内であって、第３電極１２３＿ｋの直下域には、それぞれ、第１アノード領域１５１が配置されている。図１１（ａ）及び（ｂ）に示す例では、第３電極１２３＿１、第３電極１２３＿２、第３電極１２３＿３の直下域に、それぞれ、第１アノード領域１５１が配置されている。また、第５半導体領域１３５の上層部分内であって、第３電極１２３＿ｋの直下域には、それぞれ、第３カソード領域１４３が配置されている。図１１（ａ）及び（ｂ）に示す例では、第３電極１２３＿４、第３電極１２３＿５の直下域に、それぞれ、第３カソード領域１４３が配置されている。

第３半導体領域１３３の上層部分内であって、第３電極１２３＿ｋの直下域には、それぞれ、第５カソード領域１４５が配置されている。図１１（ａ）及び（ｂ）に示す例では、第３電極１２３＿１、第３電極１２３＿２、第３電極１２３＿３の直下域に、それぞれ、第５カソード領域１４５が配置されている。また、第６半導体領域１３６の上層部分内であって、第３電極１２３＿ｋの直下域には、それぞれ、第６アノード領域１５６が配置されている。図１１（ａ）及び（ｂ）に示す例では、第３電極１２３＿４、第３電極１２３＿５の直下域に、それぞれ、第６アノード領域１５６が配置されている。

第３半導体領域１３３の上層部分内であって、第４電極１２５＿ｋの直下域には、それぞれ、第５アノード領域１５５が配置されている。図１１（ａ）及び（ｂ）に示す例では、第４電極１２５＿１、第４電極１２５＿２の直下域に、それぞれ、第５アノード領域１５５が配置されている。また、第６半導体領域１３６の上層部分内であって、第４電極１２５＿ｋの直下域には、それぞれ、第６カソード領域１４６が配置されている。図１１（ａ）及び（ｂ）に示す例では、第４電極１２５＿３、第４電極１２５＿４、第４電極１２５＿５の直下域に、それぞれ、第６カソード領域１４６が配置されている。

第４半導体領域１３４の上層部分内であって、第４電極１２５＿ｋの直下域には、それぞれ、第２カソード領域１４２が配置されている。図１１（ａ）及び（ｂ）に示す例では、第４電極１２５＿１、第４電極１２５＿２の直下域に、それぞれ、第２カソード領域１４２が配置されている。また、第２半導体領域１３２の上層部分内であって、第４電極１２５＿ｋの直下域には、それぞれ、第４アノード領域１５４が配置されている。図１１（ａ）及び（ｂ）に示す例では、第４電極１２５＿３、第４電極１２５＿４、第４電極１２５＿５の直下域に、それぞれ、第４アノード領域１５４が配置されている。

第４半導体領域１３４の上層部分内であって、第２電極１２２の凸部１２２＿ｋの直下域には、それぞれ、第２アノード領域１５２が配置されている。図１１（ａ）及び（ｂ）に示す例では、凸部１２２＿１、凸部１２２＿２、凸部１２２＿３の直下域に、それぞれ、第２アノード領域１５２が配置されている。また、第２半導体領域１３２の上層部分内であって、第２電極１２２の凸部１２２＿ｋの直下域には、それぞれ、第４カソード領域１４４が配置されている。図１１（ａ）及び（ｂ）に示す例では、凸部１２２＿４、凸部１２２＿５の直下域に、それぞれ、第４カソード領域１４４が配置されている。

Ｚ方向から見て、素子分離絶縁体１６１の形状は格子状であり、第１半導体領域１３１、第２半導体領域１３２、第３半導体領域１３３、第４半導体領域１３４、第５半導体領域１３５及び第６半導体領域１３６をそれぞれ囲んでいる。

これにより、各半導体領域においてＹ方向に隣り合うアノード領域とカソード領域とにより、ダイオードが形成される。この結果、半導体装置１０６内に、図１０に示す等価回路と同様な等価回路が実現される。

本実施形態に係る半導体装置１０６によれば、各ダイオードを構成するアノード領域とカソード領域をＹ方向に沿って配列することができるため、半導体装置１０６のＸ方向における長さを短くすることができる。半導体装置１０６の耐圧を増加させたいときは、第３電極１２３及び第４電極１２５のような中間電極をＸ方向に沿って配列させて、半導体装置１０６のＸ方向における長さを長くする。一方、半導体装置１０６の抵抗を低減したいときは、上述のＭの値を増やし、半導体装置１０６のＹ方向における長さを長くする。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００、１０１、１０２、１０３、１０４、１０５、１０６ 半導体装置
１１０ ｎ^－型の半導体層
１１１ 半導体基板
１１２ 埋込拡散層
１２１ 第１電極
１２１＿０ 基部
１２１＿ｋ 凸部
１２２ 第２電極
１２２＿０ 基部
１２２＿ｋ 凸部
１２３、１２３＿ｋ 第３電極
１２４ 絶縁層
１２５、１２５＿ｋ 第４電極
１３１ 第１半導体領域
１３２ 第２半導体領域
１３３ 第３半導体領域
１３４ 第４半導体領域
１３５ 第５半導体領域
１３６ 第６半導体領域
１４１ 第１カソード領域
１４２ 第２カソード領域
１４３ 第３カソード領域
１４４ 第４カソード領域
１４５ 第５カソード領域
１４６ 第６カソード領域
１５１ 第１アノード領域
１５２ 第２アノード領域
１５３ 第３アノード領域
１５４ 第４アノード領域
１５５ 第５アノード領域
１５６ 第６アノード領域
１６１ 素子分離絶縁体
２００、２０１、３００ 等価回路
４００ 電子回路
４０１ 外部端子
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、Ｄ９ ダイオード
Ｉ１、Ｉ２、Ｉ３、Ｉ４ 電流経路

Claims (9)

1. 第１導電型の半導体層と、
   前記半導体層上に設けられた第１電極と、
   前記半導体層上に設けられた第２電極と、
   前記半導体層上に設けられ、前記第１電極と前記第２電極との間に離間して設けられた第３電極と、
   前記半導体層中に設けられた第２導電型の第１半導体領域と、
   前記第１半導体領域中に設けられ、前記第１電極と接続された第１導電型の第１カソード領域と、
   前記第１半導体領域中に設けられ、前記第３電極と接続された第２導電型の第１アノード領域と、
   前記第１電極から前記第２電極に向かう第１の方向において前記第１半導体領域と離間して前記半導体層中に設けられ、前記第３電極と接続された第１導電型の第２カソード領域と、
   前記半導体層中に設けられ、前記第２電極と接続された第２導電型の第２アノード領域と、
   前記半導体層中に設けられ、前記第１電極と接続された第２導電型の第３アノード領域と、
   前記半導体層中に設けられ、前記第３電極と接続された第１導電型の第３カソード領域と、
   前記第１の方向において前記第１カソード領域と離間し、且つ前記第１半導体領域と離間して前記半導体層中に設けられた第２導電型の第２半導体領域と、
   前記第２半導体領域に設けられ、前記第３電極と接続された第２導電型の第４アノード領域と、
   前記第２半導体領域中に設けられ、前記第２の電極と接続された第１導電型の第４カソード領域と、
   を備えた半導体装置。
2. 第１導電型の半導体層と、
   前記半導体層上に設けられた第１電極と、
   前記半導体層上に設けられた第２電極と、
   前記半導体層上に設けられ、前記第１電極と前記第２電極との間に離間して設けられた第３電極と、
   前記半導体層中に設けられ、前記第１電極と接続された第１導電型の第１カソード領域と、
   前記半導体層中に設けられ、前記第３電極と接続された第２導電型の第１アノード領域と、
   前記第１電極から前記第２電極に向かう第１の方向において前記第１カソード領域と離間して前記半導体層中に設けられた第２導電型の第１半導体領域と、
   前記第１半導体領域中に設けられ、前記第３電極と接続された第１導電型の第２カソード領域と、
   前記第１半導体領域中に設けられ、前記第２電極と接続された第２導電型の第２アノード領域と、
   前記第１半導体領域と離間し、且つ前記第１カソード領域と前記第１アノード領域と離間し前記半導体層中に設けられた第２導電型の第２半導体領域と、
   前記第２半導体領域中に設けられ、前記第１電極と接続された第３アノード領域と、
   前記第２半導体領域中に設けられ、前記第３電極と接続された第３カソード領域と、
   前記第１の方向において前記第２半導体領域と離間し、前記半導体層中に設けられ、前記第３電極と接続された第４アノード領域と、
   前記半導体層中に設けられ、前記第２電極と接続された第４カソード領域と、
   を備えた半導体装置。
3. 前記半導体層の不純物濃度が前記第１カソード領域と前記第２カソード領域と前記第３カソード領域と前記第４カソード領域の不純物濃度よりも低く、前記第１半導体領域と前記第２半導体領域の不純物濃度が前記第１アノード領域と前記第２アノード領域と前記第３アノード領域と前記第４アノード領域の不純物濃度よりも低い請求項１または２に記載の半導体装置。
4. 前記第１アノード領域の一部と前記第１カソード領域の一部、前記第２アノード領域の一部と前記第２カソード領域の一部、前記第３アノード領域の一部と前記第３カソード領域の一部、または前記第４アノード領域の一部と前記第４カソード領域の一部は、前記第１の方向と交わる第２の方向において交互に位置する請求項１乃至３のいずれか１つに記載の半導体装置。
5. 第１導電型の半導体層と、
   前記半導体層上に設けられた第１電極と、
   前記半導体層上に設けられた第２電極と、
   前記半導体層上に設けられ、前記第１電極と前記第２電極との間に離間して設けられた第３電極と、
   前記半導体層上に設けられ、前記第２電極と前記第３電極との間に離間して設けられた第４電極と、
   前記半導体層中に設けられた第２導電型の第１半導体領域と、
   前記第１電極から前記第２電極に向かう第１の方向、及び、前記第１の方向と交わる第２の方向において、前記第１半導体領域と離間して前記半導体層中に設けられた第２導電型の第２半導体領域と、
   前記第１の方向において前記第１半導体領域と離間して前記半導体層中に設けられた第２導電型の第３半導体領域と、
   前記第１の方向において前記第３半導体領域と離間して前記半導体層中に設けられた第２導電型の第４半導体領域と、
   前記第２の方向において前記第１半導体領域と離間して前記半導体層中に設けられた第２導電型の第５半導体領域と、
   前記第５半導体領域と前記第２半導体領域との間に離間して前記半導体層中に設けられた第２導電型の第６半導体領域と、
   前記第１半導体領域中に設けられ、前記第１電極と接続された第１導電型の第１カソード領域と、
   前記第１半導体領域中に設けられ、前記第３電極と接続された第２導電型の第１アノード領域と、
   前記第４半導体領域中に設けられ、前記第２電極と接続された第２導電型の第２アノード領域と、
   前記第４半導体領域中に設けられ、前記第４電極と接続された第１導電型の第２カソード領域と、
   前記第５半導体領域中に設けられ、前記第１電極と接続された第２導電型の第３アノード領域と、
   前記第５半導体領域中に設けられ、前記第３電極と接続された第１導電型の第３カソード領域と、
   前記第２半導体領域中に設けられ、前記第２電極と接続された第１導電型の第４カソード領域と、
   前記第２半導体領域中に設けられ、前記第４電極と接続された第２導電型の第４アノード領域と、
   前記第３半導体領域中に設けられ、前記第３電極と接続された第１導電型の第５カソード領域と、
   前記第３半導体領域中に設けられ、前記第４電極と接続された第２導電型の第５アノード領域と、
   前記第６半導体領域中に設けられ、前記第３電極と接続された第２導電型の第６アノード領域と、
   前記第６半導体領域中に設けられ、前記第４電極と接続された第１導電型の第６カソード領域と、
   を備えた半導体装置。
6. 前記第１電極は、
   第１基部と、
   前記第１基部から前記第２電極に向かって延びる複数本の第１凸部と、
   を有し、
   前記第２電極は、
   第２基部と、
   前記第２基部から前記第１電極に向かって延びる複数本の第２凸部と、
   を有し、
   前記第３電極は複数設けられており、前記第２の方向に沿って配列されており、
   前記第４電極は複数設けられており、前記第２の方向に沿って配列されており、
   前記第１カソード領域は複数設けられており、前記第２の方向に沿って配列されており、
   前記第１アノード領域は複数設けられており、前記第２の方向に沿って配列されている請求項５に記載の半導体装置。
7. 前記第２カソード領域と前記第１アノード領域との間、及び、前記第３カソード領域と前記第４アノード領域との間に配置された素子分離絶縁体をさらに備えた請求項１乃至６のいずれか１つに記載の半導体装置。
8. 第２導電型の半導体基板をさらに備え、
   前記半導体層は前記半導体基板上に配置され、
   前記素子分離絶縁体の下端は前記半導体基板内に配置された請求項７に記載の半導体装置。
9. 前記半導体基板と前記半導体層との間に配置され、第１導電型であり、不純物濃度が前記半導体層の不純物濃度よりも高い埋込拡散層をさらに備えた請求項８に記載の半導体装置。

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