JP2022084723A - 基板処理方法 - Google Patents

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Abstract

【課題】基板の薄膜形成前、形成中、形成後の薄膜内不純物の除去及び薄膜特性を改善する基板処理方法及び及び基板処理装置を提供する。【解決手段】基板処理方法は、チャンバ内の圧力を常圧より高い第1の圧力に上昇させる加圧ステップと、加圧ステップの後に、チャンバ内の圧力を前記第1の圧力から第2の圧力に下降させる第1の減圧ステップと、第1の減圧ステップの後に、チャンバ内の圧力を第2の圧力から常圧より低い第3の圧力に下降させる第2の減圧ステップと、を含む。【選択図】図10

Description

本発明は、基板処理方法及び基板処理装置に関し、さらに詳しくは、基板の薄膜内不純物除去及び薄膜の特性を改善する基板処理方法に関するものである。
一般に、基板処理方法は蒸着を通した膜形成をする工程を含むことができる。
しかし、従来には、基板の薄膜形成後、膜内の不純物除去及び膜の特性を改善するために、業界で特に好まれているか、完璧に検証されたと特に良く知られた技術がなかった。
特に、3次元半導体素子、高いアスペクト比(High Aspect Ratio)を有する基板の登場によって、ステップカバレジ(Step coverage)の規格を満たすために、膜蒸着温度をより低温化するか、不純物の含量の高いソースを必然的に使用することから、膜内の不純物除去がより一層難しくなっている実状である。
従って、成膜後の膜特性の劣化がなく、膜内に存在する不純物を除去して、膜の特性を改善することができる基板処理方法が求められている。
また、最近には、素子が占める平面空間をさらに減らそうとする技術が進むようになった。
例えば、トランジスタのチャネル領域を基板に平面的(planer)に形成しなく、基板内に溝を形成し、二次元的なチャネル形状を作る技術、又は基板上に垂直的に積層する構造物を利用する技術などが次第に一般化されてきている。特にNANDフラッシュ(NAND Flash)メモリの場合には、2進数の情報を保存するメモリセルトランジスタを数百段ずつ垂直的に積層する場合がある。
集積回路素子を製造するためには、必須的に様々な種類の薄膜を基板上に繰り返して製造しなければならない。
薄膜形成は、薄膜の種類に応じて異なる原料ガス、反応ガス及びキャリアガスなどを化学反応が起こるチャンバ内へ供給し、適切な温度と圧力を加えて、所望の肉厚の薄膜を形成する。
素子の大きさが、次第に小さくなるほど相対的に素子に形成される薄膜もさらに薄くなる傾向にある。
このように薄い薄膜を基板表面に形成するためには、基板表面に存在する極めて微量の不完全性、例えば、チャンバ内部に残っていた微量の塩素(Cl)、シリコーンと弱い結合をしている窒素などの元素が基板表面に残留して汚染源になり、不完全性を惹き起こすことがある。
基板表面に存在する不完全性の種類は多様である。シリコーン原子などの微量がダングリングボンド(dangling bond)状態として残留するか、共有結合が完全でない状態で存在していることも、不完全性に当該する。
このような不完全性は、その後の薄膜の形成に多大な影響を及ぼす。例えば、シリコーン基板ではシリコーン原子が酸素原子と結合しなければならない箇所に、これら不完全性不純物が占めて完全なシリコーン酸化膜(SiO2)になる元素結合を達成できないので、結局、膜質に影響を及ぼす。
他の不完全性は、シリコーンの結晶構造の欠陥(defect)、例えば、粒界(grain boundary)のような欠陥が基板表面と現れる場合である。
また他の不完全性は、チャンバ内に残留したガスから起因する特定の元素(例えば、塩素(Cl)など)に起因する。
さらに、塩素(Cl)などの元素は、酸化膜やTiNなどの金属薄膜を形成した後に、これらの薄膜の格子(lattice)間に次第に移動しており、主にシリコーン基板との境界面へ移動し、結局、基板表面の不完全性に寄与することになる。
理想的には薄膜をなす全てのTi元素が残ることなくN元素と結合されなければならないが、このような還元反応にもかかわらず、一部のCl(塩素)元素が酸化膜とTiN層と間の境界面に残留して、汚染不純物となる。
この不純物は、結局、素子の特性を早く劣化させる。
例えば、トランジスタ門の閾値電圧(Threshold Voltage:Vt)の特性変化をもたらし、キャパシタでは静電容量(capacitance)の値の散布が広がるとか、素子の耐圧特性が悪くなるとかという問題が生じる。
前述した基板表面の不完全性などが、素子の集積度が高くなるほどより大きな問題として台頭することになるので、このような傾向に合わせて、より良質のきれいな基板表面や薄膜の表面が必要とされる。
そのためには、基板に薄膜を形成する前又は一つの薄膜上に別の薄膜を被せる前に、特別な前処理(pretreatment)技術が求められる。
多くの薄膜形成過程では、成膜前に薄膜が形成される個所の表面を予めきれいに処理する、所謂、前処理(pretreatment)過程を経るという事実はよく知られている。
前処理は、薄膜形成の前に、基板表面の不完全性を予め除去して、薄膜の電気的、物理的特性に及ぼす影響を最小化するためのものである。
このような前処理方法には、化学的な方法、機械的な方法及び2種類の方法を結合した機械化学的な方法などがある。
前処理過程を経ているにもかかわらず、徐々に微細化された素子構造のせいで前処理の効果が次第に減少している。特に、3次元構造の素子構造にはこのような前処理効果半減現象がより明らかである。
例えば、BCAT(Buried Channel Array Transistor)の場合のように、基板内部でアスペクト比の大きい溝を設け、この溝の内部をトランジスタのチャネル領域として活用しようとする場合には、この溝の内部に絶縁薄膜、即ち、ゲート酸化膜をまず形成した後、ゲート物質を加える。
このとき、埋め込まれた(buried)形態の溝を形成するためには、大慨の半導体製造過程のように、フォトマスキング及び表面エッチングの技法が使用される。
エッチングされたシリコーンなどの半導体表面は不安定であり、前処理過程としてオゾン(O3)とフッ化水素(HF)等を用いて表面酸化及び処理の過程を行うことがある。
このような前処理過程を経ても、シリコーン基板に高いアスペクト比が形成される場合には、依然として表面に微量の不完全性が残留し、薄膜の特性が早めに悪くなる原因となる。
また、多くの薄膜形成過程では反応後、残った様々な不純物が残留することになり、このような残留物には原料ガスから還元された元素やフォトレジスト(Photo Resist)のような有機物が含まれる場合がある。
また、薄膜形成過程で薄膜を形成する元素の結合が完全でないことから、一部ダメージ(damage)が与えられた状態で薄膜が形成されていることもある。
このような不純物やダメージ(damage)は、素子の物理的、電気的特性に悪影響を及ぼして、結局は、全体製品の信頼性が損なわれるように作用するしかない。
例えば、ゲート薄膜内のイオン不純物やダメージ(damage)は、トランジスタの門の閾値電圧(Vt)を変化させたり、静電容量(capacitance)の値の散布が広がったり、素子の耐圧特性が悪くなったりするという結果をもたらす問題が生じる。
薄膜に存在する不純物を除去するための従来の方法は、薄膜形成後に薄膜の表面を化学処理する方式がある。また、表面の一部を機械化学的に研磨する方式もある。しかし、そのいずれの方式も図1の不純物濃度分布で示されるように、薄膜表面の不純物除去のみに効果があり、薄膜内部の不純物除去にはそんなに効果的ではなかった。
従って、基板に形成される薄膜全体の質は、これまで以上に重要に求められている。特に、薄膜の肉厚が厚くなるほど、薄膜内部の不純物の除去もまた、強く求められている。
本発明の目的は、前術のような問題点を解決するために、基板の薄膜形成前、形成中、形成後の薄膜内不純物の除去及び薄膜特性を改善することが基板処理方法を提供することである。
本発明は、前記本発明の目的を達成するためのものであり、本発明は、チャンバ内の圧力を常圧より高い第1の圧力に上昇させる加圧ステップ、前記加圧ステップの後に、前記チャンバ内の圧力を前記第1の圧力から第2の圧力に下降させる第1の減圧ステップ、及び前記第1の減圧ステップの後に、前記チャンバ内の圧力を前記第2の圧力から常圧より低い第3の圧力に下降させる第2の減圧ステップ、を含む基板処理方法を開示する。
前記加圧ステップ、前記第1の減圧ステップ及び前記第2の減圧ステップは複数回繰り返して行われる。
前記加圧ステップは、前記チャンバ内の圧力を前記第1の圧力に上昇させる圧力上昇ステップ、及び前記圧力上昇ステップの後に前記チャンバ内の圧力を前記第1の圧力に所定時間維持する高圧維持ステップ、を含む。
前記加圧ステップは、前記チャンバ内の圧力を前記第1の圧力に上昇させることによって、加圧ガスを基板の不純物と結合させて副産物を形成し、前記第1の減圧ステップは、前記チャンバ内の圧力を前記第1の圧力から前記第2の圧力に下降させることによって、前記副産物を前記基板表面又は基板の外部に移動させ、前記第2の減圧ステップは、前記チャンバ内の圧力を前記第2の圧力から常圧より低い前記第3の圧力に下降させることによって、前記チャンバ内の空間に存在する副産物を前記チャンバ外部に排出することができる。
前記第2の圧力は、常圧であってもよい。
前記第1の減圧ステップの後に、前記チャンバ内の圧力を前記第2の圧力に所定時間維持する圧力維持ステップをさらに含む。
前記第2の減圧ステップの後に、基板に薄膜を形成する薄膜形成ステップをさらに含む。
基板に薄膜を形成する薄膜形成ステップをさらに含み、前記薄膜形成ステップは、前記加圧ステップの前に、前記基板に薄膜を形成する第1の薄膜形成ステップ、及び前記第2の減圧ステップの後に、前記基板に薄膜をさらに形成する第2の薄膜形成ステップ、を含むことができる。
前記第1の薄膜形成ステップ及び前記第2の薄膜形成ステップは、互いに同種又は異種の薄膜を形成することができる。
前記第1の薄膜形成ステップと前記第2の薄膜形成ステップを介して前記基板に単一膜を形成し、前記第1の薄膜形成ステップは、前記単一膜の一部の肉厚を形成し、前記第2の薄膜形成ステップは、前記単一膜の残りの肉厚の一部又は全部を形成することができる。
前記加圧ステップの前に、基板に薄膜を形成する薄膜形成ステップを含む。
前記薄膜形成ステップは、前記加圧ステップ、前記第1の減圧ステップ及び第2の減圧ステップが行われる前記チャンバ内で前記基板に薄膜を形成することができる。
前記薄膜形成ステップは、前記加圧ステップ、前記第1の減圧ステップ及び第2の減圧ステップが行われる前記チャンバと搬送チャンバを介して別のチャンバ内で前記基板に薄膜を形成することができる。
前記薄膜形成ステップは、前記加圧ステップ、前記第1の減圧ステップ及び第2の減圧ステップが行われる基板処理装置の前記チャンバとは別の基板処理装置のチャンバ内で前記基板に薄膜を形成することができる。
前記薄膜は、トランジスタのゲート絶縁膜の少なくとも一部を成していてもよい。
前記薄膜は、金属元素、第4族元素、窒素及び酸素の少なくとも一つを含む。
前記薄膜は、非金属元素又は金属元素を含み、単一元素からなる膜、2つ以上の元素からなる膜又は異なる異種の膜が複合で形成されていてもよい。
前記加圧ステップは、水素(H)、酸素(O)、窒素(N)、塩素(Cl)、フッ素(F)の一つの元素を一つ以上含むガスを用いてもよい。
前記チャンバは、基板が一枚ずつ処理される枚葉式又は基板が複数枚ずつ同時に処理される配置式であってもよい。
本発明による基板処理方法は、薄膜を形成した後、高温のガスの雰囲気下でアニール工程により加圧し、急激に減圧することによって、膜内の不純物を除去することができ、組成や粒径などの膜の特性を改善することができる。
また、本発明による基板処理方法は、基板の薄膜形成後、独立された変圧アニール工程を行うので、幅広い基板処理方法に適用することができる。
また、本発明による基板処理方法は、3次元及び高いアスペクト比を有する半導体製品においても高圧による均一な熱処理が可能であり、急激な減圧による不純物の均一な脱ガスが可能となる。
さらに、本発明による基板処理方法は、表面結合により生じる表面硬化現象を抑制して、持続的な熱処理効果を維持することができ、金属原子の移動を促進して、粒界の肉厚を薄くするか、粒径を大きくすることができ、金属膜の特性を改善することができる。
また、本発明による基板処理方法は、薄膜を形成する元素を含む原料ガスを投入する前に、基板がチャンバ内にある状態でチャンバ内を適切なガスを選択して適切な雰囲気で加圧し、再びチャンバ内を減圧することによって、基板表面の不完全性を低減し、薄膜の特性を改善することができる効果がある。
さらに、本発明による基板処理方法は、基板に所望の肉厚の薄膜を形成する過程で原料ガスを投入して、少なくとも一部の肉厚の薄膜を形成した後に、成膜をしばらく中止した状態で適切なガスを利用してチャンバ内を加圧し、再びチャンバ内を減圧して、一部の肉厚の薄膜の特性を改善する方法を繰り返して行うことによって、薄膜の特性を改善することができる効果がある。
特に、本発明による基板処理方法は、基板に存在する不純物を効果的に除去することによって、従来の高温又は高エネルギーの熱処理過程に比べて、相対的に低い温度及びエネルギーで薄膜の特性を改善することができる利点がある。
従来の基板処理による問題点を概略的に示すグラフである。 本発明による基板処理を通した効果を概略的に示すグラフである。 本発明による基板処理方法を説明するための模式図である。 本発明による基板処理方法を説明するための模式図である。 本発明による基板処理方法を説明するための模式図である。 従来の基板処理による問題点を示す図である。 本発明による他の実施例の基板処理方法を説明するための模式図である。 本発明による他の実施例の基板処理方法を説明するための模式図である。 本発明による他の実施例の基板処理方法を説明するための模式図である。 本発明の変圧ステップを示すためのグラフである。 本発明による基板処理のための基板処理装置を概略的に示した概略図である。
以下、本発明による基板処理方法について添付図面を参照して説明する。
本明細書及び請求範囲に使用された用語は、通常的意味や辞書的意味に限定されて解釈されるべきではなく、本発明の技術的事項に符合する意味と概念として解釈されるべきである。
本明細書に記載された実施例と図面に示された構成は、本発明の好ましい実施例であり、本発明の技術的思想を全部代弁するものではなく、本出願時点でこれらを代替できる様々な均等物と変形例があり得る。
本発明の明細書において、半導体基板上に形成される薄膜は、物質の種類と形態がそれぞれ異なっていてもよく、「層」という接尾語を付けることもできる。
これは半導体技術の特徴に起因したものであり、フォトリソグラフィー(photolithography)技術を用いたマスキング(masking)及びエッチング(etching)、拡散(diffusion)、蒸着(deposition)、イオン注入(ion implantation)、スパッタリング(sputtering)等の技術で様々な種類と形態の構造を、半導体基板で製造するからである。
例えば、薄膜自体が埋め込まれるか(buried)、積層(stacked)されてもよく、基板表面、薄膜上にも他の物質が埋め込まれるか(buried)や積層(stacked)の構造を有する製造がされ得るからである。
従って、例えば、「酸化薄膜」と「酸化層」、「金属薄膜」と「金属層」、「半導体」と「シリコーン」等やこれと類似な表現は、本発明の技術的思想により適切な範囲で互いに均等的に解釈されるか、時には変形例として解釈されなければならない。
本発明の明細書において、「チャンバ」、「リアクター(Reactor)」、「反応チャンバ」、「ファーネス(furnace)」等の用語も特定の形態や構造を限定するのではなく、単に半導体ウエハーに成膜、エッチングなどよく知られた集積回路工程を密閉された空間で行う装置、又はこれと類似な装置である意味として解釈されるべきであり、場合に応じて、これらの用語は同じ意味で使用され得る。
また、本発明は、半導体基板を処理する過程で発生する様々な表面の不完全性を改善するためのものであるので、「表面」とは単に半導体基板の表面のみを意味するのではなく、場合に応じては、半導体基板上に形成された薄膜の表面(surface)や境界面(boundary)であってもよい。
また、本発明の技術的な思想により、「表面」とは光学的に観察される「境界面」のみを意味するのではなく、薄膜や半導体基板への一定の深さまで意味することももちろんであることは、本発明の表面処理特性に起因するので、本発明の明細書全般でこれを当然に受け入れられなければならない。
本発明による基板処理方法は、チャンバ内の圧力を常圧より高い第1の圧力に上昇させる加圧ステップ、加圧ステップの後に、チャンバ内の圧力を第1の圧力から第2の圧力に下降させる第1の減圧ステップ、及び第1の減圧ステップの後に、チャンバ内の圧力を第2の圧力から常圧より低い第3の圧力に下降させる第2の減圧ステップ、を含む。
また、本発明による基板処理方法は、第1の減圧ステップの後に、チャンバ内の圧力を第2の圧力に所定時間維持する圧力維持ステップをさらに含む。
また、本発明による基板処理方法は、加圧ステップ、第1の減圧ステップ及び第2の減圧ステップを行う前又は後に、薄膜を形成する薄膜形成ステップを含んでもよい。このときの薄膜形成ステップについては、それぞれの実施例として後記する。
本発明による基板処理方法は、加圧ステップ、第1の減圧ステップ及び第2の減圧ステップを含む変圧ステップとして定義する。
前記変圧ステップは、図3~図5及び図7~図9に示されたように、チャンバ内の圧力を常圧より高い第1の圧力に上昇させた後、第1の圧力から常圧より低い圧力に下降させるステップであり、様々な方法によって行うことができる。
例えば、前記変圧ステップは、チャンバ内の圧力を上昇又は下降させるために供給される加圧ガスの供給量を調節することによって、チャンバ内の圧力を制御することができ、他の例として、チャンバ内の排気を調節することによって、チャンバ内の圧力を制御することができる。
このとき、加圧ガスのチャンバ内への供給量と排気量を共に調節して、チャンバ内の圧力を制御できることはまたもちろんである。
前記変圧ステップは、チャンバ内の圧力を常圧より高い第1の圧力になるように、即ち、チャンバ内の圧力を常圧より高い第1の圧力に上昇させ、第1の圧力から常圧より低い圧力になるように、即ち、第1の圧力から常圧より低い圧力に下降させる過程を複数回繰り返して行うことができる。
前記変圧ステップは、より具体的に、チャンバ内の圧力を常圧より高い第1の圧力に上昇させ、第1の圧力より小さい第2の圧力に下降させた後、次いで、第2の圧力及び常圧より低い第3の圧力に下降させることができる。
この場合、前記第1の圧力、第2の圧力及び第3の圧力は、様々な範囲の圧力範囲が適用され得る。
例えば、第1の圧力は、1気圧(760トール)超過10気圧以下の範囲内の値を有することができる。
また、第2の圧力は常圧、即ち、1気圧(760トール)であってもよく、第3の圧力は、0.01トール以上1気圧(760トール)未満の範囲内の値を有することができる。
一方、前記変圧ステップは、摂氏400度以上摂氏800度以下の範囲内の温度に加熱されたチャンバ内で行われ得る。
即ち、前記変圧ステップは、チャンバ内の圧力を上昇及び下降させるだけでなく、同時に、チャンバ内を摂氏400度以上摂氏800度以下の範囲内の温度に加熱して変圧を行うことによって、不純物除去が活発に生じるように誘導することができる。
また、前記変圧ステップは、チャンバ内の圧力を第1の圧力に上昇させ、常圧より低い第3の圧力に下降させる過程を1サイクルとし、当該サイクルをNサイクル繰り返して行うことができる。
即ち、前記加圧ステップ、前記第1の減圧ステップ及び前記第2の減圧ステップは、複数回繰り返して行うことができる。
このような繰り返し行うことによって、基板表面又は第2の薄膜層を形成する前に、第1の薄膜層に存在する不純物や不完全性は、より高い完成度で処理することができる。
また、前記変圧ステップは、第1の減圧ステップの後に、チャンバ内の圧力を第2の圧力に所定時間維持する圧力維持ステップをさらに含む。
前記加圧ステップは、チャンバ内の圧力を常圧より高い第1の圧力、より好ましくは、1気圧超過10気圧以下の範囲内の圧力になるように、前記チャンバ内の圧力を上昇させるステップであり、様々な方法によることができる。
特に、前記加圧ステップは、チャンバ内の圧力を第1の圧力に上昇させることによって、加圧ガスを基板の不純物と反応させて副産物を形成することができる。
前記加圧ステップは、加圧ガスの供給量及び排気量の制御の少なくとも一つにより、チャンバ内の圧力を常圧より高い第1の圧力に上昇させることができる。
これにより、前記加圧ステップは、加圧ガスが基板又は薄膜の表面だけでなく、内部の奥まで浸透可能になり、基板又は薄膜の表面及び内部まで浸透した加圧ガスを利用して基板又は薄膜に存在する不純物と反応させて副産物を形成することができる。
このとき、加圧ガスは、従来開示されたいかなる形態のガスも適用可能である。例えば、水素(H)、酸素(O)、窒素(N)、塩素(Cl)、フッ素(F)等の元素を一つ以上含むことができる。
より具体的に、基板又は薄膜表面の不純物が、塩素(Cl)であるとき、加圧ガスとしては、水素(H2)ガスが有利である。これは、加圧ステップで塩化水素(HCl)に還元されるからである。
一例として、水素ガスを加圧ガスとする加圧ステップについては、以下のように説明する。
加圧によりチャンバ内に投入した水素ガスは、水素分子の密度が増加するだけでなく、チャンバ内の水素分子気体の動きがより速くなる。
特に、水素は、元素の中で最も軽く、基板又は薄膜の表面の屈曲した構造にも均一によく広がるので、アスペクト比の深い溝の側壁や底面の不純物との反応がより容易に行われ、副産物形成に有利となる。
具体的に、チャンバ内を水素(H2)で加圧することになれば、加えられた条件により比較的軽い原子である水素は、シリコーン原子の表面、即ち、基板又は薄膜の表面だけでなく、シリコーン格子構造の表面からある程度の深さ、即ち、基板又は薄膜の内部まで浸透可能になる。
一方、不純物である塩素(Cl)は、シリコーン原子と弱い結合状態をなしている状態であるので、水素原子が基板又は薄膜の表面及び内部に浸透すれば、塩素(Cl)と還元反応が起こることがある。
これにより、前記加圧ステップは、基板又は薄膜に残っている微量の不純物である塩素(Cl)と水素(H)との反応を促進することができ、結果的に、それによる副産物である塩化水素(HCl)を形成することができる。
他の例として、TiN薄膜の場合に、薄膜の一部が形成されれば、原料ガスを排気し、成膜を止め、この状態でH2ガスをチャンバ内に注入して、チャンバを加圧することができる。
加圧の間に、チャンバ内の水素分子の密度が増加するだけでなく、チャンバ内の水素分子気体の動きがより速くなる。
これにより、水素分子が比較的弱い結合をなしている残留塩素(Cl)元素や、比較的堅固に結合をしている塩素(Cl)元素との反応がより活性化され、排気に有利な塩化水素(HCl)ガスに還元される。
一方、前述した実施例は、加圧ステップの遂行過程と作用を説明するための例示であり、当該ガスに限定されるのではなく、反応を通して副産物を形成できるガスであればいかなるガスも適用可能である。
即ち、前記変圧ステップの条件や回数、温度範囲、投入するガス元素の種類などは、形成される薄膜の種類や肉厚、工程の種類などにより可変的であってもよい。
前記加圧ステップは、チャンバ内の圧力を第1の圧力に上昇させる圧力上昇ステップ、及び圧力上昇ステップの後にチャンバ内の圧力を第1の圧力に所定時間維持する高圧維持ステップ、を含む。
前記圧力上昇ステップは、チャンバ内の圧力を第1の圧力に上昇させるステップであり、常圧から予め設定された常圧より高い第1の圧力でチャンバ内の圧力を上昇させることができる。
一方、他の例として、変圧ステップの全サイクルが繰り返して行われる場合には、後記する第2の減圧ステップが完了した状態で、圧力上昇ステップが行われるところ、チャンバ内の圧力を常圧より低い低圧から予め設定された常圧より高い第1の圧力でチャンバ内の圧力を上昇させることができる。
前記高圧維持ステップは、圧力上昇ステップの後に、チャンバ内の圧力を第1の圧力に所定時間維持するステップであり、様々な方法によることができる。
前記高圧維持ステップは、圧力上昇ステップを介してチャンバ内の圧力を常圧より高い第1の圧力に上昇させた状態で、圧力を維持するステップであり、加圧ガスの供給量及び排気量の少なくとも一つの制御により圧力を維持することができる。
この場合、前記高圧維持ステップは、圧力上昇ステップの後に、チャンバ内の圧力を高圧である第1の圧力に所定時間維持することによって、加圧ガスの基板又は薄膜の表面への接近及び内部への浸透が活発に維持されるようにすることができる。
即ち、前記高圧維持ステップは、加圧ガスの量を十分にチャンバ内に供給し、シリコーン結晶原子の熱振動が十分に増加して、基板又は薄膜に位置する不純物と加圧ガスとが反応する環境を維持することができる。
従って、前記高圧維持ステップは、加圧ガスが不純物と反応して、副産物を十分に形成することができるようにチャンバ内の環境を維持することができる。
前記第1の減圧ステップは、加圧ステップの後に、チャンバ内の圧力を第1の圧力から第2の圧力に下降させるステップであり、様々な方法によることができる。
特に、前記第1の減圧ステップは、チャンバ内の圧力を第1の圧力から第2の圧力に下降させることによって、副産物を基板の表面又は基板の外部に移動させるステップであり、様々な方法によることができる。
一方、このとき、副産物を薄膜の表面又は薄膜の外部に移動させられることはもちろんである。
前記第1の減圧ステップは、投入される加圧ガスの供給量及びチャンバ内の排気量の少なくとも一つの制御により、チャンバ内の圧力を第1の圧力から第2の圧力に下降させることができる。
チャンバ内の急激な圧力下降により加圧ステップを介して形成された副産物が基板の表面又は基板の外部に移動することができる。
より具体的に、前記第1の減圧ステップは、加圧ステップを介して形成された副産物のうち、基板又は薄膜の内部に位置した副産物は基板又は薄膜の表面に移動させ、基板又は薄膜の表面に位置した副産物は、基板又は薄膜の外部に放出するガス放出(Out-gassing)が生じることがある。
一方、前記第1の減圧ステップは、チャンバ内の圧力を第1の圧力から予め設定された圧力に下降させることができる。このときの予め設定された圧力である第2の圧力は、常圧、即ち大気圧であってもよい。
より具体的に、加圧ガスが水素ガスで、不純物が塩素(Cl)である場合を例として説明すれば、以下の通りである。
一例として、前記第1の減圧ステップは、加圧ステップを介して形成された副産物である塩化水素(HCl)を、第1の減圧ステップを介して基板又は薄膜の表面及び基板又は薄膜の外部に移動させることができる。
前記圧力維持ステップは、第1の減圧ステップの後に、チャンバ内の圧力を第2の圧力に所定時間維持するステップであり、様々な方法によることができる。
例えば、前記圧力維持ステップは、第1の減圧ステップを介してチャンバ内の圧力が第1の圧力から第2の圧力に下降した状態で、チャンバ内の圧力を第2の圧力に所定時間維持することができる。
このとき、前記圧力維持ステップは、チャンバ内の圧力を常圧又は常圧より高い第2の圧力に所定時間維持することができる。
前記第2の減圧ステップは、第1の減圧ステップの後に、チャンバ内の圧力を第2の圧力から常圧より低い第3の圧力に下降させることによって、チャンバ内の空間に存在する副産物をチャンバ外部に排出するステップであり、様々な方法によることができる。
前記第2の減圧ステップは、副産物がチャンバ外部に排出されることによって、結果的に基板に残留していた不純物を最終的に除去するステップであってもよい。
前記第2の減圧ステップは、チャンバ内の空間をポンピングすることによって、チャンバ内の圧力を第2の圧力から常圧より低い第3の圧力、より好ましくは、0.01トール以上1気圧(760トール)未満に下降させることができる。このようなチャンバ内の圧力下降を通してチャンバ内に存在する副産物がチャンバ外部に排出されるようにすることができる。
即ち、前記第2の減圧ステップは、第1の減圧ステップを介して基板又は薄膜の表面、基板又は薄膜の外部に移動した副産物を、内部空間に対するポンピングが行われることで、チャンバ外部に排出されるようにすることができる。
以下、本発明による変圧ステップの有効性を確認するための実験について説明すれば、以下の通りである。
例えば、タングステン(W)薄膜を蒸着(deposition)の方法で形成する場合に、一部成膜-変圧処理を繰り返すことが薄膜の抵抗率が数十パーセント程度改善され、薄膜の耐圧特性が改善されることを確認した。
また、B2H6又はSiH4を利用して、シード(seeding)後、WF2を利用してタングステン薄膜を蒸着する場合にも、一部成膜-変圧処理を繰り返すことで、薄膜抵抗率が数十パーセント程度改善され、薄膜の耐圧特性が改善されることを確認した。
このような改善の程度は、温度、圧力の変化程度、変化サイクルの適用などの条件により可変できる。
一方、前述の実験の結果は、先端半導体製品は、数十億個の素子が内在しているので、たとえ僅か1~2パーセント或いはその以下の特性改善でも、生産性に与える影響が大きくて有意義である。
特に、Cl(塩素)残留物のように、アニオン状態の不純物は、トランジスタ閾値電圧に悪影響を及ぼし、動作速度と信頼性に影響が現れるので、最大限除去されなければならない。前述の実験の結果から本発明の有効性を十分に確認した。
また、50Å(Angstrom)肉厚のTiN薄膜を430℃温度の雰囲気下で半導体基板を処理した後に、薄膜の特性を試験し、評価すると、薄膜全体のCl残留物の減少率が数十パーセント程度達成された。特に、薄膜の表面部での減少分がさらに多かった。薄膜の低効率も数十パーセント程度改善された。
前述した本発明の基板処理方法は、所望の肉厚の薄膜を全て形成した後に行ってもよいが、全薄膜の肉厚の一部の薄膜を形成した後に行うことも効果的である。
特に、所望の薄膜の最終肉厚が厚くなるほど、なおさらである。
図2は、本発明による基板処理方法の効果を理想化(idealize)して、図式的に示した図である。成膜工程を4回に分け、各成膜工程間に本発明の変圧ステップを3サイクルに分けて挿入したとき、不純物の除去効果が示されるからである。
また、本発明の有効性を確認するための他の薄膜実験で、125Å(Angstrom)肉厚のTiN薄膜を400℃~700℃雰囲気で本発明の変圧ステップを複数回繰り返したとき、薄膜のシート抵抗(Sheet resistance)が数~数十パーセント改善されることを確認した。
また、本発明の有効性を確認するためのさらに別の実験で、例えば、タングステン(W)薄膜又はタングステン(W)とTiNとが複合薄膜をなしている場合にも、薄膜の抵抗率が明確に改善されることを確認した。
また、本発明による変圧ステップは、前述したような不純物除去による効果だけでなく、様々な付随的な効果を得ることができる。
例えば、チャンバ内の圧力を常圧より高い第1の圧力に上昇させることによって、シリコーン結晶原子の熱振動が増加し、増加した熱振動によってシリコーン表面原子と弱い結合をなしていた不純物は除去され、基板表面が再結晶化(recrystallize)又はマイグレーション(migration)現象が促進され、アニーリング(annealing)効果を得ることができる。
このような再結晶化は、薄膜をなす元素間の分子結合をより強くし、たとえ不純物が残っていたとしても、再び基板表面と反応してくっつくことを防止することができる。
また、ベア(bare)状態の基板の表面を平坦に処理し、一部のパーティクルの除去、シリコーンのダングリングボンドを除去するために活用することができる。
一方、本発明による基板処理方法は、薄膜形成ステップを介して薄膜が形成される前、薄膜が形成される途中又は薄膜が形成された後に、変圧ステップを行うことができる。
以下、それぞれの実施例について添付された図面を参照して説明する。変圧ステップの場合、前述したように、同様に適用されるところ、変圧ステップに対する説明は省略する。
本発明による基板処理方法に対する第1実施例として、変圧ステップの後に基板に薄膜を形成する薄膜形成ステップをさらに含む。
第1実施例による基板処理方法に対する理解を助けるために、図6を参考にしてBCAT(Buried Channel Array Transistor)のゲートを形成する方法を例として説明すれば、以下の通りである。
BCAT技法でゲート電極300を製造するためには、半導体基板100、例えば、シリコーン結晶からなる基板をエッチングして溝を形成した後、酸化膜200-ゲート電極300層を順次に形成する。
ゲート電極300は、大概蒸着の方法を利用するが、電極物質としてTiN(窒化チタン)を採択して使用する場合、TiCl4とN2又はNH3原料ガスを、基板が置かれている反応チャンバ内に注入し、高温で蒸着反応を起こす方法を主に使用している。
これは、N2又はNH3ガスが、チャンバ内部の高温の雰囲気でTiを窒化させており、Ti元素はN元素と結合して、TiN薄膜が基板上に形成し、反応後、残ったガスはH2又はHClに還元され回収される。
このとき、回収ガスの排気は、チャンバの圧力が常圧より高い場合には、チャンバに連結された排気バルブを開き、自然排気してもよく、排気ポンプを利用した強制的な排気であってもよい。
前述したように、TiCl4ガスを利用してゲート電極300を形成する場合には、還元反応後にも、まだ排出されていない微量の塩素(Cl)が酸化膜に浸透して残留することがある。
しかも、極めて薄いシリコーンの界面付近にも残留して不純物になり得る(図6の拡大の部分)。
また、これらの不純物だけでなく、TiN薄膜形成前から存在したか、形成過程でも新たに形成された基板表面の不完全性を改善するために、本発明の研究者らは新たな方法を見出した。
即ち、所望の種類の薄膜を形成する前に、基板を別の方法で前処理して、アニール(anneal)したものである。
ベア(bare)状態の基板にオゾン(O3)とフッ化水素(HF)等を利用して表面酸化及び処理の過程を経た後若しくは前、又はこのような処理過程がなかったとしても、チャンバ内を適切な気体の雰囲気に加圧した後、再び減圧するいわゆる変圧を通した前処理方法を開発した。
このような方法により、シリコーン界面格子で不純物やその他の原因による不完全性を効果的に除去することができる。
そのために、前記薄膜形成ステップは、変圧ステップの後に、基板に薄膜を形成するステップであり、様々な方法によることができる。
前記薄膜形成ステップは、変圧ステップを繰り返して行った後の基板又は予め形成された薄膜上に薄膜を形成することができる。基板又は薄膜の表面処理が完了し、不純物が十分に除去された状態で、薄膜を形成するところ、その効果が増大され得る。
一方、前記薄膜形成ステップは、変圧ステップとin-situ方式で行われてもよい。
即ち、前記薄膜形成ステップは、変圧ステップが行われるチャンバ内で連続して基板に薄膜を形成することができる。
他の例として、変圧ステップの後に、基板を変圧ステップが行われるチャンバと連結された搬送チャンバを介して別のチャンバへ搬送する基板搬送ステップをさらに含む。
この場合、前記薄膜形成ステップは、基板搬送ステップを介して変圧ステップが行われるチャンバと連結された搬送チャンバを介して別のチャンバへ搬送された状態で基板に薄膜を形成することができる。
即ち、変圧ステップが行われた状態で、別の大気圧露出なしに真空状態下で変圧ステップが行われたチャンバから搬送チャンバを介して同じ基板処理装置内の別のチャンバ内に搬送され薄膜を形成することができる。
一方、他の例として、変圧ステップの後に基板を変圧ステップが行われる基板処理装置から別の基板処理装置のチャンバで搬送する基板搬送ステップを含むことができる。
この場合、前記薄膜形成ステップは、別の基板処理装置のチャンバ内で(に)搬送された基板に薄膜を形成することができる。
即ち、前記薄膜形成ステップは、ex-situ方式であり、変圧ステップが行われる基板処理装置から別の基板処理装置内のチャンバへ搬送され、基板に薄膜を形成することができる。
一方、本発明による基板処理方法に対する第2実施例として、変圧ステップの前に、基板に薄膜を形成する第1の薄膜形成ステップ、及び変圧ステップの後に、基板に薄膜をさらに形成する第2の薄膜形成ステップ、を含む。
第2実施例による基板処理方法に対する理解を助けるために、半導体基板にTiN(窒化チタン)薄膜を形成した後、これを処理する方法を例として説明する。
半導体基板にTiN薄膜を蒸着の方法で形成するためには、大概TiCl4とN2又はNH3原料ガスを半導体基板が置かれている反応チャンバ内に注入し、高温で反応を行う。
即ち、N2又はNH3雰囲気でTiを窒化させており、Ti元素はN元素を結合してTiN薄膜が半導体基板上に形成される。
反応後、残ったガスはH2又はHClに還元され回収される。
このとき、回収ガスの排気は、チャンバの圧力が常圧より高い場合には、チャンバに連結された排気バルブを開き、自然排気してもよく、排気ポンプを利用した強制的な排気であってもよい。
理想的には、薄膜をなす全てのTi元素は残らずN元素と結合されなければならないが、このような還元反応にもかかわらず、一部のCl(塩素)元素は、まだTi元素と弱いか、強い結合状態を維持していたり、TiN薄膜内に単独で存在していたりして、TiN薄膜の不完全性に寄与する。
前述したように、様々な原因に起因する薄膜の不完全性を改善するために、本発明の研究者らは別の方法を見出した。
即ち、所望の種類の薄膜を形成する過程で成膜工程を種々のステップに分け、そのステップ間には、成膜を止めた状態で適切な元素を利用してチャンバ内の気体圧力を増大させ、再び減圧する方法で中間処理して基板を処理する方法である。
そのために、前記第1の薄膜形成ステップは、変圧ステップ実行前に、基板に薄膜を形成するステップであり、従来開示されたいかなる方法の薄膜形成方法であってもよい。
前記第2の薄膜形成ステップは、変圧ステップの後に、基板に薄膜をさらに形成するステップであり、様々な方法によることができる。
このとき、前記第2の薄膜形成ステップは、第1の薄膜形成ステップを介して形成された薄膜と同じ種類の薄膜を形成することができ、より具体的には、同じ種類の単一薄膜の形成に対して、第1の薄膜形成ステップを介して薄膜の一部を形成し、第2の薄膜形成ステップを介して残りの薄膜を形成することができる。
さらに、第2の薄膜形成ステップもまた、同じ種類の薄膜のうち、残りの肉厚の一部を形成することができる。
一方、他の例として、前記第2の薄膜形成ステップは、第1の薄膜形成ステップを介して形成された薄膜と異なる種類の薄膜を形成することができる。
例えば、200Å肉厚の薄膜を形成するとしたとき、50Åずつ4回に分けて成膜し、分けられた成膜過程間には、本発明で提案した変圧ステップを行う。
前記第2の薄膜形成ステップは、変圧ステップを繰り返して行った後の第1の薄膜形成ステップを介して予め形成された薄膜上に薄膜を形成することができ、薄膜の表面処理が完了し、不純物が十分に除去された状態で薄膜を形成するところ、その効果が増大され得る。
一方、前記第1の薄膜形成ステップ及び前記第2の薄膜形成ステップの少なくとも一つは、変圧ステップとin-situ方式で行うことができる。
即ち、前記第1の薄膜形成ステップ及び前記第2の薄膜形成ステップの少なくとも一つは、変圧ステップが行われるチャンバ内で基板に薄膜を形成することができる。
他の例として、前記第1の薄膜形成ステップ及び前記第2の薄膜形成ステップの少なくとも一つは、変圧ステップが行われるチャンバと連結された搬送チャンバを介して別のチャンバ内で基板に薄膜を形成することができる。
この場合、前記第1の薄膜形成ステップ及び前記第2の薄膜形成ステップの少なくとも一つは、変圧ステップが行われるチャンバと連結された搬送チャンバを介して別のチャンバへ搬送された状態で基板に薄膜を形成することができる。
即ち、変圧ステップとの関係において、別の大気圧露出なしに真空状態下で変圧ステップが行われるか、行われるチャンバから搬送チャンバを介して同じ基板処理装置内の別のチャンバ内に搬送され、薄膜を形成することができる。
他の例として、前記第1の薄膜形成ステップ及び前記第2の薄膜形成ステップの少なくとも一つは、変圧ステップが行われる基板処理装置とは別の基板処理装置のチャンバ内で基板に薄膜を形成することができる。
この場合、前記第1の薄膜形成ステップ及び前記第2の薄膜形成ステップの少なくとも一つは、別の基板処理装置のチャンバ内に搬送された基板に薄膜を形成することができる。
即ち、前記第1の薄膜形成ステップ及び前記第2の薄膜形成ステップの少なくとも一つは、ex-situ方式であり、変圧ステップが行われる基板処理装置から別の基板処理装置内のチャンバへ搬送され、基板に薄膜を形成することができる。
一方、本発明による基板処理方法に対する第3実施例として、変圧ステップの前に、基板に薄膜を形成する薄膜形成ステップをさらに含む。
第3実施例による基板処理方法に対する理解を助けるために、半導体基板にTiN(窒化チタン)薄膜を形成した後、これを処理する方法を例として説明する。
半導体基板にTiN薄膜を蒸着の方法で形成するためには、大概TiCl4とN2又はNH3原料ガスを半導体基板が置かれている反応チャンバ内に注入し、高温で反応を行う。
即ち、N2又はNH3雰囲気でTiを窒化させており、Ti元素はN元素を結合してTiN薄膜が半導体基板上に形成される。
反応後、残ったガスはH2又はHClに還元され回収される。
このとき、回収ガスの排気はチャンバの圧力が常圧より高い場合には、チャンバに連結された排気バルブを開き、自然排気してもよく、排気ポンプを利用した強制的な排気であってもよい。
理想的には薄膜をなす全てのTi元素は残らずN元素と結合されなければならないが、このような還元反応にもかかわらず、一部のCl(塩素)元素はまだTi元素と弱いか、強い結合状態を維持していたり、TiN薄膜内に単独で存在したりして、TiN薄膜の不完全性に寄与する。
前述したように、種々原因に起因する薄膜の不完全性を改善するために、本発明の研究者は別の方法を見出した。
即ち、所望の種類の薄膜が、まず形成されればチャンバ内を排気することになるが、適切な排気後又は排気前であっても図1に図示されたように、適切な気体を選択、利用してチャンバ内の圧力を増大させ、再び減圧する、所謂変圧ステップを介して後処理で基板を処理する方法である。
そのために、前記薄膜形成ステップは、前述した変圧ステップの前に、基板に薄膜を形成するステップであり、従来開示されたいかなる方法の薄膜形成方法も適用可能である。
前記薄膜形成ステップは、以降に変圧ステップを繰り返して行うことによって、基板又は薄膜の表面処理が完了し、不純物を十分に除去することができるところ、その効果が増大して、薄膜の特性が改善され得る。
一方、前記薄膜形成ステップは、変圧ステップとin-situ方式で行うことができる。
即ち、前記薄膜形成ステップは、変圧ステップが行われるチャンバと同じチャンバ内で基板に薄膜を形成し、続いて変圧ステップを行うことができる。
他の例として、薄膜形成ステップの後に、基板を薄膜形成ステップが行われるチャンバと連結された搬送チャンバを介して変圧ステップが行われる別の前記チャンバへ搬送する基板搬送ステップをさらに含む。
この場合、前記薄膜形成ステップは、変圧ステップが行われるチャンバと連結された搬送チャンバを介して薄膜形成後に変圧ステップが行われるチャンバへ搬送され、変圧ステップが行われ得る。
即ち、薄膜形成ステップが行われた状態で、別の大気圧露出なしに真空状態下で搬送チャンバを介して同じ基板処理装置内の変圧ステップが行われる別のチャンバへ搬送することができる。
一方、他の例として、薄膜形成ステップの後に、基板を薄膜形成ステップが行われる別の基板処理装置から変圧ステップが行われる基板処理装置のチャンバへ搬送する基板搬送ステップをさらに含む。
この場合、前記薄膜形成ステップは、変圧ステップが行われる基板処理装置と別の基板処理装置のチャンバで基板に薄膜を形成することができる。
即ち、前記薄膜形成ステップは、ex-situ方式であり、薄膜形成ステップが行われる基板処理装置から別の基板処理装置内チャンバへ搬送され、薄膜に変圧ステップを行うことができる。
一方、本発明による薄膜は、非金属元素又は金属元素を含んでおり、単一元素からなる膜、2つ以上の元素からなる膜又は異なる異種の膜が複合で形成された膜など従来開示されたいかなる形態の薄膜も適用可能である。
より具体的に、前記薄膜は、金属性酸化物、金属性窒化物、金属性酸窒化物、シリコーン酸化物、シリコーン窒化物、シリコーン酸窒化物、金属膜、単一膜、複合膜、二重膜などの様々な構成が可能である。
また、前記薄膜は、トランジスタのゲート絶縁膜の少なくとも一部を成していてもよい。
また、前記薄膜は、金属元素、第4族元素、窒素及び酸素の少なくとも一つを含むことができる。
さらに、前記薄膜は、チタン(Ti)、タングステン(W)、タンタリウム(Ta)、モリブデン(Mo)の少なくとも一つを含むことができる。
前述のような基板処理方法を行うための基板処理装置について、添付した図11を参照して詳細に説明すれば以下の通りである。
本発明による本発明による基板処理方法を行うための基板処理装置500は、図11に示されように、チャンバ510とチャンバ510内に加圧ガスを供給するための供給手段520、チャンバ510内を排気又はポンピングするための排気手段530、供給手段520、及び排気手段530を制御することによって、チャンバ510内の圧力を調節するための制御器540を含む。
前記チャンバ510は、基板が一枚ずつ処理される枚葉式装置であってもよく、基板処理装置500は、少なくとも一つのチャンバと搬送モジュール、ロードロックチャンバを含み、クラスター方式インライン方式など様々な実施例が適用され得る。
また、前記チャンバ510は、基板が複数枚ずつ同時に処理されるバッチ式装置であってもよく、これもまた、基板処理装置が少なくとも一つのバッチ式チャンバを含み、搬送モジュール、ロードポートを含むことができる。
前記供給手段520は、チャンバ510と供給ライン524を介して連結され、チャンバ510内に加圧ガスを供給するための構成として様々な構成が可能である。
例えば、前記供給手段520は、必要な加圧ガスを貯蔵する貯蔵装置521、貯蔵装置521を介して貯蔵された加圧ガスをチャンバ510に供給するための加圧ポンプ522及び供給調節バルブ523を含む。
前記排気手段530は、チャンバ510と排気ライン534を介して連結され、チャンバ510内を排気又はポンピングするための構成として様々な構成が可能である。
例えば、前記排気手段530は、チャンバ510内をポンピングするための排気ポンプ532及びチャンバ510内の排気量を調節するための排気調節バルブ533を含む。
前記制御器540は、加圧ガス供給時、ポンピングに関する事項とバルブの開閉の有無、開閉の程度及び開閉時間などを調節するために、供給ポンプ522や供給調節バルブ523を制御することができる。
また、前記制御器540は、排気時、ポンピングに関する事項とバルブの開閉の有無、開閉の程度及び開閉時間などを調節するために、排気ポンプ532や排気調節バルブ533を制御する。
また、自然排気の方法を利用するために、排気時排気ポンプ532や排気調節バルブ533を人為的に調節しないことがあり、排気ポンプが不要なこともある。
また、前記制御器540は、供給手段520と排気手段530のために予め設定された数値や予め設定されたプログラムが含まれ得る。
例えば、各種ポンプが作動する時間、各種バルブの開閉の有無や開閉時間、開閉の程度などが数値化され、保存され得る。これらの数値により適切な制御が可能なように2進化されたプログラムが保存され得る。
前述した本発明による基板処理方法を通した追加的な効果は次のとおりである。
本発明の諸長所の一つは、最も軽い元素である水素を利用して変圧方式を適用するときには、特に3次元構造の半導体素子製造によりさらに有利である。
軽い水素分子は、アスペクト比が大きい溝(trench)内部に無理なく浸透することができ、加圧又は減圧の過程は、半導体基板に形成された素子の構造物の深さや高さに関係なく、同じ圧力が加えられるので、特に3次元構造の半導体素子製造に有利である。
本発明の諸長所の別の一つは、薄膜内の汚染物の状態に応じて加圧に使用されるガスの種類を選択することができるということである。
例えば、水素だけでなく酸素など他の元素を利用することもできる。
把握される不純物の種類に応じてこれらの不純物と還元反応を起こして不純物除去に役立つ元素であれば、いかなるものでも本発明の変圧方式に適用して、アニールすることができる。
本発明の諸長所のさらに別の一つは、変圧過程の加圧に使われるガスがより垂直的に入り、出てくることである。
このような長所は非常に重要である。一般的な前処理過程では、前処理ガスが水平的に流れる傾向にあり、また、前処理の効果は薄膜表面から始まって次第に薄膜内部に伝達される傾向にあるので、アスペクト比の大きい溝の深い底面と浅い底面の前処理効果に差が生じることがある。
しかし、本発明の場合には、変圧の効果によって薄膜の垂直方向へのアニール効果も均一になるだけでなく、大きい溝の深い底面のアニール品質も均一になる長所がある。これにより、薄膜全体のアニール品質の散布が最小化される。
本発明のさらに別の長所は、薄膜元素の熱振動をより活性化させ薄膜元素の再結晶化を促進し、この過程で結晶の粒径(grainsize)が好ましく変化して、薄膜の漏洩電流や抵抗率などの電気的、物理的特性が改善される。
以上は、本発明によって具現できる好ましい実施例の一部について説明したものに過ぎないので、周知されたように本発明の範囲は、前記実施例に限定されて解釈されるべきではなく、前述された本発明の技術的思想とその根本を共にする技術的思想は、全部本発明の範囲に含まれる。
11:緩く結合された不純物
12:堅固に結合された不純物
13:未結合状態の不純物
20:チタン(Ti)
21:窒素(N)
100:基板
200:酸化膜
300:ゲート電極
500:基板処理装置

Claims (19)

  1. チャンバ内の圧力を常圧より高い第1の圧力に上昇させる加圧ステップ、
    前記加圧ステップの後に、前記チャンバ内の圧力を前記第1の圧力から第2の圧力に下降させる第1の減圧ステップ、及び
    前記第1の減圧ステップの後に、前記チャンバ内の圧力を前記第2の圧力から常圧より低い第3の圧力に下降させる第2の減圧ステップ、
    を含むことを特徴とする基板処理方法。
  2. 前記加圧ステップ、前記第1の減圧ステップ及び前記第2の減圧ステップは、複数回繰り返して行われることを特徴とする請求項1に記載の基板処理方法。
  3. 前記加圧ステップは、
    前記チャンバ内の圧力を前記第1の圧力に上昇させる圧力上昇ステップ、及び前記圧力上昇ステップの後に、前記チャンバ内の圧力を前記第1の圧力に所定時間維持する高圧維持ステップ、
    を含むことを特徴とする請求項1に記載の基板処理方法。
  4. 前記加圧ステップは、
    前記チャンバ内の圧力を前記第1の圧力に上昇させることによって、加圧ガスを基板の不純物と結合させて副産物を形成し、
    前記第1の減圧ステップは、
    前記チャンバ内の圧力を前記第1の圧力から前記第2の圧力に下降させることによって、前記副産物を基板表面又は基板の外部に移動させ、
    前記第2の減圧ステップは、
    前記チャンバ内の圧力を前記第2の圧力から常圧より低い前記第3の圧力に下降させることによって、前記チャンバ内の空間に存在する副産物をチャンバ外部に排出することを特徴とする請求項1に記載の基板処理方法。
  5. 前記第2の圧力は、常圧であることを特徴とする請求項1に記載の基板処理方法。
  6. 前記第1の減圧ステップの後に、前記チャンバ内の圧力を前記第2の圧力に所定時間維持する圧力維持ステップをさらに含むことを特徴とする請求項1に記載の基板処理方法。
  7. 前記第2の減圧ステップの後に、基板に薄膜を形成する薄膜形成ステップをさらに含むことを特徴とする請求項1に記載の基板処理方法。
  8. 基板に薄膜を形成する薄膜形成ステップをさらに含み、
    前記薄膜形成ステップは、
    前記加圧ステップの前に、前記基板に薄膜を形成する第1の薄膜形成ステップ、及び前記第2の減圧ステップの後に、前記基板に薄膜をさらに形成する第2の薄膜形成ステップ、
    を含むことを特徴とする請求項1に記載の基板処理方法。
  9. 前記第1の薄膜形成ステップ及び前記第2の薄膜形成ステップは、
    互いに同種又は異種の薄膜を形成することを特徴とする請求項8に記載の基板処理方法。
  10. 前記第1の薄膜形成ステップと前記第2の薄膜形成ステップを介して前記基板に単一膜を形成し、
    前記第1の薄膜形成ステップは、前記単一膜の一部の肉厚を形成し、
    前記第2の薄膜形成ステップは、前記単一膜の残りの肉厚の一部又は全部を形成することを特徴とする請求項8に記載の基板処理方法。
  11. 前記加圧ステップの前に、基板に薄膜を形成する薄膜形成ステップを含むことを特徴とする請求項1に記載の基板処理方法。
  12. 前記薄膜形成ステップは、
    前記加圧ステップ、前記第1の減圧ステップ及び第2の減圧ステップが行われる前記チャンバ内で、前記基板に薄膜を形成することを特徴とする請求項8~11のいずれか1項に記載の基板処理方法。
  13. 前記薄膜形成ステップは、
    前記加圧ステップ、前記第1の減圧ステップ及び第2の減圧ステップが行われる前記チャンバと搬送チャンバを介して別のチャンバ内で前記基板に薄膜を形成することを特徴とする請求項8~11のいずれか1項に記載の基板処理方法。
  14. 前記薄膜形成ステップは、
    前記加圧ステップ、前記第1の減圧ステップ及び第2の減圧ステップが行われる基板処理装置の前記チャンバとは別の基板処理装置のチャンバ内で前記基板に薄膜を形成することを特徴とする請求項8~11のいずれか1項に記載の基板処理方法。
  15. 前記薄膜は、トランジスタのゲート絶縁膜の少なくとも一部をなすことを特徴とする請求項8~11のいずれか1項に記載の基板処理方法。
  16. 前記薄膜は、金属元素、第4族元素、窒素及び酸素の少なくとも一つを含むことを特徴とする請求項8~11のいずれか1項に記載の基板処理方法。
  17. 前記薄膜は、非金属元素又は金属元素を含み、単一元素からなる膜、2つ以上の元素からなる膜又は異なる異種の膜が複合で形成されることを特徴とする請求項8~11のいずれか1項に記載の基板処理方法。
  18. 前記加圧ステップは、
    水素(H)、酸素(O)、窒素(N)、塩素(Cl)、フッ素(F)の一つの元素を一つ以上含むガスを用いることを特徴とする請求項1~11のいずれか1項に記載の基板処理方法。
  19. 前記チャンバは、
    基板が一枚ずつ処理される枚葉式又は基板が複数枚ずつ同時に処理されるバッチ式であることを特徴とする請求項1~11のいずれか1項に記載の基板処理方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220026713A (ko) * 2020-08-26 2022-03-07 주식회사 원익아이피에스 기판처리방법과, 그에 따른 기판처리장치 및 반도체 소자 제조방법
KR20220056750A (ko) * 2020-10-28 2022-05-06 주식회사 원익아이피에스 기판 처리 방법
KR20220137384A (ko) * 2021-04-02 2022-10-12 주식회사 원익아이피에스 기판처리방법
KR20230001280A (ko) * 2021-06-28 2023-01-04 주식회사 원익아이피에스 챔버내부처리방법 및 기판처리방법
US20230072156A1 (en) * 2021-09-02 2023-03-09 Wonik Ips Co., Ltd. Substrate processing apparatus
KR20230033984A (ko) * 2021-09-02 2023-03-09 주식회사 원익아이피에스 기판처리장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2558643B2 (ja) * 1986-08-12 1996-11-27 松下電子工業株式会社 半導体装置の製造方法
JPH09143691A (ja) 1995-11-22 1997-06-03 Tokyo Electron Ltd 成膜・熱処理装置
JP3793179B2 (ja) * 2003-06-12 2006-07-05 株式会社東芝 窒化膜の膜質改善方法、及び半導体装置の製造方法
US8138104B2 (en) 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure
JP2008047752A (ja) * 2006-08-18 2008-02-28 Ihi Corp 半導体装置の製造方法及び装置
JP2012104808A (ja) 2010-10-14 2012-05-31 Dainippon Screen Mfg Co Ltd 熱処理装置および熱処理方法
SG11201406532YA (en) * 2012-04-17 2014-11-27 Praxair Technology Inc System for delivery of purified multiple phases of carbon dioxide to a process tool
KR101501362B1 (ko) * 2012-08-09 2015-03-10 가부시키가이샤 스크린 홀딩스 기판처리장치 및 기판처리방법
JP6201131B2 (ja) 2013-07-25 2017-09-27 株式会社ユーテック 膜の製造方法及びマルチチャンバー装置
JP5793170B2 (ja) * 2013-09-30 2015-10-14 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US10410857B2 (en) 2015-08-24 2019-09-10 Asm Ip Holding B.V. Formation of SiN thin films
JP6665032B2 (ja) * 2015-08-26 2020-03-13 株式会社Screenホールディングス 熱処理方法および熱処理装置
US10121683B2 (en) * 2015-08-26 2018-11-06 SCREEN Holdings Co., Ltd. Light-irradiation heat treatment method and heat treatment apparatus
US20170114465A1 (en) 2015-10-22 2017-04-27 Applied Materials, Inc. Methods Of Depositing Flowable Films Comprising SiO and SiN
US10748760B2 (en) * 2017-11-30 2020-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Varying temperature anneal for film and structures formed thereby
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
KR102540252B1 (ko) 2018-07-10 2023-06-07 주식회사 원익아이피에스 반도체 소자의 제조 방법
KR102431930B1 (ko) 2018-09-11 2022-08-12 주식회사 원익아이피에스 웨이퍼 공정용 리액터
KR102349037B1 (ko) 2018-09-17 2022-01-10 주식회사 원익아이피에스 웨이퍼 공정용 리액터의 가스 제어 장치

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