JP2022082504A - 集積磁束コンセントレータを有する半導体デバイスおよびその製造方法 - Google Patents

Abstract

【課題】集積磁束コンセントレータ（ＩＭＦＣまたはＩＭＣ）を有する半導体デバイス及びその製造方法を提供する。【解決手段】少なくとも１つの集積磁束コンセントレータを含む半導体基板の製造方法であって、ａ）上面を有する半導体基板を提供するステップ９０１と、ｂ）上面に少なくとも１つの空洞を作製するステップ９０２と、ｃ）軟磁性材料の少なくとも１つの層をスパッタリングすることを含む、１つ以上の材料の１つ以上の層を堆積させるステップと、ｄ）少なくとも１つの空洞の内側の軟磁性材料の少なくとも一部分を残しながら、少なくとも１つの空洞の外側にある軟磁性材料の実質的にすべてを除去するステップ９０４と、を含む。【選択図】図９

Description

本発明は、概して、集積磁束コンセントレータ（ＩＭＦＣまたはＩＭＣ）を有する半導体デバイスの分野に関し、そのようなデバイスの製造方法に関する。より具体的には、本発明は、少なくとも１つの水平ホール素子および少なくとも１つの集積磁束コンセントレータを含む半導体デバイスの分野、ならびにそのようなデバイスの製造方法に関する。

半導体基板および少なくとも１つの水平ホール素子、ならびに少なくとも１つの集積磁束コンセントレータ（ＩＭＦＣまたはＩＭＣ）を含む半導体デバイス（例えば、磁気センサデバイス）は、例えば、約２０年前に出願されたＵＳ２００２／０２１１２４（Ａ１）から、当技術分野で知られている。そのようなデバイスの例は、線形位置センサデバイス、角度位置センサデバイス、電流センサデバイスなどである。

水平ホール素子（上にＩＭＣなし）を使用して、半導体基板に垂直に配向された磁場成分（Ｂｚ）を測定することができ、鉛直ホール素子および磁気抵抗素子は、半導体基板に平行な磁場成分（Ｂｘ、Ｂｙ）を測定することができることが知られている。

（特許文献から）磁気ディスクの両側およびその周縁の近くに配置された２つの水平ホール素子を使用して、半導体基板に平行に配向された磁場成分（ＢｘまたはＢｙ）を測定することができることも知られている。

長年にわたって、１つ以上の水平ホール素子および１つ以上の集積磁束コンセントレータ（ＩＭＦＣ）を含むセンサデバイスの多くの変形例が開発されてきたが、ＩＭＦＣがこれらのデバイスに実装される方法は、テープが電気めっきによって置き換えられている以外、多くの変化は見られない。

改善または代替案の余地が常にある。

米国特許出願公開第２００２／０２１１２４号明細書

本発明の実施形態は、少なくとも１つの集積磁束コンセントレータ（ＩＭＦＣまたはＩＭＣと略される）を含む半導体基板（例えば、半導体ウエハまたは半導体ダイ）の製造方法を提供することを目的とする。

また、本発明の実施形態は、半導体基板（例えば、半導体ウエハまたは半導体ダイ）、およびそのような半導体基板、より具体的には磁気センサデバイスを含む半導体デバイスを提供することも目的とする。

本発明の実施形態は、少なくとも１つのコイルおよび集積磁気コア、または少なくとも１つの送信機コイルおよび少なくとも１つの受信機コイルならびに集積磁気コアを含む半導体デバイスの製造方法を提供することを目的とする。

本発明の実施形態は、少なくとも１つの水平ホール素子および少なくとも１つの集積磁束コンセントレータ（ＩＭＦＣまたはＩＭＣ）を含む半導体デバイスの製造方法を提供することを目的とする。

本発明の実施形態は、自動車用途で使用されるときに（例えば、産業環境もしくは自動車環境で使用されるときに）、寿命が延長されるおよび／または信頼性が向上される、複数の集積磁束コンセントレータ（ＩＭＦＣ）を含む半導体デバイスの製造方法を提供することを目的とする。

本発明の実施形態は、好ましくは、優れた機械的特性（例えば、脱離または層間剥離のリスクが小さい）を維持し、かつ／または優れた磁気特性（例えば、飽和、ヒステリシス）を維持し、かつ／または産業環境もしくは自動車環境で使用されるときでも優れた信頼性（例えば、長寿命）を維持しながら、１．０～１０μｍ、または１．０～１００μｍ、または１．５～１００μｍ、または２．０～１００μｍ、または５．０～１００μｍ、または１０μｍ～１００μｍ、または１５μｍ～１００μｍ、または２０μｍ～１００μｍ、または２５μｍ～１００μｍ、または３０μｍ～１００μｍ、または３５μｍ～１００μｍ、または４０μｍ～１００μｍ、または５５μｍ～１００μｍ、または５０μｍ～１００μｍの範囲の（半導体ウエハに垂直な方向における）厚さまたは総厚さを有する複数の集積磁束コンセントレータ（ＩＭＦＣ）を含む半導体ウエハの製造方法を提供することを目的とする。

本発明の実施形態は、ＣＭＯＳプロセスと互換性がある複数の集積磁束コンセントレータ（ＩＭＦＣ）を含む半導体ウエハの製造方法を提供することを目的とする。

本発明の実施形態は、任意選択で単一のチップにパッケージされる、電流センサデバイス、集積変圧器デバイス（「マイクロ変圧器」デバイスとも呼ばれる）、集積近接センサデバイス、集積磁気センサデバイス、集積角度センサデバイス、集積線形センサデバイスのうちの１つ以上の製造方法を提供することを目的とする。

本発明の実施形態は、電力消費量を増加させることなく、増加された信号対雑音比（ＳＮＲ）で、かつ／または向上された精度で、かつ／またはより大きい信号振幅で磁場の１つ以上の特性を測定することが可能である集積磁気センサデバイス、およびそのような集積磁気センサデバイスの製造方法を提供することを目的とする。

本発明の実施形態は、そのような集積磁気センサデバイス、または産業環境および／もしくは自動車環境での使用に適しているそのような位置センサデバイスを提供することを目的とする。

本発明の特定の実施形態は、特に半導体基板に垂直な方向に配向されたＢｚ成分について、信号対雑音比が向上した集積磁気センサデバイスを提供することを目的とする。

本発明の特定の実施形態は、（半導体基板に垂直な方向で測定された）少なくとも２つの異なる高さを有する複数の集積磁気コンセントレータを有する集積磁気センサデバイスを提供することを目的とする。

本発明の特定の実施形態は、産業用途または自動車用途で使用されるときに層間剥離のリスクが低減された集積磁気センサデバイスを提供することを目的とする。

本発明の特定の実施形態は、デバイスの損失を少なくする、またはデバイスの加熱を少なくする集積磁気センサデバイスを提供することを目的とする。

本発明の特定の実施形態は、製造歩留まりの向上をもたらす集積磁気センサデバイスを提供することを目的とする。

これらおよび他の目的は、本発明の実施形態によって達成される。

第１の態様によれば、本発明は、少なくとも１つの集積磁束コンセントレータを含む半導体基板（例えば、半導体ウエハまたは半導体ダイ）の製造方法を提供する。この方法は、ａ）上面を有する半導体基板を提供するステップと、ｂ）上面に少なくとも１つの空洞を作製するステップと、ｃ）軟磁性材料の少なくとも１つの層をスパッタリングすることを含む、１つ以上の材料の１つ以上の層を堆積させるステップと、ｄ）少なくとも１つの空洞の内側の軟磁性材料の少なくとも一部分を残しながら、少なくとも１つの空洞の外側にある軟磁性材料の実質的にすべてを除去するステップと、を含む。

この方法を使用すると、軟磁性材料の「充填率」もしくは「被覆面積」、または（ＩＭＦＣの有無にかかわらず）全面積に対するＩＭＦＣを含有する投射面積の割合を、優れた製造歩留まりを維持しながら、例えば、４％よりも大きい、または約７％よりも大きい、または約１０％よりも大きくできることが大きな利点である。参照される「上面」は、集積された半導体部品、例えば、好ましくは少なくとも１つの水平ホール素子を含む「活性面」と同じ側に位置する。この方法によって得られた半導体基板の例を、図１０（ｄ）、図１１（ｄ）、図１２（ｄ）、図１３（ｄ）、および図１４（ｄ）に示す。

一実施形態では、ステップｄ）は、少なくとも１つの空洞の内側にある軟磁性材料の少なくとも５０％、または少なくとも６０％、または少なくとも７０％、または少なくとも８０％、または少なくとも９０％、または実質的にすべてを残しながら、少なくとも１つの空洞の外側にある軟磁性材料の実質的にすべてを除去することを含む。

一実施形態では、ステップａ）は、その上面に（例えば、その最上層として）犠牲層を有する半導体基板を提供すること、および／または半導体基板の上に絶縁層（例えば、ＳｉＯ２またはＳｉＮｉまたはＳＵ－８）を成長もしくは堆積させることを含み得、絶縁層は、次いで（新たな）上面（または最上層）となる。

一実施形態では、ステップｄ）は、犠牲層を除去し、それによって、空洞の外側で犠牲層上に堆積した軟磁性材料も除去することを含む。

一実施形態では、軟磁性材料は、Ｆｅ、Ｆｅ合金、Ｎｉ、Ｎｉ合金、ＦｅＮｉ、ＦｅＮｉ合金、Ｃｏ、Ｃｏ合金、金属ガラス、ミュー金属からなる群から選択され得る。

一実施形態では、ステップａ）は、半導体基板に少なくとも１つの水平ホール素子を提供することを含む。

一実施形態では、ステップａ）は、半導体基板に少なくとも２つの水平ホール素子を提供することを含む。

一実施形態では、ステップｄ）は、化学的機械的研磨（ＣＭＰ）を適用することによって、少なくとも１つの空洞の外側にある軟磁性材料の実質的にすべてを除去することを含む。

本発明者らは、基板上の磁気構造を「パターン化」する方法として、空洞を構築し、それらを軟磁性材料で充填し、その後、ＣＭＰを適用して空洞の外側の余分の軟磁性材料を除去するという考えを思いついた。ＣＭＰは通常は表面を平らにするために使用されることに留意されたい。

さらに、空洞が完全に充填されていないが、部分的にのみ充填されている場合、研磨は、空洞の内側の軟磁性材料の最上部に到達する必要はない。このようにして、研磨が空洞内の磁性材料の特性に悪影響を及ぼすことを回避することができる。

この方法によって得られた半導体基板の例を、図１０（ｄ）、図１１（ｄ）、図１２（ｄ）、および図１３（ｄ）に示す。

一実施形態では、ステップｄ）は、リフトオフを適用することによって、少なくとも１つの空洞の外側にある軟磁性材料の実質的にすべてを除去することを含む。

これは、特に、余分の軟磁性材料（これもまた、基板から除去される）の下の犠牲層を溶解する浴中に半導体基板を挿入することを含み得る。この方法によって得られた半導体基板の一例を図１４（ｄ）に示す。

一実施形態では、ステップｂ）は、上面にフォトレジスト層を塗布し、フォトレジスト層をパターン化することを含む。

当技術分野で知られているように、「フォトレジストをパターン化すること」は、（ｉ）フォトレジストの部分を露出させるか、またはマスクを用いてフォトレジストを照射すること、（ｉｉ）任意選択でフォトレジストをベーキングすること、および（ｉｉｉ）露出された部分または露出されていない部分を除去することによってフォトレジストを現像またはエッチングすることを含み得る。

一実施形態では、ステップｂ）は、半導体基板に垂直な方向に所定の第１の高さ（Ｈ１）を有するように少なくとも１つの空洞を作製することを含み、ステップｃ）は、半導体基板に垂直な方向に第２の高さ（Ｈ２）にわたって１つ以上の層を堆積させることを含み、第２の高さ（Ｈ２）は、第１の高さ（Ｈ１）よりも大きい。

これは、（ＩＭＦＣの）第２の高さが（空洞の）第１の高さよりも小さいときの利点である。この場合、スパッタリングされた軟磁性材料は、（ｉ）軟磁性材料が電気めっきによって堆積される同様のプロセス／デバイスと比較して、および／または（ｉｉ）ＩＭＦＣの上面が機械的研磨デバイスと物理的に接触した同様のプロセス／デバイスと比較して、例えば、ヒステリシスが低減された点で優れた特性を示し得るからである。

使用される機械的研磨の粗さに応じて、第１の高さと第２の高さとの間の差異が選択され得る。

ステップｄ）がリフトオフプロセスを使用することを含む場合、（ＩＭＦＣの）第２の高さを（空洞の）第１の高さよりも小さくすることは、空洞の内側に堆積されたＩＭＦＣと、犠牲層の上の任意の余分のＩＭＦＣ材料との間の任意の（望ましくない）相互接続が比較的薄くて弱く、余分のＩＭＦＣの下の材料が溶解されると破壊されるという利点を提供する。

一実施形態では、第２の高さは、第１の高さよりも少なくとも１μｍ、または少なくとも２μｍ、または少なくとも３μｍ、または少なくとも４μｍ、または少なくとも５μｍ小さい。

一実施形態では、第２の高さは、±１μｍの許容差内で、第１の高さに実質的に等しい。

一実施形態では、第２の高さは、第１の高さよりも大きく、例えば、少なくとも１μｍ、または少なくとも２μｍ、または少なくとも３μｍ、または少なくとも４μｍ、または少なくとも５μｍ高い。これは、（ＩＭＦＣの）第２の高さが（空洞の）第１の高さよりも大きいときの利点である。この場合、研磨（ＣＭＰ）後に上面が平らになるため、ＩＭＦＣの最上部は非常に平坦になるからである。

一実施形態では、第２の高さは、約２．０μｍ～約８０μｍの範囲の値である。

一実施形態では、ステップａ）は、少なくとも１つの磁気センサ素子と、少なくとも３つまたは少なくとも４つの金属層を含む相互接続スタックとを含む半導体基板を提供することを含み、ステップｂ）は、相互接続スタックの中に少なくとも部分的に延在するように、少なくとも１つの空洞を作製することを含む。これは、磁束コンセントレータの底部が磁気センサ素子の近くに位置し、より大きな信号をもたらすという利点を提供する。この方法によって得られた半導体基板の一例を図１３（ｄ）に示す。

一実施形態では、ステップｂ）は、相互接続スタックの金属層のうちの１つまで延在するように、少なくとも１つの空洞を作製することを含む。この実施形態では、金属層のうちの１つがエッチングストップとして使用される。これは、磁束コンセントレータと磁気センサ素子との間の距離が、より小さく、および／または非常によく画定されるという利点を提供する。これは、ひいては、（例えば、より大きなゲイン、したがって、より大きな信号対雑音比（ＳＮＲ）を提供することによって、）センサデバイスの精度を向上させるのに役立ち得る。これはまた、製造中のキャリブレーションテストの必要性を回避するのに役立ち得る。この方法によって得られた半導体基板の一例を図１３（ｄ）に示す。

一実施形態では、ステップｂ）は、空洞の（半導体基板に垂直な方向の）総投射面積が、半導体基板の総面積の少なくとも５％、または少なくとも７％、または少なくとも１０％、または少なくとも１２％、または少なくとも１４％、または少なくとも１６％、または少なくとも１８％、または少なくとも２０％、または少なくとも２３％、または少なくとも２５％、または少なくとも２８％、または少なくとも３０％、または少なくとも３５％、または少なくとも４０％に達するように、複数の空洞を作製することを含む。スパッタリングは、例えば、使用が非常に困難になる、または使用することさえ不可能になる電気めっきとは対照的に、最大被覆面積に上限をあまり課さないため、これは、スパッタリングを使用して軟磁性材料を堆積させることの大きな利点である。

一実施形態では、ステップｃ）は、ポリマー層、または応力解放層（例えば、ＡｌもしくはＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料を含むか、またはそれからなる層）を、１つ以上の層のうちの第１の層として堆積させることを含む。ポリマー層、例えば、ポリイミド層を塗布することは、スパッタリングされた軟磁性材料の少なくとも１つの層と、それに（例えば、底部で、および／または側面で）直接接触する材料との間の機械的応力を低減するのに役立つことができる。このようにして、このように製造された半導体デバイスの寿命を延ばすことができる。アルミニウム（Ａｌ）もしくは窒化アルミニウム（ＡｌＮ）もしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５層などは、スパッタリングによって堆積され得る。この方法によって得られた半導体基板の例を、図１１（ｄ）、図１２（ｄ）、および図１３（ｄ）に示す。

一実施形態では、ポリマー層（１１３０）は、ポリイミド層である。ポリイミド層は、典型的には、スピンコーティングによって堆積される。

一実施形態では、ステップｃ）は、軟磁性材料の層の直ぐ下に、ＡｌもしくはＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料の少なくとも１つの層を提供すること、および／あるいは軟磁性材料の層の直ぐ上に、ＡｌもしくはＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料の少なくとも１つの層を提供することを含む。この方法によって得られた半導体基板の一例を図１３（ｄ）に示す。

一実施形態では、ステップｃ）は、
（ｉ）応力解放層（例えば、ＡｌもしくはＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料を含むか、またはそれからなる）をスパッタリングすること、および（ｉｉ）軟磁性材料の層をスパッタリングすることを、少なくとも２回繰り返すことによって、層のスタックを形成することを含む。

応力解放層（例えば、ＡｌもしくはＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料）は、約０．５ｎｍ～約４０ｎｍ、または約１．０ｎｍ～約４０ｎｍ、または約１．０ｎｍ～約２０ｎｍ、または約１．０ｎｍ～約１０ｎｍ、または約２．０ｎｍ～約２０ｎｍ、または約２．０ｎｍ～約１０ｎｍ、または約２．０ｎｍ～約４．０ｎｍ、例えば、約２ｎｍに等しい、または約３ｎｍに等しい、または約４ｎｍに等しい、または約５ｎｍに等しい厚さを有し得る。

軟磁性材料の層は、約５０ｎｍ～約１０００ｎｍ、または約５０ｎｍ～約５００ｎｍ、または約５０ｎｍ～約２００ｎｍ、または約５０ｎｍ～約７５ｎｍ、または約７５ｎｍ～約１００ｎｍ、または約１００ｎｍ～約１２５ｎｍ、または約１２５ｎｍ～約１５０ｎｍ、または約１５０ｎｍ～約２００ｎｍ、または約２００ｎｍ～約２５０ｎｍ、または約２５０ｎｍ～約３００ｎｍ、または約３００ｎｍ～約３５０ｎｍ、または約３５０ｎｍ～約４００ｎｍ、または約４００ｎｍ～約４５０ｎｍ、または約４５０ｎｍ～約５００ｎｍの厚さを有し得る。このような多層スタックを提供する利点は、スパッタリングされた軟磁性材料およびそれらに（例えば、底部で、最上部で、および／または側面で）直接接触する材料の少なくとも２つの層の間の機械的応力を低減するのに役立つことができることである。このようにして、摩耗を低減することができ、このように製造された半導体デバイスの寿命を延ばすことができる。

このスタックは、優れた機械的特性（例えば、層間剥離のリスクが低減される）および／または優れた磁気特性（例えば、優れた磁気ゲイン、比較的小さいヒステリシス、比較的大きな飽和などのうちの１つ以上）を提供することが利点である。

これは、ＡｌＮまたは別の電気的に絶縁材料を応力解放層として使用するときに、特に有利である。このようにして、複数の磁性材料層が互いに電気的に絶縁されているため、渦電流は個々の層の内側でのみ流れることができるからである。これは、（例えば、ＡＣ電流を測定するときに）時間変化する磁場にさらされたときの渦電流に起因する加熱が（少なくともいくつかの場の配向について）低減し、したがって、熱差が低減し、したがって、機械的応力も低減し、機械的摩耗が低減し、寿命が長くなることを意味する。

一実施形態では、ステップｃ）は、応力解放層を堆積させるステップおよび軟磁性材料層を堆積させるステップを、少なくとも３回、または少なくとも４回、または少なくとも５回、または少なくとも１０回、または少なくとも１２回、または少なくとも１５回、または少なくとも２０回、繰り返すことを含む。

一実施形態では、ステップｂ）は、半導体基板と９０°とは異なる角度（φ）を形成する傾斜した側壁を有する少なくとも１つの空洞を作製することを含む。

傾斜した側壁は、半導体基板に対する角度を、約３０°～約８５°の範囲、または約４５°～約８５°の範囲、または約６０°～約８５°の範囲、または約７５°～約８５°の範囲で画定し得る。傾斜した側壁は、例えば、異方性エッチング、または異方性ウェットエッチングによって、または任意の他の好適な方法で形成され得る。

この方法によって得られた半導体基板の一例を図１２（ｄ）に示す。

一実施形態では、ステップｂ）は、丸みを帯びたもしくは湾曲した側壁を有する少なくとも１つの空洞を（例えば、等方的エッチングによって）作製することを含む。

一実施形態では、本方法は、ステップｂ）において、傾斜した側壁を有する空洞を作製し、ステップｃ）において、例えば、ポリイミド、ＡｌもしくはＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料を含むか、またはそれからなる応力解放層を提供することを含む。これは、軟磁性材料層の下に位置する層によって及ぼされる機械的応力を低減するだけでなく、軟磁性材料層の側面にある層によって及ぼされる機械的応力も低減するという点で、特に有利である。この方法によって得られた半導体基板の一例を図１２（ｄ）に示す。「傾斜した側壁」および「応力解放層の存在」の特徴は、両者が存在するときに相乗的に働くが、それらは別々に使用されてもよいことに留意されたい。

一実施形態では、ステップａ）は、少なくとも１つまたは少なくとも２つの水平ホール素子を含む半導体基板を提供することを含み、ステップｂ）は、空洞が少なくとも１つまたは少なくとも２つの水平ホール素子の幾何学的中心に実質的に整列する（すなわち、実質的に鉛直に上方に位置する）外縁を有する形状を有するように、少なくとも１つまたは少なくとも２つの水平ホール素子の上方に少なくとも１つの空洞を作製することを含む。

一実施形態では、空洞は、ディスク形状またはリング形状を有し、半導体基板は、空洞の下方および両側にある、少なくとも２つの水平ホール素子を含む。この実施形態は、半導体基板に平行に配向された磁場成分ＢｘまたはＢｙを測定するのに理想的に適している。

一実施形態では、ステップａ）は、少なくとも１つの水平ホール素子を含む半導体基板を提供することを含み、ステップｂ）は、空洞が水平ホール素子の幾何学的中心に整列する幾何学的中心を有する形状を有するように、水平ホール素子の上方に少なくとも１つの空洞を作製することを含む。

空洞の形状は、半導体基板に垂直な方向（Ｚ）に高さＨを有し得、半導体基板に平行な方向（Ｘ、Ｙ）に最大横断寸法Ｄ（例えば、円の直径、または多角形の最大対角線）を有し得る。一実施形態では、空洞の高さは、少なくとも２５μｍ、または少なくとも２７μｍ、または少なくとも３０μｍ、または少なくとも３２μｍ、または少なくとも３５μｍ、または少なくとも４０μｍ、または少なくとも４５μｍ、または少なくとも５０μｍ、または少なくとも６０μｍである。別の実施形態またはさらなる実施形態では、高さ（Ｈ）と最大横断寸法（Ｄ）との比（Ｈ／Ｄ）は、少なくとも２５％、または少なくとも３０％、または少なくとも４０％、または少なくとも５０％、または少なくとも６０％、または少なくとも７０％、または少なくとも８０％、または少なくとも９０％、または少なくとも１００％、または少なくとも１１０％である。

そのような半導体デバイスがどのように見え得るかの実施形態は、同じ出願人によって２０２０年１１月３日に出願された同時係属中の特許出願ＥＰ２０２０５３３０．２に例示されており、この文書は、参照によりその全体が本明細書に組み込まれる。

一実施形態では、結果として得られる集積磁束コンセントレータの形状は、全体的に円筒形状である、または全体的に円錐形状である、または全体的に切頭円錐形状である、または回転対称形状である、または長手方向軸の周りの円形対称形状である、または規則的な多角形断面を有する全体的にプリズム形状を有する、または全体的にキノコ形状を有する、または主に円筒形部分を含む、または主に円錐形部分を含む、または主に切頭円錐形部分を含む。

一実施形態では、円錐形状または切頭円錐形状または円錐部分または切頭円錐部分は、水平ホール素子（Ｈｃ）に向かって先細になっている。

一実施形態では、半導体基板に平行な平面における集積磁束コンセントレータの形状の断面は、１５～４０μｍ、または１５～３５μｍ、または１６～３４μｍ、または１７～３３μｍ、または１８～３２μｍ、または１９～３１μｍ、または２０～３０μｍの範囲の直径（Ｄ）または最大対角線を有する。

一実施形態では、水平ホール素子の基板上への正射影は、集積磁束コンセントレータの底面の基板上への正射影の周縁の完全に内側に位置する。

一実施形態では、集積磁束コンセントレータの底面の基板上への正射影は、水平ホール素子の基板上への正射影の周縁の完全に内側に位置する。

一実施形態では、水平ホール素子の基板上への正射影の周縁は、集積磁束コンセントレータの底面の基板上への正射影の周縁と交差する。

一実施形態では、水平ホール素子と集積磁束コンセントレータとの間の距離は、１～２０μｍの範囲の値である。

一実施形態では、ステップａ）は、電気めっきによって堆積された第１の複数の集積磁気コンセントレータ素子を有する半導体基板を提供することを含む。

一実施形態では、本方法は、犠牲層（例えば、フォトレジスト層）を堆積させ、電気めっきされたＩＭＣ素子のサブセットのみに、または少なくともサブセットに、またはすべてに整列する複数の空洞を形成するように、この犠牲層をパターン化するさらなるステップを含んでもよい。これらの空洞の横寸法は、下にある電気めっきされたＩＭＣ素子の寸法と同じであっても異なっていてもよい。

一実施形態では、本方法は、電気めっきされた材料の上に軟磁性材料（例えば、同じ軟磁性材料、または別の軟磁性材料）をスパッタリングするステップをさらに含んでもよく、任意選択で、電気めっきされた層とスパッタリングされた層との間に応力解放層（例えば、ポリマー、ポリイミド、ＡｌもしくはＡＩＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料）を塗布するステップが先行する。

一実施形態では、本方法は、複数の交互層のスタックを提供するステップをさらに含んでもよい。一方の層は、スパッタリングによって堆積される応力解放層（例えば、ＡｌもしくはＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料）であり、他方の層は、スパッタリングによって堆積される軟磁性材料（例えば、ＦｅもしくはＦｅ系、ＮｉもしくはＮｉ系、ＣｏもしくはＣｏ系、ＦｅＮｉもしくはＦｅＮｉ系、金属ガラスもしくはミュー金属）である。

これは、２つの異なる種類の集積磁気コンセントレータ、例えば、（先行技術において通常行われているように）相互接続スタックの上に位置する、例えば、リング形状またはディスク形状（例えば、直径約１５０～２５０μｍ、および厚さ約２０～２５μｍ）を有する第１の種類のＩＭＦＣ、および例えば上で言及された同時係属中の特許出願ＥＰ２０２０５３３０．２（例えば、図１３（ｂ）を参照されたい）により詳細に説明されている方法で、相互接続スタックの中に部分的に延在する、例えば、ピラー形状（例えば、直径約２０～６０μｍ、および厚さ約２７～６０μｍの円筒形状またはプリズム形状）を有する第２の種類のＩＭＦＣを形成するときに特に有用であり得る。この第２のＩＭＦＣは、したがって、シード層として機能する、相互接続スタックの金属層のうちの１つに接触する。電気めっきによって第２のＩＭＦＣの下部を作製することにより、このＩＭＦＣの（「相互接続スタック」の）それぞれの金属層への優れた「土台」および優れた密着が得られ、それにより、過酷な環境で使用したときの層間剥離のリスクを低減する。第２のＩＭＦＣの上部は、単一の層として、または軟磁性材料（例えば、Ｆｅ、Ｎｉ、Ｃｏなど）の層が応力解放層（例えば、ＡｌもしくはＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料を含む）と交互配置される複数層のスタックとしてのどちらかで、スパッタリングによって形成され得る。

第２のＩＭＦＣの上部が、第２のＩＭＦＣの下部とは（わずかに）異なる形状および／またはサイズを有し得ることは、さらなる利点である。例えば、両方の部分が円筒形状を有し、上部が下部よりもわずかに大きい直径を有する場合、全体的にキノコ形状が形成され、これは、Ｚ方向（半導体基板に垂直）の磁気ゲインＧｚを増加させるのに役立ち得る。

一実施形態では、本方法は、ａ）半導体基板を提供するステップ、ｂ）少なくとも１つの第１の空洞を作製するステップ、ｃ）軟磁性材料の少なくとも１つの層をスパッタリングするステップ、およびｄ）第１の空洞の外側で軟磁性材料の少なくとも一部分を除去するステップの第１の一連のステップと、ｆ）犠牲層を堆積させるステップ、ｂ）第２の空洞を作製するステップ、ｃ）軟磁性材料の少なくとも一層をスパッタリングするステップ、およびｄ）第２の空洞の外側で軟磁性材料の少なくとも一部分を除去するステップを含む第２の一連のステップとを含む。

この実施形態の利点は、いくつかまたはすべてのＩＭＦＣ素子の底部を、第１の一連のステップによって形成することができ、任意選択で、異なる寸法を有する、および／または異なる材料を有する、いくつかまたはすべてのＩＭＦＣ素子の上部を、第２の一連のステップによって形成することができることである。

第２の態様によれば、本発明はまた、１つ以上の材料の１つ以上の層を含む集積磁束コンセントレータを含む、集積半導体基板（例えば、半導体ウエハまたは半導体ダイ）であって、特徴：
ｉ）少なくとも３つまたは少なくとも４つの金属層を含む相互接続スタックであって、集積磁束コンセントレータは相互接続スタックの中に少なくとも部分的に延在する、相互接続スタック、
ｉｉ）少なくとも３つまたは少なくとも４つの金属層を含む相互接続スタックであって、集積磁束コンセントレータは、相互接続スタックの金属層のうちの１つまで延在する、相互接続スタック、
ｉｉｉ）軟磁性材料の層の直ぐ下の少なくとも１つの応力解放層、および軟磁性材料の層の直ぐ上の少なくとも１つの応力解放層、
ｉｖ）応力解放材料（例えば、ＡｌもしくはＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料）を含む第１の層、および軟磁性材料（例えば、ＦｅもしくはＦｅ合金、ＮｉもしくはＮｉ合金、ＦｅＮｉもしくはＦｅＮｉ合金、ＣｏもしくはＣｏ合金、または金属ガラスもしくはミュー金属など）を含む第２の層を含む、複数の２つの交互層、
ｖ）集積磁束コンセントレータは、傾斜した側壁を有する（すなわち、半導体基板に対して９０°とは異なる角度を形成する）、
ｖｉ）集積半導体基板は、少なくとも１つの水平ホール素子をさらに含み、集積磁束コンセントレータは、少なくとも１つの水平ホール素子に実質的に整列する外縁を有する形状を有する、
ｖｉｉ）集積半導体基板は、少なくとも１つの水平ホール素子をさらに含み、集積磁束コンセントレータは、水平ホール素子の幾何学的中心に実質的に整列する幾何学的中心を有する形状を有する、
ｖｉｉｉ）集積半導体基板は、研磨された上面、または上にパッシベーション層を有する研磨された表面を含む、のうちの１つ以上をさらに含む、集積半導体基板を提供する。

第３の態様によれば、本発明はまた、第２の態様による集積半導体基板と、ハウジングと、を含む、集積半導体デバイスを提供する。

一実施形態では、集積半導体デバイスは、磁気センサデバイス、電流センサデバイス、近接センサデバイス、線形位置センサデバイス、角度位置センサデバイスであり得る。

一実施形態では、集積半導体デバイスは、集積変圧器デバイス（マイクロ変圧器デバイスとしても知られる）であり得、少なくとも１つの集積コイル、または少なくとも２つの集積コイル、例えば、互いに誘導結合され得る送信機コイルおよび受信機コイルをさらに含む。受信機コイルの半導体基板上への正射影は、送信機コイルの正射影の内側に位置してもよく（またはその逆）、集積磁束コンセントレータの正射影は、内部コイルの正射影の内側に位置してもよい。

一実施形態では、集積半導体デバイスは、リードフレームをさらに含んでもよい。

一実施形態では、集積半導体デバイスは、成形化合物をさらに含んでもよい。

別の態様によれば、本発明はまた、第３の態様による電流センサデバイスと、電流導体（例えば、バスバー）と、を含む、電流センサシステムに関する。

別の態様によれば、本発明はまた、第３の態様による近接センサデバイスと、近接センサデバイスに対して移動可能に配置された金属ターゲットと、を含む、近接センサシステムに関する。

別の態様によれば、本発明はまた、第３の態様による線形位置センサデバイスと、複数の交互のゴールを含む磁気構造（例えば、永久磁石構造）と、を含む、線形位置センサシステムに関し、センサデバイスは、磁気構造に対して移動可能であるか、またはその逆である。

別の態様によれば、本発明はまた、第３の態様による角度位置センサデバイスと、センサデバイスに対して回転可能である、例えば、多極リングまたはディスク磁石である複数の交互のゴール含む磁気構造と、を含む、角度位置センサシステムに関する。

本発明の特定のおよび好ましい態様は、添付の独立請求項および従属請求項に記載されている。従属請求項からの特徴は、必要に応じて、かつ特許請求の範囲に明示的に記載されるようにだけでなく、独立特許請求の特徴および他の従属請求項の特徴と組み合わせてもよい。

本発明のこれらおよび他の態様は、以下に説明される実施形態から明らかであり、それを参照して解明される。

図１（ａ）は、本発明による方法によって製造され得る、ディスク形状の集積磁束コンセントレータ（ＩＭＦＣ）と、その周縁の近くでディスクの両側に位置する２つの水平ホール素子とを含む磁気センサ構造または配置の斜視図を示す。図１（ｂ）は、図１（ａ）のセンサ構造を断面側面図で示す。 図２は、本発明による方法によって製造され得る、ディスク形状の集積磁束コンセントレータ（ＩＭＦＣ）と、その周縁の近くに位置して、９０°の倍数ずつ角度的に離間された４つの水平ホール素子とを含む、図１（ａ）の磁気センサ構造の変形例の斜視図を示す。 図３（ａ）～図３（ｄ）は、本発明による方法によって製造され得る、水平ホール素子の中心に整列する中心軸を有する集積磁束コンセントレータを含む磁気センサ構造の例を示す。 図４（ａ）は、本発明による方法によって製造され得る、リングの形の第１の磁束コンセントレータと、リングの周縁の近くに配置された２つの水平ホール素子と、第３の水平ホール素子の中心に整列する中心軸を有する円筒または円錐台形状の形の第２の磁束コンセントレータとを含む磁気センサ構造の例を示す。図４（ｂ）は、図４（ａ）のセンサ構造の断面側面図である。 図５は、本発明による方法によって製造され得る、リング形状の集積磁束コンセントレータ（ＩＭＦＣ）と、リングの周縁の近くに位置し、９０°の倍数ずつ角度的に離間された４つの水平ホール素子と、第３の水平ホール素子の中心に整列する中心軸を有する円筒または円錐台形状の形の第２の磁束コンセントレータとを含む、図４（ａ）の磁気センサ構造の変形例の斜視図を示す。 図６は、本発明による方法によって製造され得る、３つの直交する磁場成分Ｂｘ、Ｂｙ、Ｂｚを測定し、受動的に増幅することができる別の磁気センサ構造の上面図を示す。 図７は、本発明による方法によって製造され得る、３つの直交する磁場成分Ｂｘ、Ｂｙ、Ｂｚを測定し、受動的に増幅することができる、図６の磁気センサ構造の変形例の上面図を示す。 図８は、本発明による方法によって製造され得る、第１の形状および第１の高さを有する第１のＩＭＦＣを含む第１の磁気センサ構造（図８の左に示す）と、第２の形状および、第１の高さよりも小さい、それに実質的に等しい、またはそれよりも大きくてもよい第２の高さを有する第２のＩＭＦＣを含む第２の磁気センサ構造（図８の右に示す）とを含む半導体基板を含む集積半導体デバイスの概略図である。 図９は、本発明によって提案される、少なくとも１つの集積磁束コンセントレータ（ＩＭＦＣ）を有する半導体基板の製造方法のフローチャートを示す。 図１０（ａ）～図１０（ｄ）は、図９の方法の一部またはすべてのステップを行うことによって得ることができる中間半導体基板を示す。より具体的には、空洞の作製、磁性材料のスパッタリング、および機械的研磨（ＣＭＰ）またはエッチングによって得られるＩＭＦＣ構造を含む半導体基板を例示する。 図１１（ａ）～図１１（ｄ）は、図９の方法の一部またはすべてのステップを行うことによって得ることができる中間半導体基板を示す。より具体的には、空洞の作製、応力解放材料の堆積、磁性材料のスパッタリング、および機械的研磨（ＣＭＰ）またはエッチングによって得られるＩＭＦＣ構造を含む半導体基板を例示する。 図１２（ａ）～図１２（ｄ）は、図９の方法の一部またはすべてのステップを行うことによって得ることができる中間半導体基板を示す。より具体的には、傾斜した側壁を有する空洞の作製、応力解放材料の堆積、磁性材料のスパッタリング、および機械的研磨（ＣＭＰ）またはエッチングによって得られるＩＭＦＣ構造を含む半導体基板を例示する。 図１３（ａ）～図１３（ｄ）は、図９の方法の一部またはすべてのステップを行うことによって得ることができる中間半導体基板を示す。より具体的には、相互接続スタック内に部分的に延在する空洞の作製、応力解放材料と磁性材料とを交互に含む複数の層のスパッタリング、および機械的研磨（ＣＭＰ）またはエッチングによって得られるＩＭＦＣ構造を含む半導体基板を例示する。 図１４（ａ）～図１４（ｄ）は、図９の方法の一部またはすべてのステップを行うことによって得ることができる中間半導体基板を示す。より具体的には、犠牲層の堆積、空洞の作製、磁性材料のスパッタリング、および犠牲層のリフトオフによって得られるＩＭＦＣ構造を含む半導体基板を例示する。 図１５は、本発明による方法によって製造され得る集積変圧器の概略図を示す。

図面は、概略に過ぎず、非限定的である。図面では、一部の要素のサイズは誇張され得、例示目的のために縮尺どおりに描画されていない。特許請求の範囲における任意の参照符号は、範囲を限定すると解釈されるべきではない。異なる図面において、同じ参照符号は、同じまたは類似の要素を指す。

本発明は、特定の実施形態に関して、かついくつかの図面を参照して説明されるが、本発明はそれに限定されるものではなく、特許請求の範囲によってのみ限定される。説明される図面は、概略に過ぎず、非限定的である。図面では、一部の要素のサイズは誇張され得、例示目的のために縮尺どおりに描画されていない。寸法および相対寸法は、本発明の実施に対する実際の縮小に対応しない。

さらに、本説明および特許請求の範囲における、第１、第２などの用語は、同様の要素を区別するために使用され、必ずしも時間的、空間的、ランキング的、または任意の他の方法で配列を説明するために使用されるわけではない。このように使用される用語は適切な状況下で交換可能であり、本明細書に説明される本発明の実施形態は、本明細書に説明または例示される以外の配列で動作可能であることを理解されたい。

さらに、本説明および特許請求の範囲における、上、下などの用語は、説明目的のために使用され、必ずしも相対的な位置を説明するために使用されるわけではない。このように使用される用語は適切な状況下で交換可能であり、本明細書に説明される本発明の実施形態は、本明細書に説明または例示される以外の配向で動作可能であることを理解されたい。

特許請求の範囲において使用される「含む（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、その後列挙される手段に制限されるものと解釈されるべきではなく、他の要素またはステップを除外しないことに注意されたい。したがって、参照される、記載された特徴、整数、ステップもしくは構成要素の存在を特定するものと解釈されるが、１つ以上の他の特徴、整数、ステップもしくは構成要素、またはそれらのグループの存在もしくは追加を排除するものではない。したがって、「手段ＡおよびＢを含むデバイス」という表現の範囲は、構成要素ＡおよびＢのみからなるデバイスに限定されるべきではない。これは、本発明に関して、デバイスの関連する構成要素がＡおよびＢのみであることを意味する。

本明細書を通じて「一実施形態」または「実施形態」への参照は、実施形態に関連して説明される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書を通じて様々な場所での「一実施形態において」または「実施形態において」という語句の出現は、必ずしもすべてが同じ実施形態を指すわけではないが、同じ実施形態を指す場合もある。さらに、特定の特徴、構造、または特性は、１つ以上の実施形態において、本開示から当業者に明らかであるように、任意の好適な方法で組み合わせられ得る。

同様に、本発明の例示的な実施形態の説明において、本発明の様々な特徴が、本開示を合理化し、様々な発明の態様のうちの１つ以上の理解を補助する目的のために、単一の実施形態、図、またはそれらの説明にまとめられることがあることを理解されたい。しかしながら、この開示方法は、特許請求される発明が、各請求項に明示的に列挙されるよりも多くの特徴を必要とするという意図を反映していると解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の態様は、単一の前述の開示された実施形態のすべての特徴よりも少ないところにある。したがって、詳細な説明に続く特許請求の範囲は、この詳細な説明に明示的に組み込まれ、各請求項は、本発明の別個の実施形態として独立している。

さらに、本明細書に説明されるいくつかの実施形態は、他の実施形態に含まれるいくつかの特徴を含むが、他の実施形態に含まれるいくつかの他の特徴は含まないが、異なる実施形態の特徴の組み合わせは、当業者によって理解されるように、本発明の範囲内であることを意味し、異なる実施形態を形成する。例えば、以下の特許請求の範囲では、特許請求される実施形態のいずれかを、任意の組み合わせで使用することができる。

本明細書に提供される説明では、多数の具体的な詳細が記載される。しかしながら、本発明の実施形態は、これらの特定の詳細なしに実施され得ることが理解される。他の事例では、よく知られている方法、構造、および技術は、本説明の理解を曖昧にしないために詳細に示されていない。

可能であれば、異なる実施形態において、同じまたは同様の構造的特徴を示すために、同じまたは同様の参照番号（モジュロ１００）が使用される。

本文書では、「集積磁気コンセントレータ」（ＩＭＣ）および「集積磁束コンセントレータ」（ＩＭＦＣ）という用語は同じ意味である。本発明の文脈において、これらの用語は、主に、電気めっきによっておよび／またはスパッタリングによって半導体基板上に堆積された軟磁性材料を含む構造を指す。

本文書では、「鉛直に上方に位置する」または「鉛直方向」または「正射影」または「Ｚ方向」という表現は、特に明示的に言及されない限り、または文脈から明確でない限り、半導体基板（例えば、シリコンウエハ）に垂直な方向を指す。

本文書では、特に明示的に言及されない限り、または文脈から明確でない限り、「磁場成分Ｂｚ」は、典型的には半導体基板に垂直な方向に配向された磁場成分を指し、「磁場成分ＢｘおよびＢｙ」は、典型的には半導体基板に平行な方向に配向された磁場成分を指す。

本発明は、少なくとも１つの集積磁束コンセントレータ（ＩＭＦＣまたはＩＭＣと略される）を含み、好ましくは、少なくとも１つまたは少なくとも２つの水平ホール素子をさらに含む半導体基板（例えば、半導体ウエハまたは半導体ダイ）の分野、および半導体デバイス（例えば、１つ以上のそのような半導体ダイを含むパッケージされた半導体デバイス）、ならびにそのような半導体基板（例えば、ウエハ、ダイ）およびそのような半導体デバイスの製造方法に関する。

図１（ａ）は、ディスク形状の集積磁束コンセントレータ１１１と、その周縁の近くでディスクの両側に位置する２つの水平ホール素子Ｈ１、Ｈ２とを含む磁気センサ構造１００またはセンサ配置の斜視図を示す。当技術分野で知られているように、このセンサ構造は、Ｘ軸に沿って配向された磁場成分Ｂｘ、およびＺ軸に沿って配向された磁場成分Ｂｚを測定することができる。信号Ｂｘは、例えば次式を使用して計算することができる。Ｂｘ＝Ａ＊（Ｓ２－Ｓ１）、式中、Ａは所定の定数であり、Ｓ１は第１のホール素子Ｈ１から得られる信号であり、Ｓ２は第２のホール素子Ｈ２から得られる信号である。信号Ｂｚは、例えば次式を使用して計算することができる。Ｂｚ＝Ｋ＊（Ｓ１＋Ｓ２）、式中、Ｋは所定の定数であり、Ｓ１は第１のホール素子Ｈ１から得られる信号であり、Ｓ２は第２のホール素子Ｈ２から得られる信号である。

そのような半導体基板の既知の作製方法は、以下のとおりである。
ａ）１つ以上の水平ホール素子を含み、絶縁層によって分離された４つの金属層を含む「相互接続スタック」（「金属スタック」としても知られる）を含み、相互接続スタックの上にパッシベーション層を含む半導体基板を提供すること、
ｂ）パッシベーション層の上にシード層を提供すること、
ｃ）電気めっきによって、シード層の上に軟磁性材料（例えば、Ｆｅ）を堆積させること。

ＩＭＣの厚さまたは総厚さは、電気めっきステップの適切なパラメータ（電流の振幅および持続時間を含む）を選択することによって決定することができる。電気めっきの利点は、とりわけ、（ｉ）それが比較的速い技術であること、および（ｉｉ）電気めっきは、下にある部品の正確な作用には有害になり得る非常に高い温度を必要としないこと、および（ｉｉｉ）軟磁性材料はシード層の上方にのみ堆積されるため、余分の材料を除去するための追加のステップが必要でないことである。

しかしながら、この技術はまた、いくつかの問題も提供する。

そのような問題の１つは、電気めっきステップのための最適なプロセスパラメータを見つけるためにかなりの努力を必要とすることであり、これはさらに、手元の特定の設計またはレイアウトに大きく依存するため、新しい設計または製品ごとに再最適化する必要がある。

本発明者らが遭遇する別の問題は、「ＩＭＣ被覆率」が約２％～３％よりも大きい場合、高歩留まりでＩＭＣを有する集積半導体基板を製造することがますます困難になることである。

発明者らが遭遇する別の問題は、既知の技術が、同じ半導体基板の上に異なる高さを有する２つの異なる種類のＩＭＣ構造を構築することを容易に可能にしないことである。

上記の問題のうちの１つ以上を解決するために、本発明は、少なくとも１つの集積磁束コンセントレータ（ＩＭＦＣ）を含む半導体基板（例えば、半導体ウエハまたは半導体ダイ）の製造方法であって、
ａ）上面（または最上層）を有する半導体基板を提供するステップと、
ｂ）上面（または最上層）に少なくとも１つの空洞を作製するステップと、
ｃ）軟磁性材料の少なくとも１つの層をスパッタリングするステップと、
ｄ）少なくとも１つの空洞の内側の軟磁性材料の少なくとも一部分（好ましくは少なくとも５０％、または少なくとも７０％、または少なくとも８０％、または少なくとも９０％、または少なくとも９５％、または実質的にすべて）を残しながら、少なくとも１つの空洞の外側にある軟磁性材料の実質的にすべてを除去するステップと、を含む、方法を提供する。

任意選択で、ステップｄ）は、化学的および機械的研磨（ＣＭＰ）またはリフトオフを適用することを含む。

任意選択で、ステップｃ）は、１つ以上の応力解放層を堆積させることを含んでもよい。

この特徴の組み合わせは、とりわけ、次の理由から自明ではない。
－スパッタリングには非常に長い時間が必要であると一般的に認知されており、これによりプロセスは非常に高価になり、産業用途または自動車用途などの競争力のある市場では経済的に実行可能なソリューションではないこと、
－ＩＭＦＣが半導体基板の上に、すなわち半導体基板が製造された後に塗布されるため、また、スパッタリングが高温で真空中で行われることを考慮すると、特に電気めっきと比較してスパッタリングに必要な長い時間（典型的には１０倍大きい）を鑑みると、下にある電子機器が悪影響を受ける重大なリスクがあり、さらに、構築されるＩＭＦＣ構造の高さが、典型的に現在使用されている約２０μｍよりも大きい場合、なおさらそうであること、
－スパッタリングによる軟磁性材料の塗布は１つのことであるが、スパッタリングされた材料の堆積はシード層の上方の場所に限定されないため、本発明者らはスパッタリングされた材料を「パターン化」する方法を考え出さなければならなかったこと。彼らは、空洞を構築して、表面全体に材料をスパッタリングして、余分の材料を除去するためにＣＭＰまたはリフトオフを適用するという考えを思いついた。ＣＭＰは通常は平坦化の目的で使用されることに留意されたい。同様に、リフトオフは通常はパターン化目的では使用されない。
－最後に、スパッタリングによって比較的厚い（例えば、高さ≧２５μｍ）ＩＭＣを堆積させることが可能であっても、結果として得られる製品は産業環境または自動車環境で動作するのに適している必要があり、とりわけセンサデバイスの信頼性および寿命に悪影響を及ぼさないことを意味し、例えば、ＩＭＣが－４０℃～＋１４０℃の温度範囲で使用されるときに層間剥離してはならないことを意味する。

電気めっきステップのない、提案される方法の利点は、最適なプロセスパラメータを見つけるために必要な努力が少なく、シード層の形成を必要とせず、「ＩＭＣ被覆率」を例えば５％よりも高くする、または例えば１０％よりも高くする、または１５％よりも高くする、または２０％よりも高くすることができることである。

提案される方法は、約２０μｍの典型的な高さおよび約２００μｍの典型的な直径を有する、図１に示すディスク形状などのＩＭＣ構造を構築するためだけでなく、少なくとも２０μｍ、または少なくとも２５μｍ、または少なくとも３０μｍ、または少なくとも４０μｍ、または少なくとも５０μｍ、または少なくとも６０μｍの高さを有するＩＭＣ構造を構築するためにも使用することができることが驚くべきことに見出された。

特に、構築されるＩＭＣ構造の高さが少なくとも２５μｍ、または少なくとも３０μｍ、または少なくとも４０μｍであるとき、軟磁性材料をスパッタリングするために比較的長い時間が必要とされるにもかかわらず、半導体基板の下に実装される電子部品（例えば、水平ホール素子、バイアス回路、演算増幅器など）が悪影響を受けない（または著しくは受けない）ことが驚くべきことに見出された。

これらは、本発明の実施形態の主な基礎となる考え方、ならびに原理および利点である。特定の実施形態は、以下でより詳細に説明するように、さらなる利点または他の利点を提供し得る。

集積磁束コンセントレータを含む集積半導体基板の製造方法を説明する前に、想定されるＩＭＦＣ構造のいくつかの例示的な例を図１（ａ）～図８に示すが、本発明はこれに限定されない。

図９は、例えば、図１（ａ）～図８に例示するＩＭＦＣを有する集積半導体基板の製造方法を例示するフローチャートを示す。

図１０～図１４は、図９に示す方法またはその変形例を行うことによって得られ得る中間半導体基板を示す。

図１５は、集積磁束コンセントレータを使用できるデバイスの別の例として、集積変圧器の概略図を示す。

ここで図を参照する。

図１（ａ）は、上で既に論じられており、２つの水平ホール素子Ｈ１、Ｈ２、およびディスク形状のＩＭＦＣ１１１を有する半導体基板（明示的に図示せず）を含む磁気センサ構造１００を示す。ディスク形状のＩＭＦＣ１１１は、電気めっきを使用する古典的な方法で、または本発明によって提案される方法に従って作成され得る。

好ましくは、ディスク１１１の高さ（または厚さ）は、２．０μｍ～５０μｍ、または５μｍ～４０μｍ、または１０μｍ～３０μｍ、または１５μｍ～２５μｍ、または２０μｍ～２５μｍの範囲の値であり、好ましくは、ディスク１１１の直径は、１００μｍ～２５０μｍ、または１５０μｍ～２５０μｍ、または２００μｍ～２５０μｍの範囲の値である。

図１（ｂ）は、図１（ａ）のセンサ構造１００を断面側面図で示す。

図２は、ディスク形状の集積磁束コンセントレータ２１１と、ディスク形状のＩＭＦＣの周縁の近くに位置して、９０°の倍数ずつ角度的に離間された４つの水平ホール素子Ｈ１～Ｈ４とを含む、図１（ａ）の磁気センサ構造の変形例の斜視図を示す。このセンサ構造は、Ｘ軸に沿って配向された磁場成分Ｂｘを測定し、受動的に増幅することができ、Ｙ方向に沿って配向された磁場成分Ｂｙを測定し、受動的に増幅することができ、Ｚ軸に沿って配向された磁場成分Ｂｚを測定することができる。ディスク形状のＩＭＦＣ２１１は、電気めっきを使用する古典的な方法で、または本発明によって提案される方法に従って作成され得る。

図１のディスクについて言及したのと同じ好ましい寸法が適用される。

図３（ａ）～図３（ｄ）は、磁気センサ構造３００ａ～３００ｄの例を示し、各々、水平ホール素子Ｈｃの中心に整列する中心軸を有するそれぞれの集積磁束コンセントレータ３１１ａ～３１１ｄを含む。これらのセンサ構造は、Ｚ方向に配向された磁場成分Ｂｚを測定し、受動的に増幅することができる。これらのＩＭＦＣ構造は、電気めっきを使用する古典的な方法で、または本発明によって提案される方法に従って作成され得る。図３（ａ）～図８に示すセンサ構造またはデバイスに関するより詳細な情報は、同一出願人によって２０２０年１１月３日に出願され、その全体が参照により本明細書に組み込まれる、同時係属の特許出願ＥＰ２０２０５３３０．２に見出すことができることに留意されたい。

好ましくは、ＩＭＦＣ３１１ａ～３１１ｄの（Ｚ方向における）高さは、２．０μｍ～８０μｍ、または５μｍ～６０μｍ、または１０μｍ～５０μｍ、または２０μｍ～５０μｍ、または３０μｍ～８０μｍの範囲、例えば、約２５μｍに等しい、または約３０μｍに等しい、または約３５μｍに等しい、または約４０μｍに等しい、または約４５μｍに等しい値であり、好ましくは、最大横断寸法（例えば、円筒形状の場合の直径、または円錐台形状の場合の平均直径、またはプリズム形状の場合の最大対角線）は、２．０μｍ～８０μｍ、または５μｍ～６０μｍ、または１０μｍ～５０μｍ、または２０μｍ～５０μｍの範囲、例えば、約２５μｍに等しい、または約３０μｍに等しい、または約３５μｍに等しい、または約４０μｍに等しい、または約４５μｍに等しい値である。

特定の実施形態では、高さ（Ｈ）と上記最大横断寸法（Ｄ）との比（Ｈ／Ｄ）は、少なくとも２５％、または少なくとも３０％、または少なくとも４０％、または少なくとも５０％、または少なくとも６０％、または少なくとも７５％、または少なくとも９０％、または少なくとも１００％、または少なくとも１１０％である。これにより、優れた磁気ゲインＧｚが保証される。

図４（ａ）は、本発明による方法によって製造され得る、リングの形の第１の磁束コンセントレータ４１１と、リング４１１の周縁の近くに配置された２つの水平ホール素子Ｈ１、Ｈ３と、第３の水平ホール素子Ｈｃの中心に整列した中心軸を有する円筒またはプリズムまたは円錐台形状の形である第２の磁束コンセントレータ４１２とを含む磁気センサ構造４００（またはセンサ配置）の例を示す。

センサ構造４００は、Ｘ方向に配向された磁場成分Ｂｘを測定し、受動的に増幅することができ、Ｚ方向に配向された磁場成分Ｂｚを測定し、受動的に増幅することができる。リング４１１の高さは、円錐台形状４１２の高さに実質的に等しい、またはそれよりも小さい、またはそれよりも高くてもよい。リング４１１は、約２０μｍ～約３０μｍの範囲の（例えば、約２５μｍに等しい）高さ、および約１５０μｍ～約２５０μｍの範囲の（例えば、約２２０μｍに等しい）外径を有し得る。円筒形または円錐台形またはプリズム形状のＩＭＦＣ４１２の高さは、約３０μｍ～約６０μｍの範囲の値であり得、直径（または平均直径または最大対角線）は、約２０μｍ～約４０μｍの範囲の（例えば、約３０μｍに等しい）値であり得る。

さらに明らかになるように、両方のＩＭＦＣ構造４１１、４１２が同じ高さを有する実施形態では、例えば、両方とも電気めっきによって、または両方ともスパッタリングによって、両方とも同時に形成され得る。別の実施形態では、リング形状ＩＭＦＣ４１１は電気めっきによって形成され、ＩＭＦＣ４１２はスパッタリングによって形成される。別の実施形態では、リング形状ＩＭＦＣ４１１はスパッタリングによって形成され、ＩＭＦＣ４１２は電気めっきによって形成される。さらに別の実施形態では、リング形状ＩＭＦＣ４１１と、ＩＭＦＣ４１２の下部とは両方とも電気めっきによって形成され、ＩＭＦＣ４１２の上部は、スパッタリングによって形成される。

すべてのＩＭＣ構造を同時に形成することができることが、リング形状ＩＭＣ４１１の高さと中心ＩＭＣ４１２の高さとが同じである実施形態の利点である。

好ましくは、リング４１１の高さＨは、２μｍ～５０μｍ、または５μｍ～４０μｍ、または１０μｍ～３０μｍ、または１５μｍ～２５μｍ、または２０μｍ～２５μｍの範囲、例えば、約２０μｍに等しい値であり、好ましくは、リング４１１の外径は、１００μｍ～２５０μｍ、または１５０μｍ～２５０μｍ、または２００μｍ～２５０μｍの範囲、例えば、約２００μｍに等しい値であり、好ましくは、リング４１１の幅Ｗは、２μｍ～５０μｍ、または５μｍ～４０μｍ、または１０μｍ～３０μｍ、または１５μｍ～２５μｍ、または２０μｍ～２５μｍの範囲の値である。幅Ｗは、高さＨに等しいか、またはそれよりも大きくてもよい。

中心素子４１２の好ましい寸法は、図３で言及したものと同じである。

図４（ｂ）は、図４（ａ）のセンサ構造４００の断面側面図である。

図５は、本発明による方法によって製造され得る、リング形状の集積磁束コンセントレータ５１１と、リング５１１の周縁の近くに位置し、９０°の倍数ずつ角度的に離間された４つの水平ホール素子Ｈ１～Ｈ４と、第５の水平ホール素子Ｈｃの中心に整列する中心軸を有する円筒またはプリズムまたは円錐台形状の形の第２の磁束コンセントレータ５１２とを含む、図４（ａ）の磁気センサ構造の変形例５００の斜視図を示す。

センサ構造５００は、Ｘ軸に沿って配向された磁場成分Ｂｘを測定し、受動的に増幅することができ、Ｙ方向に沿って配向された磁場成分Ｂｙを測定し、受動的に増幅することができ、Ｚ軸に沿って配向された磁場成分Ｂｚを測定することができる。リング５１１の高さは、中心ＩＭＦＣ５１２の高さに実質的に等しい、またはそれよりも小さい、またはそれよりも高くてもよい。

図４に言及されているのと同様に、第１および第２のＩＭＦＣ５１１、５１２は、両方とも電気めっきによって形成されてもよく、または両方ともスパッタリングによって形成されてもよく、または一方が電気めっきによって形成され、他方がスパッタリングによって形成されてもよく、またはリング５１１と第２のＩＭＦＣ５１２の下部とが電気めっきによって形成されてもよく、その後、第２のＩＭＦＣ５１２の上部が、下部の上にスパッタリングによって形成されてもよい。

中心素子５１２の好ましい寸法は、図３で言及したものと同じであり、リング５１１の好ましい寸法は、図４で言及されたものと同じである。

図６は、本発明による方法によって製造され得る、３つの直交する磁場成分Ｂｘ、Ｂｙ、Ｂｚを測定し、受動的に増幅することができる別の磁気センサ構造６００の上面図を示す。

この構造６００は、中心水平ホール素子Ｈｃと、中心水平ホール素子Ｈｃの上方に位置し、それに整列する第１の（例えば、円筒形または円錐台形またはプリズム形状の）ＩＭＦＣ６１１とを含み、さらに、４つの水平ホール素子Ｈ１～Ｈ４と、４つの水平ホール素子に対して半径方向外向きに配向され、いわゆる「太陽形状」を形成する、４つの細長いＩＭＦＣ素子６１２ａ～６１２ｄとを含む。

図４に言及されているのと同様に、第１のＩＭＦＣ６１１および第２のＩＭＦＣ素子６１２ａ～６１２ｄは、すべて電気めっきによって形成されてもよく、またはすべてスパッタリングによって形成されてもよく、または中心ＩＭＦＣ６１１が電気めっきによって形成され、細長いＩＭＦＣ素子６１２ａ～６１２ｄがスパッタリングによって形成されてもよく、または細長い素子６１２ａ～６１２ｄと中心ＩＭＦＣ６１１の下部とが電気めっきによって形成されてもよく、その後、中心ＩＭＦＣ６１１の上部が、下部の上にスパッタリングによって形成されてもよい。

好ましくは、細長い素子６１２ａ～６１２ｄの高さ（または厚さ）は、２μｍ～５０μｍ、または５μｍ～４０μｍ、または１０μｍ～３０μｍ、または１５μｍ～２５μｍ、または２０μｍ～２５μｍの範囲の値であり、細長い素子６１２ａ～６１２ｄの幅Ｗは、２μｍ～５０μｍ、または５μｍ～４０μｍ、または１０μｍ～３０μｍ、または１５μｍ～２５μｍ、または２０μｍ～２５μｍの範囲の値であり、細長い素子６１２ａ～６１２ｄの長さＬは、４０μｍ～２５０μｍの値である。好ましくは、細長い素子６１２ａ～６１２ｄの幅Ｗは、細長い素子の高さに等しいか、またはそれよりも大きい。

中心素子６１１の好ましい寸法は、図３で言及したものと同じである。

細長いＩＭＦＣ素子６１２ａ～６１２ｄの高さは、中心ＩＭＦＣ６１１の高さよりも小さい、それに実質的に等しい、またはそれよりも大きくてもよい。

すべてのＩＭＣ構造が同時に形成され得ることが、中心ＩＭＣ６１１の高さと細長いＩＭＣ素子６１２ａ～６１２ｄの高さとが同じである実施形態の利点である。

図７は、本発明による方法によって製造され得る、３つの直交する磁場成分Ｂｘ、Ｂｙ、Ｂｚを測定し、受動的に増幅することができる、図６の磁気センサ構造６００の変形例である磁気構造７００の上面図を示す。

この構造は、中心水平ホール素子Ｈｃと、中心水平ホール素子Ｈｃの上方に位置し、それに整列する第１の（例えば、円筒形または円錐台形またはプリズム形状の）ＩＭＦＣ７１１とを含み、さらに、４つの水平ホール素子Ｈ１～Ｈ４と、４つの水平ホール素子Ｈ１～Ｈ４に対して半径方向内向きに配向された４つの細長いＩＭＦＣ素子７１２ａ～７１２ｄとを含む。

中心ＩＭＦＣ７１１および細長いＩＭＦＣ素子７１２ａ～７１２ｄは、図６のものと同じ方法で製造され得る。

中心ＩＭＦＣ７１１および細長いＩＭＦＣ素子７１２ａ～７１２ｄは、図６で言及したものと同じ寸法を有し得る。

図８は、ハウジング８７０に埋め込まれた半導体基板８２２を含む集積半導体デバイス８００の概略図である。ハウジングは、ハウジングから延在する外側部分（「ピン」として知られる）を有する、細長いリードを有するリードフレーム（図示せず）をさらに含んでもよい。

半導体基板８２２は、第１の形状および第１の高さを有する第１のＩＭＦＣ８１１を含む第１の磁気センサ構造（図８の左に示す）を含み、さらに、第２の形状および、第１の高さよりも小さい、それに実質的に等しい、またはそれよりも大きくてもよい第２の高さを有する第２のＩＭＦＣ８１２を含む第２の磁気センサ構造（図８の右に示す）を含む。第１のＩＭＦＣ８１１は、ディスクもしくはリング形状、または別の形状を有し得る。第２のＩＭＦＣ８１２は、円筒形、円錐台形、もしくはプリズム形状、または別の形状を有し得る。

図８の主な目的は、中心ＩＭＦＣがリング形状のＩＭＦＣの内側に位置する図４（ａ）～図５に示す例とは対照的に、または中心ＩＭＦＣが細長いＩＭＦＣ素子の中心に位置する図６および図７の例とは対照的に、互いに隣接する異なるＩＭＦＣ構造を含む半導体基板８２２を有する半導体デバイス８００の例を示すことである。

上で述べたことのほとんどは、ここでも準用する。例えば、両方のＩＭＦＣ構造８１１、８１２は、電気めっきによって製造されてもよく、または両方のＩＭＦＣ構造８１１、８１２は、スパッタリングによって製造されてもよく、またはそれらのうちの一方が電気めっきによって製造され、他方がスパッタリングによって製造されてもよく、または第１のＩＭＦＣ８１１と第２のＩＭＦＣ８１２の下部とが電気めっきによって製造されてもよく、第２のＩＭＦＣ８１２の上部がスパッタリングによって製造されてもよい。

図１（ａ）～図８は、先行技術の方法によって、または次に説明する本発明による方法によって製造され得るＩＭＦＣ構造のいくつかの例を例示する。しかしながら、本発明は、これらの例示的な構造の製造に限定されず、さらに説明される方法に従って製造される他の構造にも適用されることに留意されたい。

図９は、本発明によって提案される、少なくとも１つの集積磁束コンセントレータ（ＩＭＦＣ）を有する半導体基板の製造方法９００のフローチャートを示す。方法９００は、少なくとも以下のステップを含む。
ａ）上面または最上層を有する半導体基板を提供するステップ（９０１）。この上面または最上層は、例えば、ＳｉＯ２またはＳｉＮまたはＳＵ－８を含み得る。
ｂ）上面に少なくとも１つの空洞を作製するステップ（９０２）。
ｃ）軟磁性材料の少なくとも１つの層をスパッタリングするステップ（９０３）。軟磁性材料は、例えば、Ｆｅ、Ｎｉ、ＦｅＮｉ、Ｆｅ系合金、Ｎｉ系合金、ＦｅＮｉ系合金、Ｃｏ系合金、金属ガラス、ミュー金属などのうちの１つ以上を含み得る。
ｄ）少なくとも１つの空洞の内側にある軟磁性材料の少なくとも一部分を残しながら、少なくとも１つの空洞の外側にある軟磁性材料の実質的にすべてを除去するステップ（９０４）。

本方法はさらに、犠牲層、例えば、ＳｉＯ２層、またはフォトレジスト層を提供する、または成長させる（９０６）ステップｆ）を含んでもよい。

本方法は、応力解放層、例えば、ポリマー、例えば、ポリイミド、Ａｌ、またはＡｌＮ、またはＡｌ２Ｏ３、またはＳｉＯ２、またはＴａ２Ｏ５、またはＡｌ系、またはＳｉ系、またはＴａ系の材料を塗布する（９０５）ステップｅ）をさらに含み得、図１１（ｃ）および図１２（ｃ）も参照されたい。

ステップｄ）は、化学的および機械的研磨（ＣＭＰ）を適用することを含んでもよい。

ステップｄ）は、リフトオフ技術を適用することを含んでもよい（図１４（ｄ）も参照されたい）。

ステップｂ）は、フォトレジスト層を塗布し（９０２）、リソグラフィを使用してフォトレジスト層をパターン化することを含んでもよい。

図１０（ａ）～図１４（ｄ）は、図９の方法の一部またはすべてのステップを行うことによって得ることができる中間半導体構造を示す。本発明は、図１０（ａ）～図１４（ｄ）に示す特定の例、およびこれらの構造を構築するために使用される方法ステップに限定されないが、これらの例は、様々な方法ステップおよびその効果を例示する。

図１０（ａ）は、半導体基板１０００ａ、例えば、半導体ウエハまたは半導体ダイを示す。図１０（ａ）に示す基板１０００ａは、好ましくは、少なくとも１つの水平ホール素子１００１を含む活性面と、活性面の上の相互接続スタック１０２３（「金属スタック」としても知られる）とを有する。相互接続スタックは、好ましくは、少なくとも４つの金属層Ｍ１～Ｍ４（明示的に図示せず）を含み、Ｍ１は、水平ホール素子に最も近い金属層である。基板１０００ａは、最上層１０２４、例えば、パッシベーション層、またはＳｉＯ２もしくはＳｉＮ、あるいはフォトレジスト層、例えば、ＳＵ－８をさらに含む。基板１０００ａは、ＣＭＯＳウエハであってもよい。当然ながら、実際には、半導体基板は、ここに示す単純な例よりもはるかに複雑であり得、２つ以上の水平ホール素子を含み得る。

図１０（ｂ）は、上面に空洞１０２６を提供した後の図１０（ａ）の半導体基板１０００ａを示す。空洞は、例えば、エッチングによって形成され得る。図示の例では、例えば、図３（ａ）～図３（ｄ）に示すＩＭＦＣを作製する場合、または図４（ａ）～図７に示す中心ＩＭＦＣを作製する場合のように、空洞の中心軸は、水平ホール素子１００１の中心に整列しているが、それは絶対必要というわけではない。実際、図１（ａ）または図２に示すＩＭＦＣ構造を構築するとき、空洞１０２６の外周縁は、水平ホール素子の上方または近くに位置する。

図１０（ｂ）に示す例では、空洞１０２６は、相互接続スタック１０２３（「金属スタック」とも呼ばれる）の最上部まで延在するが、それは絶対必要というわけではない。実際、いくつかの実施形態では、空洞１０２６は、相互接続スタックの中に部分的に延在し得る。この態様は、図１０（ｂ）には示していないが、参照によりその全体が本明細書に組み込まれる、同じ出願人によって２０１９年５月２４日に出願された特許出願ＥＰ１９１７６４３８．０（特に、図３および図５および図７、ならびに対応する説明を参照されたい）、ならびにこちらも参照によりその全体が本明細書に組み込まれる、同じ出願人によって２０２０年１１月３日に出願された特許出願ＥＰ２０２０５３３０．２（特に、図１３（ａ）～図１３（ｄ）、ならびに対応する説明を参照されたい）により詳細に説明されている。本発明を理解するためには、空洞が典型的には、エッチングストップとして機能する、金属層のうちの１つまで延在することを知っておくことで十分である。

図１０（ｃ）は、軟磁性材料の少なくとも１つの層をスパッタリングすることを含む、１つ以上の材料の１つ以上の層を堆積させた後の図１０（ｂ）の半導体基板１０００ｂを示す。図１０（ｃ）の特定の例では、軟磁性材料の単一の層がスパッタリングされているが、本発明はこれに限定されない（例えば、図１１（ｃ）または図１３（ｃ）を参照されたい）。

１つ以上の堆積層の高さ（または厚さ）、および相互接続スタック（塗布されている場合）の中への侵入の深さに応じて、空洞内に堆積された材料の最上部は、層１０２４の最上部の下方または上方に延在する。堆積層の高さは、スパッタリングの持続時間を含むスパッタリングパラメータを、当該技術分野でそれ自体は知られている方法で制御することによって決定することができる。いくつかの実施形態では、１つ以上の堆積層の最上部は、層１０２４の最上部よりも低く、それと実質的に同じ高さに、またはそれよりも高くにある。図１０（ｃ）の特定の例では、空洞は相互接続スタックの中に侵入せず、堆積層の高さは層１０２４の高さよりも大きいため、空洞１０２６の内側の堆積材料の最上部は、層１０２４の最上部の上方にある。

図１０（ｄ）は、空洞１０２６の外側にある軟磁性材料のすべて、または少なくとも大部分を除去した後の図１０（ｃ）の半導体基板１０００ｃを示す。この除去は、はさみ記号によって概略的に示すように、化学的および機械的研磨（ＣＭＰ）によって行うことができる。その結果、集積磁束コンセントレータ１０２７を有する半導体基板１０００ｄが得られる。

（例えば、空洞の内側の堆積層の最上部が層１０２４の最上部よりも低い場合に）研磨が軟磁性材料に物理的に接触しないことが実施形態の利点である。これは、磁気特性を向上させ得るからである。

（例えば、空洞の内側の堆積層の最上部が層１０２４の最上部よりも高い場合に）研磨が軟磁性材料に物理的に接触することが実施形態の利点である。これは、平らな上面を有するＩＭＦＣを提供するからである。

任意選択で、層１０２４はまた、除去され得るか、または部分的に除去され得る。これは、典型的には、犠牲層（例えば、フォトレジスト層）が図１０（ａ）の半導体基板１０００ａの上に塗布された場合である。この層１０２４を除去しないことの利点は、ＩＭＦＣ１０２７がその側面で機械的に支持され、したがって、ＩＭＦＣ１０２７が経時的に半導体基板から脱離するリスクが低減されることである。この層１０２４を除去することの利点は、ＩＭＦＣ１０２７が側壁から機械的応力を経験しないことであり、これは、その磁気特性（例えば、飽和、ヒステリシスなど）に有益であり得る。
任意選択で、例えば、ＳｉＮ層である（さらなる）保護層が、基板（図示せず）全体に塗布されてもよい。

任意選択で、応力解放層（図示せず）、例えば連続応力解放層、例えばポリマー層、例えばポリイミド層が、相互接続スタック１０２３と層１０２４との間に存在してもよい。

要約すると、図１０（ｄ）は、したがって、ｂ）空洞を作製することによって、およびｃ）磁性材料をスパッタリングすることによって、およびｄ）化学的および機械的研磨（ＣＭＰ）を適用することによって得ることができるＩＭＦＣ構造１０２７を含む半導体基板１０００ｄ（例えば、半導体ウエハまたは半導体ダイ）を例示する。

明示的には示されていないが、本開示の恩恵を受ける当業者は、半導体ウエハを複数の半導体ダイに切断することができ、これらのダイを既知の方法でリードフレーム上に搭載してオーバーモールドして、パッケージ化されたデバイスを形成することができることが分かるであろう。半導体基板上に実装される機能性に応じて、パッケージ化されたデバイスは、例えば、センサデバイス、電流センサデバイス、線形位置センサデバイス、角度位置センサデバイス、近接センサデバイス、近接スイッチ、マイクロ変圧器などであってもよく、これらはすべて、本発明によって想定されている。

図１１（ａ）～図１１（ｄ）は、図１０（ａ）～図１０（ｄ）の変形例を示し、図９の変形例である本発明の一実施形態による別の方法に関連する中間半導体基板１１００ａ～１１００ｄを示す。

図１１（ａ）～（ｄ）および図１０（ａ）～（ｄ）の半導体基板間の主な相違点は、応力解放層も堆積されることである。より具体的には、
図１１（ａ）および図１１（ｂ）は、図１０（ａ）および図１０（ｂ）と同一である。

図１１（ｃ）は、図１０（ｂ）の半導体基板１１００ｂに１つ以上の材料の１つ以上の層を堆積させた後に得られた半導体基板１１００ｃを示し、第１の（より低い）層は応力解放層１１３０であり、他の層のうちの少なくとも１つは、スパッタリングによって堆積された軟磁性材料である。

応力解放層１１３０は、例えば、スピンコーティングによって堆積され得るポリマー層またはポリイミド層であってもよく、またはそれを含んでもよい。応力解放層は、例えば、電気めっきによって、またはスパッタリングによって堆積され得るＡｌまたはＡｌ合金であってもよく、またはそれを含んでもよい。応力解放層は、例えば、スパッタリングによって堆積され得るＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料であってもよく、またはそれを含んでもよい。

応力解放層１１３０は、約０．５ｎｍ～約１００ｎｍ、または約０．５ｎｍ～約４０ｎｍ、または約１．０ｎｍ～約４０ｎｍ、または約１．０ｎｍ～約２０ｎｍ、または約１．０ｎｍ～約１０ｎｍ、または約２．０ｎｍ～約２０ｎｍ、または約２．０ｎｍ～約１０ｎｍ、または約２．０ｎｍ～約４．０ｎｍの範囲、例えば、約２ｎｍに等しい、または約３ｎｍに等しい、または約４ｎｍに等しい、または約５ｎｍに等しい厚さを有し得る。

このような応力解放層１１３０を塗布することの大きな利点は、軟磁性材料と半導体材料（例えば、主にＳｉ）との間の界面における機械的応力が低減され、層間剥離のリスクが低減され、デバイスの信頼性および／または寿命が向上されることである。

図１１（ｄ）は、空洞１１２６の外側にある軟磁性材料１１２５のすべて、または少なくとも大部分を除去した後の図１１（ｃ）の半導体基板１１００ｃを示す。この除去は、はさみ記号によって概略的に示すように、化学的および機械的研磨（ＣＭＰ）によって行うことができる。その結果、応力解放材料１１３０の上に集積磁束コンセントレータ１１２７を有する半導体基板１１００ｄが得られる。

図１０（ａ）～図１０（ｄ）について説明したものと同様のいくつかの変形例が、単独でまたは組み合わせて可能であり、例えば、
－空洞１１２６は、相互接続スタック１１２３の中に部分的に延在してもよい。
－堆積層（応力解放層および軟磁性材料を含む）の全高は、層１１２４の高さよりも小さい、それに実質的に等しい、またはそれよりも大きくてもよい。
－任意選択で、層１１２４は、例えばエッチングによって基板１１００ｄから除去されてもよい。
－任意選択で、（さらなる）保護層またはパッシベーション層が、基板１１００ｄ上に提供されてもよい。
－任意選択で、空洞の外周縁の縁は、空洞の中心軸ではなく、少なくとも１つの水平ホール素子の近傍にあってもよい。

要約すると、図１１（ｄ）は、したがって、ｂ）空洞を作製することによって、およびｅ）応力解放層を提供することによって、およびｃ）磁性材料をスパッタリングすることによって、およびｄ）化学的および機械的研磨（ＣＭＰ）を適用することによって得ることができるＩＭＦＣ構造１１２７を含む半導体基板１１００ｄを例示する。

図１２（ａ）～図１２（ｄ）は、図１１（ａ）～図１１（ｄ）の変形例を示し、図９の変形例である本発明の一実施形態による別の方法に関連する中間半導体基板１２００ａ～１２００ｄを示している。図１２（ａ）～（ｄ）および図１１（ａ）～（ｄ）の半導体基板間の主な相違点は、
（ｉ）図１２（ａ）～（ｄ）の空洞１２２６は、例えば、異方性エッチングによって得られ得る、例えば４０°～８５°の範囲で、９０°とは異なる、半導体基板に対して角度φを形成する直立壁を有する、および
（ｉｉ）図１２（ａ）～（ｄ）の半導体基板は、少なくとも２つの水平ホール素子を有する、および
（ｉｉｉ）空洞の縁（空洞の中心軸ではなく）は、水平ホール素子の近傍に位置する。

相違点（ｉｉ）および（ｉｉｉ）は互いに関連しているが、相違点（ｉ）とは構造的および機能的に無関係である。

図１２（ｄ）に示す実施形態の利点は、ＩＭＦＣ １２２７が経験する、側壁上の材料１２２４からの機械的圧迫がより少ない（その磁気特性に有益である）と同時に、機械的接続が向上され、したがって、より大きな表面積に起因する半導体基板からの脱離のリスクが低減されることである。

要約すると、図１２（ｄ）は、したがって、ｂ）斜めの縁を有する空洞を作製することによって、およびｅ）応力解放層を提供することによって、およびｃ）磁性材料をスパッタリングすることによって、およびｄ）化学的および機械的研磨（ＣＭＰ）を適用することによって得ることができるＩＭＦＣ構造１２２７を含む半導体基板を例示する。

図１３（ａ）～図１３（ｄ）は、図１０（ａ）～図１０（ｄ）の変形例を示し、図９の変形例である本発明の一実施形態による別の方法に関連する中間半導体基板１３００ａ～１３００ｄを示している。

図１３（ａ）の半導体基板１３００ａと図１０（ａ）の半導体基板１０００ａとの間の主な相違点は、図１３（ａ）の半導体基板１３００ａが、その上面において、パッシベーション層１３２８を明示的に示すことである。半導体基板１３００ａは、ＣＭＯＳウエハであってもよい。

図１３（ｂ）の半導体基板１３００ｂと図１０（ｂ）の半導体基板１０００ｂとの間の主な相違点は、図１３（ｂ）の半導体基板１３００ｂの空洞１３２６が、例えば、金属層Ｍ１～Ｍ４のうちの１つに到達するまで、相互接続層１３２３の中に部分的に延在することである。図示の例では、空洞は、エッチングストップとして機能する金属層Ｍ３まで延在する。

図１３（ｃ）の半導体基板１３００ｃと図１０（ｃ）の半導体基板１０００ｃとの間の主な相違点は、１層のみではなく、複数の層１３３１．ｉ、１３２５．ｉ（ｉは整数）が塗布されることである。図示の特定の例では、Ｎ倍の２つの交互層のスタックがスパッタリングされる。一方の層１３３２．ｉは応力解放層であり、他方の層１３２５．ｉは、例えば、ＦｅもしくはＮｉもしくはＦｅＮｉ、またはＦｅ系もしくはＮｉ系もしくはＦｅＮｉ系、またはＣｏ系、またはミュー金属もしくは金属ガラスなどの軟磁性材料であるか、またはそれを含む。いくつかまたはすべての応力解放層１３３１．ｉは、約０．５ｎｍ～約１００ｎｍ、または約１ｎｍ～約２０ｎｍ、または約２ｎｍ～約１０ｎｍの厚さを有してよく、例えば、ＡｌもしくはＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料を含んでよく、これらは、スパッタリングによって塗布され得る。いくつかおよびすべての軟磁性層１３２５．ｉは、約５０ｎｍ～約１０００ｎｍ、または約５０ｎｍ～約５００ｎｍ、または約５０ｎｍ～約２００ｎｍの厚さを有し得る。上述のように、これらのスパッタリングされた層の総スタックは、例えば、２．０μｍ～８０μｍの範囲の高さを有してもよい。必要に応じて、空洞１３２６を作製する前に、ステップａ）において、パッシベーション層１３２８の上に追加の層を塗布し得るか、または塗布する必要がある。

一実施形態では、軟磁性材料層を含むか、またはそれからなるいくつかまたはすべての層の厚さは、相互接続スタックの金属層（Ｍ１～Ｍ３またはＭ１～Ｍ４）のうちの１つの厚さ（例えば、最薄または最厚または平均値または中央値の厚さ）の少なくとも２．０倍、または少なくとも２．５倍、または少なくとも３倍、または少なくとも４倍、または少なくとも５倍、または少なくとも７倍、または少なくとも８倍、または少なくとも１０倍である。

図１３（ｃ）および図１３（ｄ）から理解することができるように、空洞１３２６内に堆積されたスタック層の総厚さが、相互接続スタック１３２３の内側の侵入深さと、パッシベーション層１３２８およびその上に塗布される任意の追加の層の高さとの合計よりも小さい場合、研磨は、スタック層に物理的に接触しない。上述のように、これは、スタックの磁気特性に有益であり得る。層のスタック１３２７は、軟磁気特性を有するため、本明細書では集積磁束コンセントレータ「ＩＭＦＣ」とも呼ばれる。

図１３（ｄ）に示す実施形態の利点は、
（ｉ）元のパッシベーション層１３２８は主にそのまま残されており、したがって、基板上の別のパッシベーション層の追加が任意選択で省略され得ること、および
（ｉｉ）ＩＭＦＣ１３２７が、相互接続スタック１３２３内に部分的に埋め込まれ（優れた機械的グリップを提供し得る）、したがって、側壁から過剰な機械的圧力を提供することなく、脱離のリスクを低減させること、
（ｉｉｉ）ＩＭＦＣ１３２７が、複数のＮ倍の２つの交互層を含み、一方が応力解放層であり、他方が軟磁性材料であること、である。これは、一部の機械的な圧力／応力を吸収するのに十分な柔軟性を持ち、優れた磁気特性を有するスタックという、両方の長所を提供する。したがって、ＩＭＦＣ１３２７は、２＊Ｎ層の総数を含み得、Ｎは、少なくとも２、例えば２～１００の範囲、例えば５～５０の範囲、または１０～４０の範囲、または１５～３０の範囲、例えば約２０に等しい、または約２５に等しい整数値である。

要約すると、図１３（ｄ）は、したがって、ｂ）相互接続スタックの中に延在する空洞１３２６を作製することによって、およびｃ）複数のＮ倍の２つの層：１つの応力解放層と１つの軟磁性層をスパッタリングすることによって、およびｄ）化学的および機械的研磨（ＣＭＰ）を適用することとによって得ることができるＩＭＦＣ構造１３２７を含む半導体基板１３００ｄを例示する。

図１４（ａ）～図１４（ｄ）は、図１０（ａ）～図１０（ｄ）の変形例を示し、これもまた図９の変形例である、本発明の一実施形態による別の方法に関連する中間半導体基板１４００ａ～１４００ｄを示している。

図１４（ａ～ｃ）の半導体基板と図１０（ａ～ｃ）の半導体基板との間の主な相違点は、図１４（ａ～ｃ）の半導体基板が、その上面に犠牲層またはレジスト層１４２９を明示的に示すことである。半導体基板１４００ａは、ＣＭＯＳウエハであってもよい。

図１０（ａ～ｄ）の中間基板に関連する方法と、図１４（ａ～ｄ）の中間基板に関連付けられた方法との間の別の相違点は、図１４（ｄ）の半導体基板１４００ｄが、化学的および機械的研磨ステップ（ＣＭＰ）の代わりにリフトオフプロセスによって、犠牲層またはレジスト層、およびその上にスパッタリングされた材料を除去することによって得られることである。

好ましい実施形態では、空洞内の堆積層の最上部は、犠牲層またはレジスト層の堆積層の底部に到達せず、これは、好ましい実施形態では、相互接続スタック（塗布される場合）の中への侵入深さと堆積層の高さとの合計が、層１４２９の高さよりも小さいことを意味する。これは、空洞１４２６の外側の犠牲層上またはレジスト層上に堆積された材料が、リフトオフプロセスによって完全に除去されないリスクを低減する。

一実施形態では、半導体基板１４００ｃ上で化学的および機械的研磨（ＣＭＰ）ステップが行われて、空洞の外側の余分の材料の一部を少なくとも部分的に除去し、余分の材料の一部が空洞内の軟磁性材料１４２７に付着するリスクを低減する。

要約すると、図１４（ｄ）は、したがって、ｆ）レジスト層または犠牲層を提供することによって、ｂ）空洞を作製することによって、およびｃ）磁性材料をスパッタリングすることによって、およびｄ）犠牲層またはレジスト層のリフトオフによって得ることができるＩＭＦＣ構造１４２７を含む半導体基板１４００ｄを例示する。

本開示の恩恵を受ける当業者は、図１０（ａ）～図１４（ｄ）の例から、一実施形態に示される特定のステップからの特徴を他の実施形態のステップと組み合わせることによって、さらなる変形例も企図されることを理解するであろう。例えば、すべての実施形態において、空洞は、相互接続スタックの中に部分的に延在していてもいなくてもよく、および／またはすべての実施形態において、空洞の縁は、斜めであるまたは傾斜されていてもいなくてもよく、および／またはすべての実施形態において、応力解放層が第１の層として塗布されてもされなくてもよく、および／またはすべての実施形態において、単一の磁気層がスパッタリングされても、複数の少なくとも２つの交互層（応力解放層および軟磁性層）がスパッタリングされてもよい。

本発明はまた、第１のＩＭＣ素子、例えば、図８の８１１が、既知の方法で電気めっきによって作成され、第２のＩＭＣ素子、例えば、図８の８１２が、本発明によって提案される方法を使用して作成される方法を提案する。

本発明はまた、第１のＩＭＦＣ素子、例えば、図８の８１１が、電気めっきによって完全に（または単独で）作成され、第２のＩＭＦＣ素子、例えば、図８の８１２が、電気めっきによって部分的に、かつ本発明によって提案されるように部分的に作成される方法を提案する。より具体的には、この実施形態では、まず、第１のＩＭＦＣ素子と第２のＩＭＦＣ素子の下部とが電気めっきによって作成され、電気めっきされた基板（例えば、半導体ウエハ）が、本発明の図９の方法のステップａ）で使用され、次いで、ステップｆ）において、犠牲層、例えば、フォトレジスト層が堆積され、ステップｂ）において、第２のＩＭＦＣの（電気めっきされた）下部の最上部まで延在する空洞が作製され、ステップｃ）において、スパッタリングによって、その下（電気めっきされた）部の上に追加の材料が追加されて半導体ウエハが作製される。このような「ハイブリッド方法」は、異なる高さを有する第１および第２のＩＭＦＣ素子を有する半導体基板を生成することができるという利点を提供する。上で言及されたのと同じ変形例もまた、ここで適用することができ、例えば、空洞は、斜めの壁を有していてもいなくてもよく、第２のＩＭＦＣの最上層は、単一の層であってもよく、または複数の交互層を含んでもよいことなどに留意されたい。

完全性のために、図１５は、本発明による方法によって製造された集積変圧器１５００の概略図である。１つ以上の集積コイルを含む半導体デバイスを作成する方法が知られており、したがって、本明細書でさらに詳細に説明する必要はない。図１５の図面を提供する主な理由は、本発明による方法を使用することにより、それらのコイルの内側に軟磁性コア１５１１を実装することができることを例示することである。これ以上の詳細は必要ないと考えられる。

図面は、概略に過ぎず、非限定的である。図面では、一部の要素のサイズは誇張され得、例示目的のために縮尺どおりに描画されていない。特許請求の範囲における任意の参照符号は、範囲を限定すると解釈されるべきではない。異なる図面において、同じ参照符号は、同じまたは類似の要素を指す。

Claims (15)

1. 少なくとも１つの集積磁束コンセントレータ（１０２７；１１２７；１２２７；１３２７；１４２７）を含む半導体基板（１０００ｄ、１１００ｄ、１２００ｄ、１３００ｄ；１４００ｄ）の製造方法（９００）であって、前記方法は、
   ａ）上面を有する半導体基板（１０００ａ；１１００ａ；１２００ａ；１３００ａ；１４００ａ）を提供するステップ（９０１）と、
   ｂ）前記上面に少なくとも１つの空洞（１０２６；１１２６；１２２６；１３２６；１４２６）を作製するステップ（９０２）と、
   ｃ）軟磁性材料の少なくとも１つの層（１０２５；１１２５；１２２５；１３２５；１４２５）をスパッタリングすることを含む、１つ以上の材料の１つ以上の層（１３３１；１３２５）を堆積させるステップ（９０３）と、
   ｄ）前記少なくとも１つの空洞の内側の前記軟磁性材料の少なくとも一部分を残しながら、前記少なくとも１つの空洞（１０２６；１１２６；１２２６；１３２６；１４２６）の外側にある前記軟磁性材料の実質的にすべてを除去するステップ（９０４）と、を含む、方法。
2. ステップｄ）は、化学的機械的研磨（ＣＭＰ）を適用することによって、前記少なくとも１つの空洞（１０２６；１１２６；１２２６；１３２６）の外側にある前記軟磁性材料の実質的にすべてを除去すること（９０４）を含む、先行請求項のいずれか一項に記載の方法（９００）。
3. ステップｄ）は、リフトオフを適用することによって、前記少なくとも１つの空洞（１４２６）の外側にある前記軟磁性材料の実質的にすべてを除去すること（９０４）を含む、先行請求項のいずれか一項に記載の方法（９００）。
4. ステップｂ）は、前記上面にフォトレジスト層を塗布すること（９０２）と、前記フォトレジスト層をパターン化することと、を含む、先行請求項のいずれか一項に記載の方法（９００）。
5. ステップｂ）は、前記半導体基板（１０００ａ；１１００ａ；１２００ａ；１３００ａ；１４００ａ）に垂直な方向（Ｚ）に所定の第１の高さ（Ｈ１）を有するように前記少なくとも１つの空洞（１０２６；１１２６；１２２６；１３２６；１４２６）を作製すること（９０２）を含み、
   ステップｃ）は、前記半導体基板に垂直な前記方向（Ｚ）に、前記１つ以上の層を第２の高さ（Ｈ２）にわたって堆積させること（９０３）を含み、
   前記第２の高さ（Ｈ２）は、前記第１の高さ（Ｈ１）よりも大きい、先行請求項のいずれか一項に記載の方法（９００）。
6. ステップａ）は、少なくとも１つの磁気センサ素子と、少なくとも３つまたは少なくとも４つの金属層（Ｍ１～Ｍ４）を含む相互接続スタック（１３２３）とを含む半導体基板（１３００ａ）を提供すること（９０１）を含み、
   ステップｂ）は、前記相互接続スタック（１３２６）の中に少なくとも部分的に延在するように、前記少なくとも１つの空洞（１３２６）を作製すること（９０２）を含む、先行請求項のいずれか一項に記載の方法（９００）。
7. ステップｂ）は、前記相互接続スタックの前記金属層（Ｍ１、Ｍ２、Ｍ３、Ｍ４）のうちの１つまで延在するように、前記少なくとも１つの空洞（１３２６）を作製すること（９０２）を含む、請求項６に記載の方法（９００）。
8. ステップｃ）は、前記１つ以上の層のうちの第１の層として、ポリマー層（１１３０）、またはポリイミド、または応力解放層（１３３１．１）を堆積させること（９０３）を含む、先行請求項のいずれか一項に記載の方法（９００）。
9. ステップｃ）は、軟磁性材料の前記層（１３２５．１）の直ぐ下に、ＡｌもしくはＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料の少なくとも１つの層（１３３１．１）を提供すること（９０３）を含み、および／あるいは
   ステップｃ）は、軟磁性材料の前記層（１３２５．１）の直ぐ上に、ＡｌもしくはＡｌＮもしくはＡｌ２Ｏ３もしくはＳｉＯ２もしくはＴａ２Ｏ５、またはＡｌ系もしくはＳｉ系もしくはＴａ系材料の少なくとも１つの層（１３３１．２）を提供することを含む、先行請求項のいずれか一項に記載の方法。
10. ステップｃ）は、
    ｉ）応力解放層（１３３１．１）をスパッタリングすること、および、
    ｉｉ）軟磁性材料の層（１３２５．１）をスパッタリングすること、を少なくとも２回繰り返すことによって、層のスタックを形成することを含む、先行請求項のいずれか一項に記載の方法（９００）。
11. ステップｂ）は、前記半導体基板と９０°とは異なる角度（φ）を形成する傾斜した側壁を有する前記少なくとも１つの空洞（１２２６）を作製すること（９０２）を含み、または、
    ステップｂ）は、丸みを帯びたもしくは湾曲した側壁を有する前記少なくとも１つの空洞（１２２６）を作製すること（９０２）を含む、先行請求項のいずれか一項に記載の方法（９００）。
12. ステップａ）は、少なくとも１つまたは少なくとも２つの水平ホール素子（Ｈ１；Ｈ３）を含む半導体基板を提供すること（９０１）を含み、
    ステップｂ）は、前記空洞（１２２６）が前記少なくとも１つまたは前記少なくとも２つの水平ホール素子（Ｈ１；Ｈ３）の幾何学的中心に実質的に整列する外縁を有する形状を有するように、前記少なくとも１つまたは前記少なくとも２つの水平ホール素子（Ｈ１；Ｈ３）の上方に前記少なくとも１つの空洞（１２２６）を作製すること（９０２）を含む、先行請求項のいずれか一項に記載の方法（９００）。
13. ステップａ）は、少なくとも１つの水平ホール素子（Ｈｃ）を含む半導体基板を提供すること（９０１）を含み、
    ステップｂ）は、前記空洞が前記水平ホール素子（Ｈｃ）の幾何学的中心に整列する幾何学的中心を有する形状を有するように、前記水平ホール素子の上方に前記少なくとも１つの空洞を作製すること（９０２）を含む、先行請求項のいずれか一項に記載の方法（９００）。
14. １つ以上の材料の１つ以上の層を含む集積磁束コンセントレータ（１０２７；１１２７；１２２７；１３２７；１４２７）を含む、集積半導体基板（１０００ｄ；１１００ｄ；１２００ｄ；１３００ｄ）であって、特徴：
    ｉ）少なくとも３つまたは少なくとも４つの金属層（Ｍ１～Ｍ４）を含む相互接続スタック（１３２３）であって、前記集積磁束コンセントレータ（１３２７）は前記相互接続スタックの中に少なくとも部分的に延在する、相互接続スタック（１３２３）、
    ｉｉ）少なくとも３つまたは少なくとも４つの金属層（Ｍ１～Ｍ４）を含む相互接続スタック（１３２３）であって、前記集積磁束コンセントレータ（１３２７）は、前記相互接続スタックの前記金属層（Ｍ１～Ｍ４）のうちの１つまで延在する、相互接続スタック（１３２３）、
    ｉｉｉ）軟磁性材料の前記層（１３２５．２）の直ぐ下の少なくとも１つの応力解放層（１３３１．１）、および軟磁性材料の前記層（１３２５．２）の直ぐ上の少なくとも１つの応力解放層（１３３１．２）、
    ｉｖ）応力解放材料を含む第１の層（１３３１）、および軟磁性材料を含む第２の層（１３２５）を含む、複数の２つの交互層（１３３１；１３２５）、
    ｖ）前記集積磁束コンセントレータ（１２２７）は、傾斜した側壁を有する、
    ｖｉ）前記集積半導体基板は、少なくとも１つの水平ホール素子（Ｈ１、Ｈ３）をさらに含み、前記集積磁束コンセントレータは、前記水平ホール素子（Ｈ１、Ｈ３）に実質的に整列する外縁を有する形状を有する、
    ｖｉｉ）前記集積半導体基板は、少なくとも１つの水平ホール素子（Ｈｃ）をさらに含み、前記集積磁束コンセントレータ（ＩＭＦＣ）は、前記水平ホール素子（Ｈｃ）の幾何学的中心に実質的に整列する幾何学的中心を有する形状を有する、
    ｖｉｉｉ）前記集積半導体基板（１１００ｄ；１１００ｄ；１２００ｄ；１３００ｄ）は、研磨された上面、または上にパッシベーション層を有する研磨された表面を含む、のうちの１つ以上をさらに含む、集積半導体基板（１０００ｄ；１１００ｄ；１２００ｄ；１３００ｄ）。
15. 請求項１４に記載の集積半導体基板（８２２）と、ハウジング（８７０）と、を含む、集積半導体デバイス（８００）。

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