JP2022019553A - 低面積および低消費電力の時間－デジタル変換器 - Google Patents

Abstract

【課題】期間をデジタル値に変換するためのＴＤＣが開示される。【解決手段】例示的なＴＤＣは、リング発振器および残差生成回路を含む。残差生成回路の各段は、リング発振器の２つの異なる段からの出力で動作するように構成されている。ＴＤＣは、期間がデジタル値に変換されている間に、リング発振器の段のうちの１つの出力が、第１の信号レベルにある状態と第２の信号レベルにある状態との間で切り替わる回数をカウントするためのカウンタをさらに含む。ＴＤＣは、カウンタによりカウントされた回数を示す値と残差生成回路の出力とを合成することにより、デジタル値を生成するためのコンバイナも含む。このようなＴＤＣは、充分に線形の挙動を生じつつ、従来のＴＤＣ設計に比べ、相対的に低面積および低消費電力であり得る。【選択図】図１

Description

本開示は、概して、電子デバイスおよびシステムに関し、より詳細には、時間－デジタル変換器に関する。

電子計装および信号処理において、時間－デジタル変換器（ＴＤＣ）は、イベントを認識し、イベントが発生した時間またはイベントが発生した期間のデジタル表現を提供するためのデバイスである。例えば、ＴＤＣは、各入来パルスについて、到着時間を示すデジタル値を出力し得る。いくつかの用途は、絶対時間の何らかの概念よりもむしろ、２つのイベント間の時間間隔を測定することを望んでいる。例えば、位相ロックループ（ＰＬＬ）回路で使用されるＴＤＣは、入力クロック信号とフィードバッククロック信号との間の位相差を測定し得る。ＴＤＣは、入力クロック信号のパルスとフィードバッククロック信号のパルスとの間の位相差をデジタル化し、デジタル化された位相差の表示を出力し得る。

様々な要因が、ＴＤＣのコスト、品質、およびロバスト性に影響を及ぼし得る。空間／表面積などの物理的制約が、ＴＤＣの要件または仕様にさらなる制約を課すことがあり得、それ故に、所与の用途に最適なＴＤＣを設計する際には、トレードオフおよび工夫がなされなければならない。

本開示の一態様は、時間－デジタル変換器（ＴＤＣ）を提供する。本ＴＤＣは、
複数の段を有しているリング発振器と、
複数の段を有している残差生成回路であって、残差生成回路の各段が、リング発振器の２つの段からの出力で動作するように構成された、残差生成回路と、
リング発振器の複数の段のうちの１つの出力に結合されており、期間がデジタル値に変換されている間に、リング発振器の複数の段のうちの１つの出力における信号が、第１の信号レベルにある状態と第２の信号レベルにある状態との間で切り替わる回数をカウントするように構成された、カウンタと、
カウンタによりカウントされた回数を示す値および残差生成回路の出力を合成して、デジタル値を生成する、ように構成されたコンバイナと、を含む。

本開示の別の態様は、基準クロック信号と入力クロック信号との間の位相差を示す期間をデジタル値に変換するための方法を提供する。本方法は、
パルス調整論理により、リング発振器および残差生成回路の各々にｅｎａｂｌｅ信号を提供することであって、
ｅｎａｂｌｅ信号が、期間の持続時間にわたってアクティブであり、期間の前後に非アクティブであり、
リング発振器が、複数の段を含み、
残差生成回路が、複数の段を含み、
残差生成回路の各段が、リング発振器の２つの段からの出力で動作するように構成されている、提供することと、
ｅｎａｂｌｅ信号がアクティブである時間において、リング発振器の複数の段のうちの１つの出力における信号が、第１の信号レベルにある状態と第２の信号レベルにある状態との間で切り替わる回数を、カウンタによりカウントすることと、
カウンタによりカウントされた回数を示す値および残差生成回路の出力に基づき、デジタル値を生成することと、を含む。

本開示のより完全な理解と、その特徴および利点とを提供するために、同様の参照番号が同様の部品を表す添付の図と併用して、以下の説明を参照する。

図１は、本開示のいくつかの実施形態による、例示的なＴＤＣの電気回路図を提供する。 図２は、本開示のいくつかの実施形態による、図１のＴＤＣのリング発振器および残差生成回路の電気回路図を提供する。 図３は、本開示のいくつかの実施形態による、図１のＴＤＣ内で使用され得るカウンタの模式図を提供する。 図４は、本開示のいくつかの実施形態による、図１のＴＤＣのタイミング図を提供する。 図５は、本開示のいくつかの実施形態による、図１の１つ以上のＴＤＣが実装され得る例示的なシステムの模式図を提供する。 図６は、本開示のいくつかの実施形態による、図１の１つ以上のＴＤＣを含み得る、例示的な電気デバイスのブロック図である。 図７は、本開示のいくつかの実施形態による、図１の１つ以上のＴＤＣの動作を制御するように構成され得る例示的なデータ処理システムを示すブロック図を提供する。

概要
本開示のシステム、方法、およびデバイスの各々は、いくつかの革新的な態様を有しており、それらのうちのどの１つも、本明細書に開示される望ましい属性の全てを単独で担うことはない。本開示に記載される主題の１つ以上の実装の詳細は、以下の説明および添付の図面に明記される。

本明細書において提案される低面積および低消費電力のＴＤＣを例示する目的のために、このようなデバイスにおいて作用し得る現象をまず理解することが有用であり得る。以下の基礎的な情報は、本開示が適正に解説され得る根拠とみなされ得る。このような情報は、解説の目的のためだけに提供されており、よって、本開示の広義の範囲と、その可能性のある用途とを限定するように、決して解釈されるべきではない。

多くの電子デバイスのケースにおけるように、ＴＤＣが占有するダイ面積と、ＴＤＣが動作中に消費する電力と、は２つの重要な設計パラメータである。別の重要な設計パラメータが、ＴＤＣの線形性である。電子デバイス（または電子構成要素もしくはシステム）の線形性は、理論上理解しやすい。すなわち、線形性は、入力信号に正比例する出力信号を提供する、デバイスの能力を一般に指す。換言すると、デバイスが完璧に線形である場合、入力信号に対する出力信号の比率の関係は、直線である。実在のデバイスにおいてこの挙動を達成することは、はるかにより複雑であり、ダイ面積または消費電力などのいくつかの他の設計パラメータをしばしば犠牲にして、線形性に対する多くの課題を解決しなければならない。

過去には、遅延連鎖ＴＤＣおよびサイクリックＴＤＣなど、多くのタイプのＴＤＣが探究されてきた。従来の遅延連鎖ＴＤＣは、最も簡素な実装を提供し得るが、線形性に乏しく、かつ、求められるレンジを実現するためにダイ上で相対的に大きな表面積を占める、という不利益を有し得る。従来のサイクリックＴＤＣは有利にも、遅延連鎖ＴＤＣに比べると、より良好な線形性を実現し得、より小さな表面積を占有し得るが、電力を大量消費する回路構成を要し得る。

本開示の実施形態は、期間をデジタル値に変換するためのＴＤＣと、このようなＴＤＣが実装され得るデバイスおよびシステムと、に関する。例示的なＴＤＣは、リング発振器および残差生成回路を含み、それらの各々は、同数の段を含む（すなわち、リング発振器が複数の段を含み、残差生成回路も、リング発振器の段数に数の上で等しい、複数の段を含む）。残差生成回路の各段は、リング発振器の２つの異なる段からの出力で動作するように構成されている。ＴＤＣは、デジタル値に変換されている所与の期間中に、リング発振器の複数の段のうちの１つの出力における信号が、第１の信号レベル（例えば、ｈｉｇｈ論理状態に対応する電圧レベル）にある状態と第２の信号レベル（例えば、ｌｏｗ論理状態に対応する電圧レベル）にある状態との間で切り替わる回数を（例えば、特定の開始値から開始して、例えば、０から開始して、カウンタ値を１ずつインクリメントすることにより）カウントするように構成されたカウンタをさらに含む。例えば、カウンタは、リング発振器および残差生成回路のためのＥＮＡＢＬＥ信号が第１の論理状態（例えば、ｈｉｇｈ論理状態）にある期間中に、リング発振器のその１つの段の出力が０から１におよび１から０に切り替わる回数をカウントするように構成され得る。ＴＤＣは、（例えば、リング発振器および残差生成回路のためのＥＮＡＢＬＥ信号が第２の論理状態（例えば、ｌｏｗ論理状態）に切り替わったときに）カウンタによりカウントされた回数を示す値および残差生成回路の出力を合成することにより、変換されている期間を表すデジタル値を生成するように構成されたコンバイナをさらに含む。このようなＴＤＣにおいて、カウンタは、リング発振器出力のうちの１つのみで動作するように構成され得（例えば、本図面において示されるように、リング発振器の最終段の出力で、であるが、他の実施形態において、カウンタは、リング発振器の任意の他の段の出力で動作し得）、このことは有利にも、カウンタの全体的なサイズおよび総数を相対的に小さく保つことを可能にし、一方、残差生成回路は、リング発振器および残差生成回路のためのｅｎａｂｌｅ信号が第２の論理状態に切り替わったときに、リング発振器の状態に対応するコードを提供するために使用され得る。その結果、このようなＴＤＣは、充分に線形の挙動を生じつつ、従来のＴＤＣ設計に比べ、相対的に低面積および低消費電力で実現され得る。この理由により、本明細書に記載されるＴＤＣは、「相対的に低面積および低消費電力のＴＤＣ」と呼ばれ得るが、この相対的な呼称は、技術のさらなる進展に伴い、変化し得る。

残差生成を利用するいくつかのＴＤＣが、当該技術では公知である。しかしながら、それらの動作原理は、本明細書に提案されるＴＤＣとは大きく異なっている。例えば、より詳細に以下に説明するように、本明細書に記載されるＴＤＣは、期間のデジタル値への変換が完了した後に毎回リセットされる。ＴＤＣがデジタル値への変換を必要とする期間の開始と、対応する次の期間の開始との間の持続時間は、「ＴＤＣサイクル」と呼ばれ得る。したがって、本明細書に記載されるＴＤＣは、各変換が完了した後に、かつ、次の変換が開始する前に、リング発振器および残差生成回路がリセットされるという点で、単一サイクルＴＤＣである。これは、１つのＴＤＣサイクルからの残差が次に持ち越されて、結果がＴＤＣサイクル間で平均化またはフィルタリングされる、ゲーテッドリング発振器（ＧＲＯ）のＴＤＣアーキテクチャとは異なる。ＭＡＳＨ ＴＤＣの残差計算の別の形において、リング発振器の出力が、複数個のＴＤＣサイクルにわたってやはり計算され、ＴＤＣサイクル内の２つ以上のクロックサイクルにわたって微分され得、状態遷移を検出する。これは、残差の計算に別個のクロックが必要とされず、かつ、単一のＴＤＣサイクルにわたって残差計算が行われる、本明細書に記載されるＴＤＣとも異なっている。

当業者により認識されるように、本開示の態様は、本明細書で提案されるような、相対的に低面積および低消費電力のＴＤＣの特定の態様において、例えば、方法、システム、コンピュータプログラムプロダクト、またはコンピュータ読み取り可能な記憶媒体として、様々な方式で具現化され得る。よって、本開示の態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコードなどを含む）、または、本明細書においては「回路」、「モジュール」、もしくは「システム」と全てが概して呼ばれ得る、ソフトウェア態様およびハードウェア態様を組み合わせた実施形態、の形をとり得る。本開示に記載される機能は、１つ以上のコンピュータの、１つ以上のハードウェア処理ユニット、例えば、１つ以上のマイクロプロセッサ、により実行されるアルゴリズムとして実装され得る。様々な実施形態において、本明細書に記載される方法の各々の異なるステップおよびステップの一部分は、異なる処理ユニットにより実施され得る。さらに、本開示の態様は、好ましくは非一時的であり、かつ、コンピュータ読み取り可能なプログラムコードをそこに具現化している、例えば、そこに格納している、１つ以上のコンピュータ読み取り可能な媒体において具現化されるコンピュータプログラム製品の形をとり得る。様々な実施形態において、このようなコンピュータプログラムは、例えば、既存のデバイスおよびシステムに（例えば、既存のＰＬＬ、デジタル信号処理（ＤＳＰ）コア、および／もしくはそれらのコントローラなどに）ダウンロード（アップデート）され得るか、または、これらのデバイスおよびシステムの製造時に格納され得る。

以下の詳細な説明は、具体的な特定の実施形態の様々な説明を提示する。しかしながら、本明細書に記載される革新技術は、例えば、選択例により定義およびカバーされるように、多数の異なる様式で具現化することができる。

以下の説明においては、同様の参照番号が同一のまたは機能的に同様の要素を示し得る図面を参照する。図面に例示された要素が、必ずしも縮尺通りに描かれていないことが理解されるであろう。また、いくつかの実施形態は、２つ以上の図面からの特徴の、任意の好適な組み合わせを組み込み得る。さらに、特定の実施形態が、図面に例示されるよりも多くの要素、および／または、図面に例示される要素のサブセット、を含み得ることが理解されるであろう。概して、本明細書において提供されるいくつかの図面は、相対的に低面積および低消費電力のＴＤＣの様々な態様と、このような回路が実装され得るシステムと、を例示しているが、これらのシステムの詳細は、異なる実施形態で異なり得る。例えば、本明細書において提示される、相対的に低面積および低消費電力のＴＤＣの様々な構成要素は、そこに含まれるか、またはそこに結合される、さらなる構成要素であって、図面では具体的に示されていない、論理、記憶装置、パッシブな要素（例えば、抵抗器、コンデンサ、インダクタなど）、または、他の要素（例えば、トランジスタなど）などの構成要素、を有し得る。別の例において、本明細書において提示されるＴＤＣの様々な構成要素（例えば、リング発振器、残差生成回路など）の特定の配列および例示的な実装の詳細、リング発振器の様々な段の出力と残差生成回路の論理要素との間の結合接続の特定の配列などといった、図面のいくつかにおいて示される詳細は、異なる実施形態で異なり得、本図面の例示は、相対的に低面積および低消費電力のＴＤＣを実現するために、これらの構成要素をいかに共に使用し得るか、についてのいくつかの例を提供しているに過ぎない。また別の例において、本図面に示されるいくつかの実施形態が、特定の数の構成要素（例えば、ＴＤＣのリング発振器の特定の数の段、または、ＰＬＬ回路内における特定の数のＴＤＣ）を例示しているが、これらの実施形態が、本明細書において提供される説明に従って、任意の数のこれらの構成要素を有している、ＴＤＣまたは任意の他のデバイスもしくはシステムで実装され得ることが理解されよう。さらに、リング発振器の様々な要素および残差生成回路の様々な要素などの特定の要素が、通信可能に結合されているものとして、単一の描線を使用して図面に描かれ得るが、いくつかの実施形態においては、または、差動信号が関与するときには、これらの要素のいずれかが、バス内に存在し得るものなどの複数の導電線によって結合され得る。

説明は、「一実施形態において」または「実施形態において」という語句を使用し得るが、これらは、各々が、同じまたは異なる実施形態のうちの１つ以上を指し得る。特段明記しない限り、共通の対象を記述するために「第１の」、「第２の」、および「第３の」などの順序を表す形容詞を使用することは、同様の対象の異なる事例について言及していることを示しているに過ぎず、そのように記載された対象が、時間的にもしくは空間的に、ランク付けにおいて、または、任意の他の方式のいずれかにおいて所与のシーケンスで存在しなければならないことを暗示する意図はない。さらに、本開示の目的のために、「Ａおよび／またはＢ」という語句または「Ａ／Ｂ」という表記は、（Ａ）、（Ｂ）、または（ＡおよびＢ）を意味し、一方、「Ａ、Ｂ、および／またはＣ」という語句は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または（Ａ、Ｂ、およびＣ）を意味する。本明細書において使用されるように、「Ａ／Ｂ／Ｃ」という表記は、（Ａ、Ｂ、および／またはＣ）を意味する。測定レンジに関連して使用されるときの「間（ｂｅｔｗｅｅｎ）」という用語は、測定レンジの両端を含む。

例示的な実施形態の様々な態様は、当業者の研究の大意を他の当業者に伝達するために、当業者が一般に用いる用語を使用して説明される。例えば、「接続される」という用語は、接続されている物と物との間の、中継デバイス／構成要素を何ら用いない直接的な電気接続を意味しており、一方、「結合される」という用語は、接続されている物と物との間の、直接的な電気接続か、または、パッシブなもしくはアクティブな１つ以上の中継デバイス／構成要素を通じた間接的な電気接続か、のいずれかを意味する。別の例において、「回路」または「回路構成」（これらは相互交換可能に使用され得る）という用語は、所望の機能を提供するために互いに協働するように配列されている、パッシブなおよび／またはアクティブな１つ以上の構成要素を指す。本説明において、「回路」という用語は省略され得ることがある（例えば、ＴＤＣ回路は、「ＴＤＣ」と単に呼ばれ得る、など）。「実質的に」、「約」、「およそ」などという用語は、使用される場合、本明細書に記載されるような、または当該技術で公知であるような、特定の値の文脈に基づいて、概して、目標値の±２０％以内、例えば目標値の±１０％以内、であることを指すために使用され得る。

例示的なＴＤＣ
図１は、本開示のいくつかの実施形態による、相対的に低面積および低電力で実装され得る例示的なＴＤＣ１００の電気回路図を提供する。図１に示されるように、ＴＤＣ１００は、リング発振器１１０、残差生成回路１２０、カウンタ１３０、乗算器１４０、およびコンバイナ１５０を含み得る。

リング発振器１１０は、当該技術で公知である、任意の数の２つ以上の段を有している任意のリング発振器として実装され得る。図１は、リング発振器１１０が、第１の段１１２－１、第２の段１１２－２、および第３の段１１２－３と標示されている３つの段を有している例を示しているが、ＴＤＣ１００の他の実施形態においては、別の数の２つ以上の段が使用されてよい。いくつかの実施形態において、リング発振器１１０は（例えば、リング発振器の段１１２が、図１の例に示されるように、シングルエンド方式の接続を使用して互いに結合されている場合）、奇数の３つ以上の段１１２を含み得る。他の実施形態において、リング発振器１１０は（例えば、リング発振器１１０の段１１２が、差動接続を使用して結合されている場合）、偶数の２つ以上の段１１２を含み得る。図１に示されるように、リング発振器１１０の各段１１２は、ＮＯＴゲートの応答を有している、それぞれの（すなわち、異なるインスタンスの）論理回路を含み得る（換言すると、リング発振器１１０の各段１１２は、デジタルインバータを含み得る／であり得る）。様々な段１１２からのそれぞれの出力は、図１において、段１１２－１からの出力ＲＯ－Ｓ１＿ＯＵＴ、段１１２－２からの出力ＲＯ－Ｓ２＿ＯＵＴ、段１１２－３からの出力ＲＯ－Ｓ３＿ＯＵＴとして標示されている。これらの出力は、以下に説明する図４のタイミング図においても示される。

図１に示されるように、いくつかの実施形態において、リング発振器１１０の最終段からの出力、例えば、図１に示される３段リング発振器の例について、段１１２－３からの出力ＲＯ－Ｓ３＿ＯＵＴは、カウンタ１３０に提供され得る。しかしながら、ＴＤＣ１００の他の実施形態において、カウンタ１３０は、リング発振器１１０の任意の他の段１１２に結合され得る。リング発振器１１０の様々な段１１２の入力および出力は、当該技術分野で公知であるように結合され得る。例えば、第１の段１１２－１からの出力ＲＯ－Ｓ１＿ＯＵＴは、第２の段１１２－２の入力に結合され得、第２の段１１２－２からの出力ＲＯ－Ｓ２＿ＯＵＴは、第３の段１１２－３の入力に結合され得、最終段１１２からの出力が第１の段１１２の入力に結合され得るまで、以下同様であり、それ故に、フィードバックループを形成する。図１に示される３段リング発振器の例について、最後の叙述は、第３の（すなわち、最終）段１１２－３からの出力ＲＯ－Ｓ３＿ＯＵＴが、第１の段１１２－１の入力に結合され得ることを意味する。図１にやはり示されるように、いくつかの実施形態において、リング発振器１１０の第１の段１１２－１は、ＥＮＡＢＬＥ信号を受信するように構成され得る。ＥＮＡＢＬＥ信号は、リング発振器１１０を作動させる（すなわち、リング発振器１１０に発振させる）か、または、リング発振器１１０を停止させる（すなわち、リング発振器１１０の発振を停止させる）、ように構成された制御信号であり得る。

リング発振器１１０は、新たな期間のデジタル値への変換が開始したときにリング発振器１１０の発振がそこから開始する、特定の初期状態またはリセット状態に関連付けられ得る。３段リング発振器１１０について、このようなリセット状態は、１０１であり得、出力ＲＯ－Ｓ１＿ＯＵＴおよび出力ＲＯ－Ｓ３＿ＯＵＴの各々が、ｈｉｇｈ論理状態に対応する（例えば、デジタルビット１に対応する）電圧レベルを有しており、かつ、出力ＲＯ－Ｓ２＿ＯＵＴが、ｌｏｗ論理状態に対応する（例えば、デジタルビット０に対応する）電圧レベルを有していることを意味する。以下において、簡潔にするために、いくつかの制御信号（例えば、図１と図４のタイミング図とに示されるＥＮＡＢＬＥ信号、ＳＴＡＲＴ信号、またはＳＴＯＰ信号）およびいくつかの構成要素の出力信号（例えば、段１１２の出力ＲＯ－Ｓ１＿ＯＵＴ、ＲＯ－Ｓ２＿ＯＵＴ、およびＲＯ－Ｓ３＿ＯＵＴ）は、１のビット値または０のビット値を有している信号を参照して説明され得る。しかしながら、これらの説明は、所与の信号が、第１の状態（例えば、ｈｉｇｈ論理状態）に対応する特定の第１の信号レベル（例えば、電圧レベル）か、または第２の状態（例えば、ｌｏｗ論理状態）に対応する特定の第２の信号レベル（例えば、電圧レベル）、のいずれかを有し得る、より一般的な実施形態に容易に拡張され得る。この文脈において、０から１へのもしくは１から０への信号のデジタル値の変化（または等価に、何らかの第１のレベルから、第１のレベルとは異なる何らかの第２のレベルへの、もしくはその逆への、デジタル値の変化）を記載するために、「トグル」という用語が使用され得る。動作中、リング発振器１１０の様々な段１１２の出力は、１値と０値との間でシーケンシャルにトグルする。リング発振器１１０を動作させるさらなる詳細については、図４のタイミングを参照して説明する。

図２には、残差生成回路１２０の例示的な実装が示されている。図２は、リング発振器１１０と、図１で示されるような残差生成回路１２０からの入力信号および出力信号と、を例示する。加えて、図２は、残差生成回路１２０が、図２に示されるように、複数の段、例えば、３つの段２２２－１、２２２－２、および２２２－３をやはり含み得ることを例示する。概して、残差生成回路１２０の段２２２の数は、リング発振器１１０の段１１２の数と等しくなり得る。それ故に、リング発振器１１０の各段１１２は、残差生成回路１２０の対応する段２２２に関連付けられ得る（すなわち、リング発振器１１０の段１１２－１は、残差生成回路１２０の段２２２－１に関連付けられ得、リング発振器１１０の段１１２－２は、残差生成回路１２０の段２２２－２に関連付けられ得、以下同様である）。図２にやはり示されるように、ＴＤＣ１００は、複数のラッチ回路（またはフリップフロップ）２２４をさらに含み得、ラッチ回路２２４の数は、リング発振器１１０の段数に等しくなり得る。それ故に、リング発振器１１０の各段１１２と、残差生成回路１２０の各段２２２とは、ラッチ回路２２４の対応するものに関連付けられ得る（すなわち、リング発振器１１０の段１１２－１および残差生成回路１２０の段２２２－１は、ラッチ回路２２４－１に関連付けられ得、リング発振器１１０の段１１２－２および残差生成回路１２０の段２２２－２は、ラッチ回路２２４－２に関連付けられ得、以下同様である）。いくつかの実施形態において、ラッチ回路２２４は、残差生成回路１２０の一部であると考えられ得る。

残差生成回路１２０は、以下のように構成されることにより、出力ＲＥＳ＿ＯＵＴを生成するように構成されている。残差生成回路１２０は、リング発振器１１０にも提供されるＥＮＡＢＬＥ信号を受信するように構成され得る。特に、ラッチ回路２２４のうちの少なくとも１つ（例えば、ラッチ回路２２４の各々）は、ＥＮＡＢＬＥ信号を受信するように構成されたさらなる入力を有し得、ＥＮＡＢＬＥ信号は、デジタル値に変換される期間が一旦終了して、残差生成回路１２０が別の期間の変換のためにリセットされる前に、残差生成回路１２０が出力ＲＥＳ＿ＯＵＴを生成することを可能にするように構成されている。例えば、第１のラッチ回路２２４－１は、図２に示されるように、ＥＮＡＢＬＥ信号を受信するように構成され得る。ＥＮＡＢＬＥ信号は、残差生成回路１２０を作動させて、最終的に、残差生成回路１２０に残差出力信号ＲＥＳ＿ＯＵＴを生成させるか、または、残差生成回路１２０を停止させる（すなわち、残差生成回路１２０に、残差出力を生成させない）、ように構成された制御信号であり得る。図２に示されるように、第１のラッチ回路２２４－１は、リング発振器１１０の第１の段１１２－１から出力ＲＯ－Ｓ１＿ＯＵＴを受信し、残差生成回路１２０の第１の段２２２－１および第２の段２２２－２の各々に出力２２５－１を提供する、ように構成され得る。同様に、第２のラッチ回路２２４－２は、リング発振器１１０の第２の段１１２－２から出力ＲＯ－Ｓ２＿ＯＵＴを受信し、残差生成回路１２０の第２の段２２２－２および第３の段２２２－３の各々に出力２２５－２を提供する、ように構成され得る。ＴＤＣ１００の３段リング発振器の例について、第３のラッチ回路２２４－３（この例では最後のラッチ回路）は、リング発振器１１０の第３の段１１２－３（すなわち、この例では最終段）から出力ＲＯ－Ｓ３＿ＯＵＴを受信し、残差生成回路１２０の第３の段２２２－３および第１の段２２２－１の各々に出力２２５－３を提供する、ように構成され得る。概して、ＴＤＣ１００のリング発振器１１０に含まれる他の数の段について、リング発振器１１０の最終段に関連付けられたものを除く、各ラッチ回路２２４は、リング発振器１１０の対応する段の出力を受信し、リング発振器１１０の対応する段に関連付けられた残差生成回路１２０の段と、リング発振器１１０の次の段に関連付けられた残差生成回路１２０の段と、に出力２２５を提供する、ように構成されている。最後のラッチ回路２２４は、リング発振器１１０の最終段の出力を受信し、残差生成回路１２０の最終段と第１の段とに出力２２５を提供する、ように構成されている。この方式において、残差生成回路１２０の様々な段２２２は、リング発振器１１０の様々な段１１２の出力に結合されている。特に、残差生成回路１２０の各段２２２は、２つの入力で動作するように構成されており、すなわち、残差生成回路１２０の第１の段２２２－１は、リング発振器１１０の第１の段１１２－１の出力ＲＯ－Ｓ１＿ＯＵＴおよびリング発振器１１０の最終段の出力（すなわち、図１および図２に示される３段の例について、リング発振器１１０の第３の段１１２－３の出力ＲＯ－Ｓ３＿ＯＵＴ）で動作するように構成されており、残差生成回路１２０の第２の段２２２－２は、リング発振器１１０の第１の段１１２－１の出力ＲＯ－Ｓ１＿ＯＵＴおよびリング発振器１１０の第２の段１１２－２の出力ＲＯ－Ｓ２＿ＯＵＴで動作するように構成されており、残差生成回路１２０の最終段２２２－３（図１および図２の３段の例について）は、リング発振器１１０の第２の段１１２－２の出力ＲＯ－Ｓ２＿ＯＵＴおよびリング発振器１１０の最終段１１２－３の出力ＲＯ－Ｓ３＿ＯＵＴで動作するように構成されている。いくつかの実施形態において、残差生成回路１２０の各段２２２は、図２に示されるように、排他的ＯＲ（ＸＯＲ）ゲートの応答を有するそれぞれの（すなわち、異なるインスタンスの）論理回路を含み得る。

図２は、残差生成回路１２０が、残差生成回路１２０の複数の段２２２からの出力を合成して、残差生成回路１２０により計算された残差を示す出力ＲＥＳ＿ＯＵＴを生成する、ように構成されたエンコーダ２２６をさらに含み得ることをさらに例示する。ＥＮＡＢＬＥ信号が、第２の論理状態に切り替わった後、または、非アクティブになった後、残差生成回路１２０のＸＯＲ段２２２とエンコーダ２２６との組み合わせ（リング発振器１１０の段１１２の数によりスケーリングされる）は、最終ＴＤＣ出力ＴＤＣ＿ＯＵＴを得るために、乗算されたカウンタ値に加算される残差（すなわち、出力ＲＥＳ＿ＯＵＴ）を提供し得る。残差生成回路１２０を動作させるさらなる詳細について、図４のタイミング図を参照して説明する。

図１に例示されるＴＤＣ１００の構成要素について再び続けると、カウンタ１３０は、リング発振器１１０の複数の段１１２のうちの１つの出力に結合され得る。例えば、図１は、いくつかの実施形態において、カウンタ１３０が、リング発振器１１０の最終段１１２－３の出力ＲＯ－Ｓ３＿ＯＵＴに結合され得ることを例示している。しかしながら、他の実施形態において、カウンタ１３０は、リング発振器１１０の他の段１１２のうちの任意の１つの出力に結合され得る。カウンタ１３０は、期間がデジタル値に変換されている間に（例えば、リング発振器１１０および残差生成回路１２０のためのＥＮＡＢＬＥ信号が第１の論理状態（例えば、ｈｉｇｈ論理状態）にある期間中に）、カウンタ１３０が結合されている複数の段１１２のうちの１つの出力における信号が、第１の信号レベル（例えば、ｈｉｇｈ論理状態に対応する電圧レベル）にある状態と第２の信号レベル（例えば、ｌｏｗ論理状態に対応する電圧レベル）にある状態との間で切り替わる回数をカウントする（例えば、カウンタ１３０は、リング発振器のその段の出力が０から１にまたは１から０に切り替わる回数をカウントする）ように構成されている。図１に示される例について、カウンタ１３０は、出力信号ＲＯ－Ｓ３＿ＯＵＴがトグルする回数をカウントするように構成されている。次に、乗算器１４０は、カウンタ１３０のカウンタ値を、リング発振器１１０の段１１２の総数で乗算する（例えば、図１に示される３段の例については、３で乗算する）ように構成され得、それ故にカウンタ信号ＣＮＴ＿ＯＵＴを生成する。次に、コンバイナ１５０は、（例えば、リング発振器１１０および残差生成回路１２０のためのＥＮＡＢＬＥ信号が、第２の論理状態（例えば、ｌｏｗ論理状態）に切り替わったときに）カウンタ１３０によりカウントされた回数を示す値および残差生成回路１２０の出力を合成して、ＴＤＣ１００により変換されている期間を表すデジタル値を生成する、ように構成されている。例えば、コンバイナ１５０は、カウンタ信号ＣＮＴ＿ＯＵＴの値および残差出力ＲＥＳ＿ＯＵＴを合成して、ＴＤＣ１００により変換されている期間を表すデジタル値を生成する、ように構成され得る。

前述の説明が例示するように、ＴＤＣ１００においては、リング発振器１１０の段１１２のうちの１つのみの出力で動作するように構成されたカウンタ１３０が１つのみ存在している（例えば、本図面において示されるように、リング発振器１１０の最終段の出力ＲＯ－Ｓ３＿ＯＵＴで、であるが、他の実施形態において、カウンタ１３０は、任意の他のリング発振器段１１２の出力で動作し得る）。このことは有利にも、単一のリング発振器出力で各々が動作している複数個のカウンタ、または、複数個のリング発振器出力で動作している単一のカウンタ、の要件を減らし得、ＴＤＣのサイズを相対的に小さく保つことを可能にし得る一方、リング発振器１１０および残差生成回路１２０のためのＥＮＡＢＬＥ信号が第２の論理状態に切り替わったときに、カウンタ１３０および残差生成回路１２０を使用して、リング発振器１１０の状態に対応するコードを提供する。

いくつかの実施形態において、カウンタ１３０および乗算器１４０は共に、リング発振器１１０の段１１２のうちの１つの出力を受信し、期間がデジタルに変換されている間にその出力が何回トグルするかを示すカウンタ信号ＣＮＴ＿ＯＵＴを生成する、ように構成された、カウンタ配列１３２と呼ばれ得るものを形成し得る。いくつかの実施形態において、カウンタ配列１３２は、図３に示されるように実装され得る。カウンタ配列１３２のカウンタ１３０は、第１のエッジカウンタ３３４－１が後に続く第１のエッジ生成器回路３３２－１を含み得、第２のエッジカウンタ３３４－２が後に続く第２のエッジ生成器回路３３２－２をさらに含み得る。図３に示されるように、カウンタ１３０により受信された入力、例えば、図１に示される例についてはリング発振器１１０の最終段の出力ＲＯ－Ｓ３＿ＯＵＴは、第１のエッジ生成器回路３３２－１および第２のエッジ生成器回路３３２－２の各々に、入力として提供され得る。

第１のエッジ生成器回路３３２－１は、カウンタ１３０が結合されている段１１２のうちの１つの出力における（例えば、出力ＲＯ－Ｓ３＿ＯＵＴの）信号が第１の信号レベル（例えば、ｈｉｇｈ論理状態に対応する電圧レベル）にある状態から第２の信号レベル（例えば、ｌｏｗ論理状態に対応する電圧レベル）にある状態に切り替わったときに、第１の表示を生成するように構成され得る。例えば、第１のエッジ生成器回路３３２－１は、出力ＲＯ－Ｓ３＿ＯＵＴが１から０にトグルしたときに第１の表示を生成するように構成され得る。第１のエッジ生成器回路３３２－１は、その出力ＮＥＧ＿ＯＵＴを、第１のエッジ生成器回路３３２－１が１から０へのトグルの当該表示を生成した回数をカウントするように構成され得る第１のエッジカウンタ３３４－１に、提供するように構成され得る。例えば、当該表示は、第１のエッジ生成器回路３３２－１により生成された出力ＮＥＧ＿ＯＵＴにおける異なる信号レベルとして（例えば、図４のタイミング図において示されるように、出力ＮＥＧ＿ＯＵＴにおけるパルスとして）提供され得る。

類似的に、第２のエッジ生成器回路３３２－２は、カウンタ１３０が結合されている段１１２のうちの１つの出力における（例えば、出力ＲＯ－Ｓ３＿ＯＵＴの）信号が第２の信号レベル（例えば、ｌｏｗ論理状態に対応する電圧レベル）にある状態から第１の信号レベル（例えば、ｈｉｇｈ論理状態に対応する電圧レベル）にある状態に切り替わったときに、第２の表示を生成するように構成され得る。例えば、第２のエッジ生成器回路３３２－２は、出力ＲＯ－Ｓ３＿ＯＵＴが０から１にトグルしたときに第２の表示を生成するように構成され得る。第２のエッジ生成器回路３３２－２は、その出力ＰＥＧ＿ＯＵＴを、第２のエッジ生成器回路３３２－２が０から１へのトグルの当該表示を生成した回数をカウントするように構成され得る第２のエッジカウンタ３３４－２に、提供するように構成され得る。例えば、当該表示は、第２のエッジ生成器回路３３２－２により生成された出力ＰＥＧ＿ＯＵＴにおける異なる信号レベルとして（例えば、図４のタイミング図において示されるように、出力ＰＥＧ＿ＯＵＴにおけるパルスとして）提供され得る。

すると、カウンタ１３０の値は、期間がデジタル値に変換されている間に、第１のエッジ生成器回路３３２－１が第１の表示を生成した回数と、第２のエッジ生成器回路３３２－２が第２の表示を生成した回数と、の和であり得る（または、和に基づき得る）。それ故に、カウンタ１３０は、段１１２のうちの１つの出力値における１から０への切り替えと、段１１２のうちの１つの出力値における０から１への切り替えと、の両方をカウントするデュアルエッジカウンタであり得る。

カウンタ配列１３２の乗算器１４０は、第１のエッジカウンタ３３４－１の出力を示す入力を受信するように構成された第１の乗算器３４２－１を含み得、第２のエッジカウンタ３３４－２の出力を示す入力を受信するように構成された第２の乗算器３４２－２をさらに含み得る。第１の乗算器３４２－１は、リング発振器１１０の段１１２の数を示す（例えば、数に等しい）値と、第１のエッジカウンタ３３４－１のカウンタ値と、を乗算することにより、第１の乗算器出力ＮＭＵＬＴ＿ＯＵＴを生成するように構成され得る。同様に、第２の乗算器３４２－２は、リング発振器１１０の段１１２の数を示す（例えば、数に等しい）値と、第２のエッジカウンタ３３４－２のカウンタ値と、を乗算することにより、第２の乗算器出力ＰＭＵＬＴ＿ＯＵＴを生成するように構成され得る。図３にさらに示されるように、カウンタ配列１３２の乗算器１４０は、第１の乗算器３４２－１の出力ＮＭＵＬＴ＿ＯＵＴと第２の乗算器３４２－２の出力ＰＭＵＬＴ＿ＯＵＴとを加算することにより、加算器出力を生成するように構成されたコンバイナ（例えば、加算器）３４４をさらに含み得る。すると、カウンタ配列１３２からの出力ＣＮＴ＿ＯＵＴは、加算器３４４の出力に基づいた（例えば、等しい）値になり得る。それ故に、ＴＤＣ１００は、デュアルエッジカウンタであるカウンタ１３０と、カウンタ１３０の総計値をリング発振器１１０の段１１２の数で乗算することが可能な乗算器１４０と、を使用し得る。いくつかの実施形態において、乗算器３４２－１および３４２－２と、残差生成回路１２０とは、デジタルに変換される期間が終了した後（例えば、ＥＮＡＢＬＥ信号が第２の論理状態に切り替わったか、または非アクティブになった後）にのみ、動作するように構成され得る。図３に示されるように、カウンタ１３０および乗算器１４０の各々を、負のエッジで動作する構成要素（例えば、１から０に切り替わる出力ＲＯ－Ｓ３＿ＯＵＴで動作するエッジ生成器回路３３２－１、エッジカウンタ３３４－１、および乗算器３４２－１）と、正のエッジで動作する構成要素（例えば、０から１に切り替わる出力ＲＯ－Ｓ３＿ＯＵＴで動作するエッジ生成器回路３３２－２、エッジカウンタ３３４－２、および乗算器３４２－２）と、に分離することは、カウンタおよび乗算器への速度要件を減じることにより、電力および面積を節約する観点において、利点を提供し得る。

カウンタ１３０、乗算器１４０、およびコンバイナ１５０を動作させるさらなる詳細について、図４のタイミング図を参照して説明する。

上で説明したように、コンバイナ１５０は、カウンタ信号ＣＮＴ＿ＯＵＴの値および残差出力ＲＥＳ＿ＯＵＴを合成して、ＴＤＣ１００により変換されている期間を表すデジタル値を生成する、ように構成され得る。いくつかの実施形態において、そのデジタル値は、ＴＤＣ出力ＴＤＣ＿ＯＵＴとして提供され得る。他の実施形態において、オプションとして、ＴＤＣ１００は、パルス調整論理１６０、飽和論理１７０、セレクタ１８０、および較正論理１９０のうちの１つ以上をさらに含み得る。

パルス調整論理１６０は、パルス調整論理１６０に提供されたＳＴＡＲＴ信号およびＳＴＯＰ信号に基づいて、リング発振器１１０および残差生成回路１２０のためのＥＮＡＢＬＥ信号を生成するように構成され得る。概して、ＳＴＡＲＴ信号およびＳＴＯＰ信号は、ＴＤＣ１００によりデジタル値に変換されるべき期間を定義する２つの信号とみなされ得る。例えば、ＴＤＣ１００がＰＬＬ回路に実装されている実施形態において、ＳＴＡＲＴ信号およびＳＴＯＰ信号は、それぞれ、基準クロック信号および対応するフィードバッククロック信号であり得、本明細書に記載されるような遷移間の期間は、デジタル値に変換される。この文脈において、遷移間の時間持続時間は、基準クロック信号とフィードバッククロック信号との間の位相差と呼ばれることがある。パルス調整論理１６０は、ＴＤＣ１００が、ＳＴＡＲＴ信号とＳＴＯＰ信号との間の全ての可能性のある位相差間で動作可能になるように、および、ＳＴＡＲＴ信号がＳＴＯＰ信号に先行しているか否か、またはその逆であるか否かに関係なく、期間をデジタル値に変換することが可能になるように、構成され得る。ＳＴＡＲＴ信号がＳＴＯＰ信号に先行しているいくつかの実施形態において、ＳＴＡＲＴ信号がアクティブであり（例えば、ｈｉｇｈ論理状態に対応する電圧レベルを有しており）、かつ、ＳＴＯＰ信号が非アクティブである（例えば、ｌｏｗ論理状態に対応する電圧レベルを有している）ときに、ＥＮＡＢＬＥ信号は、アクティブであり得る（例えば、ｈｉｇｈ論理状態に対応する電圧レベルを有し得る）。ＳＴＡＲＴ信号がＳＴＯＰ信号に遅れているいくつかの実施形態において、ＳＴＯＰ信号がアクティブであり（例えば、ｈｉｇｈ論理状態に対応する電圧レベルを有しており）、かつ、ＳＴＡＲＴ信号が非アクティブである（例えば、ｌｏｗ論理状態に対応する電圧レベルを有している）ときに、ＥＮＡＢＬＥ信号は、アクティブであり得る。パルス調整論理１６０は、ＳＴＡＲＴ信号がＳＴＯＰ信号に先行しているか否か、またはその逆であるか否かの表示を、ＴＤＣ１００に提供するようにさらに構成され得る。いくつかの実施形態において、このような表示は、符号ビットとして提供され得る。ＥＮＡＢＬＥ信号は、期間がデジタル値に変換されている間は第１の信号レベル（例えば、ｈｉｇｈ論理状態に対応する電圧レベル）にあり、かつ、デジタル値に変換される全ての期間以外には第２の信号レベル（例えば、ｌｏｗ論理状態に対応する電圧レベル）にある、ように構成された制御信号であり得る。

パルス調整論理１６０が使用されない実施形態において、ＳＴＡＲＴ信号およびＳＴＯＰ信号は、リング発振器１１０および残差生成回路１２０に直接的に提供され得る。

いくつかの実施形態において、飽和論理１７０は、コンバイナ１５０により出力されたデジタル値が飽和閾値１７２（図１に示す）よりも大きいか否かを判定するように構成され得る。肯定判定がなされると（すなわち、飽和論理１７０が、コンバイナ１５０により出力されたデジタル値が飽和閾値１７２よりも大きいと判定すると）、飽和論理１７０は、出力１７４として、特定の予め定義されたデジタル値、例えば、ＴＤＣ１００のレンジの最大デジタル値、を提供し得る。否定判定がなされると（すなわち、飽和論理１７０が、コンバイナ１５０により出力されたデジタル値が飽和閾値１７２よりも大きくはないと判定すると）、飽和論理１７０は、出力１７４として、コンバイナ１５０により出力されたデジタル値を提供し得る。すると、マルチプレクサ１８０は、飽和論理１７０がコンバイナ１５０により出力されたデジタル値と同じ値を提供する場合には、コンバイナ１５０により出力されたデジタル値を選択し、またはそれ以外の場合には、飽和論理１７０により提供された値を選択して、ＴＤＣ＿ＯＵＴとして出力する、ように構成され得る。

他の実施形態において、飽和論理１７０は、コンバイナ１５０により出力されたデジタル値が飽和閾値１７２よりも大きいか否かを判定し、当該判定の表示を出力１７４において提供する、ように構成され得る。例えば、当該表示は、肯定判定がなされると設定されるか、または否定判定がなされると設定されないか、のいずれかであるビットであり得る。すると、マルチプレクサ１８０は、飽和論理１７０の出力１７４に応じて、コンバイナ１５０により出力されたデジタル値か、または、特定の予め定義されたデジタル値（例えば、ＴＤＣ１００のレンジの最大デジタル値）を選択して、ＴＤＣ＿ＯＵＴとして出力する、ように構成され得る。

様々な実施形態において、飽和閾値１７２は、予め定義されているか、または、プログラム可能（例えば、可変）であるか、のいずれかであり得る。飽和論理１７０を実装することにより、ＴＤＣ１００は、オーバーフロー状況を示し、ＴＤＣ１００の最大利用可能レンジに対応するコードを提供する、ことが可能になる。いくつかの実施形態において、飽和論理１７０の出力１７４は、（飽和論理１７０からパルス調整論理１６０へのフィードバック信号経路で図１に示されるように）パルス調整論理１６０に提供され得、パルス調整論理１６０は、出力１７４に基づいてＥＮＡＢＬＥ信号を生成するように構成され得る。例えば、パルス調整論理１６０は、（ＳＴＡＲＴ信号がＳＴＯＰ信号に先行しているケースについて）ＳＴＯＰ信号のパルスが到着する前にＴＤＣ１００が飽和に到ったことを示す出力１７４を受信する場合、ＥＮＡＢＬＥ信号を打ち切り得、それ故にＴＤＣ１００により消費される電力を節約する。

較正論理１９０は、ＴＤＣ１００の様々な構成要素の較正を実施し、例えば、部品間変動、例えば、製作プロセスおよび／または異なる動作条件による変動（例えば、電圧および温度の変動）など、を判定および補償するように、構成され得る。例えば、いくつかの実施形態において、当該較正を実施するために、（例えば、ＴＤＣ１００の起動中に）試験パルスが使用され、ＴＤＣ１００により（特に、較正論理１９０により）処理され得る。いくつかの実施形態において、パルス調整論理１６０は、ＴＤＣ１００の較正などを行うために試験パルスの提供を可能にするようにさらに構成され得る。図１には、較正論理１９０とパルス調整論理１６０との間の通信接続が、これらの２つの構成要素間に矢印で示されている。試験パルスは、ＥＮＡＢＬＥ信号を調整して部品間変動を較正するために使用され得る。

図４は、本開示のいくつかの実施形態による図１のＴＤＣについてのタイミング図４００を提供する。タイミング図４００は、上で説明した様々な信号を例示しており、図４の上部から始まって、ＳＴＡＲＴ信号、ＳＴＯＰ信号、ＥＮＡＢＬＥ信号などの信号が、図４では上下に示されている。加えて、タイミング図４００は、ＴＤＣ＿ＲＥＳＥＴ信号と、異なる時点におけるリング発振器１１０の様々な段１１２の出力を例示する線ＲＯと、を例示している。

図４には、様々な信号が、時間の関数として例示されている（すなわち、図４に示される信号の各々についての水平軸は、時間をカウントするために使用される）。図４では、いくつかの信号が、異なる時点において互いに完璧にアラインメントされているように示されている（例えば、ＳＴＡＲＴ信号の立ち上がりが、ＥＮＡＢＬＥ信号の立ち上がりに完璧にアラインメントされているように示されている）が、それ故にアラインメントが、異なる信号におけるイベント間の、可能性のある依存性を明らかにするためだけに示されていることに留意されたい。他の実施形態において（および、しばしば、実在の実装において）、１つのイベントの発生（例えば、ＳＴＡＲＴ信号の立ち上がり）と、１つのイベントによって生じる別のイベントの発生（例えば、ＥＮＡＢＬＥ信号の立ち上がり）との間に、特定の時間遅延が存在し得る。図４では、点線の矢印を使用して、異なるイベント間の因果関係を例示する。図４では、垂直な点線を使用して、異なる時点を例示する。

タイミング図４００は、ＳＴＡＲＴ信号がＳＴＯＰ信号に先行しているケースについて、３段リング発振器１１０（すなわち、図１に示される発振器）の一例を提供する。しかしながら、図４を参照して提供される解説と、図１～図３を参照して上で提供された解説とは、リング発振器１１０が異なる数の段を含む実施形態、および／または、ＳＴＡＲＴ信号がＳＴＯＰ信号に遅れている実施形態に容易に拡張され得、それらの実施形態の全てが本開示の範囲内にある。

図４に示されるように、時間－デジタル変換は、ＳＴＡＲＴ信号がｈｉｇｈになるときの時間４０２において開始し得る。これが、ＳＴＡＲＴ信号がＳＴＯＰ信号に先行しているモードであるため、ＳＴＡＲＴ信号の到着は、ＥＮＡＢＬＥ信号をｈｉｇｈにする。ＥＮＡＢＬＥ信号がリング発振器１１０に提供されるため、ｈｉｇｈになっているＥＮＡＢＬＥ信号は、リング発振器１１０の様々な段１１２における発振の開始を生じる。それ故に、リング発振器の段１１２の出力が、１、０、および１である（図４に示されるように、ＲＯが１０１であり、すなわち、ＲＯ－Ｓ１＿ＯＵＴが１であり、ＲＯ－Ｓ２＿ＯＵＴが０であり、ＲＯ－Ｓ３＿ＯＵＴが１である状態）当初の構成（例えば、時間４０２の前）から開始して、リング発振器１１０は、（出力ＲＯ－Ｓ１＿ＯＵＴ、ＲＯ－Ｓ２＿ＯＵＴ、およびＲＯ－Ｓ３＿ＯＵＴの各々がそれらの値をトグルしている状態で見られるように）発振を開始し、ＳＴＯＰ信号が変換されるべき第１の期間（変換されている第１の期間は、図４において期間４２０－１として示される）の終了を示す時間４０４においてｈｉｇｈになるまで、発振を継続する。ＥＮＡＢＬＥ信号は、期間４２０－１の持続時間にわたり、ｈｉｇｈのままであり、ＳＴＯＰ信号がｈｉｇｈになった後に再びｌｏｗになる。出力ＲＯ－Ｓ１＿ＯＵＴ、ＲＯ－Ｓ２＿ＯＵＴ、およびＲＯ－Ｓ３＿ＯＵＴは、期間４２０－１の持続時間にわたり、それらのそれぞれの値をトグルし続ける。この期間において、第１のエッジ生成器回路３３２－１は、出力ＲＯ－Ｓ３＿ＯＵＴが１から０に切り替わると毎回、パルスを生成する（ＲＯが０１１から０１０に変化したときのＲＯ－Ｓ３＿ＯＵＴとＮＥＧ＿ＯＵＴの第１のパルスとの間の第１の点線の矢印で図４に示されるように、および、ＲＯが０１１から０１０に再び変化したときのＲＯ－Ｓ３＿ＯＵＴとＮＥＧ＿ＯＵＴの第２のパルスとの間の第２の点線の矢印で図４に示されるように）。同様に、第２のエッジ生成器回路３３２－２は、出力ＲＯ－Ｓ３＿ＯＵＴが０から１に切り替わると毎回、パルスを生成する（ＲＯが１００から１０１に変化したときのＲＯ－Ｓ３＿ＯＵＴとＰＥＧ＿ＯＵＴの第１のパルスとの間の点線の矢印で図４に示されるように。それに対応して、出力ＮＭＵＬＴ＿ＯＵＴは、ＥＮＡＢＬＥ信号が期間４２０－１の持続時間にわたりｈｉｇｈのままである間にＮＥＧ＿ＯＵＴにパルスが生じると毎回、例えば０から開始して３ずつ（すなわち、リング発振器１１０が３つの段を有するため、ＮＥＧ＿ＯＵＴの１パルスが３で乗算される）増加し、出力ＰＭＵＬＴ＿ＯＵＴは、ＥＮＡＢＬＥ信号が期間４２０－１の持続時間にわたりｈｉｇｈのままである間にＰＥＧ＿ＯＵＴにパルスが生じると毎回、例えば０から開始して３ずつ増加する。すると、カウンタ出力ＣＮＴ＿ＯＵＴもまた、ＮＭＵＬＴ＿ＯＵＴおよびＰＭＵＬＴ＿ＯＵＴのうちの１つが増加すると毎回、３ずつ増加する。

ＳＴＯＰ信号がｈｉｇｈになる時間４０４は、ＴＤＣ１００にいくつかの変化を生じさせる。まず、ＥＮＡＢＬＥ信号がｌｏｗになる。その結果、リング発振器１１０は発振を停止し、残差生成回路１２０は、ＳＴＯＰ信号がｈｉｇｈになったときとＳＴＡＲＴ信号がｌｏｗになったときとの間の期間４２２－１において、リング発振器１１０の段１１２の出力における残差を示すＲＥＳ＿ＯＵＴを計算する。期間４２０－１の終了時にＳＴＯＰ信号がｈｉｇｈになった時間において、リング発振器１１０の状態ＲＯが（図４において見られるように）１１０であったが故に、残差生成回路１２０は、２というデシマル値を示すＲＥＳ＿ＯＵＴを出力する。このデシマル値が、期間４２０－１の終了時にＳＴＯＰ信号がｈｉｇｈになった時間における出力ＣＮＴ＿ＯＵＴの９というデシマル値と合成される（例えば、加算される）と、１１（９＋２＝１１）というデシマル値を示すＴＤＣ出力ＴＤＣ＿ＯＵＴを生じる。期間４２２－１は、ＴＤＣコードアップデート時間と呼ばれ得るが、その理由は、これが、期間４２０－１の持続時間がデジタル値に、例えば、図４に示される例については１１というデシマル値を表すデジタル値に、変換される時間であるためである。ＴＤＣコードアップデート時間４２２－１の後に（すなわち、ＳＴＡＲＴ信号が再びｌｏｗになると）、図４において、時間４０６に開始する期間４２６におけるＴＤＣ＿ＲＥＳＥＴにおけるパルスで示されるように、ＴＤＣ１００はリセットされ得る。ＴＤＣ１００をリセットすることは、リング発振器１１０の様々な段１１２の出力が、それらの当初の値（例えば、ＲＯは１０１である）に設定し直されて、ＳＴＡＲＴ信号が再びｈｉｇｈになる次の時間まで不変であることと、このことは、図４において、時間４１２において生じるように示されている）、カウンタおよび乗算器の出力の値が全て、それらの当初の値（例えば、図４において示されるように、０という値）にリセットされて、かつ、残差生成回路１２０が、その出力を当初の開始値（例えば、図４において示されるように、やはり０という値）にリセットすることによってリセットされることと、を意味する。ＴＤＣ出力もまた、（例えば、図４において示されるように、やはり０という値に）リセットされる。

ＴＤＣ１００が期間４２６においてリセットされた後、ＥＮＡＢＬＥ信号は、ＳＴＡＲＴ信号が（時間４１２において）ｈｉｇｈになる次の時間であって、デジタル値に変換されるべき次の期間４２０－２の開始を表明している、次の時間まで、ｌｏｗのままであり、処理は、期間４２２－１の変換と同様に、再び繰り返される。図４に示される時間４１２、４１４、４１６と、これらの時間に関連付けられる一連のイベントは、上で説明した時間４０２、４０４、４０６に類似しており、したがって、簡略にするために、それらの説明は繰り返さない。

様々な実施形態において、本明細書に記載されるようなＴＤＣ１００を動作させる様々な態様を制御するために、コントローラが使用され得る。このようなコントローラは、例えば、図７に示されるデータ処理システムとして実装され得る。

例示的なシステムおよびデバイス
ＴＤＣ１００は、様々な電子デバイスおよびシステムに実装され得る。図５および図６において、いくつかの例を示す。

図５は、本開示のいくつかの実施形態による、図１の１つ以上のＴＤＣが実装され得る例示的なシステムの模式図を提供する。特に、図５は、ＴＤＣ１００が、ＰＬＬ回路５３０の一部として含まれ得ること、または、ＰＬＬ回路５３０と通信可能に結合され得ること、を例示する。ＰＬＬ回路５３０は、本明細書に記載されるようなＴＤＣ１００を動作させる様々な態様を制御するように構成されたコントローラ５２０をさらに含み得る。ＰＬＬ５３０は、例えば、ＤＳＰコアまたはＤＳＰ回路構成（例えば、１つ以上のフィルタ、高速フーリエ変換（ＦＦＴ）アクセラレータなど）５４０などのデバイス内に含まれ得る。ＴＤＣ１００は、ＰＬＬ５３０に関連付けて実装されると、デジタルコードを生成することにより、基準クロックとフィードバッククロックとの間の位相差を継続的に計算するように構成され得る。すると、ＰＬＬ５３０は、ＴＤＣデジタルコードを使用して、それ自体のフィードバッククロックを調節して基準クロックを追従し得、ＰＬＬ５３０の出力は、当該技術分野で公知であるように、ＤＳＰコア／回路構成５４０により使用され得る。

図６は、本明細書に開示される実施形態のいずれかに従った、相対的に低面積および低電力の１つ以上のＴＤＣ１００を含み得る例示的な電気デバイス２１００のブロック図である。例えば、電気デバイス２１００の構成要素のうちの任意の好適なものは、本明細書に開示されるＴＤＣ１００のうちの１つ以上を含み得る。図６には、数々の構成要素が電気デバイス２１００に含まれているものとして例示されているが、これらの構成要素のうちの任意の１つ以上が、用途に好適であるように、省略または重複されてよい。いくつかの実施形態において、電気デバイス２１００に含まれる構成要素の一部または全ては、１つ以上のマザーボードに取り付けられ得る。いくつかの実施形態において、これらの構成要素の一部または全ては、単一のシステムオンチップ（ＳｏＣ）ダイ上に製作されている。

加えて、様々な実施形態において、電気デバイス２１００は、図６に例示される構成要素のうちの１つ以上を含んでいなくてもよいが、電気デバイス２１００は、１つ以上の構成要素に結合するためのインターフェース回路構成を含み得る。例えば、電気デバイス２１００は、ディスプレイデバイス２１０６を含んでいなくてもよいが、ディスプレイデバイス２１０６が結合され得るディスプレイデバイスインターフェース回路構成（例えば、コネクタおよびドライバ回路構成）を含み得る。例の別のセットにおいて、電気デバイス２１００は、音声入力デバイス１８１８または音声出力デバイス２１０８を含んでいなくてもよいが、音声入力デバイス１８１８または音声出力デバイス２１０８が結合され得る音声入力デバイスインターフェース回路構成または音声出力デバイスインターフェース回路構成（例えば、コネクタおよび支援回路構成）を含み得る。

電気デバイス２１００は、処理デバイス２１０２（例えば、１つ以上の処理デバイス）を含み得る。本明細書において使用される場合、「処理デバイス」または「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、その電子データを、レジスタおよび／またはメモリに格納され得る他の電子データに変換する、任意のデバイスまたはデバイスの一部分を指し得る。処理デバイス２１０２は、１つ以上のデジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、中央処理ユニット（ＣＰＵ）、グラフィック処理ユニット（ＧＰＵ）、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する特化プロセッサ）、サーバプロセッサ、または任意の他の好適な処理デバイスを含み得る。電気デバイス２１００は、メモリ２１０４を含み得、メモリ２１０４自体は、揮発性メモリ（例えば、ダイナミックＲＡＭ（ＤＲＡＭ））、不揮発性メモリ（例えば、読み出し専用メモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、および／またはハードドライブなどの１つ以上のメモリデバイスを含み得る。いくつかの実施形態において、メモリ２１０４は、処理デバイス２１０２とダイを共有するメモリを含み得る。このメモリは、キャッシュメモリとして使用され得、混載ＤＲＡＭ（ｅＤＲＡＭ）またはスピントランスファートルク磁気ＲＡＭ（ＳＴＴ－ＭＲＡＭ）を含み得る。

いくつかの実施形態において、電気デバイス２１００は、通信チップ２１１２（例えば、１つ以上の通信チップ）を含み得る。例えば、通信チップ２１１２は、電気デバイス２１００にまたは電気デバイス２１００からデータを転送するためにワイヤレス通信を管理するために構成され得る。「ワイヤレス」という用語およびその派生語は、変調された電磁放射の、非固体媒体を通じた使用を通じてデータを通信し得る、回路、デバイス、システム、方法、技法、通信チャネルなどを説明するために使用され得る。この用語は、関連付けられたデバイスが、ワイヤを何ら内蔵しないことを暗示しないが、いくつかの実施形態において、デバイスはワイヤを内蔵しないことがある。

通信チップ２１１２は、数々のワイヤレス標準規格またはプロトコルのいずれかを実装し得、これらには、Ｗｉ－Ｆｉ（Ｉｎｓｔｉｔｕｔｅ ｆｏｒ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｓ（ＩＥＥＥ）８０２．１１ファミリ）、ＩＥＥＥ８０２．１６標準規格（例えば、ＩＥＥＥ８０２．１６－２００５改訂版）を含むＩＥＥＥ標準規格や、任意の改訂、アップデート、および／または改定を伴ったロングタームエボリューション（ＬＴＥ）プロジェクト（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも呼ばれる）など）が含まれるが、これらに限定されない。ＩＥＥＥ８０２．１６対応のブロードバンドワイヤレスアクセス（ＢＷＡ）ネットワークは、ＷｉＭＡＸネットワークと一般に呼ばれ、ＷｉＭＡＸは、全世界相互運用可能性マイクロ波アクセスを表す頭字語であり、ＩＥＥＥ８０２．１６標準規格についての適合性および相互運用可能性の試験に合格した製品についての認証マークである。通信チップ２１１２は、モバイル通信用グローバルシステム（ＧＳＭ）、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサルモバイル電気通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ－ＨＳＰＡ）、またはＬＴＥネットワークに従って動作し得る。通信チップ２１１２は、ＧＳＭ進化型高データ（ＥＤＧＥ）、ＧＳＭ ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサル地上無線アクセスネットワーク（ＵＴＲＡＮ）、または進化型ＵＴＲＡＮ（Ｅ－ＵＴＲＡＮ）に従って動作し得る。通信チップ２１１２は、符号分割多元接続（ＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）、デジタル改良型コードレス電気通信（ＤＥＣＴ）、進化型データ最適化（ＥＶ－ＤＯ）、およびそれらの派生物、ならびに、３Ｇ、４Ｇ、５Ｇ、およびそれを上回るものとして設計されている任意の他のワイヤレスプロトコルに従って動作し得る。通信チップ２１１２は、他の実施形態において、他のワイヤレスプロトコルに従って動作し得る。電気デバイス２１００は、ワイヤレス通信を容易にするために、および／または、（ＡＭもしくはＦＭ無線送信などの）他のワイヤレス通信を受信するために、アンテナ２１２２を含み得る。

いくつかの実施形態において、通信チップ２１１２は、電気通信、光通信、または任意の他の好適な通信のプロトコル（例えば、イーサネット）などのワイヤード通信を管理し得る。上で注記したように、通信チップ２１１２は、複数個の通信チップを含み得る。例えば、第１の通信チップ２１１２は、Ｗｉ－Ｆｉまたはブルートゥース（登録商標）などの、より短距離のワイヤレス通信に専用であり得、第２の通信チップ２１１２は、グローバル測位システム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ－ＤＯ、またはその他などの、より長距離のワイヤレス通信に専用であり得る。いくつかの実施形態において、第１の通信チップ２１１２は、ワイヤレス通信に専用であり得、第２の通信チップ２１１２は、ワイヤード通信に専用であり得る。

電気デバイス２１００は、バッテリ／電源回路構成２１１４を含み得る。バッテリ／電源回路構成２１１４は、１つ以上のエネルギ蓄積デバイス（例えば、バッテリもしくはコンデンサ）、および／または、電気デバイス２１００とは別個のエネルギ源（例えば、ＡＣ線電源）に電気デバイス２１００の構成要素を結合するための回路構成を含み得る。

電気デバイス２１００は、ディスプレイデバイス２１０６（または、上で論じたような、対応するインターフェース回路構成）を含み得る。ディスプレイデバイス２１０６は、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ、またはフラットパネルディスプレイなどの任意の視覚的表示器を含み得る。

電気デバイス２１００は、音声出力デバイス２１０８（または、上で論じたような、対応するインターフェース回路構成）を含み得る。音声出力デバイス２１０８は、スピーカ、ヘッドセット、またはイヤホンなどの可聴式表示器を生成する任意のデバイスを含み得る。

電気デバイス２１００は、音声入力デバイス２１１８（または、上で論じたような、対応するインターフェース回路構成）を含み得る。音声入力デバイス２１１８は、マイクロフォン、マイクロフォンアレイ、またはデジタル器材（例えば、楽器デジタルインターフェース（ＭＩＤＩ）出力を有する器材）などの、音を表す信号を生成する任意のデバイスを含み得る。

電気デバイス２１００は、ＧＰＳデバイス２１１６（または、上で論じたような、対応するインターフェース回路構成）を含み得る。ＧＰＳデバイス２１１６は、衛星ベースのシステムと通信し得、当該技術分野で公知であるように、電気デバイス２１００の所在を受信し得る。

電気デバイス２１００は、別の出力デバイス２１１０（または、上で論じたような、対応するインターフェース回路構成）を含み得る。他の出力デバイス２１１０の例には、音声コーデック、映像コーデック、プリンタ、他のデバイスに情報を提供するためのワイヤードもしくはワイヤレス送信機、または、追加的な記憶デバイスが含まれ得る。

電気デバイス２１００は、別の入力デバイス２１２０（または、上で論じたような、対応するインターフェース回路構成）を含み得る。他の入力デバイス２１２０の例には、加速度計、ジャイロスコープ、羅針盤、画像取り込みデバイス、キーボード、マウスなどのカーソル制御デバイス、スタイラス、タッチパッド、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、または、無線周波識別（ＲＦＩＤ）リーダが含まれ得る。

電気デバイス２１００は、ハンドヘルドもしくはモバイルの電気デバイス（例えば、セルラーフォン、スマートフォン、モバイルインターネットデバイス、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータなど）、デスクトップ電気デバイス、サーバデバイスもしくは他のネットワーク化された計算構成要素、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメント制御ユニット、車両制御ユニット、デジタルカメラ、デジタル映像レコーダ、または、ウェアラブル電気デバイスなどの任意の所望のフォームファクタを有し得る。いくつかの実施形態において、電気デバイス２１００は、データを処理する任意の他の電子デバイスであり得る。

例示的なデータ処理システム
図７は、本開示のいくつかの実施形態による、相対的に低面積および低電力の１つ以上のＴＤＣの動作を制御するように構成され得る例示的なデータ処理システム２２００を例示するブロック図を提供する。例えば、データ処理システム２２００は、本明細書に記載される、ＴＤＣ１００の、または、相対的に低面積および低電力のＴＤＣの任意のさらなる実施形態の、一部分を実装または制御するように構成され得る。別の例において、データ処理システム２２００は、本明細書に記載されるようなＴＤＣ１００を動作させる様々な態様を制御するように構成された、コントローラ５２０または任意の他のコントローラの少なくとも一部分を実装するように構成され得る。

図７に示されるように、データ処理システム２２００は、システムバス２２０６を通じてメモリ要素２２０４に結合された少なくとも１つのプロセッサ２２０２、例えば、ハードウェアプロセッサ２２０２、を含み得る。そのため、データ処理システムは、メモリ要素２２０４内にプログラムコードを格納し得る。さらに、プロセッサ２２０２は、システムバス２２０６を介してメモリ要素２２０４からアクセスできるプログラムコードを実行し得る。１つの態様において、データ処理システムは、プログラムコードを格納および／または実行するのに好適なコンピュータとして実装され得る。しかしながら、データ処理システム２２００が、本開示内に記載される機能を実施することが可能な、プロセッサおよびメモリを含む任意のシステムの形で実装され得ることを認識されたい。

いくつかの実施形態において、プロセッサ２２０２は、本開示で論じたようなアクティビティ、特に、本明細書に記載されるような相対的に低面積および低電力のＴＤＣに関連するアクティビティ、を実施するために、ソフトウェアまたはアルゴリズムを実行することができる。プロセッサ２２０２は、プログラマブル論理を提供する、ハードウェア、ソフトウェア、またはファームウェアの任意の組み合わせを含み得、非限定的な例として、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理アレイ（ＰＬＡ）、特定用途向けＩＣ（ＡＳＩＣ）、または仮想マシンプロセッサを含む。プロセッサ２２０２は、例えば、ダイレクトメモリアクセス（ＤＭＡ）構成において、メモリ要素２２０４に通信可能に結合され得、そのため、プロセッサ２２０２は、メモリ要素２２０４からの読み出しまたはメモリ要素２２０４への書き込みを行い得る。

概して、メモリ要素２２０４は、ダブルデータレート（ＤＤＲ）ランダムアクセスメモリ（ＲＡＭ）、同期ＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、フラッシュ、読み出し専用メモリ（ＲＯＭ）、光媒体、仮想メモリ領域、磁気もしくはテープメモリを含む、任意の好適な揮発性もしくは不揮発性メモリ技術、または、任意の他の好適な技術、を含み得る。特段明記しない限り、本明細書において論じるメモリ要素のいずれも、「メモリ」という広義の用語内に包含されるものと解釈されるべきである。測定され、処理され、追従され、または、データ処理システム２２００の構成要素のいずれかから、もしくはいずれかに、送信された情報は、任意のデータベース、レジスタ、制御リスト、キャッシュ、または記憶構造に提供され得、その全てが任意の適切な時間フレームにおいて参照され得る。任意のこのような記憶装置のオプションは、本明細書において使用されるような「メモリ」という広義の用語内に含まれ得る。同様に、本明細書に記載される、可能性のある処理要素、処理モジュール、および処理マシンのいずれもが、「プロセッサ」という広義の用語内に包含されるものとして解釈されるべきである。本図に示される要素の各々、例えば、図１～図３に示されるＴＤＣ１００のいずれの要素も、ネットワーク環境において、データまたは情報を、受信、送信、および／または、それ以外の態様で通信するための好適なインターフェースも含むことが可能であり、そのため、例えば、データ処理システム２２００と通信することができる。

特定の例示的な実装において、本明細書において略述されるような、相対的に低面積および低電力の１つ以上のＴＤＣを実装するための機構は、非一時的な媒体を含み得る１つ以上の有形の媒体において符号化された論理、例えば、ＡＳＩＣ内、ＤＳＰ命令内にて提供された埋め込み論理、プロセッサまたは他の同様のマシンにより実行されるソフトウェア（潜在的にオブジェクトコードおよびソースコードを含む）などにより実装され得る。これらの事例のいくつかにおいて、例えば図７に示されるメモリ要素２２０４などのメモリ要素は、本明細書に記載される動作のために使用されるデータまたは情報を格納することができる。これは、本明細書に記載されるアクティビティを実施するために実行される、ソフトウェア、論理、コード、またはプロセッサ命令、を格納することが可能なメモリ要素を含む。プロセッサは、データまたは情報に関連付けられる任意のタイプの命令を実行して、本明細書において詳述される動作を達成することができる。１つの例において、例えば、図７に示されるプロセッサ２２０２などのプロセッサは、要素または物品（例えば、データ）を１つの状態または物から別の状態または物に変換し得る。別の例において、本明細書において略述されるアクティビティは、固定論理またはプログラマブル論理（例えば、プロセッサにより実行されるソフトウェア／コンピュータ命令）を用いて実装され得、本明細書において特定される要素は、何らかのタイプの、プログラマブルプロセッサ、プログラマブルデジタル論理（例えば、ＦＰＧＡ、ＤＳＰ、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ））、または、デジタル論理、ソフトウェア、コード、電子命令、もしくはそれらの任意の好適な組み合わせを含むＡＳＩＣ、であり得る。

メモリ要素２２０４は、例えば、ローカルメモリ２２０８および１つ以上の大容量記憶デバイス２２１０などの１つ以上の物理メモリデバイスを含み得る。ローカルメモリは、プログラムコードの実際の実行中に概して使用される、ＲＡＭまたは他の非永続的メモリデバイス（複数可）を指し得る。大容量記憶デバイスは、ハードドライブまたは他の永続的データ記憶デバイスとして実装され得る。処理システム２２００は、実行中にプログラムコードを大容量記憶デバイス２２１０から取り出されなければならない回数を減らすために、少なくともいくつかのプログラムコードを一時的に記憶する、１つ以上のキャッシュメモリ（図示せず）も含み得る。

図７に示されるように、メモリ要素２２０４は、アプリケーション２２１８を格納し得る。様々な実施形態において、アプリケーション２２１８は、ローカルメモリ２２０８内に、１つ以上の大容量記憶デバイス２２１０内に、または、ローカルメモリおよび大容量記憶デバイス以外に、格納され得る。データ処理システム２２００が、アプリケーション２２１８の実行を容易にすることが可能なオペレーティングシステム（図７には示さず）をさらに実行し得ることが認識されるべきである。実行可能なプログラムコードの形で実装されているアプリケーション２２１８は、データ処理システム２２００、例えば、プロセッサ２２０２、により実行されることが可能である。アプリケーションの実行に応答して、データ処理システム２２００は、本明細書に記載される１つ以上の動作または方法ステップを実施するように構成され得る。

入力デバイス２２１２および出力デバイス２２１４として描かれている入力／出力（Ｉ／Ｏ）デバイスは、オプションとして、データ処理システムに結合されることが可能である。入力デバイスの例には、キーボード、マウスなどのポインティングデバイス、または同様のものが含まれ得るが、これらに限定されない。出力デバイスの例には、モニタもしくはディスプレイ、スピーカ、または同様のものが含まれ得るが、これらに限定されない。いくつかの実施形態において、出力デバイス２２１４は、プラズマディスプレイ、液晶ディスプレイ（ＬＣＤ）、有機発光ダイオード（ＯＬＥＤ）ディスプレイ、エレクトロルミネセンス（ＥＬ）ディスプレイ、または、ダイヤル、バロメータ、もしくはＬＥＤなどの任意の他の表示器などの、任意のタイプのスクリーンディスプレイであり得る。いくつかの実装において、システムは、出力デバイス２２１４のためのドライバ（図示せず）を含み得る。入力および／または出力デバイス２２１２、２２１４は、直接的に、または、介在Ｉ／Ｏコントローラを通じて、のいずれかにより、データ処理システムに結合され得る。

一実施形態において、入力デバイスおよび出力デバイスは、組み合わされた入力／出力デバイス（図７においては、入力デバイス２２１２および出力デバイス２２１４を取り囲む点線で例示される）として実装され得る。このような、組み合わされたデバイスの一例が、「タッチスクリーンディスプレイ」または単に「タッチスクリーン」とも呼ばれることのある、タッチセンスディスプレイである。このような一実施形態において、デバイスへの入力は、例えば、タッチスクリーンディスプレイの上または付近における、スタイラスまたはユーザの指などの物理的物体の動きにより、提供され得る。

オプションとして、データ処理システムには、ネットワークアダプタ２２１６も結合され得、データ処理システムが、他のシステム、コンピュータシステム、リモートネットワークデバイス、および／またはリモート記憶デバイスに、介在する私設ネットワークまたは公衆ネットワークを通じて結合されることを可能にする。ネットワークアダプタは、当該システム、デバイス、および／またはネットワークによりデータ処理システム２２００に送信されたデータを受信するためのデータ受信機と、データ処理システム２２００から当該システム、デバイス、および／またはネットワークにデータを送信するためのデータ送信機と、を含み得る。データ処理システム２２００と共に使用され得る異なるタイプのネットワークアダプタの例が、モデム、ケーブルモデム、およびイーサネットカードである。

選択例
以下の段落は、本明細書に開示される実施形態の様々な例を提供する。

例１は、ＴＤＣであって、複数の段（例えば、奇数の３つ以上の段）を含むリング発振器（１１０）と、残差生成回路（１２０）であって、残差生成回路の段数が、リング発振器の段数に等しく、残差生成回路の各段が、リング発振器の２つの異なる段からの出力で動作するように構成された、残差生成回路（１２０）と、リング発振器の複数の段のうちの１つの出力に結合されており、期間がデジタル値に変換されている間に（例えば、リング発振器および残差生成回路のためのＥＮＡＢＬＥ信号が第１の論理状態（例えば、論理状態ＨＩＧＨ）にある期間中に）、リング発振器の複数の段のうちの１つの出力における信号が、第１の信号レベル（例えば、論理状態ＨＩＧＨに対応する電圧レベル）にある状態と第２の信号レベル（例えば、論理状態ＬＯＷに対応する電圧レベル）にある状態との間で切り替わる回数をカウントする（例えば、リング発振器のその段の出力が０から１にまたは１から０に切り替わる回数をカウントする）ように構成された、カウンタ（１３０）と、（例えば、リング発振器および残差生成回路のためのＥＮＡＢＬＥ信号が、第２の論理状態（例えば、論理状態ＬＯＷ）に切り替わったときに）カウンタによりカウントされた回数を示す値および残差生成回路の出力を合成して、期間を表すデジタル値を生成する、ように構成された、コンバイナ（１５０）と、を含む、ＴＤＣを提供する。このようなＴＤＣにおいて、カウンタは、リング発振器出力のうちの１つのみで動作し得（例えば、本図面において示されるように、リング発振器の最終段の出力で、であるが、他の実施形態において、カウンタは、任意の他のリング発振器段の出力で動作し得）、このことは有利にも、カウンタのサイズを相対的に小さく保つことを可能にし、一方、残差生成回路は、リング発振器および残差生成回路のためのｅｎａｂｌｅ信号が第２の論理状態に切り替わったときに、リング発振器の状態に対応するコードを提供するために使用される。

例２は、カウンタによりカウントされた回数を示す値が、乗算器（１４０）を使用して、リング発振器の段数を示す（例えば、段数に等しい）値で乗算された、カウンタによりカウントされた回数に基づいている（例えば、等しい）、例１に記載のＴＤＣを提供する。

例３は、カウンタが、第１のエッジ生成器および第２のエッジ生成器を含み、第１のエッジ生成器が、リング発振器の複数の段のうちの１つの出力における信号が第１の信号レベル（例えば、論理状態ＨＩＧＨに対応する電圧レベル）にある状態から第２の信号レベル（例えば、論理状態ＬＯＷに対応する電圧レベル）にある状態に切り替わったときに、第１の表示を生成するように構成されており、第２のエッジ生成器が、リング発振器の複数の段のうちの１つの出力における信号が第２の信号レベル（例えば、論理状態ＬＯＷに対応する電圧レベル）にある状態から第１の信号レベル（例えば、論理状態ＨＩＧＨに対応する電圧レベル）にある状態に切り替わったときに、第２の表示を生成するように構成されており、カウンタによりカウントされた回数が、期間がデジタル値に変換されている間に、第１のエッジ生成器が第１の表示を生成した回数と、第２のエッジ生成器が第２の表示を生成した回数と、の和である、例１または２に記載のＴＤＣを提供する。

例４は、カウンタが、第１の乗算器、第２の乗算器、および加算器をさらに含む、例３に記載のＴＤＣを提供する。このようなＴＤＣにおいて、第１の乗算器は、リング発振器の段数を示す（例えば、段数に等しい）値と、期間がデジタル値に変換されている間に第１のエッジ生成器が第１の表示を生成した回数と、を乗算することにより、第１の乗算器出力を生成するように構成されており、第２の乗算器は、リング発振器の段数を示す（例えば、段数に等しい）値と、期間がデジタル値に変換されている間に第２のエッジ生成器が第２の表示を生成した回数と、を乗算することにより、第２の乗算器出力を生成するように構成されており、加算器は、第１の乗算器出力と第２の乗算器出力とを加算することにより、加算器出力を生成するように構成されており、カウンタによりカウントされた回数を示す値は、加算器出力に基づいている（例えば、等しい）。

例５は、カウンタが、デジタル値が生成された後に、かつ、別の期間の変換が開始する前に、リセットされるように構成されている（すなわち、カウンタの値が、特定のリセット値に（例えば、ゼロに）設定されるように構成されている）、先行例のうちのいずれか１つに記載のＴＤＣを提供する。

例６は、残差生成回路が、デジタル値が生成された後に、かつ、別の期間の変換が開始する前に、リセットされるように構成されている（すなわち、残差生成回路の出力が、特定のリセット値に（例えば、ゼロに）設定されるように構成されている）、先行例のうちのいずれか１つに記載のＴＤＣを提供する。

例７は、リング発振器が、デジタル値が生成された後に、かつ、別の期間の変換が開始する前に、リセットされるように構成されている（すなわち、リング発振器の複数の段の出力が、それらのそれぞれのリセット値に（例えば、３段リング発振器の例については、１、０、１に）設定されるように構成されている）、先行例のうちのいずれか１つに記載のＴＤＣを提供する。

例８は、残差生成回路の第１の段が、リング発振器の第１の段の出力と、リング発振器の最終段の出力と、で動作するように構成されており、残差生成回路の第２の段が、リング発振器の第１の段の出力と、リング発振器の第２の段の出力と、で動作するように構成されている、先行例のうちのいずれか１つに記載のＴＤＣを提供する。

例９は、残差生成回路の最終段が、リング発振器の最終段の前の段の出力と、リング発振器の最終段の出力と、で動作するように構成されている、先行例のうちのいずれか１つに記載のＴＤＣを提供する。

例１０は、残差生成回路の各段が、排他的ＯＲ（ＸＯＲ）ゲートの応答を有しているそれぞれの（すなわち、異なるインスタンスの）論理回路を含む、先行例のうちのいずれか１つに記載のＴＤＣを提供する。

例１１は、ＴＤＣが、リング発振器の各段に対応するそれぞれの（すなわち、異なるインスタンスの）ラッチ回路をさらに含み、各ラッチ回路が、ラッチ回路に対応するリング発振器のそれぞれの段の出力を示す信号を受信するように構成された入力を有しており、残差生成回路のそれぞれの段の論理回路に結合された出力をさらに有している、例１０に記載のＴＤＣを提供する。

例１２は、ラッチ回路のうちの少なくとも１つが、デジタル値に変換される期間が一旦終了して、残差生成回路が別の期間の変換のためにリセットされる前に、残差生成回路が残差生成回路の出力を生成することを可能にするように構成された制御信号を受信するように構成されたさらなる入力を有している、例１１に記載のＴＤＣを提供する。例えば、このような制御信号は、ＥＮＡＢＬＥ信号であり得、ＥＮＡＢＬＥ信号は、期間がデジタル値に変換されている間は第１の信号レベル（例えば、論理状態ＨＩＧＨに対応する電圧レベル）にあり、かつ、デジタル値に変換される全ての期間以外には第２の信号レベル（例えば、論理状態ＬＯＷに対応する電圧レベル）にある、ように構成され得る。

例１３は、リング発振器の各段が、ＮＯＴゲートの応答を有しているそれぞれの（すなわち、異なるインスタンスの）論理回路を含む（換言すると、リング発振器の各段が、デジタルインバータを含む）、先行例のうちのいずれか１つに記載のＴＤＣを提供する。

例１４は、パルス調整論理をさらに含み、パルス調整論理が、リング発振器および残差生成回路のためのｅｎａｂｌｅ信号を生成するように構成されており、それにより、ｓｔａｒｔ信号がｓｔｏｐ信号に先行している場合、ｓｔａｒｔ信号がアクティブであり（例えば、論理状態ＨＩＧＨに対応する電圧レベルを有しており）、かつ、ｓｔｏｐ信号が非アクティブである（例えば、論理状態ＬＯＷに対応する電圧レベルを有している）ときに、ｅｎａｂｌｅ信号がアクティブであり（例えば、論理状態ＨＩＧＨに対応する電圧レベルを有しており）、ｓｔａｒｔ信号がｓｔｏｐ信号に遅れている場合、ｓｔｏｐ信号がアクティブであり（例えば、論理状態ＨＩＧＨに対応する電圧レベルを有しており）、かつ、ｓｔａｒｔ信号が非アクティブである（例えば、論理状態ＬＯＷに対応する電圧レベルを有している）ときに、ｅｎａｂｌｅ信号がアクティブである、先行例のうちのいずれか１つに記載のＴＤＣを提供する。パルス調整論理は、ｓｔａｒｔ信号がｓｔｏｐ信号に先行しているか否か、またはその逆であるか否かの表示をＴＤＣに提供するようにさらに調整され得、ＴＤＣを較正するために試験パルスを提供するなどを可能にする。

例１５は、デジタル値が飽和閾値よりも大きいか否かを判定して、肯定判定がなされると、デジタル値を予め定義された値に設定する、ように構成された飽和論理をさらに含む、先行例のうちのいずれか１つに記載のＴＤＣを提供する。

例１６は、電子デバイスであって、基準クロック信号と入力クロック信号との間の位相差を示す期間をデジタル値に変換するように構成されたＴＤＣを含み、ＴＤＣにより生成されたデジタル値に基づくことにより、入力クロック信号の位相に関連する位相を有している出力信号を生成するように構成された、ＰＬＬ回路をさらに含む、電子デバイスを提供する。このような電子デバイスにおいて、ＴＤＣは、複数の段（例えば、奇数の３つ以上の段）を含むリング発振器（１１０）と、残差生成回路（１２０）であって、残差生成回路の段数がリング発振器の段数に等しく、残差生成回路の各段が、リング発振器の２つの異なる段からの出力で動作するように構成された、残差生成回路（１２０）と、残差生成回路の出力に基づいてデジタル値を生成するように構成されたコンバイナ（１５０）と、を含む。

例１７は、電子デバイスが、デジタル信号処理コアまたはデジタル信号処理回路構成である、例１６に記載の電子デバイスを提供する。

例１８は、ＴＤＣが、先行例のうちのいずれか１つに記載のＴＤＣである、例１６または１７に記載の電子デバイスを提供する。

例１９は、基準クロック信号と入力クロック信号との間の位相差を示す期間をデジタル値に変換するための方法を提供する。方法は、パルス調整論理により、リング発振器および残差生成回路の各々にｅｎａｂｌｅ信号を提供することであって、ｅｎａｂｌｅ信号が、期間の持続時間にわたってアクティブであり（例えば、論理状態ＨＩＧＨに対応する電圧レベルを有しており）、期間の直前および直後に非アクティブであり（例えば、論理状態ＬＯＷに対応する電圧レベルを有しており）、リング発振器が、複数の段（例えば、奇数の３つ以上の段）を含み、残差生成回路の段数が、リング発振器の段数に等しく、残差生成回路の各段が、リング発振器の２つの異なる段からの出力で動作するように構成されている、提供することを含む。方法は、ｅｎａｂｌｅ信号がアクティブである時間において、リング発振器の複数の段のうちの１つの出力における信号が、第１の信号レベル（例えば、論理状態ＨＩＧＨに対応する電圧レベル）にある状態と第２の信号レベル（例えば、論理状態ＬＯＷに対応する電圧レベル）にある状態との間で切り替わる回数を、カウンタによりカウントする（例えば、リング発振器のその段の出力が０から１にまたは１から０に切り替わる回数をカウントする）ことをさらに含む。方法は、カウンタによりカウントされた回数を示す値および残差生成回路の出力に基づき、デジタル値を生成することも含む。

例２０は、カウンタによりカウントされた回数を、リング発振器の段数を示す（例えば、段数に等しい）値で、１つ以上の乗算器により乗算することをさらに含み、デジタル値が、乗算することを示す値に基づいて生成される、例１９に記載の方法を提供する。

例２１は、デジタル値に基づいて出力信号を生成することにより、入力クロック信号の位相に関連する位相を有している出力信号を、ＰＬＬ回路により生成することをさらに含む、例１９または２０に記載の方法を提供する。

例２２は、方法が、先行例のうちのいずれか１つに記載のＴＤＣにより実施される、例１９～２１のいずれか１つに記載の方法を提供する。

例２３は、方法が、先行例のうちのいずれか１つに記載のＴＤＣを制御または動作させるためのステップをさらに含む、例１９～２２のいずれか１つに記載の方法を提供する。

例２４は、プロセッサにより実行されると、例１９～２３のいずれか１つに記載の方法の動作を実施するように動作可能である、実行のための命令を含む、非一時的なコンピュータ読み取り可能な記憶媒体を提供する。

変形例および実装例
図１～図７に示されるような例示的な実装を参照して、本開示の実施形態について上で説明したが、当業者は、上で説明した様々な教示を多種多様な他の実装に適用可能であることを認識するであろう。

上の実施形態の論考において、例えば、カウンタ、論理要素（例えば、ＸＯＲゲート）、および／または他の構成要素などのシステムの構成要素は、特定の回路構成のニーズに対処するために、入れ替え、置換、またはそれ以外の態様での修正、をたやすく行うことができる。また、補足的な電子デバイス、ハードウェア、ソフトウェアなどの使用が、相対的に低面積および低電力の１つ以上のＴＤＣの実装に関連する本開示の教示を実装するための、等しく実現可能なオプションを提供することに留意されたい。

本明細書で提案されるような、相対的に低面積および低電力の１つ以上のＴＤＣを実装するための様々なシステムの部品は、本明細書に記載される機能を実施するために電子回路構成を含むことが可能である。場合によっては、システムの１つ以上の部品は、本明細書に記載される機能を実施するために特別に構成されたプロセッサにより提供されることが可能である。例えば、プロセッサは、１つ以上の特定用途向け構成要素を含み得、または、本明細書において記載される機能を実施するように構成されたプログラマブル論理ゲートを含み得る。回路構成は、アナログドメイン、デジタルドメイン、または混成信号ドメインにおいて動作することが可能である。いくつかの事例において、プロセッサは、非一時的なコンピュータ読み取り可能な記憶媒体に格納された１つ以上の命令を実行することにより、本明細書に記載される機能を実施するように構成され得る。

いくつかの実施形態において、本図の任意の数の電気回路は、関連付けられた電子デバイスの基板上に実装され得る。基板は、電子デバイスの内部電子システムの様々な構成要素を保持することの可能な汎用回路基板であり得、さらに、他の周辺機器のためのコネクタを提供することができる。より具体的に、基板は、システムの他の構成要素が電気的に通信することを可能にする電気接続を提供することができる。任意の好適なプロセッサ（ＤＳＰ、マイクロプロセッサ、支援チップセットなどを含む）、コンピュータ読み取り可能な非一時的メモリ要素などは、特定の構成のニーズ、処理の要求、コンピュータ設計などに基づいて、基板に好適に結合することが可能である。外部記憶装置、追加的なセンサ、音声／映像ディスプレイのためのコントローラ、および周辺機器デバイスなどの他の構成要素は、プラグインカードとして、ケーブルを介して、基板に取り付けられてもよく、または、基板自体に集積されてもよい。様々な実施形態において、本明細書に記載される機能性は、これらの機能を支援する構造内に配列された１つ以上の構成可能な（例えば、プログラマブルな）要素内で稼働するソフトウェアまたはファームウェアとして、エミュレーションの形で実装され得る。エミュレーションを提供するソフトウェアまたはファームウェアは、それらの機能性をプロセッサに実施させることが可能な命令を含む、非一時的なコンピュータ読み取り可能な記憶媒体に提供され得る。

いくつかの実施形態において、本図の電気回路は、スタンドアロンモジュール（例えば、関連付けられた構成要素および回路構成が具体的なアプリケーションまたは機能を実施するように構成されている、デバイス）として実装され得るか、または、電子デバイスの特定用途向けハードウェア内へのプラグインモジュールとして実装され得る。本開示の特定の実施形態が、部分的にまたは全体的に、のいずれかにおいて、システムオンチップ（ＳＯＣ）パッケージにたやすく含まれ得ることに留意されたい。ＳＯＣは、コンピュータまたは他の電子システムの構成要素を単一のチップに集積しているＩＣを表す。ＳＯＣは、デジタル信号、アナログ信号、混成信号、およびしばしば、ＲＦの機能を内蔵することがあり得、それらの全ては、単一のチップ基板上に提供され得る。他の実施形態は、複数の別個のＩＣが単一の電子パッケージ内に配置され、かつ、電子パッケージを通じて互いに密に対話するように構成された、マルチチップモジュール（ＭＣＭ）を含み得る。

本明細書において略述される仕様、寸法、および関係の全て（例えば、本図面などに示される、相対的に低面積および低電力のＴＤＣの構成要素またはその一部分の数）は、例示および教示の目的のためだけに提供されているに過ぎない。このような情報は、本開示の精神または添付の請求項の範囲から逸脱することなく、かなり変動させてもよい。本明細書は、１つの非限定的な例にのみ当てはまり、よって、そのように解釈されるべきである。前述の説明において、例示的な実施形態は、特定のプロセッサおよび／または構成要素の配列を参照して説明された。添付の請求項の範囲から逸脱することなく、このような実施形態に様々な修正および変更を行ってよい。よって、説明および図面は、限定的な意味合いよりもむしろ、例示的な意味合いで捉えられるべきである。

本明細書において提供される多数の例を用いて、２つ、３つ、４つ、またはそれよりも多くの電気構成要素の観点で、対話について説明され得ることに留意されたい。しかしながら、これは、明瞭性および例示の目的のためだけに行われている。システムが、任意の好適な方式で集約され得ることを認識されるべきである。同様の設計の代替例に沿って、本図面の、例示された構成要素、モジュール、および要素のいずれもが、可能性のある様々な構成で組み合わされ得、これらの全てが本開示の広義の範囲内に入ることは明らかである。特定のケースにおいては、限られた数の電気要素のみを参照することにより、所与のセットのフローの機能性のうちの１つ以上を説明することが、より容易であり得る。本図の電気回路およびその教示が、たやすくスケーラブルであり、かつ、多数の構成要素、ならびに、より複雑または高度な配列および構成を収容可能である、ことを認識されるべきである。よって、提供された例は、範囲を限定すべきではなく、または、無数の他のアーキテクチャに潜在的に適用されるような電気回路の広義の教示を妨げるべきではない。

さらに、本明細書で提案されるような、相対的に低面積および低電力の１つ以上のＴＤＣを実装することに関する機能は、本図において例示されるシステムにより、またはシステム内で実行され得る、可能性のある機能のうちのいくつかのみを例示している。これらの動作のうちのいくつかは、適宜削除もしくは除外されてよく、または、これらの動作には、本開示の範囲から逸脱することなく、かなりの修正または変更が行われてよい。加えて、これらの動作のタイミングは、かなり改変されてもよい。先出の動作フローは、例示および論考の目的のために提供されている。任意の好適な配列、時間順の配列、構成、およびタイミング機構が、本開示の教示から逸脱することなく提供され得るという点で、本明細書に記載される実施形態は、実質的な柔軟性を提供する。

上で説明した装置の、オプションとしての特徴が全て、本明細書に記載される方法またはプロセスを基準として実装されてもよく、例における細目が、１つ以上の実施形態のどこでも使用され得ることに留意されたい。

多数の他の変更例、置換例、変形例、改変例、および修正例が、当業者に把握され得、本開示が、このような変更例、置換例、変形例、改変例、および修正例の全てを添付の請求項の範囲内に収まるものとして包含することが意図されている。

520 コントローラ
530 ＰＬＬ回路
540 ＤＳＰコア／回路構成
2100 デバイス
2102 処理デバイス
2104 メモリ
2106 ディスプレイデバイス
2108 音声出力デバイス
2110 他の出力デバイス
2112 通信チップ
2114 バッテリ／電源
2116 ＧＳＰデバイス
2118 音声入力デバイス
2120 他の入力デバイス
2122 アンテナ
2202 プロセッサ
2206 バス
2208 ローカルメモリ
2210 大容量記憶装置
2212 入力デバイス
2214 出力デバイス
2216 ネットワークアダプタ
2218 アプリケーション

Claims (20)

1. 時間－デジタル変換器（ＴＤＣ）であって、
   複数の段を有しているリング発振器と、
   複数の段を有している残差生成回路であって、前記残差生成回路の各段が、前記リング発振器の２つの段からの出力で動作するように構成された、残差生成回路と、
   前記リング発振器の前記複数の段のうちの１つの出力に結合されており、期間がデジタル値に変換されている間に、前記リング発振器の前記複数の段のうちの１つの前記出力における信号が、第１の信号レベルにある状態と第２の信号レベルにある状態との間で切り替わる回数をカウントするように構成された、カウンタと、
   前記カウンタによりカウントされた前記回数を示す値および前記残差生成回路の出力を合成して、前記デジタル値を生成する、ように構成されたコンバイナと、を含む、ＴＤＣ。
2. 前記カウンタによりカウントされた前記回数を示す前記値が、前記リング発振器の前記段数を示す値で乗算された、前記カウンタによりカウントされた前記回数に基づいている、請求項１に記載のＴＤＣ。
3. 前記カウンタが、第１のエッジ生成器および第２のエッジ生成器を含み、
   前記第１のエッジ生成器が、前記リング発振器の前記複数の段のうちの１つの前記出力における前記信号が前記第１の信号レベルにある状態から前記第２の信号レベルにある状態に切り替わったときに、第１の表示を生成するように構成されており、
   前記第２のエッジ生成器が、前記リング発振器の前記複数の段のうちの１つの前記出力における前記信号が前記第２の信号レベルにある状態から前記第１の信号レベルにある状態に切り替わったときに、第２の表示を生成するように構成されており、
   前記カウンタによりカウントされた前記回数が、前記期間が前記デジタル値に変換されている間に、前記第１のエッジ生成器が前記第１の表示を生成した回数と、前記第２のエッジ生成器が前記第２の表示を生成した回数と、の和である、請求項１に記載のＴＤＣ。
4. 前記カウンタが、第１の乗算器、第２の乗算器、および加算器をさらに含み、
   前記第１の乗算器が、前記リング発振器の前記段数を示す値と、前記期間が前記デジタル値に変換されている間に前記第１のエッジ生成器が前記第１の表示を生成した前記回数と、を乗算することにより、第１の乗算器出力を生成するように構成されており、
   前記第２の乗算器が、前記リング発振器の前記段数を示す前記値と、前記期間が前記デジタル値に変換されている間に前記第２のエッジ生成器が前記第２の表示を生成した前記回数と、を乗算することにより、第２の乗算器出力を生成するように構成されており、
   前記加算器が、前記第１の乗算器出力と前記第２の乗算器出力とを加算することにより、加算器出力を生成するように構成されており、
   前記カウンタによりカウントされた前記回数を示す前記値が、前記加算器出力に基づいている（例えば、等しい）、請求項３に記載のＴＤＣ。
5. 前記カウンタが、前記デジタル値が生成された後に、かつ、別の期間の変換が開始する前に、リセットされるように構成されている、請求項１に記載のＴＤＣ。
6. 前記残差生成回路が、前記デジタル値が生成された後に、かつ、別の期間の変換が開始する前に、リセットされるように構成されている、請求項１に記載のＴＤＣ。
7. 前記リング発振器が、前記デジタル値が生成された後に、かつ、別の期間の変換が開始する前に、リセットされるように構成されている、請求項１に記載のＴＤＣ。
8. 前記残差生成回路の第１の段が、前記リング発振器の第１の段の出力と、前記リング発振器の最終段の出力と、で動作するように構成されており、
   前記残差生成回路の第２の段が、前記リング発振器の前記第１の段の前記出力と、前記リング発振器の第２の段の出力と、で動作するように構成されている、請求項１に記載のＴＤＣ。
9. 前記残差生成回路の最終段が、前記リング発振器の最終段の前の段の出力と、前記リング発振器の最終段の出力と、で動作するように構成されている、請求項１に記載のＴＤＣ。
10. 前記残差生成回路の各段が、排他的ＯＲ（ＸＯＲ）ゲートの応答を有している論理回路を含む、請求項１に記載のＴＤＣ。
11. 前記ＴＤＣが、前記リング発振器の各段に対応するそれぞれのラッチ回路をさらに含み、各ラッチ回路が、前記ラッチ回路に対応する前記リング発振器の前記段の出力を示す信号を受信するように構成された入力を有しており、前記残差生成回路の前記それぞれの段の前記論理回路に結合された出力をさらに有している、請求項１０に記載のＴＤＣ。
12. 前記ラッチ回路のうちの少なくとも１つが、前記デジタル値に変換されている前記期間が一旦終了して、前記残差生成回路が別の期間の変換のためにリセットされる前に、前記残差生成回路が前記残差生成回路の前記出力を生成することを可能にするように構成された制御信号を受信するように構成されたさらなる入力を有している、請求項１１に記載のＴＤＣ。
13. 前記リング発振器の各段が、ＮＯＴゲートの応答を有している論理回路を含む、請求項１に記載のＴＤＣ。
14. パルス調整論理をさらに含み、前記パルス調整論理が、前記リング発振器および前記残差生成回路のためのｅｎａｂｌｅ信号を生成するように構成されており、それにより、
    ｓｔａｒｔ信号がｓｔｏｐ信号に先行している場合、前記ｓｔａｒｔ信号がアクティブであり、かつ、前記ｓｔｏｐ信号が非アクティブであるときに、前記ｅｎａｂｌｅ信号がアクティブであり、
    前記ｓｔａｒｔ信号が前記ｓｔｏｐ信号に遅れている場合、前記ｓｔｏｐ信号がアクティブであり、かつ、前記ｓｔａｒｔ信号が非アクティブであるときに、前記ｅｎａｂｌｅ信号がアクティブである、請求項１に記載のＴＤＣ。
15. 前記デジタル値が飽和閾値よりも大きいか否かを判定して、肯定判定がなされると、前記デジタル値を予め定義された値に設定する、ように構成された飽和論理をさらに含む、請求項１に記載のＴＤＣ。
16. 電子デバイスであって、
    基準クロック信号と入力クロック信号との間の位相差を示す期間をデジタル値に変換するように構成された時間－デジタル変換器（ＴＤＣ）と、
    前記ＴＤＣにより生成された前記デジタル値に基づくことにより、前記入力クロック信号の位相に関連する位相を有している出力信号を生成するように構成された、位相ロックループ（ＰＬＬ）回路と、を含み、
    前記ＴＤＣが、
    複数の段を含むリング発振器と、
    複数の段を含む残差生成回路であって、前記残差生成回路の各段が、前記リング発振器の２つの段からの出力で動作するように構成された、残差生成回路と、
    前記残差生成回路の出力に基づいて前記デジタル値を生成するように構成されたコンバイナと、を含む、電子デバイス。
17. 前記電子デバイスが、デジタル信号処理コアまたはデジタル信号処理回路構成である、請求項１６に記載の電子デバイス。
18. 基準クロック信号と入力クロック信号との間の位相差を示す期間をデジタル値に変換するための方法であって、
    パルス調整論理により、リング発振器および残差生成回路の各々にｅｎａｂｌｅ信号を提供することであって、
    前記ｅｎａｂｌｅ信号が、前記期間の持続時間にわたってアクティブであり、前記期間の前後に非アクティブであり、
    前記リング発振器が、複数の段を含み、
    前記残差生成回路が、複数の段を含み、
    前記残差生成回路の各段が、前記リング発振器の２つの段からの出力で動作するように構成されている、提供することと、
    前記ｅｎａｂｌｅ信号がアクティブである時間において、前記リング発振器の前記複数の段のうちの１つの出力における信号が、第１の信号レベルにある状態と第２の信号レベルにある状態との間で切り替わる回数を、カウンタによりカウントすることと、
    前記カウンタによりカウントされた前記回数を示す値および前記残差生成回路の出力に基づき、前記デジタル値を生成することと、を含む、方法。
19. 前記カウンタによりカウントされた前記回数を、前記リング発振器の前記段数を示す値で、１つ以上の乗算器により乗算することをさらに含み、前記デジタル値が、前記乗算することを示す値に基づいて生成される、請求項１８に記載の方法。
20. 前記デジタル値に基づいて出力信号を生成することにより、前記入力クロック信号の位相に関連する位相を有している前記出力信号を、位相ロックループ（ＰＬＬ）回路により生成することをさらに含む、請求項１８に記載の方法。

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