JP2021534583A - 超電導量子演算回路パッケージ - Google Patents

Abstract

超電導量子演算回路パッケージ（１）は、複数の回路要素を備える回路が形成される基板（２）を含む。基板（２）は、回路要素の間に配置され、基板（２）の厚みを貫通延在する孔部（８）を含む。また、パッケージは、基板（２）を収容する表面（９）を有するホルダ（３）と、基板（２）の反対側に配置されるカバー（４）とを備える。ホルダ（３）及びカバー（４）は、金属及び／又は超電導体で形成される。ホルダ（３）は、表面（９）に配置され表面（９）から突き出る突起（１２）も含む。突起（１２）は、基板（２）内の孔部（８）を通るよう突き出て、カバー（４）と接触することにより、量子演算回路の動作周波数範囲内の電磁モードを抑制する。【選択図】図１

Description

本発明は、超電導量子演算回路パッケージに関し、特に、超電導量子演算回路の基板のホルダを備える超電導量子演算回路パッケージに関する。

量子演算のアーキテクチャにおいて、有用な演算を可能とするように複数の量子ビットを含む回路チップを構築することが望まれている。しかし、チップをスケーリングすると、チップが占有する物理的空間が、チップ上の量子演算回路の動作周波数と同程度の周波数を有する電磁（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ；ＥＭ）モードをサポートするサイズに増大する。例えば、導電性材料内に格納された矩形状のチップであって、辺長が数ミリメートルより長く（両辺ともその厚みよりも長く）、１０程度の高い誘電率を有するチップは、数ギガヘルツから数十ギガヘルツの範囲内のＥＭモードをサポートできる。

このような電磁「チップ様（Ｃｈｉｐ−ｌｉｋｅ）」モードはほとんどの場合で不所望であり、特に数ギガヘルツから数十ギガヘルツの周波数範囲において望ましくない。これらの周波数は、量子演算回路の所望の動作周波数とほぼ同じであるため、例えば量子ビットモードである「回路様（Ｃｉｒｃｕｉｔ−ｌｉｋｅ）」のモードや、その他の使用される回路要素及び制御信号との相互作用を介して、量子演算回路の動作に干渉する可能性がある。回路のコヒーレンスの維持は、回路の動作寿命を延ばして効果的な量子処理を可能とするために重要であるが、上記の干渉により回路のコヒーレンスが失われる可能性がある。

量子演算回路チップのサイズが増大するにつれて、サポート可能な最低周波数チップ様モードの周波数が低くなり、回路の動作周波数空間内において、チップが多数の不要なモードをホストすることになる。量子演算回路チップをスケーリングして回路内の回路要素の数を増やす際に生じる別の問題は、量子演算回路の動作に干渉する可能性がある回路様モード間の不要な相互作用（例えば量子ビット間のクロストーク相互作用）が起こり得ることである。

これは、チップ様モードと回路様モード間及び回路様モードと回路様モード間の厄介な相互作用の問題が、量子演算回路が物理的寸法及び回路要素の数の両方においてスケールアップされるにつれて、悪化する一方であることが多いことを意味する。例えば、高誘電性基板上の量子演算回路を、約１ｃｍ×１ｃｍより大きなサイズにスケーリングすることは、スプリアス（不所望の）チップ様モード及び／又はこれらモードの回路様モードとの相互作用を除去する対策なしには困難である。

スプリアスチップモード及びクロストークの抑制を試みる１つの方法は、回路の基板の厚みを貫通するビアを形成することである。これにより、定常波がチップ内に形成され得る有効長さスケールを縮小することによりスプリアスチップモードを妨害・抑制する働きをする導体が回路要素間に導入され、また、回路要素間に導体を設けることにより（例えば量子ビット間の）クロストークも低減されて、場の（容量性及び／又は誘導性）相互作用を遮蔽することができる。

しかし、回路チップにビアを設けることにより、チップの製造の複雑さが増し、超電導量子演算回路の動作に悪影響を与え得る。これは、このような回路が不純物や欠陥の存在に特に敏感であるからであり、これに対し製造プロセスに更なる工程を導入したとしても役立たないからである。

本発明の目的は、量子演算回路の動作のために、よりクリーンな周波数空間を提供する装置を提供することである。

第１の態様から見た場合、本発明は、複数の回路要素を備える超電導量子演算回路が形成された基板であって、前記複数の回路要素の間に配置され、前記基板の厚みを貫通延在する１つ以上の孔部を含む基板と、前記基板を収容する表面を有し、前記表面の上に配置されて前記表面から突き出る１つ以上の突起を含み、金属及び／又は超電導体で形成されたホルダと、前記基板の前記ホルダとは反対側に配置され、金属及び／又は超電導体で形成されたカバーとを備え、前記１つ以上の突起が、前記基板の前記１つ以上の孔部を通るよう突き出て前記カバーと接触することにより、前記量子演算回路の動作周波数範囲内の電磁モードを抑制する、超電導量子演算回路パッケージを提供する。

本発明は、超電導量子演算回路パッケージを提供する。パッケージは、基板と、基板のホルダと、基板のホルダとは反対側にあるカバーとを備える。基板には、例えばその表面上に、量子ビット等の複数の回路要素を備える超電導量子演算回路が形成される。１つ以上の孔部が、前記回路要素（例えば２つ以上の回路要素）間に配置された状態で、基板を（完全に）貫通延在するように形成されている。

この基板は、金属及び／又は超電導体で形成されたホルダの表面上に位置する。ホルダは、基板を収容する表面上に形成され、この表面から突き出る１つ以上の突起を有する。ホルダ上の１つ以上の突起は、基板の１つ以上の孔部と対応しており、（カバーがホルダに載置された場合）孔部を通るように突出してカバー（の内面）に接触し、それにより複数の回路要素間において基板の厚みを通るよう構成されている。突起を介したホルダとカバーの間のこの電流路は、チップ内（例えばチップ全域）における定常波の形成を分断する働きをし、チップ内においてそのような定常波で構成されるＥＭモードを抑制する（例えば実質的に除去する）。これにより、ＥＭ「チップ様」モードの場の形状や周波数が変化する（例えば、いずれのモードをも基板の端部と突起の間又は突起が複数ある場合は突起の間に閉じ込める）ので、パッケージに存在して量子演算回路の動作に害を及ぼす電磁モードを防止することに役立つ。

このように、パッケージの別体の基板とホルダとによって、導電要素（すなわちホルダの突起）を、量子演算回路の回路要素間に設けることができることを理解されたい。突起の存在によって、定常波が生じ得る長さスケールが縮小されて、最低周波数ＥＭモードの周波数が上昇する。これは、量子演算回路の所望動作周波数とほぼ同じ周波数を有して発生するＥＭチップ様モードの抑制（例えば実質的な除去）に役立つ。これは、動作中において、望ましくないチップ様モードと量子演算回路との間の干渉の低減に役立つ。

回路要素間に孔部及び突起が存在することは、また、発生したチップ様モード（例えば「チップ」内、すなわち、基板及びその上に形成された回路内に実質的に存在するモード）と回路様モード（例えば、量子モード、共振器モード、制御線モード等）を、例えば、パッケージひいては量子演算回路の所定領域、例えば突起間の領域に閉じ込めることにも役立つ。これは、回路要素のアドレス指定能力（個別にアドレス指定される能力）の向上や、動作中の量子演算回路における望ましくない相互作用（例えば量子ビットのクロストーク）の低減に役立ちうる。

別体のホルダ、カバー、及び基板は、基板及び量子演算回路の製造に要する製作工程数を最小限にすることにも役立つ。基板、ホルダ、及びカバーは、個別の部品として形成されることが好ましい。例えば、ホルダ及びカバーは、基板とは別に（及び、互いに別々に）製造されてもよく、基板は単にその厚みを貫通する孔部の形成を要するだけとしてもよい。これは、これらの部品における欠陥や不純物の数を最小限にすることに役立つ。

量子演算回路における干渉、クロストーク、不純物や欠陥の存在が低減されることは、全て、量子演算回路が動作するクリーンな電磁環境の提供に役立つと共に、スプリアスＥＭモードの相互作用の数を増やすことなく、より大きなチップ上により多くの例えば量子ビットを用いて量子演算回路をスケーリング可能とする。これは、動作中の量子演算回路要素のコヒーレンスを長引かせることにより、量子演算を行う状況の改善に役立つ。

本願出願人は、本発明のそれぞれ別々のホルダ、カバー、及び基板を備える構成が、一体形成されたビアを含む基板に勝る多くの利益をもたらすことも理解している。これは、ビアは、チップ様モードの除去しかできないからである。したがって、チップを取り囲む筐体とチップとの間に間隙がある場合、この間隙には、量子演算回路と干渉し得るスプリアスモードが、ビアによって除去されずに存在する可能性がある。本発明のホルダの突起が基板内の孔部を通ってカバーと接触する状態において、突起は、量子ビットの近傍の全ての間隙領域を通り、量子ビットをスプリアス間隙モードからも保護する。

基板は、例えば超電導環境で使用する超電導量子演算回路をその上に形成するための、適切で望ましい任意の基板であってよい。基板は、高誘電性基板から成ることが好ましい。基板は、例えばシリコンやサファイアといった適切で望ましい任意の材料で形成されてもよい。

基板は、適切で望ましい任意の形状でよい。一実施形態では、基板は、（基板の厚みを貫通延在する孔部を除いて）略平面状である。

量子演算回路の複数の回路要素は、適切で望ましい任意の回路要素を備えてもよい。一実施形態において、複数の回路要素は、（例えばジョセフソン接合や超電導電極を備える）量子ビット、制御線、及び読み出し要素（例えば共振器）のうち１つ以上（例えば全部）を備える。好ましくは、複数の回路要素は、量子ビットと、制御線と、読み出し要素とから成る組を複数備える。回路要素は、例えば、量子ビットの複数の超電導電極が同軸かつ同一平面上にあり、制御線及び／又は読み出し要素が量子ビットに対して面外に配置されるＷＯ２０１７／０２１７１４Ａ１として公開された本願出願人の以前の出願に記載のように、適切で望ましい任意の様態で配置される。本発明の（少なくとも好ましい実施形態の）量子演算回路パッケージの構成は、このような量子演算回路のレイアウトを備えることに適していることを理解されたい。

好ましい実施形態において、複数の回路要素は、複数の量子ビットと、例えば制御線及び読み出し要素とを備える。量子ビットは、適切で望ましい任意の大きさであり、適切で望ましい任意の距離だけ互いに離隔して配置されてもよい。一実施形態において、量子ビットの最大寸法は０．１ｍｍ〜１ｍｍである。一実施形態において、複数の量子ビットは隣接する量子ビットから０．２ｍｍ〜２ｍｍだけ離隔している。

量子演算回路の回路要素は、基板の表面上に形成されるのが好ましい。好ましくは、基板の厚さは、例えば基板の厚みに垂直な方向におけるその他の２つの寸法（例えば長さ及び幅）よりもかなり小さい。このように、好ましくは、基板は、回路要素が形成され得る（基板の厚みの分だけ離隔して）対向する２つの面を基板の両側に有する。これらの面の一方は、基板がホルダに載置された際にホルダの上記表面の方を向いているのが好ましい。

一実施形態において、回路要素は、基板の一方の面、例えばホルダの表面とは反対の面のみに形成される。別の実施形態においては、回路要素は、基板の両面に形成される。これは、導電要素（すなわちホルダの突起）が基板とは別体であるため、パッケージの設計により可能となることを理解されたい。これに対し、（基板と一体的に設けられた）ビアを含む基板は、基板の両側に回路要素を設けることは可能ではあるが、これには、複雑な複数段階の製作プロセスを要する。このように、本発明のパッケージの設計は、広範囲の回路設計に対応できる。

一実施形態において、基板は、パッケージ内のホルダ又はカバーに対して固定的に（例えば接着又は接合で）取り付けられていない。代わりに、例えば、基板（の例えば面）は、ホルダ及び／又はカバーの表面に単に載っているだけでよい。これも、幾つかの実施形態において、量子演算回路の回路要素をホルダの表面に対向する基板の面に（そして、ひいては例えば基板の両面に）形成可能とすることに役立つ。

ホルダ及びカバーは、適切で望ましい任意の金属及び／又は超電導体、例えば超電導金属で形成され得る。一実施形態において、金属は、アルミニウムを含む。

ホルダは、基板を収容するための適切で望ましい任意の形状でよい。一実施形態において、基板を収容する表面は、（突起以外は）略平面状である。一実施形態において、ホルダは、略直方体である。

一実施形態において、基板を収容する表面は、ホルダの面、例えば直方体の面から凹んでいる。言い換えると、ホルダは、基板を収容する表面の周りに（そこから突き出る）リムを備えてもよい。

上記表面は、適切で望ましい任意の深さだけ凹んでいてもよい。一実施形態において、表面は、基板の厚みと略等しい深さだけホルダの面から凹んでおり、例えば、リムは、基板の厚みと略等しい高さを有する。したがって、基板が表面に収容された場合、基板（の例えば外側の面）はホルダ（及び例えばリム）の面と実質的に面一となることが好ましい。

一実施形態において、表面上に配置される突起は、（例えば平面状の）表面に対して略垂直方向に突き出る。したがって、基板の孔部は、基板の表面（例えば面）に対して略垂直方向に延在するのが好ましい。

ホルダの表面上の１つ以上の突起は、その形状、寸法、及び相互間隔が、適切で望ましい任意のものであってよい。表面上に配置され、表面から突き出る複数の突起が好ましい。突起は、適切で望ましい任意の様態で、回路要素（例えば量子ビット）に対して（例えば位置及び／又は個数について）相対的に配置されてもよい。一実施形態において、ホルダは、基板上の量子演算回路内の量子ビットの数と同じ数の突起を少なくとも備える。一実施形態において、突起は、複数の回路要素（例えば量子ビット）が各突起の間に位置するように配置される。したがって、例えば、少なくとも突起と同じ数の回路要素（例えば量子ビット）があってもよい。

好ましくは、基板内の孔部は、形状及び大きさにおいてホルダの突起と対応し（大きさは、突起より若干大きい）、基板をホルダに載置した際に孔部がホルダの突起を収容する。好ましくは、基板には複数の孔部がある。突起と同様に、基板も、基板上の量子演算回路内の量子ビットの数と同じ数の孔部を少なくとも備えていてもよい。一実施形態において、孔部は、複数の回路要素（例えば量子ビット）が各孔部の間に位置するように配置される。したがって、例えば、少なくとも孔部と同じ数の回路要素（例えば量子ビット）があってもよい。基板は、ホルダの表面上の突起の数と同じ数の孔部を含むのが好ましい。

１つ以上の孔部（ひいては、対応する１つ以上の突起）は、適切で望ましい任意の様態、例えば量子演算回路の動作周波数範囲内のチップ様モードを抑制する働きをする構成で、複数の回路要素の間に配置されてもよい。好ましくは、１つ以上の孔部は、複数の回路要素の間に配置され、１つ以上の突起は、複数の回路要素の間において、基板の厚みの少なくとも一部を通るようホルダ表面から突き出る。

好ましくは、１つ以上の孔部（ひいては１つ以上の突起）は、基板上に形成された量子演算回路の量子ビットに囲まれて（例えば、それらの間に（例えば量子ビットを分散するように））配置される。好ましくは、１つ以上の突起（ひいては１つ以上の孔部）は、（例えば隣接する）量子ビットの間を通るように配置される。これは、スプリアス電磁モードの抑制に加えて、回路様モード間の望ましくない相互作用の低減（例えば隣接する量子ビット間のクロストークの低減）に役立つ。一実施形態において、突起は、例えば量子演算回路の量子ビットの（例えば規則的な幾何学）格子と対応する（例えば規則的な幾何学）格子状に配置される。

孔部及びそれらに対応する突起が、量子演算回路の動作周波数範囲におけるチップ様及び例えば回路様のモードを抑制し、（モードが複数の量子ビットに亘って延在しないように）例えば個々の量子ビットの付近にモードを閉じ込めるような適切で望ましい任意の構成で配置されてもよいことを理解されたい。好ましい実施形態において、隣接する孔部間及び／又は突起間の最大間隔は、量子演算回路の最大動作周波数を（例えば大幅に）超える周波数を有するチップ様モードと対応する（例えばサポートし得る）。

好ましくは、突起及びそれらに対応する孔部の配置（例えば大きさ及び間隔）は、基板上の量子演算回路の回路要素（例えば量子ビット）の配置（例えば大きさ及び間隔）に関係（例えば一致）する。一実施形態において、ホルダが複数の突起を備える場合、複数の突起は、隣接する突起から０．２ｍｍ〜２ｍｍだけ離隔する（対応する突起を収容する孔部についても同様である）。

好ましくは、１つ以上の突起は、（例えばそれぞれの）高さ（すなわちホルダの表面から突起が突き出る方向における高さ）が０．２ｍｍ〜１ｍｍ（例えば約０．５ｍｍ）である。

カバーと接触するために、１つ以上の突起が基板の厚さの途中まで延在する一方、カバーがこれらに対応する（カバーの表面から突き出る）突起を備え、これらの突起もまた（基板の反対側から）基板の厚さの途中まで延在することにより、ホルダの１つ以上の突起が、対応するカバーの１つ以上の突起に接触するようにしてもよい。カバーが１つ以上の突起を備える場合、好ましくは、本明細書でホルダの１つ以上の突起に関して説明した任意又は好ましい特徴を、カバーの１つ以上の突起にも適用してもよい。

上述のように、突起の高さは、突起が基板をどの程度通るよう突き出るかによることを理解されたい。したがって、一実施形態において、１つ以上の突起（の例えば各々）の高さは、基板の厚さの半分以上であり、例えば、基板の厚さと略等しい。

しかし、（ホルダの）１つ以上の突起は、基板の厚みを貫通して延在し、カバーに接触することが好ましい。したがって、１つ以上の突起（の例えば各々）の高さは、基板の厚さ以上であることが好ましい。本願出願人は、突起が基板の厚みを貫通して延在することが、量子演算回路の動作周波数範囲における電磁モードの抑制（例えば実質的な除去）に特に効果的であり得ることを見出した。

ホルダが凹みやリムを含む場合、凹みの深さやリムの高さは、１つ以上の突起の高さと略等しいことが好ましい。したがって、凹みの深さやリムの高さは、０．２ｍｍ〜１ｍｍ（例えば約０．５ｍｍ）であることが好ましい。

１つ以上の突起（の例えば各々）の幅（すなわちホルダの表面に平行な方向における幅）は、０．２ｍｍ〜１ｍｍ（例えば約０．５ｍｍ）であることが好ましい。したがって、１つ以上の孔部（の例えば各々）の幅（すなわち基板の面に平行な方向における幅）は、０．２ｍｍ〜１ｍｍ（例えば約０．５ｍｍ）であることが好ましい。

１つ以上の突起及び（それらに対応する）１つ以上の孔部（の例えば各々）は、略円柱状であることが好ましい。したがって、例えば、１つ以上の突起（の例えば各々）の（ホルダの表面に略平行な面における）断面は、１つ以上の突起が突き出る方向、例えばホルダの表面に略垂直な方向において、実質的に一定である。これに応じて、例えば、１つ以上の孔部（の例えば各々）の（基板の面に略平行、すなわち基板の厚さに略垂直な面における）断面は、孔部が基板を貫通延在する方向、例えば基板の面に略垂直な（すなわち基板の厚さに略平行な）方向において、実質的に一定である。

したがって、１つ以上の突起（の例えば各々）は、壁又は柱の形態をとり、（それらに対応する）１つ以上の孔部（の例えば各々）は、チャネル又は柱形状の孔の形態をとり得る。一実施形態において、１つ以上の突起及び１つ以上の孔部（の例えば各々）は、ホルダの表面や基板の面に略垂直な（すなわち基板の厚さに略平行な）方向に配置された円形の断面（そして突起や孔部の円柱の軸心）を有する。

好ましい実施形態において、１つ以上の突起（の例えば各々）の先端は、テーパ状になっており、例えば丸くなっているか尖っている。これは、１つ以上の突起の先端のカバーへの接触を確保することに役立つ。本願出願人は、本発明の少なくとも幾つかの実施形態において、突起とカバーの間の僅かな間隙でも、モードが抑制されないという問題を引き起こし得ることを認識している。例えば、１μｍという小さな間隙であっても、問題を引き起こし得る。

１つ以上の突起（及びこれらに対応する孔部）は、量子演算回路の動作周波数範囲における適切で望ましい任意の電磁（例えばチップ様）モードを抑制（例えば実質的に除去）するような配置（例えば形状、大きさ、及び／又は位置）をとり得る。一実施形態において、１つ以上の突起は、量子演算回路の動作周波数範囲における全ての電磁（例えばチップ様の）モードを抑制（例えば実質的に除去）するように配置される。

しかし、幾つかの実施形態では、１つ以上の突起は、量子演算回路の動作周波数範囲における電磁（例えばチップ様）モードのうちの（全てではなく）一部の電磁モードを抑制するような配置（例えば位置）をとってもよい。例えば、１つ以上の突起は、チップ様モードを操作して使用するような配置（例えば位置）をとり得る。これは、例えば、特定の接続性をもった量子回路の作成に使用できる、量子ビット間の長距離相互作用を仲介するのに利用し得る。

例えば、パッケージが複数の突起を含む場合、そのうちのいつかの突起（及び基板内の対応する孔部）を、（例えばモードを抑制して個々の量子ビットを越えてはみ出さないように閉じ込めるために）互いに近接配置する一方、その他の突起を、モードが量子ビットの間に存在且つ延在可能とするように、互いにより離間して（又は例えば基板の端部から離間して）配置してもよい。よって、突起及び対応する孔部の間隔は、これに応じて選定され得る。

量子演算回路の動作周波数範囲は、量子演算回路で演算を行うのに適した、適切で望ましい任意の周波数範囲であってよい。一実施形態において、動作周波数範囲は、４ＧＨｚ〜１２ＧＨｚである。基板の孔部内に突き出る突起は、量子演算回路の動作周波数範囲内の電磁モードのみを抑制してもよいが、好ましくは、基板の孔部内に突き出る突起は、より広い周波数範囲内の電磁モードを抑制するように配置される。

一実施形態において、基板の孔部内に突き出る突起は、１２ＧＨｚ未満、例えば１５ＧＨｚ未満、例えば２０ＧＨｚ未満の周波数を有する電磁モードを抑制するように配置される。

一実施形態において、ホルダは、ホルダの表面に貫通形成された１つ以上の開口部を備え、量子演算回路パッケージは、１つ以上の開口部を貫通して量子演算回路（の例えば複数の回路要素）にそれぞれ接続するように配置された１本以上のワイヤを備える。ホルダに開口部を設けることは、量子演算回路用の制御配線の引き回し、例えば量子ビットのアドレス指定に役立つ。

例えばＷＯ２０１７／０２１７１４Ａ１として公開された本願出願人の以前の出願に説明されたように、制御線及び／又は読み出し要素が量子ビットに対して面一とならないように回路要素を配置した場合、制御線及び／又は読み出し要素（及び例えばこれらの接続ワイヤ）を通すための開口部をホルダに設けることは、コンパクトですっきりした配置のパッケージの提供に役立つことを理解されたい。したがって、本発明の実施形態は、オフチップ制御配線（及びそのような配線を含む量子演算回路）を収容するのによく適している。このような構成は、チップ上に制御配線を実装する構成よりも、より拡張性があり得る。

ホルダの１つ以上の開口部は、例えば基板上に形成された量子演算回路の回路要素（例えば量子ビット）と対応するように、１つ以上の突起の間に（例えば１つ以上の突起を分散するように）配置されるのが好ましい。これは、量子演算回路の回路要素を、オフチップ制御配線に接続することに役立つ。

カバーは、基板のホルダとは反対側に位置し、例えば基板はホルダとカバーの間に挟まれる。カバーは、外部電磁放射線から回路要素を保護し、更に、発生し得るスプリアス電磁モードを低減することに役立つ。一実施形態において、例えばホルダがリムを備える場合、カバーはホルダと共に基板を取り囲むように配置される。

カバーは、適切で望ましい任意の大きさでよい。カバーは、少なくとも基板の周縁より外側に延在することが好ましい（例えば、カバーの基板に対向する表面の寸法は、基板のカバーに対向する面の対応する寸法以上である）。

一実施形態において、カバーは、カバーに貫通形成される１つ以上の開口部を備え、量子演算回路パッケージは、１つ以上の開口部のそれぞれを貫通して、量子演算回路（の例えば複数の回路要素）に接続するように配置された１本以上のワイヤを備える。例えば、量子演算回路がオフチップ制御配線を有する場合や、特に量子演算回路の回路要素が基板の両面に形成される場合、カバーを貫通する開口部もまた、ホルダを貫通する開口部と同様にワイヤを量子演算回路に接続するための経路の提供に役立つ。後者の場合、ホルダとカバーの両方に貫通する開口部を設けることにより、基板の両面の回路要素に簡単にアクセス及び接続できるようになる。

カバー（の例えば表面）は、（例えば回路要素のうち少なくともいくつかが基板のカバーに対向する面に配置される場合に）カバーが基板上に形成された回路要素と接触しないように、基板（の例えば面）の上の回路要素から離隔するように構成されるのが好ましい。これは、（例えばカバーの基板に対向する表面に対する）量子演算回路の回路要素のショートの回避に役立つ。

カバーは、適切で望ましい任意の形状でよい。一実施形態において、カバーは、略平面状である。一実施形態において、カバーは、略直方体状である。カバーは、例えば基板を取り囲むように、ホルダ（及び例えば基板）の形状を補完する形状であることが好ましい。

一実施形態において、カバーは、基板上の回路要素から離隔するように、その表面に、基板上の回路要素（例えば、基板のカバーに対向する面に配置された回路要素）に対応して対向する切り抜き部を備える。

一実施形態において、カバーは、基板上の回路要素から離隔するように基板（の例えば（全）面）から離隔している。

カバーは、適切で望ましい任意の様態で基板から離隔してよい。例えば、ホルダの凹みを、基板の厚みを超える深さとしてもよく、その結果、基板のカバーに対向する面がカバーから離隔する。別の例では、カバーは、カバーを基板から離隔させるような凹みを備えてもよい。別の例では、ホルダ上の突起を基板の厚みを超える高さとしてもよく、その結果、突起が基板の厚みを貫通し、さらに基板のカバーに対向する面からも突き出ることにより（例えば突起に当接するように配置された）カバーを基板から離隔する。

基板が基板のホルダに対向する面に回路要素を備える場合、ホルダ（の例えば表面）は、例えばカバーと同様の態様で、基板（の例えば面）上の回路要素から離隔するように構成されるのが好ましい。したがって、例えば、ホルダは、基板上の回路要素から離隔するように、その表面に、基板上の回路要素（例えば、基板のホルダに対向する面に配置された回路要素）に対応して対向する切り抜き部を備えてもよい。

１つ以上の突起は、適切で望ましい任意の様態で、カバーと接触してもよい。好ましくは、１つ以上の突起（の例えば各々）は、カバーとの間に導電接触を形成するように配置される。

一実施形態において、カバーは、（カバーの基板に対向する表面上に）ホルダの１つ以上の突起（及び基板の１つ以上の孔部）と（例えば形状、大きさ、及び／又は位置において）対応する１つ以上の窪みを備え、該窪みは、１つ以上の突起（例えば突起のテーパ状の先端）を収容するように配置され、１つ以上の突起が、対応する１つ以上の窪み内でカバーと接触する。この窪みは、対応する１つ以上の突起の位置決めに役立ち、また、突起とカバーとの間の良好な接触の形成にも役立つ。

好ましくは、カバーは、１つ以上の窪み（の例えば各々）の内部に一定量の導電材料を備え、この材料は、カバーの金属よりも軟質である（例えば、より可鍛性及び／又は延性がある）。窪み内部の導電材料は、突起とカバーとの間の良好な（例えば導電）接触の形成に役立つ（すなわち、１つ以上の突起（の例えば各々）は、１つ以上の窪みのそれぞれの内部の導電材料と接触するように配置される）。好ましくは、導電材料は、１つ以上の突起が接触すると変形する。この変形は、カバー及び突起の製造上の公差を打ち消すことに役立ち、カバー（の例えば窪み）の形状及び／又は大きさを、突起の形状及び／又は大きさに合わせる必要がなくなることを理解されたい。好ましくは、導電材料は、例えばインジウム等の金属を含む。

一実施形態において、ホルダ及びカバーは、表面加工を備える（つまり、表面加工が施されている）。これは、（例えば超）クリーンな表面を提供することに役立ち、量子演算回路パッケージの不純物や欠陥の回避に役立つ。表面加工は、例えばエッチング等、適切で望ましい任意の様態で提供され得る。

ホルダ、基板、及びカバーは、適切で望ましい任意の様態で製造されてよい。一実施形態において、ホルダ、基板、及びカバーのうち１つ又は複数が、レーザ加工、コンピュータ数値制御（Ｃｏｍｐｕｔｅｒ Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌ；ＣＮＣ）加工、又は機械的マイクロマシニングを用いて製造されてもよい。基板の孔部の形成は、基板上に回路要素が製作される前に行っても後に行ってもよい。

好ましくは、量子演算回路パッケージ、特にホルダ及びカバーは、例えばホルダが超電導体で形成される場合、（例えば極低温）冷却システムで冷却されるように配置される。したがって、本発明は、本発明の実施形態に係る超電導量子演算回路パッケージを備える超電導量子演算システム、そしてホルダ及びカバーを（例えば超電導温度まで）冷却するよう配置された（例えば極低温）冷却システムにまで及ぶものである。したがって、基板を（例えば超電導温度まで）冷却するために、金属または超電導体で形成されるホルダ及びカバーは冷却システムによって冷却されることが好ましい。

少なくとも好ましい実施形態において、ホルダ及びカバーの設計は、（回路要素が設けられた）基板との表面接触の面積の最大化に役立ち、これは、基板を（例えば超電導温度まで）冷却するために、冷却システムに対する基板の熱接続性の向上に役立つ（よって基板からの熱伝導率の最大化に役立つ）ことを理解されたい。

例えば希釈冷凍機等、適切で望ましい任意の（例えば極低温）冷却システムが使用され得る。

添付の図面を参照しながら、本発明の好ましい実施形態を、ほんの一例として説明する。

本発明の実施形態に係る超電導量子演算回路パッケージを示す。 図１に示す超電導量子演算回路パッケージの基板を示す。 図１に示す超電導量子演算回路パッケージのカバーを示す。 本発明の実施形態に係る超電導量子演算回路パッケージの一部の断面を示す。 超電導量子演算回路が生成する最低周波数電磁モードの図を示す。 超電導量子演算回路が生成する最低周波数電磁モードの図を示す。 異なる超電導量子演算回路パッケージで生成された電磁モードの周波数スペクトルの図を示す。

複数の量子ビットを備えるために量子演算チップをスケーリングすると、チップが占有する物理的空間が、チップ上の量子演算回路の動作周波数と同程度の周波数を有する電磁モードをサポートするサイズに増大する。このようなスプリアスＥＭチップ様モードは、量子演算回路の動作に干渉し、量子ビットのコヒーレンスの有害な損失がもたらされ得る。以下に説明するように、本発明の実施形態は、これらのスプリアスモード並びにクロストークが抑制された超電導量子演算回路を提供する。

図１は、本発明の実施形態に係る超電導量子演算回路パッケージ１を示す。パッケージ１は、基板２と、基板２のホルダ３と、カバー４とを含む。図１において、パッケージ１は、例えば組み立て前の展開された構成で示されている。

図２は、図１に示す超電導量子演算回路パッケージ１の基板２を示す。この基板は、一般的に、シリコン又はサファイアで作られる。量子演算回路５が、基板２の表面に形成される（同様の回路が基板２の反対側の面に形成されてもよい）。

量子演算回路５は、規則的な幾何学格子状に配置された複数の量子ビット６を含む。量子ビット６同士は、それぞれの配線７によって接続されている。量子ビット６は、例えばＷＯ２０１７／０２１７１４Ａ１として公開された本願出願人の以前の出願に開示されるように、それぞれの制御線及び読み出し要素によってアドレス指定される。

複数の孔部８が、基板２の厚みを貫通するように形成（例えば機械加工）されている。これらの孔部８は、量子ビット６を分散させる規則的な幾何学格子状に配置される。（同様に、基板２の背面にも孔部８の間に量子ビットと配線とが形成される。）

図１に戻って、超電導量子演算回路パッケージ１のホルダ３は、アルミニウム（又は他の適切な超電導金属）で作られており、略直方体形状である。ホルダ３の上面９には、上面９の周縁に沿ってリム１１が延在するように、凹み１０が形成される。凹み１０の深さは、基板２の厚さと略等しく、基板２をホルダ３の上面９に載置すると、基板２の上面がホルダ３のリム１１と面一になる。

凹み１０の内のホルダ３の上面９には、複数の円柱状の突起１２が形成される。突起１２は、位置及び個数が、基板２に貫通形成された孔部８と対応している。突起１２の円柱の直径は、基板２の孔部８の対応する直径よりも若干小さく、突起１２の高さは、基板２の厚さよりも若干大きくなっていて、基板２がホルダ３の上面９に載置され、カバー４がホルダ３の上に載置されて基板２が取り囲まれるようにすると、突起１２が対応する孔部８を通り、突起１２の上部がカバー４の内面と接する。

凹み１０の内には、ホルダ３を貫通する複数の開口部１３が形成される。同様に、カバー４を貫通する複数の開口部１４が形成される。ホルダ３及びカバー４を貫通する開口部１３，１４は、その位置及び個数が、基板２に形成された量子ビット６と対応している。開口部１３，１４によって、オフチップ制御配線をホルダ３及びカバー４を貫通して引き回し、量子演算回路５の量子ビット６に接続することが可能となる。

図３は、カバー４の下側を示す。カバー４を貫通する開口部１４が見えるとともに、開口部１４間を延在する切り抜きチャネル１５も見える。切り抜きチャネル１５は、その位置と個数が、量子演算回路５の量子ビット６間の配線７と対応している。切り抜きチャネル１５の幅は配線７の幅よりも広くなっており、カバー４を基板２の上に載置したとき、カバー４が量子演算回路５の回路要素に接触しない（つまりショートさせない）ようになっている。（基板２の反対面に量子演算回路が形成される場合は、ホルダ３に貫通形成される開口部１３間に、同様の切り抜きチャネルが設けられてもよい。）

また、図３に示すカバー４の下側には、カバー４の下側に形成された複数の窪み１６も示す。窪み１６は、その位置と個数が、基板２に貫通形成された孔部８と対応し、よって、ホルダ３の突起１２とも対応している。

図４は、超電導量子演算回路パッケージ１の一部の断面を示す。図４は、カバー４の窪み１６と、基板２の孔部８と、ホルダ３の突起１２の周辺における、ホルダ３、カバー４及び基板２を示す。突起１２は、基板２の孔部８を通るテーパ状の先端１７を有し、カバー４の窪み１６と一列に配置される。この窪み１６（及びカバー４のその他全ての窪み１６）の円柱の直径は、突起１２の対応する直径よりも若干大きくなっており、突起１２が窪み１６に収容される。

この窪み１６（及びカバー４のその他全ての窪み１６）は、一定量のインジウム１８でほぼ充填されている。インジウム１８は、基板２がカバー４とホルダ３の間に挟まれる場合に変形する軟質金属であり、その結果、突起１２のテーパ状の先端１７が一定量のインジウム１８の内部に突き出る。これにより、ホルダ３とカバー４との間の良好な導電接続に役立つ。

超電導量子演算回路パッケージ１の構成部品は、レーザ加工、コンピュータ数値制御（Ｃｏｍｐｕｔｅｒ Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌ；ＣＮＣ）加工、又は機械的マイクロマシニングを用いて製造される。

以下、超電導量子演算回路パッケージ１の使用について、図１、図２、図３、図４、及び、図５、図６、図７を参照して説明する。図５は、貫通する孔部（そして基板２を通る突起）を有さない１ｃｍ×１ｃｍのサファイア基板２における最低周波数チップ様モードの電場の大きさの分布の図を示す。図６は、図１〜図４に示すホルダ３とカバー４によって取り囲まれた１ｃｍ×１ｃｍのサファイア基板２上の超電導量子演算回路が生成する最低周波数チップ様モードの電場の大きさの分布の図を示す。図７は、異なる超電導量子演算回路パッケージのそれぞれで生成された電磁モードの周波数スペクトルの図を示す。

量子演算回路５が基板２に形成されると、量子演算回路５が行う演算の制御に用いられるオフチップ配線に、量子演算回路５の要素が接続される。突起１２が基板の厚みを貫通した状態で基板２がホルダ３の上面９に載置されるように、基板２がホルダ３の凹み１０に挿入される。基板２がホルダ３とカバー４に取り囲まれるように、カバー４が基板２の上に載置されることにより、突起１２が、カバー４の下側の窪み１６内の一定量のインジウム１８を介してカバー４の下側に接触する。オフチップ制御配線は、ホルダ３及びカバー４の開口部１３，１４を通って、制御回路に適切に接続される。

超電導量子演算回路パッケージ１は、超電導温度で動作可能となるように、適切な極低温システム内に配置される。

量子演算回路５の動作中、基板２上に電磁モードが発生する。量子演算回路５が、貫通する孔部（そして、孔部を通る突起）を有さない基板２上に形成されていたとすると、（ある特定の動作モードにおいて）生成される最低周波数電磁モード２０の分布は、図５の図に示すものとなる。この最低周波数モード２０の分布は、生成されたモード２０が基板２の全体に亘って延在し、よって量子演算回路５の量子ビット６間を通っていることを示す。このモードは、７ＧＨｚ程度でのものであるため、量子ビット６への干渉及び量子ビット６間のクロストークを起こす可能性が高い。

この構成（すなわち、基板２を貫通する孔部及び孔部を通る突起を有しない構成）において量子演算回路の動作中に発生する４つの最低周波数電磁モードの周波数スペクトラムを図７に示す。図７は、発生する４つの最低周波数チップモード２２が、６ＧＨｚ〜１４ＧＨｚの範囲内にあることを示している。よって、これらの不所望の電磁モード２０，２２の周波数は、量子演算回路５の動作に使用される４ＧＨｚ〜１２ＧＨｚの範囲内のマイクロ波周波数と部分的に重なっている（図７参照）。これらの周波数のスプリアス電磁モード２０，２２と、これらのスプリアスモード２０，２２の分布に起因する量子ビット６間のクロストークとが、量子演算回路５の動作に干渉し、量子ビット６のコヒーレンスの有害な損失がもたらされる結果となる。

図６は、図１〜図４に示すホルダ３及びカバー４の内部に基板２を配置した場合に発生する最低周波数電磁モード２１の分布の図を示す。図６から分かるように、量子演算回路５の動作中に最低電磁モード２１が発生してはいるものの、ホルダ３の面９上に基板２が載置された場合に、基板２の厚みを通り、量子演算回路５の（量子ビット６を含む）回路要素間に位置するホルダ３の突起１２により、最低電磁モード２１は、隣接する突起１２の各組間の容積内に閉じ込められている。このモードは約２０ＧＨｚのものであり、量子ビット６の動作周波数から大きく離調しているため、量子ビット６への干渉や量子ビット６間のクロストークを起こす可能性が低い。また、突起は、隣接する突起１２の各組間の最近の容積内に回路モードを局在化させる働きをし、量子ビット６間のクロストークの更なる低減に役立つ。

更に、この構成（すなわち、図１〜図４に示されるように基板２を貫通する孔部及び孔部を通る突起を有する構成）において量子演算回路の動作中に生成される４つの最低周波数電磁モード２３の周波数スペクトラムを示す図７が示すように、スプリアス電磁モード２１，２３の最小周波数は、該モードがより小さい容積内に閉じ込められる（図６参照）ことにより、量子演算回路５の動作に使用されるマイクロ波周波数よりも高くなる。

したがって、図７は、量子演算回路の動作周波数範囲にある電磁モードの抑制に対する効果を示すが、これは、本発明の実施形態に係る超電導量子演算回路パッケージを使用することで最低周波数のスプリアスモードの周波数が上昇するためである。

これらの理由で、図１〜図４に示す超電導量子演算回路パッケージ１を使用して量子演算回路５を動作させると、スプリアス電磁モード及びクロストークが大幅に抑制される。これは、量子演算回路５の動作用のクリーンな周波数空間の実現に役立ち、量子ビット６のコヒーレンス時間を増やすことに役立つ。

Claims (16)

1. 複数の回路要素を備える超電導量子演算回路が形成された基板であって、前記複数の回路要素の間に配置され、前記基板の厚みを貫通延在する１つ以上の孔部を含む基板と、
   前記基板を収容する表面を有し、前記表面の上に配置されて前記表面から突き出る１つ以上の突起を含み、金属及び／又は超電導体で形成されたホルダと、
   前記基板の前記ホルダとは反対側に配置され、金属及び／又は超電導体で形成されたカバーとを備え、
   前記１つ以上の突起が、前記基板の前記１つ以上の孔部を通るように突き出て前記カバーと接触することにより、前記量子演算回路の動作周波数範囲内の電磁モードを抑制する、超電導量子演算回路パッケージ。
2. 前記複数の回路要素が、１つ以上の量子ビット、１本以上の制御線、及び１つ以上の読み出し要素のうちのいずれか１種類以上を備える、請求項１に記載の超電導量子演算回路パッケージ。
3. 前記基板内の互いに隣接する孔部間及び／又は前記ホルダ上の互いに隣接する突起間の最大間隔が、前記量子演算回路の最大動作周波数より高い周波数を有するチップ様のモードに対応する、請求項２に記載の超電導量子演算回路パッケージ。
4. 前記１つ以上の孔部が前記１つ以上の量子ビット間に配置され、前記１つ以上の突起が互いに隣接する量子ビット間を通るように配置される、請求項２又は３に記載の超電導量子演算回路パッケージ。
5. 前記基板を収容する前記表面が、前記ホルダの面から凹んでいる、請求項１〜４のいずれか一項に記載の超電導量子演算回路パッケージ。
6. 前記表面が、前記基板の厚さ及び／又は前記１つ以上の突起の高さと略等しい深さだけ前記ホルダの前記面から凹んでいる、請求項５に記載の超電導量子演算回路パッケージ。
7. 前記１つ以上の孔部が、形状及び大きさにおいて前記１つ以上の突起と対応しており、前記基板が前記ホルダ上にある場合、前記１つ以上の孔部が対応する前記１つ以上の突起を収容する、請求項１〜６のいずれか一項に記載の超電導量子演算回路パッケージ。
8. 前記１つ以上の突起が、前記基板の厚さの半分以上の高さを有する、請求項１〜７のいずれか一項に記載の超電導量子演算回路パッケージ。
9. 前記基板内の前記１つ以上の孔部の内部に突き出る前記１つ以上の突起が、１２ＧＨｚ未満、例えば１５ＧＨｚ未満、例えば２０ＧＨｚ未満の周波数を有する電磁モードを抑制するように配置される、請求項１〜８のいずれか一項に記載の超電導量子演算回路パッケージ。
10. 前記ホルダが、前記ホルダの前記表面に貫通形成された１つ以上の開口部を備え、
    前記超電導量子演算回路パッケージは、前記１つ以上の開口部のそれぞれを通って、前記量子演算回路に接続するように配置された１本以上のワイヤを備える、請求項１〜９のいずれか一項に記載の超電導量子演算回路パッケージ。
11. 前記カバーが、前記カバーに貫通形成された１つ以上の開口部を備え、
    前記超電導量子演算回路パッケージは、前記１つ以上の開口部のそれぞれを通って、前記量子演算回路に接続するように配置された１本以上のワイヤを備える、請求項１〜１０のいずれか一項に記載の超電導量子演算回路パッケージ。
12. カバーが、前記基板上の前記複数の回路要素から離隔している、請求項１〜１１のいずれか一項に記載の超電導量子演算回路パッケージ。
13. 前記カバーが、その表面に、前記基板上の前記複数の回路要素に対応して対向する切り抜き部を備える、請求項１〜１２のいずれか一項に記載の超電導量子演算回路パッケージ。
14. 前記ホルダ及び前記カバーが、表面処理を施されている、請求項１〜１３のいずれか一項に記載の超電導量子演算回路パッケージ。
15. 前記カバーが、前記１つ以上の突起と対応する１つ以上の窪みを含み、
    前記１つ以上の窪みが、前記１つ以上の突起を収容するように配置され、前記１つ以上の突起が、対応する前記１つ以上の窪み内で前記カバーと接触する、請求項１〜１４のいずれか一項に記載の超電導量子演算回路パッケージ。
16. 前記カバーが、前記１つ以上の窪みの内部に一定量の導電材料を備え、
    前記材料が、前記カバーの前記金属よりも軟質である、請求項１５に記載の超電導量子演算回路パッケージ。

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