JP2021170579A - 半導体膜及びその製造方法 - Google Patents

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Abstract

【課題】キラー欠陥の少ないβ−Ｇａ２Ｏ３系単結晶からなる半導体膜及びその製造方法を提供する。【解決手段】一実施の形態として、ＨＶＰＥ装置２の反応チャンバー２０内に、成長下地面１１が上方を向くようにして、β−Ｇａ２Ｏ３系単結晶からなる半導体基板１０を設置する工程と、反応チャンバー２０内の半導体基板１０が設置された空間２４に、Ｇａ塩化物ガス、酸素含有ガス、及びドーパント含有ガスを流入させ、半導体基板１０の成長下地面１１上にβ−Ｇａ２Ｏ３系単結晶からなる半導体膜１２をエピタキシャル成長させる工程と、を含み、空間２４へのドーパント含有ガスの流入口の位置を空間２４への酸素含有ガスの流入口の位置よりも高く、かつ空間２４へのＧａ塩化物ガスの流入口の位置を空間２４へのドーパント含有ガスの流入口の位置よりも高くする、半導体膜１２の製造方法を提供する。【選択図】図２

Description

本発明は、半導体膜及びその製造方法に関する。
従来、ＨＶＰＥ（Halide Vapor Phase Epitaxy）法によりβ−Ｇａ２Ｏ３系単結晶膜を成長させる技術が知られている（例えば、特許文献１参照）。特許文献１に記載された技術によれば、気相成長装置の反応チャンバー内のＧａ２Ｏ３系基板が設置された領域に、ガリウムの原料ガス、酸素の原料ガス、及びドーパントの原料ガスを流入させ、Ｇａ２Ｏ３系基板上にβ−Ｇａ２Ｏ３系単結晶膜をエピタキシャル成長させる。
特許第５９８４０６９号公報
しかしながら、β−Ｇａ２Ｏ３系単結晶膜をＨＶＰＥ法により成長させる場合、ＧａＮなどの他の窒化物半導体の単結晶膜をＨＶＰＥ法により成長させる場合と比べて、デバイス特性を著しく低下させる重欠陥であるキラー欠陥が生じやすいという問題があり、従来、キラー欠陥の原因やその低減方法については明らかにされていない。
したがって、本発明の目的は、キラー欠陥の少ないβ−Ｇａ２Ｏ３系単結晶からなる半導体膜及びその製造方法を提供することにある。
本発明の一態様は、上記目的を達成するために、下記［１］〜［４］の半導体膜の製造方法、下記［５］の半導体膜を提供する。
［１］ＨＶＰＥ装置の反応チャンバー内に、成長下地面が上方又は下方を向くようにして、β−Ｇａ２Ｏ３系単結晶からなる半導体基板を設置する工程と、前記反応チャンバー内の前記半導体基板が設置された空間に、Ｇａ塩化物ガス、酸素含有ガス、及びドーパント含有ガスを流入させ、前記半導体基板の成長下地面上にβ−Ｇａ２Ｏ３系単結晶からなる半導体膜をエピタキシャル成長させる工程と、を含み、前記成長下地面が上方を向くようにして前記半導体基板が設置されている場合には、前記空間への前記ドーパント含有ガスの流入口の位置を前記空間への前記酸素含有ガスの流入口の位置よりも高く、かつ前記空間への前記Ｇａ塩化物ガスの流入口の位置を前記空間への前記ドーパント含有ガスの流入口の位置よりも高くし、前記成長下地面が下方を向くようにして前記半導体基板が設置されている場合には、前記空間への前記ドーパント含有ガスの流入口の位置を前記空間への前記Ｇａ塩化物ガスの流入口の位置よりも高く、かつ前記空間への前記酸素含有ガスの流入口の位置を前記空間への前記ドーパント含有ガスの流入口の位置よりも高くする、半導体膜の製造方法。
［２］前記Ｇａ塩化物ガスがＧａＣｌガスであり、前記酸素含有ガスがＯ２ガスであり、前記ドーパント含有ガスがＳｉＣｌ４ガスである、前記［１］に記載の半導体膜の製造方法。
［３］前記半導体基板を設置する工程において、前記成長下地面が下方を向くようにして前記半導体基板を前記反応チャンバー内に設置する、前記［１］又は［２］に記載の半導体膜の製造方法。
［４］前記半導体膜をエピタキシャル成長させる工程において、前記Ｇａ塩化物ガス、前記酸素含有ガス、及び前記ドーパント含有ガスを、１１０ｃｍ／ｓ以上の流速で前記空間に流入させる、前記［３］に記載の半導体膜の製造方法。
［５］Ｃｌを含むβ−Ｇａ２Ｏ３系単結晶からなり、厚さ方向に表面から裏面まで連続する欠陥の面内密度が１０個／ｃｍ２以下である、半導体膜。
本発明によれば、キラー欠陥の少ないβ−Ｇａ２Ｏ３系単結晶からなる半導体膜及びその製造方法を提供することができる。
図１は、本発明の第１の実施の形態に係る結晶積層構造体の垂直断面図である。 図２（ａ）は、本発明の第１の実施の形態に係る半導体基板１０の設置状態と原料ガスの導入位置を示す模式図である。図２（ｂ）は、比較例に係る半導体基板１０の設置状態と原料ガスの導入位置を示す模式図である。 図３は、本発明の第２の実施の形態に係る半導体基板１０の設置状態と原料ガスの導入位置とを示す模式図である。 図４（ａ）は、第２の実施の形態に係る方法により形成された半導体膜のエミッション顕微鏡観察像である。図４（ｂ）は、従来の方法により形成された比較例としての半導体膜のエミッション顕微鏡観察像である。 図５（ａ）は、第２の実施の形態に係る方法により形成された半導体膜のエッチピットが現れた表面の光学顕微鏡による観察像である。図５（ｂ）は、従来の方法により形成された比較例としての半導体膜のエッチピットが現れた表面の光学顕微鏡による観察像である。 図６は、後述するショットキーバリアダイオードの特性の評価のために用いたショットキーバリアダイオードの垂直断面図である。 図７（ａ）は、第１の実施の形態に係る方法により形成された半導体膜を備えたショットキーバリアダイオードの逆方向リーク特性を示すグラフである。図７（ｂ）は、第２の実施の形態に係る方法により形成された半導体膜を備えたショットキーバリアダイオードの逆方向リーク特性を示すグラフである。 図８は、従来の方法により形成された比較例としての半導体膜を備えたショットキーバリアダイオードの逆方向リーク特性を示すグラフである。 図９（ａ）〜（ｃ）は、第２の実施の形態に係る方法により形成された半導体膜を備えたショットキーバリアダイオードを個片化する前の２インチのウエハーにおける、ショットキーバリアダイオードの耐圧特性の分布を示す図である。 図１０（ａ）、（ｂ）は、それぞれ第２の実施の形態に係る方法により形成された半導体膜と２．３ｍｍ角の正方形のアノード電極を備えたショットキーバリアダイオードの逆方向特性と順方向特性を示すグラフである。
本発明者らは、ＨＶＰＥ法により成長するβ−Ｇａ２Ｏ３系単結晶膜に生じるキラー欠陥の原因を調べるため、ＨＶＰＥ法を用いた従来の一般的な方法によりβ−Ｇａ２Ｏ３単結晶膜を成長させ、素子サイズの異なるショットキーバリアダイオードを複数作製して逆耐圧特性を評価した。
その結果、素子のサイズ（円形のアノード電極のサイズ）が直径４００μｍ以下であれば、逆方向リーク電流が抑えられた理想に近い特性の素子が８０％程度の歩留まりで得られたものの、素子サイズが大きくなるにつれて逆方向リーク電流の大きな素子が増えていき、直径１ｍｍの素子は、歩留まりがほぼ０％であった。
このように、素子特性が素子サイズに依存することから、キラー欠陥が結晶膜中に存在していることが推定された。そして、歩留まりとアノード電極の面積から、従来の方法で成長したβ−Ｇａ２Ｏ３結晶膜中のキラー欠陥密度は２００個/ｃｍ２程度と推定された。キラー欠陥密度は、製造可能な素子のサイズ、つまりデバイスの最大電流定格に直接影響を及ぼし、従来の方法で製造されたβ−Ｇａ２Ｏ３結晶膜では、定格電流（１．５〜２．５Ｖ程度の順方向電圧を印加したときの電流値）がおよそ１Ａ以下のショットキーバリアダイオードしか製造することができなかった。
そして、本発明者らは、鋭意研究の結果、β−Ｇａ２Ｏ３系結晶膜中のキラー欠陥の主な原因が、ＨＶＰＥ装置の反応チャンバー内で気相中に形成されるＧａ酸化物の粒であること見出した。ＨＶＰＥ法によるβ−Ｇａ２Ｏ３系単結晶膜の成長においては、酸素とＧａ塩化物ガスの反応速度が非常に速いため、気相中で反応が生じてＧａ酸化物の粒が形成され、Ｇａ２Ｏ３系基板上に付着する。このＧａ酸化物の粒がエピタキシャル成長するβ−Ｇａ２Ｏ３系単結晶膜中に取り込まれると、結晶の周期性が乱れ、その結果、膜の厚さ方向に表面から裏面まで連続する、リークパスとなり得るキラー欠陥が多く生じてしまう。
なお、ＨＶＰＥ法によりＧａＮ系結晶膜を成長させる場合は、β−Ｇａ２Ｏ３系結晶膜を成長させる場合のように多くのキラー欠陥が発生しないことが確認されている。これは、アンモニアガスとＧａ塩化物ガスの反応速度が比較的遅いため、気相中でのＧａＮ系化合物の粒の生成がほとんど起こらないことによると考えられる。
本発明は、ＨＶＰＥ装置の反応チャンバー内で気相中に形成され、Ｇａ２Ｏ３系基板上に付着するＧａ酸化物の粒の量を低減し、キラー欠陥を低減することができる、β−Ｇａ２Ｏ３系単結晶からなる半導体膜の製造方法、及びその製造方法により製造されたキラー欠陥の少ないβ−Ｇａ２Ｏ３系単結晶からなる半導体膜に関する。以下、本発明の実施の形態について説明する。
〔第１の実施の形態〕
（結晶積層構造体の構成）
図１は、本発明の第１の実施の形態に係る結晶積層構造体１の垂直断面図である。結晶積層構造体１は、β−Ｇａ２Ｏ３系単結晶からなる半導体基板１０と、半導体基板１０の成長下地面１１上にエピタキシャル結晶成長により形成された、β−Ｇａ２Ｏ３系単結晶からなる半導体膜１２を有する。
ここで、β−Ｇａ２Ｏ３系単結晶とは、β型の結晶構造を有するＧａ２Ｏ３単結晶であるβ−Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたβ−Ｇａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたβ−Ｇａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１−ｘ−ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。また、半導体基板１０は、Ｓｉ等のドーパントを含んでもよい。
半導体基板１０の成長下地面１１の面方位は、例えば、（００１）、（０１０）、（１００）、（０１１）、（−２０１）、又は（１０１）である。
半導体基板１０は、例えば、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growth）法等の融液成長法により育成したＧａ２Ｏ３系単結晶のバルク結晶をスライスし、表面を研磨することにより形成される。
半導体膜１２は、結晶成長と並行してドーピングされたＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｂ、Ａｌ、Ｉｎ、Ｔｌ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｓ、Ｓｅ、Ｔｅ等をドーパントとして含む。
半導体膜１２に含まれるドーパントの濃度は、例えば、１×１０１３ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下であり、好ましくは、６．５×１０１５ａｔｏｍｓ／ｃｍ３以上２．１×１０２０ａｔｏｍｓ／ｃｍ３以下である。また、ドーパントの添加により発生するキャリア密度は、例えば、１ｘ１０１５ｃｍ−３以上１ｘ１０２０ｃｍ−３以下である。
また、半導体膜１２は、濃度５×１０１６ａｔｏｍｓ／ｃｍ３以下のＣｌを含む。これは、半導体膜１２がＣｌ含有ガスを用いるＨＶＰＥ法により形成されることに起因する。通常、ＨＶＰＥ法以外の方法によりβ−Ｇａ２Ｏ３系単結晶膜を形成する場合には、Ｃｌ含有ガスを用いないため、β−Ｇａ２Ｏ３系単結晶膜中にＣｌが含まれることはなく、少なくとも、１×１０１６ｃｍ−３以上のＣｌが含まれることはない。
また、半導体膜１２は、結晶成長速度の速いＨＶＰＥ（Halide Vapor Phase Epitaxy）法により形成されるため、厚く形成することができ、例えば、１０００ｎｍ以上の厚さに形成することができる。また、産業用のＨＶＰＥによるβ−Ｇａ２Ｏ３系単結晶膜の成長速度は、一般的には、２００μｍ／ｈであり、この場合は、１０００μｍまでの厚さであれば、現実的な時間で成膜することができる。すなわち、厚さ１０００ｎｍ以上１０００μｍ以下の半導体膜１２を形成することができる。なお、ＭＢＥ法を用いる場合のβ−Ｇａ２Ｏ３系単結晶膜の結晶成長速度は１２０ｎｍ／ｈ程度であり、１０００ｎｍ以上の厚さに形成するためには８時間以上の時間が必要となるため、生産現場においては現実的ではない。
また、半導体膜１２の厚さ方向に表面から裏面まで連続するキラー欠陥の面内密度は、後述する半導体膜１２の製造方法によれば、１０個／ｃｍ２以下とすることができる。半導体膜１２に含まれるキラー欠陥の面内密度は、アノードバイアスが−２００Ｖの条件でエミッション顕微鏡による観察を実施することにより測定することができる。
（ＨＶＰＥ装置の構造）
以下に、本発明の第１の実施の形態に係る半導体膜１２の成長に用いるＨＶＰＥ装置の構造の一例について説明する。
本発明の第１の実施の形態に係る半導体膜の製造方法には、図２（ａ）、（ｂ）に垂直断面が示されるＨＶＰＥ装置２が用いられる。ＨＶＰＥ装置２は、ＨＶＰＥ法用の気相成長装置であり、半導体基板１０を設置する空間２４と、空間２４へ半導体膜１２を成長させるための原料ガスを導入するための第１のガス導入ポート２１、第２のガス導入ポート２２、第３のガス導入ポート２３を有する反応チャンバー２０を有する。反応チャンバー２０は、例えば、石英ガラスからなる。
また、ＨＶＰＥ装置２は、反応チャンバー２０の周囲に設置され、反応チャンバー２０内の空間２４を加熱するための図示されない加熱手段を有する。この加熱手段は、例えば、抵抗加熱式や輻射加熱式の加熱装置である。
反応チャンバー２０において、半導体膜１２を成長させるための原料ガスは、第１のガス導入ポート２１、第２のガス導入ポート２２、第３のガス導入ポート２３から空間２４内へ導入される。
第１のガス導入ポート２１の空間２４への流入口２１ａと、第２のガス導入ポート２２の空間２４への流入口２２ａと、第３のガス導入ポート２３の空間２４への流入口２３ａは、高さ（設置された半導体基板１０の成長下地面１１に垂直な方向の位置）が異なり、流入口２３ａの上に流入口２２ａが配置され、流入口２２ａの上に流入口２１ａが配置されている。また、成長下地面１１の面内方向の半導体膜１２の状態のばらつきを防ぐため、流入口２１ａ、２２ａ、２３ａの原料ガスの進行方向に直交する水平方向の位置（図２の紙面に垂直な方向の位置）はほぼ等しい。
半導体膜１２を成長させるための原料ガスは、ＧａＣｌガス、ＧａＣｌ２ガス、ＧａＣｌ３ガス、（ＧａＣｌ３）２ガスなどのＧａ塩化物ガスであるガリウムの原料ガスと、Ｏ２ガスやＨ２Ｏガスなどの酸素含有ガスである酸素の原料ガスと、ＳｉＣｌ４ガス、ＧｅＣｌ４ガス、ＳｎＣｌ４ガス、ＰｂＣｌ２ガスなどのドーパント含有ガスであるドーパントの原料ガスを含む。
それぞれの原料ガスは、Ａｒガス、Ｎ２ガスなどの不活性ガスをキャリアガスとして用いて、反応チャンバー２０内に流入させる。
（半導体膜の製造方法）
本発明の第１の実施の形態に係る半導体膜１２の製造方法は、ＨＶＰＥ装置２の反応チャンバー２０内に、β−Ｇａ２Ｏ３系単結晶からなる半導体基板１０を設置する工程と、反応チャンバー２０内の半導体基板１０が設置された空間２４に、Ｇａ塩化物ガス、酸素含有ガス、及びドーパント含有ガスを流入させ、半導体基板１０の成長下地面１１上にβ−Ｇａ２Ｏ３系単結晶からなる半導体膜１２をエピタキシャル成長させる工程と、を含む。
本実施の形態においては、半導体基板１０は、成長下地面１１が上方を向くようにして反応チャンバー２０内の空間２４の底面側に設置される。ここで、成長下地面１１が上方を向くとは、成長下地面１１が地表の反対側を向いており、成長下地面１１が水平面となす角度が−５〜＋５°の範囲にある状態を指すものとする。
流入口２１ａ、２２ａ、２３ａから流入したＧａ塩化物ガス、酸素含有ガス、及びドーパント含有ガスは、空間２４において混合される。そして、その混合ガスに半導体基板１０の成長下地面１１が曝され、半導体膜１２がエピタキシャル成長する。
半導体膜１２をエピタキシャル成長させる工程においては、空間２４における圧力を、例えば、１ａｔｍに保つ。また、半導体膜１２を成長させるためには、成長温度が９００℃以上であることが求められる。９００℃よりも低い場合は、単結晶が得られないおそれがある。
ここで、ガリウムの原料ガスであるＧａ塩化物ガスとして、ＧａＣｌガスを用いることが好ましい。ＧａＣｌガスは、Ｇａ塩化物ガスの中で、Ｇａ２Ｏ３結晶の成長駆動力を最も高い温度まで保つことのできるガスである。高純度、高品質のＧａ２Ｏ３結晶を得るためには、高い成長温度での成長が有効であるため、高温において成長駆動力の高いＧａＣｌガスを用いることが好ましい。
また、ドーパントの原料ガスであるドーパント含有ガスとしては、意図しない他の不純物の混入を抑制するために、塩化物系ガスを用いることが好ましく、例えば、前述のドーパントのうち、１４族元素であるＳｉ、Ｇｅ、Ｓｎ、又はＰｂをドーパントとする場合は、それぞれＳｉＣｌ４、ＧｅＣｌ４、ＳｎＣｌ４、ＰｂＣｌ２等の塩化物系ガスが用いられる。また、塩化物系ガスは、塩素のみと化合したものに限られず、例えば、ＳｉＨＣｌ３等のシラン系ガスを用いてもよい。
Ｓｉ等のドーパントは、β−Ｇａ２Ｏ３系単結晶の成長と並行してドーピングされる。
また、半導体膜１２を成長させる際の雰囲気に水素が含まれていると、半導体膜１２の表面の平坦性及び結晶成長駆動力が低下するため、酸素の原料ガスである酸素含有ガスとして、水素を含まないＯ２ガスを用いることが好ましい。
本発明の第１の実施の形態に係る半導体膜１２の製造方法は、ＨＶＰＥ装置２の反応チャンバー２０内における、ガリウムの原料ガス、酸素の原料ガス、ドーパントの原料ガスの各々の導入口と半導体基板１０との位置関係において特徴を有する。
図２（ａ）は、本発明の第１の実施の形態に係る半導体基板１０の設置状態と原料ガスの導入位置を示す模式図である。図２（ｂ）は、比較例に係る半導体基板１０の設置状態と原料ガスの導入位置を示す模式図である。
本発明の第１の実施の形態においては、図２（ａ）に示されるように、第１のガス導入ポート２１からＧａ塩化物ガスとキャリアガス（例としてＧａＣｌガスとＡｒガスを表示）を流入させ、第２のガス導入ポート２２からドーパント含有ガスとキャリアガス（例としてＳｉＣｌ４ガスとＡｒガスを表示）を流入させ、第３のガス導入ポート２３から酸素含有ガスとキャリアガス（例としてＯ２ガスとＡｒガスを表示）を流入させる。
一方、図２（ｂ）に示される比較例では、従来のＨＶＰＥ法によるβ−Ｇａ２Ｏ３系単結晶の成長方法と同様に、第１のガス導入ポート２１から酸素含有ガスとキャリアガス（例としてＯ２ガスとＡｒガスを表示）を流入させ、第２のガス導入ポート２２からドーパント含有ガスとキャリアガス（例としてＳｉＣｌ４ガスとＡｒガスを表示）を流入させ、第３のガス導入ポート２３からＧａ塩化物ガスとキャリアガス（例としてＧａＣｌガスとＡｒガスを表示）を流入させている。
本発明の発明者らは、鋭意研究の結果、原料ガスの導入位置を図２（ａ）に示される位置に設定することにより、図２（ｂ）に示される位置に設定する場合と比較して、成長する半導体膜１２に含まれるキラー欠陥の数が低減することを見出した。酸素含有ガスを成長下地面１１に最も到達しやすく、Ｇａ塩化物ガスを成長下地面１１に最も到達し難くすることにより、何らかの原因によって、気相中で生成されて成長下地面１１に付着するＧａ酸化物の粒の量が低減するものと考えられる。
すなわち、成長下地面１１が上方を向くようにして半導体基板１０が設置されている場合には、空間２４へのドーパント含有ガスの流入口の位置を空間２４への酸素含有ガスの流入口の位置よりも高く、かつ空間２４へのＧａ塩化物ガスの流入口の位置を空間２４へのドーパント含有ガスの流入口の位置よりも高くすることにより、成長する半導体膜１２に含まれるキラー欠陥の数が低減する。
〔第２の実施の形態〕
本発明の第２の実施の形態は、ＨＶＰＥ装置２の反応チャンバー２０内に設置される半導体基板１０の向きにおいて第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
（半導体膜の製造方法）
本発明の第２の実施の形態に係る半導体膜１２の製造方法においては、半導体基板１０は、成長下地面１１が下方を向くようにして反応チャンバー２０内の空間２４の上面側に設置される。ここで、成長下地面１１が下方を向くとは、成長下地面１１が地表側を向いており、成長下地面１１が水平面となす角度が−５〜＋５°の範囲にある状態を指すものとする。
図３は、本発明の第２の実施の形態に係る半導体基板１０の設置状態と原料ガスの導入位置とを示す模式図である。
本発明の第２の実施の形態においては、図３に示されるように、成長下地面１１が下方を向くように半導体基板１０が設置されているため、第１のガス導入ポート２１から酸素含有ガスとキャリアガス（例としてＯ２ガスとＡｒガスを表示）を流入させ、第２のガス導入ポート２２からドーパント含有ガスとキャリアガス（例としてＳｉＣｌ４ガスとＡｒガスを表示）を流入させ、第３のガス導入ポート２３からＧａ塩化物ガスとキャリアガス（例としてＧａＣｌガスとＡｒガスを表示）を流入させる。
すなわち、空間２４へのドーパント含有ガスの流入口の位置を空間２４へのＧａ塩化物ガスの流入口の位置よりも高く、かつ空間２４への酸素含有ガスの流入口の位置を空間２４へのドーパント含有ガスの流入口の位置よりも高くする。これによって、酸素含有ガスが成長下地面１１に最も到達しやすく、Ｇａ塩化物ガスが成長下地面１１に最も到達し難くなり、成長する半導体膜１２に含まれるキラー欠陥の数が低減する。
さらに、気相中で生成されたＧａ酸化物の粒は、重力によって下方に移動するため、成長下地面１１が下方を向くように半導体基板１０を設置することによって、Ｇａ酸化物の粒が成長下地面１１により付着し難くなる。このため、本実施の形態の半導体膜の製造方法によれば、第１の実施の形態に係る半導体膜の製造方法よりも、さらに半導体膜１２に含まれるキラー欠陥の数を低減することができる。
なお、上述のように、ＨＶＰＥ法によりＧａＮ系結晶膜を成長させる場合は、アンモニアガスとＧａ塩化物ガスの反応速度が比較的遅いため、気相中でのＧａＮ系化合物の粒の生成がほとんど起こらない。このため、ＧａＮ系結晶膜を成長させる場合には、β−Ｇａ２Ｏ３系結晶膜を成長させる場合のように多くのキラー欠陥が発生することはなく、また、基板の成長下地面を下方に向けることによるキラー欠陥低減の効果はほとんどない。ＨＶＰＥ法により基板の成長下地面を下方に向けた状態でＧａＮ系結晶膜を成長させる技術は知られているが（特許第３３７６８０９号公報）、これは、基板付近での原料ガスの熱対流の発生を抑えて均一な薄膜を成長させることを目的としたものである。
また、成長下地面１１が下方を向くように半導体基板１０を設置する場合、成長下地面１１が上方を向くように半導体基板１０を設置する場合よりも、ドーパントの取り込み率が高いことが確認されている。成長下地面１１が下方を向くように半導体基板１０を設置することにより、半導体膜１２中のドナー濃度がドーパントの仕込み量とほぼ等しくなるため、ドナー濃度の制御が容易になる。
また、Ｇａ塩化物ガス、酸素含有ガス、及びドーパント含有ガスの流速を増加させることにより、これらの原料ガスによって気相中で生成されたＧａ酸化物の粒を押し流しやすくなるため、Ｇａ酸化物の粒の成長下地面１１への付着量を減らすことができる。
例えば、直径２インチの円形の半導体基板１０上に半導体膜１２を成長させる場合、Ｇａ塩化物ガス、酸素含有ガス、及びドーパント含有ガスを１１０ｃｍ／ｓ以上の流速で空間２４に流入させることにより、半導体膜１２に含まれるキラー欠陥の数を有意に低減することができ、１６５ｃｍ／ｓ以上の流速で空間２４に流入させることにより、さらに低減することができる。
（実施の形態の効果）
上記実施の形態によれば、ＨＶＰＥ装置の反応チャンバー内で気相中に形成され、半導体基板１０上に付着するＧａ酸化物の粒の量を低減し、β−Ｇａ２Ｏ３系単結晶からなる半導体膜１２のキラー欠陥を低減することができる。このキラー欠陥の少ない半導体膜１２を用いることにより、優れた特性を有する半導体デバイス、例えば、順方向電流特性や逆方向リーク電流特性に優れたショットキーバリアダイオードを高い歩留まりで製造することができる。
図４（ａ）は、図３で説明される第２の実施の形態に係る方法により形成された半導体膜１２のエミッション顕微鏡観察像である。図４（ｂ）は、図２（ｂ）で説明される従来の方法により形成された比較例としての半導体膜のエミッション顕微鏡観察像である。
図４（ａ）、（ｂ）のエミッション顕微鏡観察像は、半導体膜１２の表面と半導体基板１０の表面のそれぞれにアノード電極とカソード電極を互いが重ならないように形成し、アノード電極が形成された領域を半導体基板１０側からＣＣＤカメラにより撮影したものであり、両電極間に電圧を印加していない状態で光を照射して撮影した直径５００μｍの円形のアノード電極のパターン像と、両電極間に２００Ｖの逆方向電圧（カソード電極側が正、アノード電極側が負の電圧）を印加した状態で撮影した発光像を重ねたものである。
図４（ｂ）の円の中に見える黒点は、逆方向電圧を印加することにより発光したリークパスであり、リークパスとなるキラー欠陥の位置を示している。図４（ａ）のエミッション顕微鏡観察像には、図４（ｂ）のエミッション顕微鏡観察像ほどの目立った発光点は観察されず、複数のアノード電極を用いて発光点の密度を推定したところ１０個／ｃｍ２以下であった。すなわち、第２の実施の形態に係る半導体膜１２のキラー欠陥の密度は１０個／ｃｍ２以下であった。
図５（ａ）は、図３で説明される第２の実施の形態に係る方法により形成された半導体膜１２のエッチピットが現れた表面の光学顕微鏡による観察像である。図５（ｂ）は、図２（ｂ）で説明される従来の方法により形成された比較例としての半導体膜のエッチピットが現れた表面の光学顕微鏡による観察像である。
エッチピットは、結晶表面にエッチングを施したときに、欠陥部分とその他の部分とのエッチング速度の差によって生じる窪みであり、エッチピットを観察することにより欠陥の位置や密度を知ることができる。図５（ａ）、（ｂ）に係るエッチピットは、半導体基板１０上に成長した半導体膜１２を熱リン酸に１時間漬けることにより形成したものである。
図５（ｂ）の観察像によれば、比較例の半導体膜のエッチピット密度はおよそ１００００／ｃｍ２であった。一方、図５（ａ）の観察像によれば、半導体膜１２のエッチピット密度はおよそ２５００／ｃｍ２であり、比較例の半導体膜のエッチピット密度と比較するとおよそ１／４であった。
図６は、後述するショットキーバリアダイオードの特性の評価のために用いたショットキーバリアダイオード３の垂直断面図である。
ショットキーバリアダイオード３は、実行キャリア濃度（ドナー濃度Ｎｄからアクセプタ濃度Ｎａを引いた値）がおよそ１×１０１８／ｃｍ３、厚さがおよそ６００μｍのβ−Ｇａ２Ｏ３単結晶からなる半導体基板１０と、実行キャリア濃度がおよそ１×１０１６／ｃｍ３、厚さがおよそ６μｍのβ−Ｇａ２Ｏ３単結晶からなる半導体膜１２と、半導体膜１２の表面に形成されたＮｉ／Ａｕ積層構造を有するアノード電極３１と、半導体基板１０の表面の全面に形成されたＴｉ／Ｎｉ／Ａｕ積層構造を有するカソード電極３２とを備える。
図７（ａ）は、図２（ａ）で説明される第１の実施の形態に係る方法により形成された半導体膜１２を備えたショットキーバリアダイオード３の逆方向リーク特性を示すグラフである。図７（ｂ）は、図３で説明される第２の実施の形態に係る方法により形成された半導体膜１２を備えたショットキーバリアダイオード３の逆方向リーク特性を示すグラフである。図８は、図２（ｂ）で説明される従来の方法により形成された比較例としての半導体膜を半導体膜１２の代わりに備えたショットキーバリアダイオード３の逆方向リーク特性を示すグラフである。
これら図７（ａ）、（ｂ）、図８に係るショットキーバリアダイオード３のアノード電極３１は、直径５００μｍの円形の電極である。
図７（ａ）、（ｂ）、図８において、アノード電極に−２００Ｖの電圧を印加したときに、リーク電流の大きさが１×１０−４Ａ／ｃｍ２以下であるものを“Ｇｏｏｄ”、１×１０−４Ａ／ｃｍ２を超えるものを“Ｂａｄ”と示している。
全体のうちの“Ｇｏｏｄ”の割合を歩留まりと定義すると、図２（ａ）で説明される第１の実施の形態に係る方法により形成された半導体膜１２を備えたショットキーバリアダイオード３の歩留まりは７８％であり、図３で説明される第２の実施の形態に係る方法により形成された半導体膜１２を備えたショットキーバリアダイオード３の歩留まりは８９％であり、図２（ｂ）で説明される従来の方法により形成された比較例としての半導体膜を備えたショットキーバリアダイオード３の歩留まりは１１％であった。
図９（ａ）〜（ｃ）は、図３で説明される第２の実施の形態に係る方法により形成された半導体膜１２を備えたショットキーバリアダイオード３を個片化する前の２インチのウエハー（複数のアノード電極３１とカソード電極３２を形成した結晶積層構造体１）における、ショットキーバリアダイオード３の耐圧特性の分布を示す図である。
図９（ａ）〜（ｃ）は、ウエハーの半導体膜１２を鉛直上方から見た図であり、記載された数値は、その箇所におけるショットキーバリアダイオード３の耐圧（１μＡのリーク電流が流れるときの電圧）を示しており、負の値であるのは逆方向の電圧であることを示している。なお、耐圧の測定限界が−２００Ｖであるため、図中の“−２００”の箇所のショットキーバリアダイオード３の耐圧は−２００Ｖ以下である。図中の“−２００”の箇所のショットキーバリアダイオード３は十分な耐圧を有すると判断することができる。
図９（ａ）に係る半導体膜１２は、原料ガス（Ｇａ塩化物ガス、酸素含有ガス、及びドーパント含有ガス）を流速５５ｃｍ／ｓで空間２４に流入させて成長させたものであり、図９（ｂ）に係る半導体膜１２は、原料ガスを流速１１０ｃｍ／ｓで空間２４に流入させて成長させたものであり、図９（ｃ）に係る半導体膜１２は、原料ガスを流速１６５ｃｍ／ｓで空間２４に流入させて成長させたものである。図中の矢印の方向は、原料ガスの流れる方向を示している。
図９（ａ）〜（ｃ）は、原料ガスの流速が大きくなるほど、ウエハー内の耐圧に優れたショットキーバリアダイオード３が得られる領域が増えることを示している。これは、原料ガスの流速を大きくするほど、気相中で生成されたＧａ酸化物の粒を押し流しやすくなるため、Ｇａ酸化物の粒の成長下地面１１への付着量が低減し、半導体膜１２のキラー欠陥が低減したことによると考えられる。
そして、図９（ａ）〜（ｃ）によれば、ウエハーの直径が２インチである場合、原料ガスを１１０ｃｍ／ｓ以上の流速で空間２４に流入させることにより、半導体膜１２に含まれるキラー欠陥の数を有意に低減することができ、１６５ｃｍ／ｓ以上の流速で空間２４に流入させることにより、さらに低減することができることがわかる。
ただし、原料ガスの流速を増やすほど、半導体膜１２の成長に寄与せずに流れ去る原料ガスの量が増えるため、原料ガスの使用効率が低下し、結果的に半導体膜１２の製造コストが増加してしまう。このため、ちょうどウエハー内の全領域で耐圧に優れたショットキーバリアダイオード３が得られるような流速を上限値にすることが好ましい。
また、ショットキーバリアダイオード３を切り出すウエハーのサイズを大きくする場合は、原料ガスの流速をさらに増やすことにより、耐圧に優れたショットキーバリアダイオード３が得られる領域を広く確保することができる。例えば、直径４インチのウエハーを形成する場合は、原料ガスの流速を直径２インチのウエハーを形成する場合の２倍にすればよく、原料ガスを２２０ｃｍ／ｓ以上の流速で空間２４に流入させることにより、半導体膜１２に含まれるキラー欠陥の数を有意に低減することができ、３３０ｃｍ／ｓ以上の流速で空間２４に流入させることにより、さらに低減することができる。
図１０（ａ）、（ｂ）は、それぞれ図３で説明される第２の実施の形態に係る方法により形成された半導体膜１２と２．３ｍｍ角の正方形のアノード電極３１を備えたショットキーバリアダイオード３の逆方向特性と順方向特性を示すグラフである。図１０（ａ）の点線は測定限界を示す。また、図１０（ｂ）の順方向特性は、パルス幅１ｍｓのパルス電圧を印加して測定した。
図１０（ａ）によれば、印加電圧が−４６０Ｖのときでもリーク電流の大きさが１μＡに満たず、優れた逆方向リーク特性が得られていることがわかる。また、図１０（ｂ）によれば、印加電圧が２．１Ｖ以上のときに１０Ａ以上の電流が流れており、優れた大電流特性が得られていることがわかる。
以上、本発明の実施の形態及び実施例を説明したが、本発明は、上記実施の形態及び実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態及び実施例の構成要素を任意に組み合わせることができる。
また、上記に記載した実施の形態及び実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１…結晶積層構造体、２…ＨＶＰＥ装置、３…ショットキーバリアダイオード、１０…半導体基板、１１…成長下地面、１２…半導体膜、２０…反応チャンバー、２１…第１のガス導入ポート、２２…第２のガス導入ポート、２３…第３のガス導入ポート、２４…空間、３１…アノード電極、３２…カソード電極

Claims (5)

  1. ＨＶＰＥ装置の反応チャンバー内に、成長下地面が上方又は下方を向くようにして、β−Ｇａ２Ｏ３系単結晶からなる半導体基板を設置する工程と、
    前記反応チャンバー内の前記半導体基板が設置された空間に、Ｇａ塩化物ガス、酸素含有ガス、及びドーパント含有ガスを流入させ、前記半導体基板の成長下地面上にβ−Ｇａ２Ｏ３系単結晶からなる半導体膜をエピタキシャル成長させる工程と、
    を含み、
    前記成長下地面が上方を向くようにして前記半導体基板が設置されている場合には、前記空間への前記ドーパント含有ガスの流入口の位置を前記空間への前記酸素含有ガスの流入口の位置よりも高く、かつ前記空間への前記Ｇａ塩化物ガスの流入口の位置を前記空間への前記ドーパント含有ガスの流入口の位置よりも高くし、
    前記成長下地面が下方を向くようにして前記半導体基板が設置されている場合には、前記空間への前記ドーパント含有ガスの流入口の位置を前記空間への前記Ｇａ塩化物ガスの流入口の位置よりも高く、かつ前記空間への前記酸素含有ガスの流入口の位置を前記空間への前記ドーパント含有ガスの流入口の位置よりも高くする、
    半導体膜の製造方法。
  2. 前記Ｇａ塩化物ガスがＧａＣｌガスであり、
    前記酸素含有ガスがＯ２ガスであり、
    前記ドーパント含有ガスがＳｉＣｌ４ガスである、
    請求項１に記載の半導体膜の製造方法。
  3. 前記半導体基板を設置する工程において、前記成長下地面が下方を向くようにして前記半導体基板を前記反応チャンバー内に設置する、
    請求項１又は２に記載の半導体膜の製造方法。
  4. 前記半導体膜をエピタキシャル成長させる工程において、前記Ｇａ塩化物ガス、前記酸素含有ガス、及び前記ドーパント含有ガスを、１１０ｃｍ／ｓ以上の流速で前記空間に流入させる、
    請求項３に記載の半導体膜の製造方法。
  5. Ｃｌを含むβ−Ｇａ２Ｏ３系単結晶からなり、
    厚さ方向に表面から裏面まで連続する欠陥の面内密度が１０個／ｃｍ２以下である、
    半導体膜。
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Cited By (1)

* Cited by examiner, † Cited by third party
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KR102491498B1 (ko) * 2021-12-06 2023-01-27 한국세라믹기술원 ＨＶＰＥ 성장법을 이용하여 성장한 고품질 β-Ga2O3 박막 제조장치 및 제조방법

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JP5756075B2 (ja) * 2012-11-07 2015-07-29 株式会社タムラ製作所 β−Ｇａ２Ｏ３系単結晶の育成方法
JP6376600B2 (ja) * 2015-03-20 2018-08-22 株式会社タムラ製作所 結晶積層構造体の製造方法
JP6245416B1 (ja) * 2017-04-04 2017-12-13 三菱電機株式会社 炭化珪素エピタキシャルウエハの製造方法及び炭化珪素半導体装置の製造方法
JP7166522B2 (ja) * 2017-08-21 2022-11-08 株式会社Flosfia 結晶膜の製造方法

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Publication number Priority date Publication date Assignee Title
KR102491498B1 (ko) * 2021-12-06 2023-01-27 한국세라믹기술원 ＨＶＰＥ 성장법을 이용하여 성장한 고품질 β-Ga2O3 박막 제조장치 및 제조방법

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