JP2021162768A - 表示装置 - Google Patents

Abstract

【課題】正面輝度の向上が可能な表示装置を提供する。【解決手段】表示装置は、有機絶縁層と、前記有機絶縁層の上方に位置する光反射層と、前記光反射層の上方に位置する発光素子１０と、前記光反射層の上方に位置し下端ＬＥと上端ＵＥとを有する斜面ＳＦを有する封止層３１と、前記斜面に接する被覆層と、を備える。斜面ＳＦと前記被覆層との界面は、封止層３１を通って進行してきた光を前記光反射層に向けて反射するよう構成されている。発光素子１０の高さ方向において、下端ＬＥは発光素子１０の中間より下に位置し、上端ＵＥは発光素子１０の中間より上に位置している。【選択図】 図６

Description

本発明の実施形態は、表示装置に関する。

表示パネルとして、自発光素子である発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いたＬＥＤ表示パネルが知られている。近年では、より高精細な表示パネルとして、マイクロＬＥＤと称される微小な発光ダイオードをアレイ基板に実装した表示パネル（以下、マイクロＬＥＤ表示パネルと称する）が開発されている。
マイクロＬＥＤディスプレイは、液晶ディスプレイや有機ＥＬディスプレイと異なり、
表示領域に、チップ状の多数のマイクロＬＥＤが実装されて形成されるため、高精細化と
大型化の両立が容易であり、次世代の表示パネルとして注目されている。

特開２０１９−２１２６９４号公報

本実施形態の目的は、正面輝度の向上が可能な表示装置を提供することにある。

一実施形態に係る表示装置は、
有機絶縁層と、前記有機絶縁層の上方に位置する光反射層と、前記光反射層の上方に位置する発光素子と、前記光反射層の上方に位置し、下端と前記下端より前記発光素子に近接した上端とを有する斜面を有する封止層と、前記斜面に接する被覆層と、を備え、前記斜面と前記被覆層との界面は、前記封止層を通って進行してきた光を前記光反射層に向けて反射するよう構成され、前記発光素子の高さ方向において、前記下端は前記発光素子の中間より下に位置し、前記発光素子の高さ方向において、前記上端は前記発光素子の中間より上に位置している。

図１は、第１実施形態に係る表示装置の構成を示す斜視図である。 図２は、上記表示装置を示す回路図である。 図３は、上記実施形態の副画素を示す等価回路図である。 図４は、図１に示した表示パネルを示す部分断面図である。 図５は、図１に示した画素のレイアウトを示す平面図である。 図６は、図５のＡ−Ｂ線に沿って表示パネルを示す断面図である。 図７は、表示パネルの製造工程の一例を示す断面図である。 図８は、図７の製造工程に用いられるマスクを示す平面図である。 図９は、第１実施形態の変形例の表示パネルを示す断面図である。 図１０は、第２実施形態の表示パネルを示す断面図である。 図１１は、図１０に示した表示パネルの画素のレイアウトを示す平面図である。 図１２は、表示パネルの画素のレイアウトの他の例を示す平面図である。 図１３は、表示パネルの画素のレイアウトの他の例を示す平面図である。 図１４は、第２実施形態の表示パネルの他の例を示す断面図である。 図１５は、第２実施形態の発光素子の他の例を示す断面図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

図１は、第１実施形態に係る表示装置ＤＳＰの構成を示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。なお、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０度以外の角度で交差していてもよい。また、本実施形態において、第３方向Ｚとなす角度が４５度未満の方向を上とし、第１方向Ｘとなす角度が４５度未満の方向又は第２方向Ｙとなす角度が４５度未満の方向をそれぞれ横とし、第３方向Ｚと反対側の方向となす角度が４５度未満の方向を下とする。「第１部材の上方の第２部材」及び「第１部材の下方の第２部材」とした場合、第２部材は、第１部材に接していてもよく、第１部材から離れて位置していてもよい。
以下、本実施形態においては、表示装置ＤＳＰが自発光素子であるマイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）を用いたマイクロＬＥＤ表示装置である場合について主に説明する。

図１に示すように、表示装置ＤＳＰは、表示パネルＰＮＬ、第１回路基板１、及び第２回路基板２などを備えている。
表示パネルＰＮＬは、一例では矩形の形状を有している。図示した例では、表示パネルＰＮＬの短辺ＥＸは、第１方向Ｘと平行であり、表示パネルＰＮＬの長辺ＥＹは、第２方向Ｙと平行である。第３方向Ｚは、表示パネルＰＮＬの厚さ方向に相当する。表示パネルＰＮＬの主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ−Ｙ平面に平行である。表示パネルＰＮＬは、表示領域ＤＡ、及び表示領域ＤＡ以外の非表示領域ＮＤＡを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡの外側の領域であり、表示領域ＤＡを囲んでいる。非表示領域ＮＤＡは、端子領域ＭＴを有している。

表示領域ＤＡは画像を表示する領域であり、表示領域ＤＡには例えば第１方向Ｘ及び第２方向Ｙにマトリクス状に複数の画素ＰＸが配置されている。本実施形態において、表示領域ＤＡの形状は、四角形であるが、これに限らず、四角形以外の多角形、円形などであってもよい。また、表示領域ＤＡのサイズは非表示領域ＮＤＡのサイズより大きいが、これに限らず、表示領域ＤＡのサイズは非表示領域ＮＤＡのサイズより小さくともよい。
端子領域ＭＴは、表示パネルＰＮＬの短辺ＥＸに沿って設けられ、表示パネルＰＮＬを外部装置などと電気的に接続するための端子を含んでいる。

第１回路基板１は、端子領域ＭＴの上に実装され、表示パネルＰＮＬと電気的に接続されている。第１回路基板１は、例えばフレキシブルプリント回路基板（ＦＰＣ：flexible printed circuit）である。第１回路基板１は、表示パネルＰＮＬを駆動する駆動ＩＣチップ（以下、パネルドライバと表記）３などを備えている。なお、図示した例では、パネルドライバ３は、第１回路基板１の上に実装されているが、第１回路基板１の下に実装されていてもよい。又は、パネルドライバ３は、第１回路基板１以外に実装されていてもよく、例えば表示パネルＰＮＬ若しくは第２回路基板２に実装されていてもよい。第２回路基板２は、例えばプリント回路基板（ＰＣＢ：printed circuit board）である。第２回路基板２は、第１回路基板１の例えば下方において第１回路基板１と接続されている。

上記したパネルドライバ３は、例えば第２回路基板２を介して制御基板（図示せず）と接続されている。パネルドライバ３は、例えば制御基板から出力される映像信号に基づいて複数の画素ＰＸを駆動することによって表示パネルＰＮＬに画像を表示する制御を実行する。

なお、表示パネルＰＮＬは、斜線を付して示す折り曲げ領域ＢＡを有していてもよい。折り曲げ領域ＢＡは、表示装置ＤＳＰが筐体に収容される際に折り曲げられる領域である。折り曲げ領域ＢＡは、非表示領域ＮＤＡのうち端子領域ＭＴ側に位置している。折り曲げ領域ＢＡが折り曲げられた状態において、第１回路基板１及び第２回路基板２は、表示パネルＰＮＬと対向するように、表示パネルＰＮＬの下方に配置される。

図２は、表示装置ＤＳＰを示す回路図である。図３は、本実施形態の副画素ＳＰを示す等価回路図である。なお、図２において、各種の配線の全てについて図示していない。
図２及び図３に示すように、表示パネルＰＮＬは、光透過性を有する絶縁基材２０、表示領域ＤＡにて絶縁基材２０の上にマトリクス状に配列された複数の画素ＰＸ、各種配線、走査線駆動回路ＹＤＲ１、走査線駆動回路ＹＤＲ２及び信号線駆動回路ＸＤＲを備えている。

各種配線は、複数本の第１走査線Ｓｇａと、複数本の第２走査線Ｓｇｂと、複数本の第３走査線Ｓｇｃと、複数本の第４走査線Ｓｇｄと、複数本の映像信号線ＶＬと、複数本の第１電源線ＳＬａと、複数本のリセット配線Ｓｇｒと、複数本の初期化配線Ｓｇｉと、を有している。

本実施形態において、第１走査線Ｓｇａ、第３走査線Ｓｇｃ及び第４走査線Ｓｇｄは、走査線駆動回路ＹＤＲ１に接続され、第１方向Ｘに延出して設けられている。第２走査線Ｓｇｂは、走査線駆動回路ＹＤＲ２に接続され、第１方向Ｘに延出して設けられている。映像信号線ＶＬは、信号線駆動回路ＸＤＲに接続され、第２方向Ｙに延出して設けられている。第１電源線ＳＬａ、リセット配線Ｓｇｒ及び初期化配線Ｓｇｉは、第２方向Ｙに延出して設けられている。

例えば、複数の第１電源線ＳＬａは、表示領域ＤＡに位置し、第１方向Ｘに間隔を置いて並べられている。表示パネルＰＮＬは、第１電源線ＳＬａだけでなく、第１電源線ＳＬａと異なる電位に設定される第２電源線ＳＬｂも有している。本実施形態において、第１電源線ＳＬａは高電位Ｐｖｄｄに固定される高電位電源線であり、第２電源線ＳＬｂは低電位Ｐｖｓｓに固定される低電位電源線である。第１電源線ＳＬａは高電位電源に接続され、第２電源線ＳＬｂは低電位電源に接続されている。

走査線駆動回路ＹＤＲ１は、第１走査線Ｓｇａ、第３走査線Ｓｇｃ及び第４走査線Ｓｇｄを駆動するように構成されている。走査線駆動回路ＹＤＲ２は、第２走査線Ｓｇｂを駆動するように構成されている。信号線駆動回路ＸＤＲは、映像信号線ＶＬを駆動するように構成されている。走査線駆動回路ＹＤＲ１，走査線駆動回路ＹＤＲ２及び信号線駆動回路ＸＤＲは、非表示領域ＮＤＡにて絶縁基材２０の上に形成され、パネルドライバ３とともに駆動部４を構成している。

各々の画素ＰＸは、複数の副画素ＳＰを有している。各々の副画素ＳＰは、発光素子１０と、発光素子１０に駆動電流を与える画素回路と、を含んでいる。発光素子１０は、例えば自己発光素子であり、本実施形態では、マイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）である。本実施形態の表示装置ＤＳＰは、マイクロＬＥＤ表示装置である。

各副画素ＳＰの画素回路は、電圧信号からなる映像信号Ｖｓｉｇに応じて発光素子１０の発光を制御する電圧信号方式の画素回路であり、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓ及び補助容量Ｃａｄを有している。保持容量Ｃｓ及び補助容量Ｃａｄは、キャパシタである。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となる場合もある。

リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ及び駆動トランジスタＤＲＴは、ＴＦＴ（薄膜トランジスタ）により構成されている。本実施形態において、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ及び駆動トランジスタＤＲＴは、同一導電型、例えばＮチャネル型のＴＦＴにより構成されている。なお、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ及び駆動トランジスタＤＲＴの一以上は、Ｐチャネル型のＴＦＴにより構成されていてもよい。その場合、Ｎチャネル型のＴＦＴとＰチャネル型のＴＦＴを同時に形成してもよい。リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ及び出力スイッチＢＣＴは、スイッチとして機能すればよく、ＴＦＴで構成されていなくともよい。

本実施形態に係る表示装置ＤＳＰにおいて、駆動トランジスタＤＲＴ及び各スイッチをそれぞれ構成したＴＦＴは全て同一工程、同一層構造で形成され、半導体層に多結晶シリコンを用いたトップゲート構造の薄膜トランジスタである。なお、半導体層は、非晶質シリコン、酸化物半導体など、多結晶シリコン以外の半導体を利用してもよい。

リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ及び駆動トランジスタＤＲＴは、それぞれ、第１端子、第２端子及び制御端子を有している。本実施形態では、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極としている。

画素ＰＸの画素回路において、駆動トランジスタＤＲＴ及び出力スイッチＢＣＴは、第１電源線ＳＬａと第２電源線ＳＬｂとの間で発光素子１０と直列に接続されている。第１電源線ＳＬａ（高電位Ｐｖｄｄ）は例えば１０Ｖの電位に設定され、第２電源線ＳＬｂ（低電位Ｐｖｓｓ）は、例えば１．５Ｖの電位に設定されている。

出力スイッチＢＣＴにおいて、ドレイン電極は第１電源線ＳＬａに接続され、ソース電極は駆動トランジスタＤＲＴのドレイン電極に接続され、ゲート電極は第２走査線Ｓｇｂに接続されている。これにより、出力スイッチＢＣＴは、第２走査線Ｓｇｂに与えられる制御信号ＢＧによりオン（導通状態）、オフ（非導通状態）制御される。出力スイッチＢＣＴは、制御信号ＢＧに応答して、発光素子１０の発光時間を制御する。

駆動トランジスタＤＲＴにおいて、ドレイン電極は出力スイッチＢＣＴのソース電極に接続され、ソース電極は発光素子１０の一方の電極（ここでは陽極）に接続されている。発光素子１０の他方の電極（ここでは陰極）は、第２電源線ＳＬｂに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流を発光素子１０に出力する。

画素スイッチＳＳＴにおいて、ソース電極は映像信号線ＶＬに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する第３走査線Ｓｇｃに接続されている。画素スイッチＳＳＴは、第３走査線Ｓｇｃから供給される制御信号ＳＧによりオン、オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧに応答して、画素回路と映像信号線ＶＬとの接続、非接続を制御し、映像信号線ＶＬから映像信号Ｖｓｉｇを画素回路に取り込む。

初期化スイッチＩＳＴにおいて、ソース電極は初期化配線Ｓｇｉに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は第１走査線Ｓｇａに接続されている。初期化スイッチＩＳＴは、第１走査線Ｓｇａから供給される制御信号ＩＧによりオン、オフ制御される。そして、初期化スイッチＩＳＴは、制御信号ＩＧに応答して、画素回路と初期化配線Ｓｇｉとの接続、非接続を制御する。画素回路と初期化配線Ｓｇｉとを初期化スイッチＩＳＴにて接続することにより、初期化配線Ｓｇｉから初期化電位（初期化電圧）Ｖｉｎｉを画素回路に取り込むことができる。

リセットスイッチＲＳＴは、駆動トランジスタＤＲＴのソース電極とリセット配線Ｓｇｒとの間に接続されている。リセットスイッチＲＳＴのゲート電極はリセット制御用ゲート配線として機能する第４走査線Ｓｇｄに接続されている。上記のように、リセット配線Ｓｇｒは、リセット電源に接続され、定電位であるリセット電位Ｖｒｓｔに固定される。リセットスイッチＲＳＴは、第４走査線Ｓｇｄを通して与えられる制御信号ＲＧに応じて、導通状態（オン）又は非導通状態（オフ）に切替えられる。リセットスイッチＲＳＴがオン状態に切替えられることにより、駆動トランジスタＤＲＴのソース電極の電位をリセット電位Ｖｒｓｔにリセットすることができる。
保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極とソース電極との間に接続されている。補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極と定電位の配線としての第１電源線ＳＬａとの間に接続されている。

一方、図２に示すパネルドライバ３は、走査線駆動回路ＹＤＲ１、走査線駆動回路ＹＤＲ２及び信号線駆動回路ＸＤＲを制御する。パネルドライバ３は、外部から供給されるデジタル映像信号及び同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号及び水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生させる。
そして、パネルドライバ３は、これら垂直走査制御信号及び水平走査制御信号をそれぞれ走査線駆動回路ＹＤＲ１、走査線駆動回路ＹＤＲ２及び信号線駆動回路ＸＤＲに供給するとともに、水平及び垂直走査タイミングに同期してデジタル映像信号及び初期化信号を信号線駆動回路ＸＤＲに供給する。

信号線駆動回路ＸＤＲは、水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し階調に応じた映像信号Ｖｓｉｇを複数の映像信号線ＶＬに供給する。パネルドライバ３は、第１電源線ＳＬａを高電位Ｐｖｄｄに固定し、リセット配線Ｓｇｒをリセット電位Ｖｒｓｔに固定し、初期化配線Ｓｇｉを初期化電位Ｖｉｎｉに固定する。なお、第１電源線ＳＬａの電位、リセット配線Ｓｇｒの電位、及び初期化配線Ｓｇｉの電位は、信号線駆動回路ＸＤＲを介して設定されてもよい。

走査線駆動回路ＹＤＲ１、走査線駆動回路ＹＤＲ２には、パネルドライバ３よりスタートパルス信号ＳＴＶ、クロック信号ＣＫＶなどが与えられる。
走査線駆動回路ＹＤＲ１、走査線駆動回路ＹＤＲ２は、図示しないシフトレジスタ、出力バッファなどを含み、スタートパルス信号ＳＴＶを順次次段のシフトレジスタに転送し、出力バッファを介して各行の副画素ＳＰに４種類の制御信号、すなわち、制御信号ＩＧ，ＢＧ，ＳＧ，ＲＧを供給する。これにより、第１走査線Ｓｇａ、第２走査線Ｓｇｂ、第３走査線Ｓｇｃ及び第４走査線Ｓｇｄは、それぞれ制御信号ＩＧ，ＢＧ、ＳＧ、ＲＧにより駆動される。

なお、図３において説明した副画素ＳＰの回路構成は一例であり、少なくとも駆動トランジスタＤＲＴ及び発光素子１０を含むものであれば、副画素ＳＰの回路構成は他の構成であっても構わない。例えば図３において説明した副画素ＳＰの回路構成のうちの一部の素子が省略されていてもよいし、他の素子が追加されてもよい。

次に、図４を参照して、駆動トランジスタＤＲＴ、リセットスイッチＲＳＴ、画素電極ＰＥ、発光素子１０、第２電源線ＳＬｂ、共通電極ＣＥなどの構造について説明する。
図４は、図１に示した表示パネルＰＮＬを示す部分断面図である。なお、図４では、表示パネルＰＮＬを、表示面、すなわち光出射面が上方を向き、背面が下方を向くように描いている。

図４に示すように、表示パネルＰＮＬは、絶縁基材２０と、絶縁基材２０の上に設けられた絶縁層２１，２２，２３，２４，２５，２６と、複数の画素ＰＸと、を備えている。複数の画素ＰＸは、絶縁基材２０の上に設けられ、表示領域ＤＡに位置し、複数色の副画素ＳＰを含んでいる。

絶縁基材２０としては、主に、石英、無アルカリガラス等のガラス基板、またはポリイミド等の樹脂基板を用いることができる。絶縁基材２０の材質は、ＴＦＴを製造する際の処理温度に耐える材質であればよい。絶縁基材２０が可撓性を有する樹脂基板である場合、表示装置ＤＳＰをシートディスプレイとして構成することができる。樹脂基板としては、ポリイミドに限らず、他の樹脂材料を用いてもよい。なお、絶縁基材２０にポリイミドなどを用いる場合、絶縁基材２０を有機絶縁層又は樹脂層と称した方が適当な場合があり得る。

絶縁層２１は、絶縁基材２０の上に設けられている。絶縁層２１の上に、各種のＴＦＴが形成されている。表示領域ＤＡにおいて、絶縁層２１の上に、駆動トランジスタＤＲＴ、リセットスイッチＲＳＴなどが形成されている。非表示領域ＮＤＡにおいて、絶縁層２１の上に走査線駆動回路ＹＤＲを構成するＴＦＴなどが形成されている。駆動トランジスタＤＲＴなどのＴＦＴは、半導体層ＳＣと、ゲート電極ＧＥと、第１電極Ｅ１と、第２電極Ｅ２と、を備えている。

半導体層ＳＣは、絶縁層２１の上に配置されている。絶縁層２２は、絶縁層２１及び半導体層ＳＣの上に設けられている。ゲート電極ＧＥは、絶縁層２２の上に配置され、半導体層ＳＣのチャネル領域と対向している。絶縁層２３は、絶縁層２２及びゲート電極ＧＥの上に設けられている。第１電極Ｅ１及び第２電極Ｅ２は、絶縁層２３の上に配置されている。第１電極Ｅ１及び第２電極Ｅ２は、それぞれ絶縁層２２及び絶縁層２３に形成されたコンタクトホールを通り、対応する半導体層ＳＣに電気的に接続されている。

絶縁層２２の上に、導電層ＣＬが形成されている。駆動トランジスタＤＲＴの第１電極Ｅ１は、対応する半導体層ＳＣだけではなく、導電層ＣＬにも電気的に接続されている。リセットスイッチＲＳＴの第２電極Ｅ２は、対応する半導体層ＳＣだけではなく、導電層ＣＬにも電気的に接続されている。そのため、駆動トランジスタＤＲＴ及びリセットスイッチＲＳＴは、導電層ＣＬを介して電気的に接続されている。

非表示領域ＮＤＡにおいて、第２電源線ＳＬｂは、絶縁層２３の上に配置されている。絶縁層２４は、絶縁層２３、第１電極Ｅ１、第２電極Ｅ２及び第２電源線ＳＬｂの上に設けられている。
第１導電層ＣＬ１及び第２導電層ＣＬ２は、絶縁層２４の上に配置されている。第１導電層ＣＬ１は、絶縁層２４に形成されたコンタクトホールを通り第１電極Ｅ１に電気的に接続されている。第２導電層ＣＬ２は、絶縁層２４に形成されたコンタクトホールを通り第２電極Ｅ２に電気的に接続されている。

絶縁層２５は、絶縁層２４、第１導電層ＣＬ１及び第２導電層ＣＬ２の上に設けられている。画素電極ＰＥは、絶縁層２５の上に配置され、平坦面ＳＵ１の上方に位置している。画素電極ＰＥは、絶縁層２５に形成されたコンタクトホールＣＨを通り第１導電層ＣＬ１に電気的に接続されている。画素電極ＰＥは、駆動トランジスタＤＲＴに電気的に接続され、駆動トランジスタＤＲＴから電流値が制御された信号が与えられる。画素電極ＰＥは後述する発光素子１０が実装されるパッドであり、発光素子１０の陽極ＡＮが実装される陽極パッドを称することもあり得る。

絶縁層２６は、絶縁層２５及び画素電極ＰＥの上に設けられている。図示しないが、絶縁層２６は、複数の画素電極ＰＥの上に位置し、複数の画素電極ＰＥを覆っている。絶縁層２６は、画素電極ＰＥの表面の一部に発光素子１０を実装するための開口を有している。絶縁層２６の上記開口の大きさは、発光素子１０の実装工程における実装ずれ量等を考慮し、発光素子１０よりも一回り大きめのサイズである。例えば、発光素子１０が実質的に４μｍ×４μｍの実装面積、乃至５μｍ×５μｍの実装面積である場合、上記開口は実質的に８μｍ×８μｍ、乃至１０μｍ×１０μｍは確保されることが好ましい。

上記のように、絶縁基材２０の上には、絶縁層２１から絶縁層２６までの積層構造を有する下地層ＢＬが設けられている。下地層ＢＬは、例えば、複数の画素電極ＰＥを有している。
ここで、絶縁層２１，２２，２３，２４，２５，２６は、無機絶縁材料又は有機絶縁材料で形成されている。本実施形態において、絶縁層２１，２２，２３，２５，２６は、無機絶縁材料として、例えばシリコン酸化物（ＳｉＯ２）、又はシリコン窒化物（ＳｉＮ）で形成されている。
絶縁層２４は、樹脂材料として、例えば感光性アクリル樹脂で形成されている。絶縁層２４は、絶縁層２３と対向する側とは反対側に平坦面ＳＵ１を有している。そのため、絶縁層２４は、平坦化された有機絶縁層である。

半導体層ＳＣは、ポリシリコンとして低温ポリシリコンで形成されている。但し、半導体層ＳＣは、アモルファスシリコン、酸化物半導体など、ポリシリコン以外の半導体で形成されていてもよい。ゲート電極ＧＥ及び導電層ＣＬは、同層に位置し、同一の導電材料として金属で形成されている。例えば、ゲート電極ＧＥ及び導電層ＣＬは、ＭｏＷ（モリブデン・タングステン）で形成されている。

第１電極Ｅ１、第２電極Ｅ２及び第２電源線ＳＬｂは、同層に位置し、同一の導電材料として金属で形成さている。例えば、第１電極Ｅ１、第２電極Ｅ２及び第２電源線ＳＬｂは、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）が採用され、Ｔｉ（チタン）、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる下層と、Ａｌ（アルミニウム）、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる上層と、を有している。ここではトップゲート型のＴＦＴを例として説明しているが、ＴＦＴはボトムゲート型のＴＦＴであってもよい。
駆動トランジスタＤＲＴなどのスイッチは、絶縁層２４で覆われている。

第１導電層ＣＬ１及び第２導電層ＣＬ２は、同層に位置し、同一の導電材料として金属又は透明導電材料で形成されている。画素電極ＰＥは、導電材料として金属で形成されている。例えば、画素電極ＰＥは、単一の導電層、三層積層構造、又は二層積層構造を有している。
三層積層構造において、画素電極ＰＥは、Ｔｉ系／Ａｌ系／Ｔｉ系に限らず、Ｍｏ系／Ａｌ系／Ｍｏ系であってもよい。Ｍｏ系／Ａｌ系／Ｍｏ系において、画素電極ＰＥは、Ｍｏ（モリブデン）、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｍｏ、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる上層と、を有している。
二層積層構造において、画素電極ＰＥは、Ａｌを主成分とする金属材料からなる下層と、Ｔｉを主成分とする金属材料からなる上層と、を有している。又は、画素電極ＰＥはＴｉを主成分とする金属材料からなる下層と、Ａｌを主成分とする金属材料からなる上層と、を有している。さらには、画素電極ＰＥは、Ｍｏを主成分とする金属材料からなる下層と、Ａｌを主成分とする金属材料からなる上層と、を有しているものであってもよい。なお、画素電極ＰＥは、透明導電材料で形成されていてもよい。

表示領域ＤＡにおいて、下地層ＢＬの上に複数の発光素子１０が実装されている。詳しくは、発光素子１０は、画素電極ＰＥの上に実装されている。発光素子１０は、第１電極としての陽極ＡＮと、第２電極としての陰極ＣＡと、光を放出する発光層ＬＩと、を有している。発光素子１０は、第１色、第２色及び第３色の発光色を有するものがそれぞれ用意されており、陽極ＡＮは、対応する画素電極ＰＥに電気的に接続され、固定されている。本実施形態において、第１色は赤色（Ｒ）であり、第２色は緑色（Ｇ）であり、第３色は青色（Ｂ）である。

発光素子１０の陽極ＡＮと画素電極ＰＥとの間の接合は、両者の間で良好な導通が確保でき、かつ、絶縁基材２０から絶縁層２６までの積層構造を破損しないものであれば特に限定されるものではない。例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子１０を画素電極ＰＥ上に載せた後に焼成結合する等の手法、あるいは画素電極ＰＥの表面と、発光素子１０の陽極ＡＮとに同系材料を用い、超音波接合等の固相接合の手法を採用することができる。発光素子１０は、画素電極ＰＥに電気的に接続されている陽極ＡＮの反対側に陰極ＣＡを有している。

発光素子１０が実装された下地層ＢＬの上に、封止層３１が設けられている。封止層３１は、複数の発光素子１０の間の空隙部に充填されている。封止層３１は、下地層ＢＬと対向する側とは反対側に斜面ＳＦ及び平坦面ＳＵ２を有している。斜面ＳＦは上端ＵＥと下端ＬＥとを有している。上端ＵＥは、下端ＬＥより発光素子１０に近接している。封止層３１は、発光素子１０のうち陰極ＣＡの表面を露出させている。

共通電極ＣＥは、少なくとも表示領域ＤＡに位置している。共通電極ＣＥは画素電極ＰＥの上方に位置している。共通電極ＣＥは、封止層３１及び複数の発光素子１０の上に配置され、複数の画素の発光素子１０及び封止層３１を覆っている。共通電極ＣＥは、複数の陰極ＣＡに接触し、複数の陰極ＣＡと電気的に接続されている。共通電極ＣＥは、複数の副画素ＳＰで共用されている。共通電極ＣＥはカソード電極と称することもあり得る。

共通電極ＣＥは、非表示領域ＮＤＡに延在し、非表示領域ＮＤＡにおいて、第２電源線ＳＬｂに電気的に接続されている。共通電極ＣＥは、封止層３１、絶縁層２６、絶縁層２５及び絶縁層２４に形成されたコンタクトホールを通り第２電源線ＳＬｂにコンタクトしている。そのため、共通電極ＣＥは、第２電源線ＳＬｂの電位と同一の定電位に保持され、第２電源線ＳＬｂと全ての発光素子１０の陰極ＣＡとを電気的に接続している。

共通電極ＣＥは、発光素子１０からの出射光を取り出すために、透明電極として形成する必要があり、透明な導電材料として例えばＩＴＯ（インジウム・ティン・オキサイド）を用いて形成されている。共通電極ＣＥが形成される表面には発光素子１０の実装に伴う凹凸の一部が残存しているが、共通電極ＣＥを形成する材料が段切れすることなく連続的に覆うことができればよい。

次に、画素ＰＸのレイアウトについて説明する。
図５は、図１に示した画素ＰＸのレイアウトを示す平面図であり、発光素子１０と、画素電極ＰＥと、封止層３１とを示す図である。なお、封止層３１の斜面ＳＦには斜線を付している。
図５に示すように、各々の画素ＰＸは、複数の副画素ＳＰを有している。本実施形態において、各々の画素ＰＸは、第１色の副画素ＳＰａ、第２色の副画素ＳＰｂ、及び第３色の副画素ＳＰｃの３色の副画素ＳＰを有している。

図示した例では、副画素ＳＰと副画素ＳＰとが一つの副画素ＳＰおきに市松模様状に配置されている。副画素ＳＰａ、副画素ＳＰｃ及び副画素ＳＰｂは第１方向Ｘにこの順に並んでいる。複数の副画素ＳＰａはそれぞれ第２方向Ｙに並び、複数の副画素ＳＰｂはそれぞれ第２方向Ｙに並び、複数の副画素ＳＰｃはそれぞれ第２方向Ｙに並んでいる。画素ＰＸにおいて、副画素ＳＰａは第１方向Ｘにおいて距離を置いて副画素ＳＰｃと隣り合い、副画素ＳＰｂは第１方向Ｘにおいて副画素ＳＰａと副画素ＳＰｃとの間に位置している。

副画素ＳＰａは発光素子１０ａ及び画素電極ＰＥａを有し、副画素ＳＰｂは発光素子１０ｂ及び画素電極ＰＥｂを有し、副画素ＳＰｃは発光素子１０ｃ及び画素電極ＰＥｃを有している。発光素子１０ａは画素電極ＰＥａの上に実装され、発光素子１０ｂは画素電極ＰＥｂの上に実装され、発光素子１０ｃは画素電極ＰＥｃの上に実装されている。

ここで、副画素ＳＰａと封止層３１との位置関係に注目する。平面視で、陰極ＣＡは陽極ＡＮの内側に位置し、陽極ＡＮは画素電極ＰＥａの内側に位置している。封止層３１は、陽極ＡＮ及び画素電極ＰＥａに重なり、陰極ＣＡには重なっていない。斜面ＳＦは、発光素子１０を囲むように設けられている。斜面ＳＦは、平面視で陰極ＣＡと画素電極ＰＥａとの間に位置し、画素電極ＰＥａに重なり画素電極ＰＥａの外側に延在している。上端ＵＥは陰極ＣＡの外形に一致している。なお、上端ＵＥは陰極ＣＡの外形に一致しなくてもよい。下端ＬＥは、画素電極ＰＥａの外側に位置し、画素電極ＰＥａを囲むように設けられている。なお、下端ＬＥは画素電極ＰＥａの内側に位置してもよい。平坦面ＳＵ２は各斜面ＳＦの下端ＬＥにそれぞれ接続している。図示した例では、上端ＵＥと下端ＬＥとが第１方向Ｘに沿った同一直線上に位置している。

図６は、図５のＡ−Ｂ線に沿って表示パネルＰＮＬを示す断面図である。下地層ＢＬ、画素電極ＰＥ、発光素子１０、共通電極ＣＥ及び封止層３１を図示し、絶縁基材２０から絶縁層２６までの積層構造の図示は省略している。
封止層３１は画素電極ＰＥａと共通電極ＣＥとの間に位置している。発光素子１０ａは画素電極ＰＥａと共通電極ＣＥとの間に位置し、上面１０Ａと、下面１０Ｂと、高さＨ１とを有している。本実施形態において、上面１０Ａは陰極ＣＡの共通電極ＣＥに接続されている面に相当し、下面１０Ｂは、陽極ＡＮの画素電極ＰＥａに接続されている面に相当する。発光素子１０の高さ方向（第３方向Ｚ）において、上端ＵＥは発光素子１０の中間より上に位置し、下端ＬＥは発光素子１０の中間より下に位置している。高さＨ１は、第３方向Ｚにおいて下面１０Ｂから上面１０Ａまでの長さに相当する。上端ＵＥは高さＨＵに位置し、下端ＬＥは高さＨＬに位置している。高さＨＵは、第３方向Ｚにおいて下面１０Ｂから上端ＵＥまでの長さに相当する。高さＨＬは、第３方向Ｚにおいて下面１０Ｂの延長面から下端ＬＥまでの長さに相当する。図示した例では、高さＨＬは高さＨ１の半分未満の高さであり、高さＨＵは高さＨ１と同じ高さである。なお、高さＨＵは高さＨ１の半分以上の高さであればよく、高さＨＬは高さＨ１の半分未満の高さであればよい。

図６において拡大して示すように、斜面ＳＦは凹凸形状を有している面である。なお、斜面ＳＦは平坦面であってもよい。斜面ＳＦは封止層３１と共通電極ＣＥとの界面である。図示した例では、共通電極ＣＥは封止層３１のすべてを覆っているが、発光素子１０及び斜面ＳＦを覆うだけでもよい。図示した例では、上端ＵＥ及び下端ＬＥは同一のＸ−Ｚ平面上に位置している。斜面ＳＦは角度θ１を有している。角度θ１は平坦面ＳＵ２の延長線（平坦面ＳＵ２に最も近接した発光素子１０に向かう線）と下端ＬＥと上端ＵＥとを結ぶ仮想の直線とのなす角度である。角度θ１は鋭角であり、好ましくは２０度以上かつ５０度以下である。より好ましくは、角度θ１は４５度である。

封止層３１は屈折率ｎ３１を有している。共通電極ＣＥは、封止層３１の屈折率ｎ３１より大きい屈折率ｎＣＥを有している。例えば、屈折率ｎ３１は約１．６であり屈折率ｎＣＥは約１．９である。封止層３１の斜面ＳＦは屈折率の異なる層の界面であり、斜面ＳＦに進行してきた光を画素電極ＰＥａに向かって反射する。

本実施形態によれば、発光層ＬＩから放出された光のうち斜面ＳＦに向かって進行した光は、屈折率の異なる層の界面である斜面ＳＦで反射される。斜面ＳＦで反射された光のうち画素電極ＰＥａに向かって進行する光は、画素電極ＰＥａで反射される。画素電極ＰＥａで反射された光は、上面１０Ａに向かって進行する。発光層ＬＩから放出された光のうち横方向に進行する光が斜面ＳＦ及び画素電極ＰＥａで反射され、上方向に進行する光となる。発光層ＬＩから放出された光のうち上方向に進行する光と比較して正面輝度に寄与しない横方向に進行する光を、上方向に進行する光にすることができる。これにより、表示装置ＤＳＰは、正面輝度の向上をすることができる。さらに、斜面ＳＦは凹凸形状を有している。斜面ＳＦが平坦面である場合と比較して、凹凸形状を有する斜面ＳＦは封止層３１から進行してきた光を画素電極ＰＥａに向かってより反射しやすい。
また、発光層ＬＩから放出された光のうち横方向に進行する光が、隣り合う発光素子１０の発光層ＬＩから放出された光と混ざることを抑制でき、表示品位の低下を抑制することができる。
上記した実施形態において、共通電極ＣＥは第１電極及び被覆層に相当し、画素電極ＰＥａは第２電極及び光反射層に相当する。
なお、画素電極ＰＥａを例えば透明な導電材料する場合、表示パネルＰＮＬは画素電極ＰＥａとは別に光反射層を設けてもよく、光反射層を画素電極ＰＥａの下地層ＢＬ側に設けてもよい。

ここでは、Ｘ−Ｚ平面における表示パネルＰＮＬの断面構造を説明した。なお、第２方向Ｙ及び第３方向Ｚで規定されるＹ−Ｚ平面における表示パネルＰＮＬの断面構造はＸ−Ｚ平面における表示パネルＰＮＬの断面構造と同様である。
次に、図７及び図８を参照しながら、表示パネルＰＮＬの製造方法の一例を説明する。図７は、表示パネルＰＮＬの製造工程の一例を示す断面図である。図８は、図７の製造工程に用いられる露光マスクＭＳを示す平面図である。
先ず、図７（ａ）においては、絶縁基材２０を用意する。絶縁基材２０の上に、下地層ＢＬが形成する。発光素子１０を下地層ＢＬの画素電極ＰＥの上に実装する。
図７（ｂ）においては、下地層ＢＬ、画素電極ＰＥ及び発光素子１０を覆うレジスト層３１０を形成する。レジスト層３１０を仮焼成し仮硬化する。レジスト層３１０は、例えば露光された部分を除去できるポジ型の感光性材料によって形成されている。
図８に示すように、露光マスクＭＳは光透過部ＯＰＡ及び複数の光透過部ＳＬ（ＳＬ１，ＳＬ２，…）を有している。光透過部ＯＰＡは発光素子１０の上面１０Ａに対応している。光透過部ＯＰＡの輪郭は、上面１０Ａの輪郭と平面視で相似形である。複数の光透過部ＳＬは光透過部ＯＰＡを囲む環状に形成されている。複数の光透過部ＳＬは、それぞれ平面視で相似形である。

光透過部ＳＬ１は、光透過部ＳＬ２の内側に光透過部ＳＬ２から間隔Ｄ１離れて位置し、幅Ｗ１を有している。光透過部ＳＬ２は、光透過部ＳＬ３の内側に光透過部ＳＬ３から間隔Ｄ２離れて位置し、幅Ｗ２を有している。光透過部ＳＬ３は、光透過部ＳＬ４の内側に光透過部ＳＬ４から間隔Ｄ３離れて位置し、幅Ｗ３を有している。光透過部ＳＬ４は、光透過部ＳＬ５の内側に光透過部ＳＬ５から間隔Ｄ４離れて位置し、幅Ｗ４を有している。光透過部ＳＬ５は幅Ｗ５を有している。幅Ｗ２は幅Ｗ１より大きく、幅Ｗ３は幅Ｗ２より大きい。幅Ｗ３乃至幅Ｗ５は同等の長さである。間隔Ｄ２は間隔Ｄ１より大きく、間隔Ｄ３は間隔Ｄ２より大きい。間隔Ｄ３及び間隔Ｄ４は同等の長さである。

図７（ｃ）においては、レジスト層３１０に露光マスクＭＳを配置する。露光マスクＭＳを通してレジスト層３１０に光を照射する。軟化層３１２は、光透過部ＯＰＡ及び各光透過部ＳＬを通った光が照射され軟化したレジスト層３１０の部分である。光透過部ＳＬ１乃至光透過部ＳＬ３のように光透過部の幅が大きくなるにつれ、レジスト層３１０に照射される光の領域が増え、軟化層３１２の厚さが厚くなる。これにより、軟化層３１２は斜面ＴＰを有する。光透過部ＳＬ３乃至光透過部ＳＬ５のように光透過部の幅が同じであると、レジスト層３１０に照射される光の領域は一定であり、軟化層３１２の厚さは一定である。これにより、軟化層３１２は平坦面ＳＳを有する。

図７（ｄ）においては、レジスト層３１０を現像し軟化層３１２を除去する。残った層３１１を本焼成し本硬化させ、下地層ＢＬに密着させる。これにより、斜面ＳＦを有し発光素子１０の上面１０Ａを露出した封止層３１を下地層ＢＬに形成する。共通電極ＣＥを封止層３１及び発光素子１０を覆うように形成する。表示パネルＰＮＬの製造工程を終了する。

図９は、第１実施形態の変形例の表示パネルＰＮＬを示す断面図である。
図９に示すように、第１実施形態の変形例は、図６に示した第１実施形態と比較して、表示パネルＰＮＬがさらに金属層ＭＬを備えている点で相違している。

共通電極ＣＥは金属層ＭＬと封止層３１との間に位置している。金属層ＭＬは、共通電極ＣＥと接している。図示した例では、金属層ＭＬは第３方向Ｚにおいて平坦面ＳＵ２及び斜面ＳＦに対向し発光素子１０の上面１０Ａには重なっていない。なお、金属層ＭＬは斜面ＳＦに対向しているだけで平坦面ＳＵ２に対向してなくてもよい。金属層ＭＬは、銀（Ａｇ）、Ａｌなどの金属材料で形成されている。金属層ＭＬは、共通電極ＣＥに電気的に接続されている。このため、共通電極ＣＥの単独の電気抵抗より、共通電極ＣＥ及び金属層ＭＬの積層体の電気抵抗を低くすることができる。また、金属層ＭＬは図４に示した非表示領域ＮＤＡまで延在し、封止層３１に形成されたコンタクトホールに充填されてもよい。

上記のように構成された第１実施形態の変形例においても、第１実施形態と同様の効果を得ることができる。加えて、光反射率の高い金属で形成された金属層ＭＬが共通電極ＣＥに接し、斜面ＳＦに重なっている。
発光層ＬＩから放出され斜面ＳＦで反射されなかった光が、共通電極ＣＥ内を通り金属層ＭＬに向かって進行する。金属層ＭＬに向かって進行した光は、金属層ＭＬの斜面ＳＦと対向する面で反射され、画素電極ＰＥａに向かって進行する。画素電極ＰＥａで反射された光は、上面１０Ａに向かって進行する。斜面ＳＦで反射されず正面輝度に寄与しにくい横方向に進行する光を、金属層ＭＬの斜面ＳＦと対向する面及び画素電極ＰＥａで反射され、上方向に進行する光にすることができる。これにより、さらに表示装置ＤＳＰの正面輝度の向上が可能となる。

次に、図１０及び図１１を参照しながら、第２実施形態の表示パネルＰＮＬについて説明する。図１０は、第２実施形態の表示パネルＰＮＬを示す断面図である。図１１は、図１０に示した表示パネルＰＮＬの画素ＰＸのレイアウトを示す平面図である。
図１０に示すように、第２実施形態は、図５に示した第１変形例と比較して、表示パネルＰＮＬがさらに平坦化層４１を備えている点と封止層３１の形状が異なる点で相違している。

図示した例では、封止層３１は画素電極ＰＥａに重なっているが、画素電極ＰＥａを露出している。封止層３１は画素電極ＰＥａを覆っていてもよい。下端ＬＥは画素電極ＰＥａに接している。
平坦化層４１は、封止層３１と共通電極ＣＥとの間に位置している。平坦化層４１は、上端ＵＥから下端ＬＥまで連続して封止層３１を覆い、画素電極ＰＥａの封止層３１から露出された部分も覆っている。図示した例では、平坦化層４１の上面は上端ＵＥと同一平面上に位置しているが、平坦化層４１の上面は第３方向Ｚにおいて上端ＵＥより画素電極ＰＥａ側に位置してもよい。平坦化層４１は、下地層ＢＬに対向する側とは反対側に平坦面ＳＵ３を有している。平坦化層４１は、封止層３１の屈折率ｎ３１より小さい屈折率ｎ４１を有している。封止層３１の斜面ＳＦは屈折率の異なる層の界面である。

発光層ＬＩから放出された光のうち斜面ＳＦに向かって進行した光は、屈折率の異なる層の界面である斜面ＳＦで反射される。斜面ＳＦで反射された光のうち画素電極ＰＥａに向かって進行する光は、画素電極ＰＥａで反射される。画素電極ＰＥａで反射された光は、上面１０Ａに向かって進行する。

図１１において、平坦化層４１に右上がりの斜線が付され、斜面ＳＦ（封止層３１）に右下がりの斜線が付されている。図１１に示すように、平面視で平坦化層４１は斜面ＳＦを覆い、各発光素子１０の陰極ＣＡを露出している。
上記のように構成された第２実施形態においても、第１実施形態と同様の効果を得ることができる。
上記した第２実施形態において、平坦化層４１は被覆層に相当する。

次に、図１２及び図１３を参照しながら、画素ＰＸのレイアウトの他の例を説明する。図１２及び図１３において、斜面ＳＦ（封止層３１）に斜線が付されている。
図１２は、本実施形態の画素ＰＸのレイアウトの１つの例を示す平面図である。図１２に示すように、副画素ＳＰａ及び副画素ＳＰｃは第１方向Ｘに並び、複数の副画素ＳＰｂは第１方向Ｘに距離をおいて隣り合っている。副画素ＳＰｃ及び副画素ＳＰｂは第２方向Ｙに並び、複数の副画素ＳＰａは第２方向Ｙに距離をおいて隣り合っている。

図１３は、本実施形態の画素ＰＸのレイアウトの２つの例を示す平面図である。
図１３（ａ）に示すように、複数の副画素ＳＰａはそれぞれ第１方向Ｘに並び、複数の画素ＳＰｂはそれぞれ第１方向Ｘに並び、複数の副画素ＳＰｃはそれぞれ第１方向Ｘに並んでいる。副画素ＳＰａ、副画素ＳＰｂ及び副画素ＳＰｃは第２方向Ｙにこの順で並んでいる。
図１３（ｂ）に示すように、同一画素ＰＸの副画素ＳＰａ、副画素ＳＰｂ及び副画素ＳＰｃは、第１方向Ｘと第２方向Ｙと交差する第４方向ｄ１にこの順で並んでいる。

図１４は、第２実施形態の表示パネルＰＮＬの他の例を示す断面図である
図１４（ａ）に示すように、封止層３１の上端ＵＥは平面視で陽極ＡＮと陰極ＣＡとの間に位置し、陰極ＣＡの外形とは一致してない。封止層の下端ＬＥは平面視で陽極ＡＮと画素電極ＰＥとの間に位置している。
図１４（ｂ）は図１４（ａ）に示した副画素ＳＰの第１構成例を示す断面図である。図１４（ｂ）に示すように、封止層３１の上端ＵＥは発光素子１０に接していない。封止層３１は、例えば露光マスクＭＳの位置ずれによって上記のような形状を有してもよい。
図１４（ｃ）は図１４（ａ）に示した副画素ＳＰの第２構成例を示す断面図である。図１４（ｃ）に示すように、封止層３１の上端ＵＥは発光層ＬＩに接している。これは、例えば封止層３１が焼成される際に発光素子１０の陰極ＣＡ側が露出することによる。

図１４（ｂ）及び図１４（ｃ）において、平坦化層４１の上面は発光素子の上面１０Ａと同一平面上に位置しているが、平坦化層４１の上面は第３方向Ｚにおいて上端ＵＥより画素電極ＰＥ側に位置してもよい。
上記構成例においても、上記第２実施形態と同様の効果を得ることができる。

図１５は、第２実施形態の発光素子の他の例を示す断面図である。
図１５に示すように、発光素子５０は図４に示した発光素子１０と異なる構造をしている点で相違している。
図１５に示すように、発光素子５０は、フリップチップタイプの発光ダイオード素子である。発光素子５０は、絶縁性を有する透明な基板５１０を備えている。基板５１０は、例えばサファイア基板である。基板５１０は、底面５２０と、底面５２０に対向して表面（天面）５５０を有している。基板５１０の底面５２０には、ｎ型半導体層５２と、活性層（発光層）５３と、ｐ型半導体層５４とが順に積層された結晶層（半導体層）が形成されている。上記結晶層（半導体層）において、Ｐ型の不純物を含む領域がｐ型半導体層５４であり、Ｎ型の不純物を含む領域がｎ型半導体層５２である。上記結晶層（半導体層）の材料は特に限定されるものではないが、上記結晶層（半導体層）は、窒化ガリウム（ＧａＮ）又はヒ化ガリウム（ＧａＡｓ）を含んでいてもよい。

光反射膜５５は、導電材料で形成され、ｐ型半導体層５４に電気的に接続されている。ｐ電極５６は、光反射膜５５に電気的に接続されている。ｎ電極５８は、ｎ型半導体層５２に電気的に接続されている。パッド５３０は、ｎ電極５８を覆い、ｎ電極５８に電気的に接続されている。パッド５３０は、導電材ＣＭを介して共通電極ＣＥに電気的に接続されている。保護層５７は、ｎ型半導体層５２、活性層５３、ｐ型半導体層５４、及び光反射膜５５を覆い、ｐ電極５６の一部を覆っている。パッド５４０は、ｐ電極５６を覆い、ｐ電極５６に電気的に接続されている。パッド５４０は、導電材ＣＭを介して画素電極ＰＥに電気的に接続されている。発光素子５０は高さＨ５０を有している。高さＨ５０は、パッド５３０の導電材ＣＭと接している面から表面５５０までの長さ又はパッド５４０の導電材ＣＭと接している面から表面５５０までの長さに相当する。

封止層３１は発光素子５０を覆い、表面５５０を露出している。発光素子１０の高さ方向（第３方向Ｚ）において、上端ＵＥは発光素子５０の中間より上に位置し、下端ＬＥは発光素子５０の中間より下に位置している。図示した例では、上端ＵＥは表面５５０と同一平面上に位置しているが、上端ＵＥは表面５５０より第３方向Ｚにおいて下地層ＢＬ側に位置してもよい。上端ＵＥは、第３方向Ｚにおいて発光素子５０の中間より上に位置しているのが好ましい。下端ＬＥは下地層ＢＬに接している。図示した例では、平坦化層４１は斜面ＳＦのすべてを覆っているが、平坦化層４１は斜面ＳＦの一部を覆うだけでもよい。また、平坦化層４１の上面は表面５５０と同一平面上に位置しているが、表面５５０より第３方向Ｚにおいて下地層ＢＬ側に位置してもよい。
上記構成例においても、第２実施形態と同様の効果を得ることができる。
以上説明したように、本実施形態によれば、正面輝度の向上が可能な表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＤＳＰ…表示装置 ＰＮＬ…表示パネル
１０…発光素子 ＡＮ…陽極 ＣＡ…陰極 ＬＩ…発光素子
３１…封止層 ＵＥ…上端 ＬＥ…下端 ＳＦ…斜面 ４１…平坦化層

Claims (10)

1. 有機絶縁層と、
   前記有機絶縁層の上方に位置する光反射層と、
   前記光反射層の上方に位置する発光素子と、
   前記光反射層の上方に位置し、下端と前記下端より前記発光素子に近接した上端とを有する斜面を有する封止層と、
   前記斜面に接する被覆層と、を備え、
   前記斜面と前記被覆層との界面は、前記封止層を通って進行してきた光を前記光反射層に向けて反射するよう構成され、
   前記発光素子の高さ方向において、前記下端は前記発光素子の中間より下に位置し、
   前記発光素子の高さ方向において、前記上端は前記発光素子の中間より上に位置している表示装置。
2. 前記発光素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間の発光層と、を有し、
   前記第１電極は前記光反射層に接続され、
   前記第２電極は透明電極に接続され、
   前記被覆層は前記透明電極である請求項１に記載の表示装置。
3. 前記斜面は、平面視で前記光反射層に重なっている請求項２に記載の表示装置。
4. 前記斜面は凹凸形状を有している請求項３に記載の表示装置。
5. 前記封止層は、さらに前記下端に接続する平坦面を有し、
   前記平坦面からの延長線と前記上端と前記下端とを結ぶ仮想の直線とのなす角度を第１角度とすると、
   前記第１角度は鋭角である請求項３に記載の表示装置。
6. 前記第１角度は２０度以上かつ５０度以下である請求項５に記載の表示装置。
7. さらに、前記透明電極に接し前記斜面に対向する金属層を備えている請求項２に記載の表示装置。
8. 前記封止層は、さらに前記下端に接続する平坦面を有し、
   前記金属層は、前記平坦面に対向している請求項７に記載の表示装置。
9. さらに、前記封止層を囲う平坦化層を備え、
   前記下端は前記光反射層に接し、
   前記平坦化層は前記下端を覆い、前記被覆層である請求項１に記載の表示装置。
10. 前記封止層は、前記平坦化層の屈折率より大きい屈折率を有している請求項９に記載の表示装置。

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