JP2022146602A - 表示装置 - Google Patents

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cavity
emitting element
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雅延 池田
Masanobu Ikeda
良典 田中
Yoshinori Tanaka
仁 廣澤
Hitoshi Hirozawa
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Abstract

【課題】光の取出し効率を向上させることが可能な表示装置を提供する。【解決手段】表示装置は、基板と、基板に設けられた複数の発光素子及び複数のトランジスタと、複数のトランジスタを覆って設けられ、トランジスタのソース電極及びドレイン電極の少なくとも一方と直接接する第１有機絶縁膜と、第１有機絶縁膜の上に設けられ、発光素子と電気的に接続されるアノード電極と、第１有機絶縁膜に形成され、基板に向かって凹むキャビティと、第１有機絶縁膜に形成されたキャビティの側面及び底面を覆って設けられた反射層と、を有し、発光素子は、キャビティに配置され、キャビティの底面で反射層と電気的に接続され、反射層の、キャビティの側面を覆う側部反射層は、発光素子の側面と対向する。【選択図】図５

Description

本発明は、表示装置に関する。
表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））を用いた表示装置が注目されている。発光ダイオードを用いた表示装置は、光取り出し効率を向上させるために、発光ダイオードの側面から出射された光を表示面側に向けて反射する反射構造が設けられている（例えば、特許文献１、２及び非特許文献１参照）。
米国特許第９８７６０００号明細書 特開２０２０－０８０３６１号公報
Masaya Tamaki, et al., "A 3.9-inch LTPS TFT Full Color MicroLED Display with Novel Driving and Reflector Cavity Process.", SID 2020 Digest, 2020; pp.112-114
このような表示装置では、発光ダイオードの側面と対向する反射構造を設けるために、発光ダイオードの周囲に絶縁膜を厚く形成する必要がある。表示装置１の厚さの制約により、反射構造を高く形成することができない場合には、光取り出し効率を向上させることが困難となる可能性がある。
本発明は、光の取出し効率を向上させることが可能な表示装置を提供することを目的とする。
本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の発光素子及び複数のトランジスタと、複数の前記トランジスタを覆って設けられ、前記トランジスタのソース電極及びドレイン電極の少なくとも一方と直接接する第１有機絶縁膜と、前記第１有機絶縁膜の上に設けられ、前記発光素子と電気的に接続されるアノード電極と、前記第１有機絶縁膜に形成され、前記基板に向かって凹むキャビティと、前記第１有機絶縁膜に形成された前記キャビティの側面及び底面を覆って設けられた反射層と、を有し、前記発光素子は、前記キャビティに配置され、前記キャビティの底面で前記反射層と電気的に接続され、前記反射層の、前記キャビティの側面を覆う側部反射層は、前記発光素子の側面と対向する。
図１は、実施形態に係る表示装置を模式的に示す平面図である。 図２は、複数の画素を示す平面図である。 図３は、画素回路を示す回路図である。 図４は、複数の発光素子、キャビティ、反射層及びアノード電極の配置関係を模式的に示す平面図である。 図５は、図４のＶ－Ｖ’断面図である。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（第１実施形態）
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
駆動回路１２は、駆動ＩＣ２１０から引き出される配線を経由して供給される各種制御信号に基づいて複数のゲート線（例えば、リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０からは複数の画素Ｐｉｘへ向かって複数の配線が引き出されている（例えば、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４（図３参照））。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上にＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）として実装されてもよい。
カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子３２（図５参照）は、カソード電極３４を介して、カソード配線６０に接続される。
図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素４９を含む。例えば、画素Ｐｉｘは、画素４９Ｒと、画素４９Ｇと、画素４９Ｂとを有する。画素４９Ｒは、第１色としての原色の赤色を表示する。画素４９Ｇは、第２色としての原色の緑色を表示する。画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、画素４９Ｒと画素４９Ｂは第１方向Ｄｘで並ぶ。また、画素４９Ｒと画素４９Ｇは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、画素４９Ｒと、画素４９Ｇと、画素４９Ｂとをそれぞれ区別する必要がない場合、単に画素４９という。
画素４９は、それぞれ発光素子３と、反射層３７とを有する。表示装置１は、画素４９Ｒ、画素４９Ｇ及び画素４９Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光を出射することで画像を表示する。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。
なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、複数の画素４９の配置は、図２に示す構成に限定されない。例えば、画素４９Ｒは画素４９Ｂと第２方向Ｄｙに隣り合っていてもよい。また、画素４９Ｒ、画素４９Ｇ及び画素４９Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。
図３は、画素回路を示す回路図である。図３は、１つの画素４９に設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは複数の画素４９のそれぞれに設けられている。図３に示すように、画素回路ＰＩＣＡは、発光素子３と、５つのトランジスタと、２つの容量とを含む。具体的には、画素回路ＰＩＣＡは、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴを含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。また、画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃａｄを含む。
発光素子３のカソード（カソード端子３２）は、カソード電源線Ｌ１０に接続される。また、発光素子３のアノード（アノード端子３３）は、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード配線６０及びカソード電極３４を介してカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。
アノード電源線Ｌ１は、画素４９に、駆動電位であるアノード電源電位ＰＶＤＤを供給する。具体的には、発光素子３は、理想的にはアノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ－ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、発光素子３を発光させる電位差を有している。発光素子３のアノード端子３３は、アノード電極３５に電気的に接続される。アノード電極３５とカソード電源線Ｌ１０（カソード電源電位ＰＶＳＳ）との間に等価回路として、第２容量Ｃａｄが接続される。
駆動トランジスタＤＲＴのソース電極は、アノード電極３５を介して発光素子３のアノード端子３３に接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。
出力トランジスタＢＣＴのゲート電極は、出力制御信号線Ｌ６に接続される。出力制御信号線Ｌ６には、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線Ｌ１に接続される。
初期化トランジスタＩＳＴのソース電極は、初期化電源線Ｌ４に接続される。初期化電源線Ｌ４には、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線Ｌ８に接続される。初期化制御信号線Ｌ８には、初期化制御信号ＩＧが供給される。すなわち、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線Ｌ４が接続される。
画素選択トランジスタＳＳＴのソース電極は、映像信号線Ｌ２に接続される。映像信号線Ｌ２には、映像信号Ｖｓｉｇが供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線Ｌ７が接続されている。画素制御信号線Ｌ７には、画素制御信号ＳＧが供給される。
リセットトランジスタＲＳＴのソース電極は、リセット電源線Ｌ３に接続される。リセット電源線Ｌ３には、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線Ｌ５に接続される。リセット制御信号線Ｌ５には、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、アノード電極３５（発光素子３のアノード端子３３）及び駆動トランジスタＤＲＴのソース電極に接続される。リセットトランジスタＲＳＴのリセット動作により、第１容量Ｃｓ１及び第２容量Ｃａｄに保持された電圧がリセットされる。
リセットトランジスタＲＳＴのドレイン電極と、駆動トランジスタＤＲＴのゲート電極との間に、等価回路として、第１容量Ｃｓ１が設けられる。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃａｄにより、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。
なお、以下の説明において、アノード電源線Ｌ１及びカソード電源線Ｌ１０を単に電源線と表す場合がある。映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４を信号線と表す場合がある。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８をゲート線と表す場合がある。
駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ（または、階調信号）に応じた電位が供給される。より詳細には、駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇ、初期化電位Ｖｉｎｉ及び駆動トランジスタＤＲＴの閾値電圧Ｖｔｈ（ＤＲＴ）に基づいて設定されたゲート－ソース間の電圧Ｖｇｓに応じた電流を、発光素子３に供給する。ゲート－ソース間の電圧Ｖｇｓは、次の式（１）で表される。ただし、式（１）においてＣｅｌは、発光素子３の寄生容量Ｃｅｌである。
Ｖｇｓ＝（Ｖｓｉｇ－Ｖｉｎｉ）×（Ｃｅｌ＋Ｃａｄ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）＋Ｖｔｈ（ＤＲＴ） ・・・ （１）
式（１）から、第２容量Ｃａｄを大きくすることで、寄生容量Ｃｅｌによるゲート－ソース間の電圧Ｖｇｓの変動を抑制することができることが示された。すなわち、第２容量Ｃａｄを大きくすることで、発光素子３に供給される電流の変動を抑制できる。なお、第２容量Ｃａｄは、例えば、図５に示す対向電極３６とアノード電極３５との間に形成される容量である。
表示装置１において、駆動回路１２（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣ２１０は、選択された画素行の画素４９に映像信号Ｖｓｉｇ（映像書き込み電位）を書き込み、発光素子３を発光させる。駆動ＩＣ２１０は、１水平走査期間ごとに、映像信号線Ｌ２に映像信号Ｖｓｉｇを供給し、リセット電源線Ｌ３にリセット電源電位Ｖｒｓｔを供給し、初期化電源線Ｌ４に初期化電位Ｖｉｎｉを供給する。表示装置１は、これらの動作が１フレームの画像ごとに繰り返される。
次に、表示装置１の詳細な構成について説明する。図４は、複数の発光素子、キャビティ、反射層及びアノード電極の配置関係を模式的に示す平面図である。なお、図４は、説明を分かりやすくするために、アレイ基板２の一部の構成のみを示している。図４に示すように、画素４９Ｒ、４９Ｇ、４９Ｂは、それぞれ発光素子３Ｒ、３Ｇ、３Ｂと、発光素子３Ｒ、３Ｇ、３Ｂと電気的に接続されるアノード電極３５、反射層３７及び接合部材３８を有する。
平面視で、発光素子３は、第１有機絶縁膜２４（図５参照）に形成されたキャビティＣＶ内に配置される。また、平面視で、発光素子３は、第２有機絶縁膜２６（図５参照）に形成された第１コンタクトホールＣＨ１内に配置される。反射層３７は、キャビティＣＶ及び第１コンタクトホールＣＨ１を覆って設けられ、キャビティＣＶ及び第１コンタクトホールＣＨ１よりも大きい面積を有している。発光素子３は、接合部材３８を介して反射層３７と電気的に接続される。アノード電極３５は、少なくとも一部が反射層３７と重畳して設けられる。反射層３７は、キャビティＣＶの外側に延在し、第２有機絶縁膜２６（図５参照）に形成された第２コンタクトホールＣＨ２を介してアノード電極３５と接続される。
キャビティＣＶ、第１コンタクトホールＣＨ１、アノード電極３５、反射層３７及び接合部材３８は、発光素子３ごと（画素４９ごと）に離隔して配置される。なお、アノード電極３５及び反射層３７の平面視での形状、配置関係は、各画素４９の構成に応じて適宜変更することができる。例えば、画素４９Ｒ、４９Ｇでは、アノード電極３５の一部は、キャビティＣＶ及び発光素子３と重畳する領域に設けられている。画素４９Ｂでは、アノード電極３５は、キャビティＣＶ及び発光素子３と非重畳の領域に設けられている。
図５は、図４のＶ－Ｖ’断面図である。図５に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板２１は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。
本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。
駆動トランジスタＤＲＴは、基板２１の一方の面側に設けられる。なお、図５では、駆動トランジスタＤＲＴを図示しているが、画素回路ＰＩＣＡを構成する出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴも、アレイ基板２（基板２１）に設けられる。
半導体層６１は、基板２１の上に設けられる。なお、半導体層６１と基板２１との間にアンダーコート膜が設けられていてもよい。絶縁膜２２は、半導体層６１を覆って基板２１の上に設けられる。絶縁膜２２は、例えばシリコン酸化膜である。
ゲート電極６４は、絶縁膜２２の上に設けられる。図５に示す例では、駆動トランジスタＤＲＴは、いわゆるトップゲート構造である。ただし、駆動トランジスタＤＲＴは、半導体層の下側にゲート電極が設けられたボトムゲート構造でもよく、半導体層の上側及び下側の両方にゲート電極が設けられたデュアルゲート構造でもよい。
絶縁膜２３は、ゲート電極６４を覆って絶縁膜２２の上に設けられる。絶縁膜２３は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２及びドレイン電極６３は、絶縁膜２３の上に設けられる。ソース電極６２は絶縁膜２２、２３を貫通するコンタクトホールを介して半導体層６１と電気的に接続される。また、ドレイン電極６３は絶縁膜２２、２３に設けられたコンタクトホールを介して半導体層６１と電気的に接続される。
複数の絶縁膜（第１有機絶縁膜２４、無機絶縁膜２５及び第２有機絶縁膜２６）は、各トランジスタを覆って設けられる。第１有機絶縁膜２４及び第２有機絶縁膜２６としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。無機絶縁膜２５は、上述した絶縁膜２２、２３と同様の材料、例えば、シリコン窒化膜を用いることができる。
具体的には、第１有機絶縁膜２４は、ソース電極６２及びドレイン電極６３を覆って、絶縁膜２３の上に設けられる。第１有機絶縁膜２４は、ソース電極６２及びドレイン電極６３と直接接する。第１有機絶縁膜２４には、駆動トランジスタＤＲＴと非重畳の領域に、基板２１に向かって凹むキャビティＣＶが形成される。図５に示す例では、キャビティＣＶは、第１有機絶縁膜２４を貫通して設けられ、絶縁膜２３がキャビティＣＶの底面を構成する。ただしこれに限定されず、キャビティＣＶは、第１有機絶縁膜２４を貫通しないで形成されてもよい。
アノード電極３５は、第１有機絶縁膜２４の上に設けられ、発光素子３と電気的に接続される。より詳細には、第１有機絶縁膜２４の上に、対向電極３６、無機絶縁膜２５、アノード電極３５の順に積層される。対向電極３６は、アノード電極３５と第１有機絶縁膜２４との間に設けられ、無機絶縁膜２５を介してアノード電極３５と対向する。対向電極３６は、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成される。
無機絶縁膜２５は、対向電極３６を覆って設けられる。第１有機絶縁膜２４及び無機絶縁膜２５には、ソース電極６２を底面とする第４コンタクトホールＣＨ４が設けられる。対向電極３６は、第４コンタクトホールＣＨ４と重畳する領域に開口が設けられ、無機絶縁膜２５は、対向電極３６の開口端を覆う。アノード電極３５は、第４コンタクトホールＣＨ４を介してソース電極６２と電気的に接続される。これにより、アノード電極３５は、駆動トランジスタＤＲＴと電気的に接続される。
アノード電極３５は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）の積層構造としている。ただし、これに限定されず、アノード電極３５は、モリブデン、チタンの金属のいずれか１つ以上を含む材料であってもよい。又は、アノード電極３５は、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。また、アノード電極３５は、２層以上の積層構造に限らず、例えばチタン、アルミニウム、チタン、あるいはモリブデン、アルミニウム、モリブデンなどの３層の金属が積層された３層積層構造であってもよい。また、上述したように、無機絶縁膜２５を介して対向するアノード電極３５と対向電極３６との間に第２容量Ｃａｄが形成される。
アノード電極３５、無機絶縁膜２５及び対向電極３６は、さらにキャビティＣＶと重畳する領域まで延在して設けられ、キャビティＣＶの側面及び底面を覆って設けられる。図５に示す例では、キャビティＣＶの底面と重畳する領域で、対向電極３６は、ソース電極６２及びドレイン電極６３と同層に、絶縁膜２３の上に設けられる。キャビティＣＶ内で対向するアノード電極３５と対向電極３６との間にも第２容量Ｃａｄが形成される。これにより、キャビティＣＶが形成されず平坦な第１有機絶縁膜２４の上にアノード電極３５、無機絶縁膜２５及び対向電極３６が設けられた構成に比べ、少なくともキャビティＣＶの側面と重なる領域で、アノード電極３５と対向電極３６との対向面積を大きくすることができる。これにより、表示装置１は、第２容量Ｃａｄを大きくすることができる。
第２有機絶縁膜２６は、アノード電極３５を覆って無機絶縁膜２５の上に設けられる。すなわち、第１有機絶縁膜２４は、駆動トランジスタＤＲＴの上に設けられ、第２有機絶縁膜２６は、第１有機絶縁膜２４の上側に積層される。第２有機絶縁膜２６には、キャビティＣＶと重畳する領域に第１コンタクトホールＣＨ１が形成される。さらに第２有機絶縁膜２６には、キャビティＣＶと非重畳で、かつ、アノード電極３５と重畳する領域に第２コンタクトホールＣＨ２が形成される。第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２の底面には、それぞれアノード電極３５が設けられる。
反射層３７は、第２有機絶縁膜２６の上に設けられ、第１コンタクトホールＣＨ１を介してキャビティＣＶの底面でアノード電極３５と接続され、かつ、第２コンタクトホールＣＨ２を介してアノード電極３５と接続される。より具体的には、反射層３７は、第２有機絶縁膜２６に形成された第１コンタクトホールＣＨ１及び第１有機絶縁膜２４に形成されたキャビティＣＶを覆って設けられる。反射層３７は、キャビティＣＶと重畳する領域で、側部反射層３７ａと底部反射層３７ｂとを有する。側部反射層３７ａは、第１コンタクトホールＣＨ１の側面及びキャビティＣＶの側面を覆って設けられる。底部反射層３７ｂは、第１コンタクトホールＣＨ１の底面及びキャビティＣＶの底面を覆って設けられる。さらに反射層３７は、第１コンタクトホールＣＨ１及びキャビティＣＶの外側の領域で第２有機絶縁膜２６の上に延在し、第２コンタクトホールＣＨ２を介してアノード電極３５と接続される。
反射層３７は、例えばアルミニウムあるいは銀あるいはアルミニウム合金あるいは銀合金等の金属材料が用いられる。なお、反射層３７は、金属材料に限定されず、発光素子３からの光を表示面側に反射できる材料であればよい。この場合、反射層３７の材料として、例えばアルミナあるいは酸化チタン粒子を混ぜ込んだアクリル樹脂等であってもよい。
発光素子３Ｒ、３Ｇ、３Ｂは、それぞれに対応するアノード電極３５に実装される。より詳細には、発光素子３は、キャビティＣＶに配置され、キャビティＣＶの底面で接合部材３８を介して反射層３７（底部反射層３７ｂ）と接続される。より詳細には、発光素子３のアノード端子３３は、接合部材３８及び反射層３７（底部反射層３７ｂ）を介してアノード電極３５に電気的に接続される。さらに、発光素子３のアノード端子３３は、第２有機絶縁膜２６の上に設けられた反射層３７、及び、第２コンタクトホールＣＨ２を介してアノード電極３５と電気的に接続される。これにより、表示装置１は、発光素子３と、アノード電極３５との電気的な接続冗長性を確保することができる。
発光素子３のアノード端子３３と、反射層３７及びアノード電極３５との間の接合部材３８は、両者の間で良好な導通が確保でき、かつアレイ基板２上の形成物を破損しないものであれば特に限定しない。接合部材３８は、例えば、はんだや導電ペーストである。アノード端子３３と、反射層３７及びアノード電極３５との接合として、例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子３をアレイ基板２上に載せた後に焼成結合する手法が挙げられる。
発光素子３は、フェイスアップ型の発光素子であり、発光素子３の下部がアノード電極３５に電気的に接続され、発光素子３の上部がカソード電極３４に電気的に接続される。発光素子３は、半導体層３１、カソード端子３２及びアノード端子３３を有する。半導体層３１は、活性層３１ａ、ｐ型クラッド層３１ｂ、ｎ型クラッド層３１ｃを有する構成を採用することができる。半導体層３１は、キャビティＣＶの底面に、ｐ型クラッド層３１ｂ、活性層３１ａ及びｎ型クラッド層３１ｃの順に積層される。半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）等の化合物半導体が用いられる。半導体層３１は、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。
以上のような構成により、キャビティＣＶの底面と重畳する領域では、基板２１、絶縁膜２２、２３、対向電極３６、無機絶縁膜２５、アノード電極３５、反射層３７（底部反射層３７ｂ）、接合部材３８、発光素子３の順に積層される。
キャビティＣＶの側面及び第１コンタクトホールＣＨ１の側面を覆う反射層３７（側部反射層３７ａ）は、発光素子３の側面と対向する。ここで、キャビティＣＶの底面を覆う底部反射層３７ｂと、活性層３１ａとの間の、基板２１に垂直な方向での距離ｈ１は、底部反射層３７ｂと、キャビティＣＶの側面を覆う側部反射層３７ａの上端との間の、基板２１に垂直な方向での距離ｈ３よりも小さい。
また、キャビティＣＶの底面を覆う底部反射層３７ｂと、活性層３１ａとの間の、基板２１に垂直な方向での距離ｈ１は、底部反射層３７ｂと、発光素子３の上面（カソード端子３２の上面）との間の、基板２１に垂直な方向での距離ｈ２の１／２以下である。
また、キャビティＣＶの底面を覆う底部反射層３７ｂと、キャビティＣＶの側面を覆う側部反射層３７ａの上端との間の、基板２１に垂直な方向での距離ｈ３は、底部反射層３７ｂと、発光素子３の上面との間の、基板２１に垂直な方向での距離ｈ２よりも大きい。
本実施形態では、駆動トランジスタＤＲＴを覆う第１有機絶縁膜２４にキャビティＣＶが形成される。反射層３７は、キャビティＣＶの側面及び第２有機絶縁膜２６の第１コンタクトホールＣＨ１の側面を覆って設けられる。これにより、第１有機絶縁膜２４にキャビティＣＶが形成されない構成に比べて、距離ｈ３を大きくすることができる。すなわち、発光素子３の側面と対向する反射層３７（側部反射層３７ａ）の面積を大きく形成することが可能である。
このような構成により、発光素子３の側面と対向する反射層３７（側部反射層３７ａ）は、発光素子３の側面から出射された光を上側（表示面側）に向けて反射する。これにより、表示装置１は、光の取り出し効率を向上させることができる。
さらに、発光素子３は、側面を覆う保護膜３１ｄを有する。保護膜３１ｄは、発光素子３の、カソード端子３２、半導体層３１及びアノード端子３３の側面を覆って設けられる。これにより、キャビティＣＶの側面を覆う反射層３７（側部反射層３７ａ）は、発光素子３の保護膜３１ｄと対向して設けられる。保護膜３１ｄは絶縁材料で形成されており、少なくとも発光素子３のカソード端子３２及び半導体層３１の側面と反射層３７（側部反射層３７ａ）との間に配置される。これにより、発光素子３がキャビティＣＶ内に配置された構成であっても、反射層３７と、発光素子３の活性層３１ａ及びｎ型クラッド層３１ｃとのショートを抑制することができる。なお、保護膜３１ｄは、例えばサファイア基板上で積層された半導体層３１の側面を覆って設けられてもよい。
複数の発光素子３の間に素子絶縁膜２７が設けられる。素子絶縁膜２７は樹脂材料で形成される。素子絶縁膜２７は、少なくとも発光素子３の側面を覆っており、素子絶縁膜２７の発光素子３と重畳する領域に第３コンタクトホールＣＨ３が設けられる。発光素子３のカソード端子３２は、第３コンタクトホールＣＨ３の底面で、素子絶縁膜２７から露出する。
カソード電極３４は、素子絶縁膜２７の上に設けられ、第３コンタクトホールＣＨ３を介して複数の発光素子３に電気的に接続される。カソード電極３４は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、発光素子３からの出射光を効率よく外部に取り出すことができる。カソード電極３４は、表示領域ＡＡに実装された複数の発光素子３のカソード端子３２と電気的に接続される。また、カソード電極３４は、表示領域ＡＡの外側に設けられたコンタクト部（図示は省略する）で、アレイ基板２側に設けられたカソード配線６０（図１参照）と接続される。
遮光膜３９は、カソード電極３４を覆って設けられ、発光素子３と重畳する領域に開口が形成される。発光素子３の上面から出射された光、及び、発光素子３の側面から出射され反射層３７で反射された光は、遮光膜３９の開口を通って表示面側に出射される。
遮光膜３９は、例えばカソード電極３４よりも光の吸収率が大きい材料で構成された低反射膜である。遮光膜３９は、黒色に着色された樹脂材料や、カーボン又は薄膜干渉により黒色を呈する金属酸化物、炭化物、金属炭化物が用いられる。遮光膜３９を設けることにより、外部から入射した光が、反射層３７やアレイ基板２の各種配線で反射することを抑制できる。
以上のように、表示素子として発光素子３を用いた表示装置１が構成される。なお、表示装置１は、必要に応じてカソード電極３４（及び遮光膜３９）の上に、オーバーコート層やカバー基板が積層されてもよい。さらに、表示装置１は、カソード電極３４の上側に、円偏光板やタッチパネル等を設けてもよい。
また、表示装置１において、発光素子３の下部でアノード電極３５に接続され、発光素子３の上部でカソード電極３４に接続されるフェイスアップ構造に限定されない。発光素子３の下部が、アノード電極３５及びカソード電極３４に接続される、いわゆるフリップチップ型の発光素子であってもよい。この場合、図５においてカソード電極３４は素子絶縁膜２７の上に設けられず、アノード電極３５と同層に設けられる。
以上説明したように、本実施形態の表示装置１は、基板２１（アレイ基板２）と、基板２１に設けられた複数の発光素子３及び複数のトランジスタ（例えば駆動トランジスタＤＲＴ）と、複数のトランジスタを覆って設けられ、トランジスタのソース電極６２及びドレイン電極６３の少なくとも一方と直接接する第１有機絶縁膜２４と、第１有機絶縁膜２４の上に設けられ、発光素子３と電気的に接続されるアノード電極３５と、第１有機絶縁膜２４に形成され、基板２１に向かって凹むキャビティＣＶと、第１有機絶縁膜２４に形成されたキャビティＣＶの側面及び底面を覆って設けられた反射層３７と、を有する。発光素子３は、キャビティＣＶに配置され、キャビティＣＶの底面で反射層３７と電気的に接続され、反射層３７の、キャビティＣＶの側面を覆う側部反射層３７ａは、発光素子３の側面と対向する。
これにより、本実施形態の表示装置１は、第１有機絶縁膜２４にキャビティＣＶが形成されない構成に比べて、発光素子３の側面と対向する反射層３７（側部反射層３７ａ）の面積を大きく形成することが可能である。発光素子３の側面と対向する反射層３７（側部反射層３７ａ）は、発光素子３の側面から出射された光を上側（表示面側）に向けて反射する。これにより、表示装置１は、光の取り出し効率を向上させることができる。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
１ 表示装置
２ アレイ基板
３、３Ｒ、３Ｇ、３Ｂ 発光素子
１２ 駆動回路
２１ 基板
２２、２３ 絶縁膜
２４ 第１有機絶縁膜
２５ 無機絶縁膜
２６ 第２有機絶縁膜
２７ 素子絶縁膜
３１ 半導体層
３１ａ 活性層
３１ｄ 保護膜
３２ カソード端子
３３ アノード端子
３４ カソード電極
３５ アノード電極
３６ 対向電極
３７ 反射層
３７ａ 側部反射層
３７ｂ 底部反射層
３８ 接合部材
３９ 遮光膜
６０ カソード配線
２１０ 駆動ＩＣ
Ｐｉｘ、４９、４９Ｒ、４９Ｇ、４９Ｂ 画素
ＣＨ１ 第１コンタクトホール
ＣＨ２ 第２コンタクトホール
ＣＶ キャビティ

Claims (8)

  1. 基板と、
    前記基板に設けられた複数の発光素子及び複数のトランジスタと、
    複数の前記トランジスタを覆って設けられ、前記トランジスタのソース電極及びドレイン電極の少なくとも一方と直接接する第１有機絶縁膜と、
    前記第１有機絶縁膜の上に設けられ、前記発光素子と電気的に接続されるアノード電極と、
    前記第１有機絶縁膜に形成され、前記基板に向かって凹むキャビティと、
    前記第１有機絶縁膜に形成された前記キャビティの側面及び底面を覆って設けられた反射層と、を有し、
    前記発光素子は、前記キャビティに配置され、前記キャビティの底面で前記反射層と電気的に接続され、
    前記反射層の、前記キャビティの側面を覆う側部反射層は、前記発光素子の側面と対向する
    表示装置。
  2. 前記アノード電極と前記第１有機絶縁膜との間に設けられ、無機絶縁膜を介して前記アノード電極と対向する対向電極と、を有し、
    前記アノード電極、前記無機絶縁膜及び前記対向電極は、さらに前記キャビティの側面及び底面を覆って設けられ、
    前記キャビティの底面で、前記反射層は前記アノード電極と接続される
    請求項１に記載の表示装置。
  3. 前記アノード電極を覆って設けられた第２有機絶縁膜を有し、
    前記第２有機絶縁膜は、前記キャビティと重畳する領域に形成された第１コンタクトホールと、前記キャビティと非重畳で、かつ、前記アノード電極と重畳する領域に形成された第２コンタクトホールと、を有し、
    前記反射層は、前記第２有機絶縁膜の上に設けられ、前記第１コンタクトホールを介して前記キャビティの底面で前記アノード電極と接続され、かつ、前記第２コンタクトホールを介して前記アノード電極と接続される
    請求項１又は請求項２に記載の表示装置。
  4. 前記発光素子の側面を覆う保護膜を有し、
    前記側部反射層は、前記発光素子の前記保護膜と対向する
    請求項１から請求項３のいずれか１項に記載の表示装置。
  5. 前記発光素子は、ｐ型クラッド層、活性層及びｎ型クラッド層を有し、
    前記反射層の、前記キャビティの底面を覆う底部反射層と、前記活性層との間の、前記基板に垂直な方向での距離は、前記底部反射層と、前記側部反射層の上端との間の、前記基板に垂直な方向での距離よりも小さい
    請求項１から請求項４のいずれか１項に記載の表示装置。
  6. 前記発光素子は、ｐ型クラッド層、活性層及びｎ型クラッド層を有し、
    前記反射層の、前記キャビティの底面を覆う底部反射層と、前記活性層との間の、前記基板に垂直な方向での距離は、前記底部反射層と、前記発光素子の上面との間の、前記基板に垂直な方向での距離の１／２以下である
    請求項１から請求項４のいずれか１項に記載の表示装置。
  7. 前記発光素子は、ｐ型クラッド層、活性層及びｎ型クラッド層を有し、
    前記反射層の、前記キャビティの底面を覆う底部反射層と、前記側部反射層の上端との間の、前記基板に垂直な方向での距離は、前記底部反射層と、前記発光素子の上面との間の、前記基板に垂直な方向での距離よりも大きい
    請求項１から請求項４のいずれか１項に記載の表示装置。
  8. 少なくとも前記発光素子の側面を覆って設けられた素子絶縁膜と、
    前記素子絶縁膜の上に設けられ複数の前記発光素子と電気的に接続されたカソード電極と、
    前記カソード電極を覆って設けられ、前記発光素子と重畳する領域に開口が形成された遮光膜と、を有する
    請求項１から請求項７のいずれか１項に記載の表示装置。
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