JP2021150443A - 半導体装置、電力変換装置、半導体装置の製造方法および電力変換装置の製造方法 - Google Patents

Abstract

【課題】小型化することができ、かつ製造コストを低減できる半導体装置、電力変換装置、半導体装置の製造方法および電力変換装置の製造方法を提供する。【解決手段】半導体装置１００は、第１半導体素子群１ａと第２半導体素子群１ｂとを含んでいる。第１半導体素子群１ａは、複数の第１半導体素子１０ａを含んでいる。第２半導体素子群１ｂは、複数の第２半導体素子１０ｂを含んでいる。第１半導体素子群１ａは、一体的に構成されている。第２半導体素子群１ｂは、第１半導体素子群１ａとは別体である。【選択図】図２

Description

本開示は、半導体装置、電力変換装置、半導体装置の製造方法および電力変換装置の製造方法に関するものである。

半導体装置の一つとして、電力変換用途に用いられる電力用半導体装置がある。この電力用半導体装置は、例えば、電気鉄道、一般産業用の輸送用機器、電気自動車、ハイブリッド自動車および生活家電等の製品に組み込まれている。また、これまで電力用半導体装置が組み込まれていなかった製品においても省電力化および高効率化等の観点から電力用半導体装置が組み込まれるケースが増えている。これらの製品では小型化が求められるため、これらの製品に搭載される電力用半導体装置にも小型化が求められる。

この電力用半導体装置では、高電圧、大電流および高周波での動作が可能である。この電力用半導体装置が電界効果トランジスタおよび絶縁ゲートバイポーラトランジスタなどのスイッチング素子と組み合わされて、交流モータを制御するインバータおよび電圧を昇圧するＤＣ／ＤＣコンバータなどの電力変換装置が構成される。インバータなどの複数の半導体素子が搭載された半導体装置では、基板に搭載される半導体素子の数が増加するほど、実装面積が大きくなるため、小型化が難しい。

例えば、特許５３６６８６６号公報（特許文献１）には、複数の半導体素子が共通の基板上に形成された半導体デバイス（半導体装置）が記載されている。この半導体デバイス（半導体装置）では、複数の半導体素子が共通の基板上に形成されているため、半導体デバイス（半導体装置）の小型化が可能となる。また、正常に動作しない半導体素子を除いて半導体デバイス（半導体装置）が構成されている。

特許５３６６８６６号公報

上記公報に記載された半導体デバイス（半導体装置）では、共通の基板上に形成された複数の半導体素子のうち正常に動作しない半導体素子は使用されない。つまり、この半導体デバイスには使用されない半導体素子が含まれている。このため、余剰となる半導体素子が生じる。したがって、半導体デバイスの製造コストが増加する。

本開示は上記課題に鑑みてなされたものであり、その目的は、小型化することができ、かつ製造コストを低減できる半導体装置、電力変換装置、半導体装置の製造方法および電力変換装置の製造方法を提供することである。

本開示の半導体装置は、第１半導体素子群と第２半導体素子群とを含んでいる。第１半導体素子群は、複数の第１半導体素子を含んでいる。第２半導体素子群は、複数の第２半導体素子を含んでいる。第１半導体素子群の複数の第１半導体素子は、第２半導体素子群の複数の第２半導体素子に電気的に接続されている。第１半導体素子群は、一体的に構成されている。第２半導体素子群は、第１半導体素子群とは別体である。

本開示の半導体装置によれば、第１半導体素子群は、一体的に構成されている。このため、半導体装置を小型化することができる。第２半導体素子群は、第１半導体素子群とは別体である。このため、半導体装置に含まれる余剰となる半導体素子が低減され得る。よって、半導体装置の製造コストを低減することができる。

実施の形態１に係る半導体装置の構成を概略的に示す断面図である。 実施の形態１に係る半導体装置の第１半導体素子群および第２半導体素子群等の構成を概略的に示す断面図である。 図１のＩＩＩ−ＩＩＩ線に沿った断面図である。 実施の形態１に係る第１半導体素子群の構成を概略的に示す断面図である。 実施の形態１に係る半導体装置の構成を概略的に示す回路図である。 実施の形態１に係る３つの半導体装置が組み合わせられた回路の構成を概略的に示す回路図である。 実施の形態１の変形例に係る半導体装置の構成を概略的に示す断面図である。 実施の形態１に係る半導体装置の製造方法を概略的に示すフローチャートである。 実施の形態１の切り出される工程における半導体ウエハの状態を概略的に示す上面図である。 実施の形態２に係る半導体装置の構成を概略的に示す断面図である。 実施の形態２の切り出される工程における半導体ウエハの状態を概略的に示す断面図である。 実施の形態３に係る半導体装置の構成を概略的に示す断面図である。 図１２のＸＩＩＩ−ＸＩＩＩ線に沿った断面図である。 実施の形態４に係る半導体装置の構成を概略的に示す断面図である。 実施の形態４に係る半導体装置の他の構成を概略的に示す断面図である。 実施の形態５に係る半導体装置の構成を概略的に示す断面図である。 実施の形態６に係る電力変換装置の構成を概略的に示すブロック図である。 実施の形態６に係る電力変換装置の製造方法を概略的に示すフローチャートである。

実施の形態１．
以下、実施の形態について図に基づいて説明する。なお、以下では、同一または相当する部分に同一の符号を付すものとし、重複する説明は繰り返さない。

図１〜図６を用いて、実施の形態１に係る半導体装置１００の構成を説明する。

図１に示されるように、半導体装置１００は、第１半導体素子群１ａと、第２半導体素子群１ｂと、第１熱伝導部材２ａと、第２熱伝導部材２ｂと、第１電極端子３ａと、第２電極端子３ｂと、複数の第１制御端子４ａと、複数の第２制御端子４ｂと、第１主端子５ａと、第２主端子５ｂと、ワイヤ部７と、封止材８とを備えている。なお、説明の便宜のため、図１では、第１熱伝導部材２ａおよび第２熱伝導部材２ｂよりも紙面手前側に配置されている封止材８は、図示されていない。また、説明の便宜のため、図２では、第１電極端子３ａおよび第２電極端子３ｂの外形が破線によって示されている。

半導体装置１００は、電力用のパワー半導体装置である。半導体装置１００は、例えば、空気調和機、冷蔵庫および洗濯機等の家電製品のインバータとして用いられてもよい。半導体装置１００は、電気自動車およびハイブリッド自動車の駆動系装置、電気鉄道車両の駆動系装置ならびに照明機器の照度制御装置等に用いられてもよい。

図２に示されるように、第１半導体素子群１ａは、複数の第１半導体素子１０ａを含んでいる。第２半導体素子群１ｂは、複数の第２半導体素子１０ｂを含んでいる。第１半導体素子群１ａは、一体的に構成されている。第２半導体素子群１ｂは、第１半導体素子群１ａとは別体である。本実施の形態において、第２半導体素子群１ｂは、一体的に構成されている。実施の形態２（図１０および図１１参照）において後述されるように、複数の第２半導体素子１０ｂは、互いに別体であってもよい。

本実施の形態において、第１半導体素子群１ａは３つの第１半導体素子１０ａを含み、第２半導体素子群１ｂは３つの第２半導体素子１０ｂを含んでいるが、第１半導体素子１０ａおよび第２半導体素子１０ｂの数は半導体装置１００に必要な機能および電流容量に応じて適宜に決められてもよい。

例えば、半導体装置１００が合計４個の第１半導体素子１０ａおよび第２半導体素子１０ｂを含んでいる場合、半導体装置１００は単相交流を作ることができる。例えば、半導体装置１００が合計６個の第１半導体素子１０ａおよび第２半導体素子１０ｂを含んでいる場合には、半導体装置１００は三相交流を作ることができる。半導体装置１００は、インバータ回路として構成されていてもよい。インバータ回路として構成されている半導体装置１００において、複数の第１半導体素子１０ａおよび複数の第２半導体素子１０ｂが並列接続されている。これにより、半導体装置１００の電流容量は、向上し得る。

第１半導体素子群１ａの複数の第１半導体素子１０ａは、第２半導体素子群１ｂの複数の第２半導体素子１０ｂに電気的に接続されている。複数の第１半導体素子１０ａは、第２電極端子３ｂを介して複数の第２半導体素子１０ｂに電気的に接続されている。半導体装置１００が動作している状態（オン時）において、第１半導体素子１０ａおよび第２半導体素子１０ｂの厚み方向に電流が流れている。半導体装置１００が停止している状態（オフ時）において、電流は遮断されている。

第１半導体素子１０ａおよび第２半導体素子１０ｂは、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）および金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）等である。第１半導体素子１０ａおよび第２半導体素子１０ｂは、電力用のパワー半導体素子である。第１半導体素子１０ａおよび第２半導体素子１０ｂの材料は、例えば、珪素（Ｓｉ）、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）およびガリウムヒ素（ＧａＡｓ）等である。

第１半導体素子１０ａは、第１主電極１２ａと、第１制御電極１１ａとを含んでいる。第２半導体素子１０ｂは、第２主電極１２ｂと、第２制御電極１１ｂとを含んでいる。第１半導体素子１０ａおよび第２半導体素子１０ｂの電極には、図示されない接合層が設けられていてもよい。第１半導体素子１０ａおよび第２半導体素子１０ｂは、図示されない接合層を介してはんだ付けされる。図示されない接合層は、例えば、ニッケル（Ｎｉ）のめっき層である。

第１熱伝導部材２ａには、第１半導体素子群１ａが接合されている。第２熱伝導部材２ｂには、第２半導体素子群１ｂが接合されている。第１熱伝導部材２ａは、第２熱伝導部材２ｂとは別体である。第１熱伝導部材２ａおよび第２熱伝導部材２ｂは、例えば、平板形状を有している。第１熱伝導部材２ａおよび第２熱伝導部材２ｂの材料は、例えば、銅（Ｃｕ）等の高熱伝導率を有する金属材料である。

第１電極端子３ａは、第１半導体素子群１ａに対して第１熱伝導部材２ａの反対側で第１半導体素子群１ａに接合されている。第１電極端子３ａは、平面視において第１主電極１２ａに重なって第１主電極１２ａに接合されている。第１電極端子３ａは、第１半導体素子群１ａの複数の第１半導体素子１０ａが互いに並ぶ方向に沿って延びている。第１電極端子３ａは、複数の第１主電極１２ａが互いに並ぶ方向に沿って延びている。第１電極端子３ａは、複数の第１半導体素子１０ａの間に設けられたダイシングラインをまたがって延びている。第１電極端子３ａは、平板形状を有していてもよい。第１電極端子３ａを介して半導体装置１００の主電源の電流が第１半導体素子群１ａに入出力されてもよい。第２電極端子３ｂは、第２半導体素子群１ｂおよび第１熱伝導部材２ａに接合されている。第２電極端子３ｂは、平面視において第２主電極１２ｂに重なって第２主電極１２ｂに接合されている。

第１制御端子４ａおよび第２制御端子４ｂは、第１半導体素子群１ａの複数の第１半導体素子１０ａが互いに並ぶ方向に交差する方向に延びている。第１制御端子４ａは、ワイヤ部７を介して第１制御電極１１ａに電気的に接続されている。第２制御端子４ｂは、ワイヤ部７を介して第２制御電極１１ｂに電気的に接続されている。第１半導体素子１０ａの動作を制御するための信号は、第１制御端子４ａおよびワイヤ部７を介して第１半導体素子１０ａに入力される。第２半導体素子１０ｂの動作を制御するための信号は、第２制御端子４ｂおよびワイヤ部７を介して第２半導体素子１０ｂに入力される。

ワイヤ部７は、例えば、アルミニウム（Ａｌ）製のワイヤ（アルミワイヤ）である。アルミワイヤの直径は、例えば、８０μｍ以上５００μｍ以下である。ワイヤ部７は、例えば、超音波接合されている。超音波接合では、ワイヤ部７に荷重および超音波が印加されることによって、ワイヤが塑性変形する。これにより、接合面の酸化皮膜等の接合を阻害する層が破壊されることで、清浄面が露出する。このため、ワイヤ部７が接合面の清浄面に凝着接合によって接合される。

第１主端子５ａは、第１熱伝導部材２ａに接合されている。第２主端子５ｂは、第２熱伝導部材２ｂに接合されている。第１主端子５ａおよび第２主端子５ｂは、平板形状を有していてもよい。図示されない主電源の電流は、第１主端子５ａおよび第２主端子５ｂのそれぞれを介して第１半導体素子１０ａおよび第２半導体素子１０ｂのそれぞれに入出力されてもよい。

第１電極端子３ａ、第２電極端子３ｂ、第１制御端子４ａ、第２制御端子４ｂ、第１主端子５ａおよび第２主端子５ｂ（端子部）は、例えば、リード、金属端子、外部電極またはバスバー等である。端子部は、例えば、切削加工、押出し加工、鋳造、鍛造、つぶし加工および放電加工等の加工方法によって成型される。端子部の材料は、金属である。端子部の材料は、例えば、銅（Ｃｕ）またはステンレス鋼を基材とした合金である。端子部の表面において、基材の金属が露出していてもよい。端子部の表面は、メッキ処理が施されていてもよい。

封止材８は、第１半導体素子群１ａ、第２半導体素子群１ｂ、第２電極端子３ｂ、ワイヤ部７、第１はんだ部９ａ（図３参照）および第２はんだ部９ｂ（図３参照）を封止している。このため、第１半導体素子群１ａ、第２半導体素子群１ｂおよびワイヤ部７等は、光、熱、湿度および振動等の外部環境要因ならびに異物およびゴミの付着から保護され得る。図２および図３に示されるように、封止材８は、第１熱伝導部材２ａ、第２熱伝導部材２ｂ、第１電極端子３ａ、第２電極端子３ｂ、第１制御端子４ａ、第２制御端子４ｂ、第１主端子５ａおよび第２主端子５ｂを部分的に封止している。

封止材８の材料は、耐熱性を有する樹脂である。封止材８の材料は、例えば、エポキシ樹脂を含んでいる。封止材８の材料は、例えば、熱硬化性エポキシ樹脂および充填剤を含んでいる。熱硬化性エポキシ樹脂は、高分子内に残存しているエポキシ基が架橋ネットワーク化されることによって硬化する。エポキシ樹脂は、高い耐熱性、耐水性および耐薬品性を有している。エポキシ樹脂は、安定した電気的特性および機械的特性を有している。エポキシ樹脂が硬化する際に、揮発性物質が副生されないため、成形品の寸法変化が小さい。エポキシ樹脂は高い流動性を有しているため、複雑な形状およびインサート等を有する成形品に適している。このため、エポキシ樹脂は、電気部品、機械部品および封止材８として用いられている。充填剤の材料は、例えば、シリカゲル系充填剤である。シリカゲル系充填剤は、熱硬化性エポキシ樹脂に加えられている。

第１電極端子３ａ、第２電極端子３ｂ、第１制御端子４ａ、第２制御端子４ｂ、第１主端子５ａおよび第２主端子５ｂは、封止材８から部分的に露出していてもよい。第１熱伝導部材２ａおよび第２熱伝導部材２ｂの下面は、封止材８から露出していてもよい。露出している部分は、折り曲げられてもよい。露出している部分は、例えば、第１熱伝導部材２ａに対して直交する方向に折り曲げられている。露出している部分の形状は、図示されないインバータ機器等に接続される半導体装置１００の形態に応じて、適宜に加工されてもよい。

図２に示されるように、第１制御端子４ａおよび第２制御端子４ｂが封止材８から露出している方向は、第１電極端子３ａが封止材８から露出している方向に交差している。本実施の形態において、第１制御端子４ａおよび第２制御端子４ｂが封止材８から露出している方向は、第１電極端子３ａが封止材８から露出している方向に直交している。

図３に示されるように、第１半導体素子群１ａは、第１はんだ部９ａによって第１熱伝導部材２ａ上に接合されている。第２半導体素子群１ｂは、第２はんだ部９ｂによって第２熱伝導部材２ｂ上に接合されている。第１はんだ部９ａおよび第２はんだ部９ｂの材料は、例えば、はんだ、ナノ銀（Ａｇ）ペーストまたはシンタリングペーストである。ナノ銀（Ａｇ）ペーストは、銀（Ａｇ）等の金属の微粒子を含んでいる。ナノ銀（Ａｇ）ペーストは、高い反応性を有している。ナノ銀（Ａｇ）ペーストは、低温で焼結されることによって合金層を形成する。これにより、第１はんだ部９ａおよび第２はんだ部９ｂは、焼結結合される。シンタリングペーストは、例えば、銀（Ａｇ）を含んでいる。本実施の形態において、第１はんだ部９ａおよび第２はんだ部９ｂの材料は、はんだである。

図４に示されるように、第１半導体素子群１ａの複数の第１半導体素子１０ａは、互いに連結されている。第１半導体素子群１ａは、共通の基板上に形成されている。第１半導体素子群１ａは、ゲート電極ＥＧ、ソース電極ＥＳ、ソースＳＯ、ｐウェルＰＷ、ＳｉＣエピタキシャル層（ｎ）ＥＬ、ＳｉＣ基板（ｎ^＋）ＳＵＢおよびドレイン電極ＥＤを有している。第１半導体素子群１ａは、共通のドレイン電極ＥＤを有している。第１半導体素子群１ａは、共通のＳｉＣ基板（ｎ^＋）ＳＵＢを有している。複数の第１半導体素子１０ａの各々は、ゲート電極ＥＧ、ソース電極ＥＳ、ソースＳＯおよびｐウェルＰＷを１つずつ有している。第１半導体素子１０ａは、例えば、単結晶珪素（Ｓｉ）製のインゴットがスライスされることで形成された円盤に電子回路のパターンが設けられることによって構成されている。

図４および図１に示されるように、本実施の形態において、第２半導体素子群１ｂは、第１半導体素子群１ａと同様の構成を有している。第２半導体素子群１ｂは、共通の基板上に形成されている。第１半導体素子群１ａが形成されている基板は、第２半導体素子群１ｂが形成されている基板とは別体である。

図５および図１に示されるように、半導体装置１００は、例えば、電力の制御、供給および変換を行うように構成されている。半導体装置１００は、大容量の電流および電圧を扱うように構成されていてもよい。本実施の形態において、第１半導体素子群１ａおよび第２半導体素子群１ｂは、２ｉｎ１モジュールを構成している。

図５に示されるように、３つの第１半導体素子１０ａは、並列に接続されている。本実施の形態において、第１半導体素子群１ａの複数の第１半導体素子１０ａの各々は、ショットキー障壁ダイオード（ＳＢＤ：Schottky Barrier Diode）である。

３つの第２半導体素子１０ｂは、並列に接続されている。本実施の形態において、第２半導体素子群１ｂの複数の第２半導体素子１０ｂの各々は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect）として構成されている。複数の金属酸化物半導体電界効果トランジスタが並列接続されることによって、製品仕様に応じて電流容量が増加し得る。

本実施の形態において、第１半導体素子群１ａ、第２半導体素子群１ｂ、第１熱伝導部材２ａおよび第２熱伝導部材２ｂは、ハーフブリッジ回路を構成している。

ハーフブリッジ回路の正極側は、上アームと呼ばれる。ハーフブリッジ回路の負極側は、下アームと呼ばれる。本実施の形態において、第１半導体素子群１ａは、下アームとして構成されている。第２半導体素子群１ｂは、上アームとして構成されている。上アーム（第２半導体素子群１ｂ）と下アーム（第１半導体素子群１ａ）は、直列に接続されている。第１電極端子３ａは、負極端子として構成されている。第１主端子５ａは、出力端子として構成されている。第２主端子５ｂは、正極端子として構成されている。本実施の形態に係るハーフブリッジ回路は、２ｉｎ１モジュールによって構成されている。本実施の形態に係るハーフブリッジ回路は、３相インバータの１相として機能する。

図６に示されるように、３つのハーフブリッジ回路（３つの半導体装置１００）が組み合わせられることによって、三相交流回路が構成されてもよい。互いに１２０°ずつずれた位相を有する３つの正弦波のＰＷＭ（Pulse Width Modulation）コンバータが３つのハーフブリッジ回路の各々に適用されることによって、三相交流が得られる。

次に、図７を用いて、実施の形態１に係る変形例の構成を説明する。なお、説明の便宜のため、図７では、第１熱伝導部材２ａおよび第２熱伝導部材２ｂよりも紙面手前側に配置されている封止材８は、図示されていない。また、説明の便宜のため、図７において第１電極端子３ａおよび第２電極端子３ｂの外形は、破線によって示されている。

図７に示されるように、実施の形態１に係る変形例において、第１熱伝導部材２ａおよび第２熱伝導部材２ｂは、直線状に配置されている。第１電極端子３ａおよび第２電極端子３ｂは、直線状に延びている。複数の第１制御端子４ａは、第１半導体素子群１ａを挟み込むように配置されている。複数の第２制御端子４ｂは、第２半導体素子群１ｂを挟み込むように配置されている。

次に、主に図８および図９を用いて、実施の形態１に係る半導体装置１００の製造方法を説明する。

図８に示されるように、半導体装置１００の製造方法は、切り出される工程Ｓ１０１と、電気的に接続される工程Ｓ１０２とを備えている。

図９に示されるように、複数の第１半導体素子１０ａおよび複数の第２半導体素子１０ｂは、半導体ウエハ１０１に形成されている。切り出される工程Ｓ１０１において、第１半導体素子群１ａと第２半導体素子群１ｂとが半導体ウエハ１０１から切り出される。

第１半導体素子群１ａは、一体的に構成されている状態で半導体ウエハ１０１から切り出される。第１半導体素子群１ａは、例えば、３つの第１半導体素子１０ａが連結している状態で半導体ウエハ１０１から切り出される。本実施の形態において、第２半導体素子群１ｂは、一体的に構成されている状態で半導体ウエハ１０１から切り出される。第２半導体素子群１ｂは、例えば、３つの第２半導体素子１０ｂが連結している状態で半導体ウエハ１０１から切り出される。

後述されるように、第２半導体素子群１ｂが互いに別体である場合には、複数の第２半導体素子１０ｂは１つずつ切り出されてもよい。

半導体ウエハ１０１が切断（ダイシング）されることによって、第１半導体素子１０ａおよび第２半導体素子１０ｂが個片化される。なお、本実施の形態において、個片化とは、半導体ウエハ１０１から第１半導体素子１０ａおよび第２半導体素子１０ｂが切り出されることである。

半導体ウエハ１０１は、例えば、ブレードダイシングおよびレーザーダイシングによって切断される。ブレードダイシングでは、半導体ウエハ１０１は、高速回転する砥粒ブレードによって切断される。レーザーダイシングでは、半導体ウエハ１０１は、半導体ウエハ１０１に少なくとも１回照射されるレーザーによって切断される。レーザーダイシングは、ブレードダイシングよりも高速に半導体ウエハ１０１を個片化できる。このため、レーザーダイシングによって、半導体装置１００の製造時間は短くされ得る。また、レーザーダイシングは、ブレードダイシングよりも半導体ウエハ１０１のチッピングおよびクラックの発生を抑制し得る。このため、レーザーダイシングによって製造された半導体装置１００の品質は、ブレードダイシングによって製造された半導体装置１００の品質よりも高い。

図９および図１に示されるように、電気的に接続される工程Ｓ１０２において、複数の第１半導体素子１０ａが複数の第２半導体素子１０ｂに電気的に接続される。

まず、第１半導体素子群１ａおよび第２半導体素子群１ｂの各々が、第１熱伝導部材２ａおよび第２熱伝導部材２ｂに接合（ダイボンド）される。具体的には、個片化された第１半導体素子群１ａおよび第２半導体素子群１ｂ、第１熱伝導部材２ａならびに第２熱伝導部材２ｂは、収納トレイに収納される。収納トレイに収納された第１半導体素子群１ａ、第２半導体素子群１ｂ、第１熱伝導部材２ａおよび第２熱伝導部材２ｂは、ダイボンド装置に配置される。第１熱伝導部材２ａおよび第２熱伝導部材２ｂは、搬送用キャリア等に載せられてから、ボンディングステージに搬送される。

ボンディングステージにおいて、第１熱伝導部材２ａおよび第２熱伝導部材２ｂのそれぞれに第１半導体素子群１ａおよび第２半導体素子群１ｂのそれぞれが接合される。第１はんだ部９ａおよび第２はんだ部９ｂの材料（はんだ材）が固体である場合、はんだ材は、ダイボンド装置のロボットアーム等によって吸着されてから、ボンディングステージに配置された第１熱伝導部材２ａおよび第２熱伝導部材２ｂの上に配置されてもよい。また、はんだ材が液体である場合、はんだ材は、ディスペンス装置によって第１熱伝導部材２ａおよび第２熱伝導部材２ｂに塗布されてもよい。

最適なはんだ材の量は、計算可能である。はんだ材の量が最適である場合、第１はんだ部９ａおよび第２はんだ部９ｂの側面には、はんだフィレットが形成される。

続いて、第１主電極１２ａおよび第２主電極１２ｂの上に図示されないはんだが配置される。第１電極端子３ａおよび第２電極端子３ｂのそれぞれが、図示されないはんだによって第１主端子５ａおよび第２主端子５ｂのそれぞれに接合される。第１電極端子３ａおよび第２電極端子３ｂは、例えば、リフローはんだ付けによってはんだ付けされる。フラックス剤が第１電極端子３ａおよび第２電極端子３ｂ等に塗布されてもよい。半導体装置１００が低酸素濃度雰囲気またはギ酸還元雰囲気などに配置されている場合、フラックス剤が用いられなくてもよい。

リフローはんだ付けは、例えば、リフロー装置（リフロー炉）によって行われる。リフロー装置は、例えば、赤外線式リフロー装置および熱風式リフロー装置である。リフロー装置が用いられるリフローはんだ付けにおいて、半導体装置１００は、搬送用パレットに載せられる。搬送用パレットは、ローダー（ＩＮ）部から投入される。搬送用パレットは、加熱炉のプリヒート（予熱）部、本加熱部および冷却部を通過する。搬送用パレットは、アウトローダー（ＯＵＴ）部に排出される。プリヒート（予熱）部では、半導体装置１００が予熱されることによって、熱衝撃が緩和され得る。また、はんだのフラックスが活性化される。

はんだとして鉛フリーはんだが用いられる場合、本加熱部の加熱温度は、例えば、２２０℃以上２６０℃以下である。はんだの溶融温度がはんだの成分組成によって異なるため、加熱温度は適宜に定められてもよい。

被接合層の酸化皮膜は、フラックス剤によって除去されてもよい。フラックス剤が用いられる場合、半導体装置１００がリフローされた後に、半導体装置１００が洗浄される必要がある。これにより、フラックスの残渣が除去される必要がある。フラックス剤が用いられる場合には、残渣成分が残るという課題および洗浄廃液の処理が困難であるという課題がある。このため、フラックス剤は、用いられなくてもよい。ギ酸還元を利用したリフロー方式が用いられてもよい。

続いて、ワイヤ部７によって第１制御電極１１ａと第１制御端子４ａとが結線される。ワイヤ部７によって第２制御電極１１ｂと第２制御端子４ｂとが結線される。続いて、封止材８が射出成形またはモールド成形によって成形される。

続いて、第１電極端子３ａ、第２電極端子３ｂ、第１制御端子４ａ、第２制御端子４ｂ、第１主端子５ａおよび第２主端子５ｂの少なくともいずれかが適宜に曲げられてもよい。これにより、後工程において製品に半導体装置１００が搭載され得る。

半導体装置１００の製造工程において、適宜に半導体装置１００に対して品質検査が行われてもよい。品質検査は、例えば、外観目視検査、超音波探傷検査（ＳＡＴ：Scanning Acoustic TomographyおよびＣ−ＳＡＭ：Constant depth mode Scanning Acoustic Microscope）、Ｘ線検査および電気特性検査等である。また、半導体装置１００の製造工程において、適宜に半導体装置１００は、還元、洗浄および乾燥がされてもよい。

半導体装置１００の製造工程において、自動機による搬送および作業者の人手による運搬における振動および衝撃等によって、半導体装置１００の製品の品質に影響が生じ得る。例えば、半導体素子の電極に対する金属端子の位置がずれ得る。例えば、半導体装置１００がリフロー装置によってはんだ付けされている際に、はんだの浮力によって金属端子が移動し得る。このため、金属端子が半導体素子の表面電極上に配置された後に、治具等によって半導体素子と金属端子との位置が固定されてもよい。治具は、作業者の手作業によって着脱されてもよい。

続いて、本実施の形態の作用効果を説明する。

実施の形態１に係る半導体装置１００によれば、図２に示されるように、第１半導体素子群１ａは、一体的に構成されている。このため、第１半導体素子群１ａの複数の第１半導体素子１０ａ同士の間隔は、第１半導体素子群１ａが互いに別体である場合よりも小さい。仮に、第１半導体素子群１ａが互いに別体である場合、ダイボンド装置のボンディングヘッドの位置決め誤差および認識誤差により生じる位置ズレおよび回転ズレに対応するために、複数の第１半導体素子１０ａの間に隙間が設けられる必要がある。本実施の形態において、第１半導体素子群１ａが一体的に構成されているため、複数の第１半導体素子１０ａの間に隙間が設けられなくてもよい。このため、複数の第１半導体素子群１ａが並ぶ方向における第１半導体素子群１ａの寸法は、第１半導体素子群１ａが互いに別体である場合よりも小さい。よって、半導体装置１００を小型化することができる。

図２に示されるように、第２半導体素子群１ｂは、第１半導体素子群１ａとは別体である。このため、第１半導体素子群１ａと第２半導体素子群１ｂとが一体的に構成されている場合よりも、半導体装置１００に含まれる余剰となる半導体素子が低減され得る。よって、半導体装置１００の製造コストが低減され得る。

第２半導体素子群１ｂが第１半導体素子群１ａと別体であることによって半導体装置１００の製造コストが低減されるメカニズムについて、比較例に係る半導体装置によって詳細に説明する。比較例に係る半導体装置では、複数の第１半導体素子１０ａおよび複数の第２半導体素子１０ｂ（半導体素子）のすべてが一体的に構成されている。このため、比較例に係る半導体装置に正常に動作しない半導体素子が含まれていた場合、正常に動作しない半導体素子のみが交換されることができない。すなわち、比較例に係る半導体装置に含まれる半導体素子の数が使用される半導体素子の数と同じであり、かつ比較例に係る半導体装置に正常に動作しない半導体素子が含まれていた場合には、一体的に構成された半導体素子のすべてを交換する必要がある。このため、歩留まりが低下し得る。よって、比較例に係る半導体装置において歩留まりの低下を抑制するためには、比較例に係る半導体装置に含まれる半導体素子の数は、使用される半導体素子の数以上である必要がある。したがって、比較例に係る半導体装置には、使用されない半導体素子が含まれ得るため、余剰となる半導体素子が生じ得る。

本実施の形態において、第２半導体素子群１ｂは、第１半導体素子群１ａとは別体である。これにより、第２半導体素子群１ｂに正常に動作しない第２半導体素子１０ｂが含まれていた場合であっても、第２半導体素子群１ｂのみが交換されればよいため、全ての半導体素子が交換される必要がない。このため、余剰となる半導体素子が生じることが抑制され得る。よって、半導体装置１００の製造コストが低減され得る。

図２に示されるように、第２半導体素子群１ｂは、第１半導体素子群１ａとは別体である。このため、第１半導体素子群１ａおよび第２半導体素子群１ｂのそれぞれは、第１熱伝導部材２ａおよび第２熱伝導部材２ｂにフレキシブルに搭載され得る。よって、第１半導体素子群１ａ、第２半導体素子群１ｂ、第１はんだ部９ａ、第２はんだ部９ｂ、第１熱伝導部材２ａおよび第２熱伝導部材２ｂ等が効率的に使用され得る。したがって、半導体装置１００の製造コストが低減され得る。

図２に示されるように、第１半導体素子群１ａは、一体的に構成されている。このため、第１半導体素子群１ａは、一体的に第１熱伝導部材２ａ上に配置され得る。また、第１半導体素子群１ａは、一体的に第１熱伝導部材２ａに接合（ボンディング）され得る。よって、第１半導体素子群１ａが互いに別体である場合よりも、半導体装置１００の製造工程におけるタクトタイム、ボンディング回数およびサイクルタイムが低減され得る。仮に、第１半導体素子群１ａが互いに別体である場合、複数の第１半導体素子１０ａは、第１半導体素子１０ａの数だけ第１熱伝導部材２ａ上に配置されかつ接合される必要がある。したがって、半導体装置１００の製造工程におけるタクトタイム、ボンディング回数およびサイクルタイムは、第１半導体素子群１ａが互いに別体である場合よりも、第１半導体素子群１ａの複数の第１半導体素子１０ａ分の１に低減され得る。これにより、半導体装置１００の製造コストが低減され得る。

図２に示されるように、第１半導体素子群１ａは、一体的に構成されている。このため、半導体装置１００の製造工程におけるボンディング回数が低減され得る。よって、位置ズレ等のボンディング不良が低減され得る。

図２に示されるように、第２半導体素子群１ｂは、一体的に構成されている。このため、第２半導体素子群１ｂの複数の第２半導体素子１０ｂ同士の間隔は、第２半導体素子群１ｂが互いに別体である場合よりも小さい。仮に、第２半導体素子群１ｂが互いに別体である場合、ダイボンド装置のボンディングヘッドの位置決め誤差および認識誤差により生じる位置ズレおよび回転ズレに応じて、複数の第２半導体素子１０ｂの間に隙間が設けられる。このため、複数の第２半導体素子群１ｂが並ぶ方向における第２半導体素子群１ｂの寸法は、第２半導体素子群１ｂが互いに別体である場合よりも小さい。よって、半導体装置１００を小型化することができる。

図２に示されるように、第１熱伝導部材２ａは、第２熱伝導部材２ｂとは別体である。このため、第１熱伝導部材２ａおよび第２熱伝導部材２ｂの位置および形状は、第１熱伝導部材２ａおよび第２熱伝導部材２ｂが一体的に構成されている場合よりも、適宜に決められ得る。これにより、第１半導体素子群１ａおよび第２半導体素子群１ｂの位置および形状は、第１熱伝導部材２ａおよび第２熱伝導部材２ｂが一体的に構成されている場合よりも、適宜に決められ得る。具体的には、第１半導体素子群１ａおよび第２半導体素子群１ｂの位置および形状は、半導体装置１００の形状および端子部の配置に応じて決められ得る。また、端子部の位置および形状は、適宜に決められ得る。具体的には、大電流の経路として用いられる端子部の寸法が短くされ得る。また、端子部が直線状に配置され得る。したがって、インダクタンスが低減され得るため、半導体装置１００の動作品質が向上し得る。

図２に示されるように、第１熱伝導部材２ａは、第２熱伝導部材２ｂとは別体である。このため、第１熱伝導部材２ａおよび第２熱伝導部材２ｂの位置および形状が適宜に決められ得るため、ワイヤ部７の長さが短くされ得る。よって、封止樹脂が注入される際にワイヤ部７が変形することおよび複数のワイヤが互いに接触しショートすることを抑制できる。これにより、半導体装置１００の製造品質が向上し得る。

図１に示されるように、第１電極端子３ａは、第１半導体素子群１ａの複数の第１半導体素子１０ａが互いに並ぶ方向に沿って延びている。このため、並ぶ方向に交差する方向における第１電極端子３ａの寸法が小さくなり得る。よって、第１電極端子３ａに流れる電流の経路が短くなるため、大電流が流れる場合であっても、インダクタンスが低減される。したがって、第１電極端子３ａの寸法が大きい場合よりも変圧器が高い品質において動作し得る。

図１に示されるように、第１制御端子４ａおよび第２制御端子４ｂは、第１半導体素子群１ａの複数の第１半導体素子１０ａが互いに並ぶ方向に交差する方向に延びている。このため、第１制御端子４ａおよび第２制御端子４ｂは、第１電極端子３ａに交差する方向に延びている。よって、第１制御端子４ａおよび第２制御端子４ｂと第１電極端子３ａとの距離が増加され得る。したがって、並ぶ方向に交差する方向における半導体装置１００の寸法の増加が抑制され、かつ半導体装置１００の誘電ノイズが低減され得る。

実施の形態１の変形例に係る半導体装置１００によれば、図７に示されるように、第１熱伝導部材２ａおよび第２熱伝導部材２ｂは、直線状に配置されている。このため、第１電極端子３ａおよび第２電極端子３ｂは、直線状に延び得る。よって、インダクタンスが低減され得るため、半導体装置１００の動作品質が向上され得る。

実施の形態１に係る半導体装置１００の製造方法によれば、切り出される工程Ｓ１０１において、第１半導体素子群１ａおよび第２半導体素子群１ｂが半導体ウエハ１０１から切り出される。第１半導体素子群１ａは、一体的に構成されている。このため、半導体装置１００を小型化することができる。

切り出される工程Ｓ１０１において、第１半導体素子群１ａおよび第２半導体素子群１ｂが半導体ウエハ１０１から切り出される。第２半導体素子群１ｂは、第１半導体素子群１ａとは別体である。このため、半導体装置１００の製造コストが低減され得る。

実施の形態２．
次に、図１０を用いて、実施の形態２に係る半導体装置１００の構成を説明する。

図１０に示されるように、本実施の形態において、第２半導体素子群１ｂは、互いに別体である。第２半導体素子群１ｂの複数の第２半導体素子１０ｂは、互いに間を空けて配置されている。

次に、図１１を用いて、実施の形態２に係る半導体装置１００の製造方法を説明する。なお、説明の便宜のため、半導体ウエハ１０１に含まれる第２半導体素子１０ｂは、ハッチングされている。

本実施の形態において、切り出される工程Ｓ１０１では、第２半導体素子群１ｂの複数の第２半導体素子１０ｂが互いに切り離されてもよい。切り出される工程Ｓ１０１では、半導体ウエハ１０１から第２半導体素子１０ｂが１つずつ切り出されてもよい。

例えば、一体的である第２半導体素子群１ｂが半導体ウエハ１０１の外周部から切り出されることは難しい。また、例えば、製造歩留まりによって正常に動作しない半導体素子が半導体ウエハ１０１内の不特定箇所に混在し得る。なお、正常に動作しない半導体素子の位置は、例えば、ウエハテストによって特定され得る。このため、良品である第２半導体素子１０ｂのみを含んでおりかつ一体的に構成されている第２半導体素子群１ｂが常に半導体ウエハ１０１から切り出され得るとは限られない。

続いて、本実施の形態の作用効果を説明する。

実施の形態２に係る半導体装置１００によれば、図１０に示されるように、第２半導体素子群１ｂは、互いに別体である。このため、図１１に示されるように、一体的な第２半導体素子群１ｂが得られない場合であっても、第２半導体素子１０ｂが１つずつ半導体ウエハ１０１から切り出され得る。よって、半導体ウエハ１０１に含まれる第２半導体素子１０ｂが１つずつ半導体装置１００に使用され得る。このため、半導体ウエハ１０１に含まれる第２半導体素子１０ｂが使用されずに残ることが抑制されるため、半導体装置１００の製造コストが低減され得る。

実施の形態２に係る半導体装置１００の製造方法によれば、図１１に示されるように、切り出される工程Ｓ１０１において、第２半導体素子群１ｂの複数の第２半導体素子１０ｂは、互いに切り離される。このため、半導体ウエハ１０１に含まれる第２半導体素子１０ｂが使用されずに余ることが抑制されるため、半導体装置１００の製造コストが低減され得る。

実施の形態３．
次に、図１２および図１３を用いて、実施の形態３に係る半導体装置１００の構成を説明する。

図１２に示されるように、本実施の形態において、第１熱伝導部材２ａおよび第２熱伝導部材２ｂは、凹部Ｇを含んでいる。平面視において、第１熱伝導部材２ａの凹部Ｇの寸法は、第１半導体素子群１ａおよび第１はんだ部９ａ（図１３参照）よりも大きい。平面視において、第２熱伝導部材２ｂの凹部Ｇの寸法は、第２半導体素子群１ｂおよび第２はんだ部９ｂ（図１３参照）よりも大きい。

凹部Ｇは、底部２１と、複数の辺部２２と、角部２３を有している。複数の辺部２２は、底部２１の周囲に配置されている。複数の辺部２２は、テーパー形状を有している。角部２３は、複数の辺部２２の間に配置されている。角部２３は、第１半導体素子群１ａから第１熱伝導部材２ａに向かう方向から見たとき、複数の辺部２２に対して底部２１とは反対側に突き出している。角部２３は、テーパー形状を有していてもよい。角部２３は、複数の辺部２２に対して底部２１とは反対側において湾曲している。角部２３は、複数の辺部２２に囲まれた領域の外側において膨らんでいる。角部２３の形状は、例えば、半円状である。本実施の形態において、４つの角部２３が設けられている。

図１３に示されるように、第１半導体素子群１ａは、第１熱伝導部材２ａの凹部Ｇに嵌合している状態で底部２１に接合されている。第２半導体素子群１ｂは、第２熱伝導部材２ｂの凹部Ｇに嵌合している状態で底部２１に接合されている。

続いて、本実施の形態の作用効果を説明する。

実施の形態３に係る半導体装置１００によれば、図１２に示されるように、複数の辺部２２は、テーパー形状を有している。このため、凹部Ｇに第１半導体素子群１ａおよび第２半導体素子群１ｂが接合される際に、第１半導体素子群１ａおよび第２半導体素子群１ｂがテーパー形状に沿って凹部Ｇ内に配置され得る。よって、第１半導体素子群１ａおよび第２半導体素子群１ｂの位置が容易に決められ得る。

図１２に示されるように、角部２３は、第１半導体素子群１ａから第１熱伝導部材２ａに向かう方向から見たとき、複数の辺部２２に対して底部２１とは反対側に突き出している。このため、複数の第１半導体素子１０ａおよび複数の第２半導体素子１０ｂの各々の角が角部２３に接触することが抑制され得る。よって、複数の第１半導体素子１０ａおよび複数の第２半導体素子１０ｂの各々の角に応力がかかることが抑制され得る。

図１３に示されるように、第１半導体素子群１ａは、第１熱伝導部材２ａの凹部Ｇに嵌合している状態で底部２１に接合されており、第２半導体素子群１ｂは、第２熱伝導部材２ｂの凹部Ｇに嵌合している状態で底部２１に接合されている。このため、第１はんだ部９ａおよび第２はんだ部９ｂが凹部Ｇから流出することが抑制され得る。よって、良好なはんだ付け性および高い製品品質が得られる。

図１２に示されるように、複数の辺部２２および角部２３は、テーパー形状を有している。このため、複数の辺部２２および角部２３に第１半導体素子群１ａおよび第２半導体素子群１ｂが接触した場合であっても、第１半導体素子群１ａおよび第２半導体素子群１ｂに応力がかかることが抑制され得る。第１半導体素子群１ａおよび第２半導体素子群１ｂへの応力は、例えば、ボンディングヘッドによる荷重印加によって生じうる。よって、第１半導体素子群１ａおよび第２半導体素子群１ｂの割れ、欠けおよびチッピング等が抑制され得る。

実施の形態４．
次に、図１４を用いて、実施の形態４に係る半導体装置１００の構成を説明する。

図１４に示されるように、半導体装置１００は、第１はんだ部９ａと、第２はんだ部９ｂを含んでいる。本実施の形態において、第１はんだ部９ａは、第１半導体素子群１ａと第１熱伝導部材２ａとの間に配置されている。第２はんだ部９ｂは、第２半導体素子群１ｂと第２熱伝導部材２ｂとの間に配置されている。

第１熱伝導部材２ａおよび第２熱伝導部材２ｂは、凹凸部２４を含んでいる。凹凸部２４は、例えば、ショットブラスト加工、サンドブラスト加工および梨地加工等によって設けられている。図１５に示されるように、凹凸部２４は、凹部Ｇの底部２１に設けられていてもよい。

第１半導体素子群１ａは、第１はんだ部９ａが第１熱伝導部材２ａの凹凸部２４に入った状態で、第１はんだ部９ａによって第１熱伝導部材２ａに接合されている。第２半導体素子群１ｂは、第２はんだ部９ｂが第２熱伝導部材２ｂの凹凸部２４に入った状態で、第２はんだ部９ｂによって第２熱伝導部材２ｂに接合されている。

続いて、本実施の形態の作用効果を説明する。

実施の形態４に係る半導体装置１００によれば、図１４に示されるように、第１半導体素子群１ａは、第１はんだ部９ａが第１熱伝導部材２ａの凹凸部２４に入った状態で、第１はんだ部９ａによって第１熱伝導部材２ａに接合されており、第２半導体素子群１ｂは、第２はんだ部９ｂが第２熱伝導部材２ｂの凹凸部２４に入った状態で、第２はんだ部９ｂによって第２熱伝導部材２ｂに接合されている。このため、第１はんだ部９ａおよび第２はんだ部９ｂと凹凸部２４との間にアンカー効果が生じている。なお、本実施の形態において、アンカー効果とは、はんだ材が凹凸部２４に入り込むことによってはんだ材と凹凸部２４との間に生じる接合力が向上する効果である。このため、第１はんだ部９ａと第１熱伝導部材２ａとの接合力および第２はんだ部９ｂと第２熱伝導部材２ｂとの接合力が向上し得る。

実施の形態５．
次に、図１６を用いて、実施の形態５に係る半導体装置１００の構成を説明する。

図１６に示されるように、本実施の形態において、半導体装置１００は、冷却器２０をさらに含んでいる。

本実施の形態において、第１熱伝導部材２ａおよび第２熱伝導部材２ｂは、セラミック基板２の表面に設けられた回路パターンである。回路パターンは、例えば、銅（Ｃｕ）等の金属配線によって構成されている。セラミック基板２は、回路パターン（第１熱伝導部材２ａおよび第２熱伝導部材２ｂ）、セラミック部２ｃおよび応力緩和部材２ｄを含んでいる。セラミック基板２は、三層構造を有している。回路パターン（第１熱伝導部材２ａおよび第２熱伝導部材２ｂ）は、共通のセラミック部２ｃの上に配置されている。

応力緩和部材２ｄは、回路パターン（第１熱伝導部材２ａおよび第２熱伝導部材２ｂ）とでセラミック部２ｃを挟み込んでいる。応力緩和部材２ｄは、金属板である。応力緩和部材２ｄの材料は、例えば、アルミニウム（Ａｌ）等である。応力緩和部材２ｄは、セラミック部２ｃによって第１半導体素子群１ａおよび第２半導体素子群１ｂに対して絶縁されている。

冷却器２０は、第１熱伝導部材２ａおよび第２熱伝導部材２ｂに対して第１半導体素子群１ａおよび第２半導体素子群１ｂとは反対側に配置されている。冷却器２０は、応力緩和部材２ｄに接合されている。大電流が半導体装置１００に通電された際に第１半導体素子１０ａおよび第２半導体素子１０ｂから生じる熱は、セラミック基板２を経由して冷却器２０から放熱される。

続いて、本実施の形態の作用効果を説明する。

実施の形態５に係る半導体装置１００によれば、図１６に示されるように、半導体装置１００は、冷却器２０をさらに含んでいる。このため、第１半導体素子１０ａおよび第２半導体素子１０ｂから生じた熱は、効率的に放熱され得る。

図１６に示されるように、セラミック基板２は、回路パターン（第１熱伝導部材２ａおよび第２熱伝導部材２ｂ）、セラミック部２ｃおよび応力緩和部材２ｄを含んでいる。応力緩和部材２ｄは、回路パターンとでセラミック部２ｃを挟み込んでいる。このため、セラミック基板２の回路パターンと応力緩和部材２ｄとは絶縁され得る。

図１６に示されるように、冷却器２０は、応力緩和部材２ｄに接合されている。このため、冷却器２０とセラミック基板２との間に線膨張係数の違いによる熱応力が発生した場合に、応力緩和部材２ｄによって応力が緩和され得る。よって、冷却器２０とセラミック基板２との接合部においてクラック等が生じることが抑制され得る。したがって、冷却器２０とセラミック基板２との良好な接合が得られる。

実施の形態６．
本実施の形態は、上述した実施の形態１〜５にかかる半導体装置を電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態６として、三相のインバータに本開示を適用した場合について説明する。

図１７は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。

図１７に示す電力変換システムは、電源１５０、電力変換装置２００、負荷３００から構成される。電源１５０は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１５０は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１５０を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

電力変換装置２００は、電源１５０と負荷３００の間に接続された三相のインバータであり、電源１５０から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１７に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。

負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。

以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１５０から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子および各還流ダイオードの少なくともいずれかは、上述した実施の形態１〜５のいずれかの半導体装置に相当する半導体装置が有するスイッチング素子又は還流ダイオードである。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。

また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示なし）を備えているが、駆動回路は半導体装置に内蔵されていてもよいし、半導体装置とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。

制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。

続いて、図１８を用いて本実施の形態に係る電力変換装置２００の製造方法を説明する。

図１８に示されるように、電力変換装置２００の製造方法は、準備される工程Ｓ２０１と、制御回路に接続される工程Ｓ２０２とを備えている。準備される工程Ｓ２０１において、半導体装置１００が準備される。制御回路２０３に接続される工程において、主変換回路２０１が制御回路２０３に接続される。

続いて、本実施の形態の作用効果を説明する。

本実施の形態に係る電力変換装置２００では、図１７に示されるように、主変換回路２０１を構成する半導体装置として実施の形態１〜５にかかる半導体装置１００を適用するため、小型化することができ、かつ製造コストを低減できる電力変換装置２００を実現することができる。

本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。

また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

本実施の形態に係る電力変換装置２００の製造方法では、図１８に示されるように、準備される工程において、半導体装置１００が準備される。主変換回路２０１を構成する半導体装置として実施の形態１〜５にかかる半導体装置１００が適用される。このため、小型化することができ、かつ製造コストを低減できる電力変換装置２００を実現することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ａ 第１半導体素子群、１ｂ 第２半導体素子群、２ａ 第１熱伝導部材、２ｂ 第２熱伝導部材、３ａ 第１電極端子、４ａ 制御端子、４ｂ 第２制御端子、９ａ 第１はんだ部、９ｂ 第２はんだ部、１０ａ 第１半導体素子、１０ｂ 第２半導体素子、２０ 冷却器、２１ 底部、２２ 辺部、２３ 角部、２４ 凹凸部、１００ 半導体装置、１０１ 半導体ウエハ、１５０ 電源、２００ 電力変換装置、２０１ 主変換回路、２０３ 制御回路、３００ 負荷、Ｇ 凹部。

Claims (13)

1. 複数の第１半導体素子を含む第１半導体素子群と、
   複数の第２半導体素子を含む第２半導体素子群とを備え、
   前記第１半導体素子群の前記複数の第１半導体素子は、前記第２半導体素子群の前記複数の第２半導体素子に電気的に接続されており、
   前記第１半導体素子群は、一体的に構成されており、
   前記第２半導体素子群は、前記第１半導体素子群とは別体である、半導体装置。
2. 前記第２半導体素子群は、一体的に構成されている、請求項１に記載の半導体装置。
3. 前記第２半導体素子群は、互いに別体である、請求項１に記載の半導体装置。
4. 前記第１半導体素子群が接合された第１熱伝導部材と、
   前記第２半導体素子群が接合された第２熱伝導部材とを備え、
   前記第１熱伝導部材は、前記第２熱伝導部材とは別体である、請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記第１半導体素子群、前記第２半導体素子群、前記第１熱伝導部材および前記第２熱伝導部材は、ハーフブリッジ回路を構成している、請求項４に記載の半導体装置。
6. 前記第１半導体素子群に対して前記第１熱伝導部材の反対側で前記第１半導体素子群に接合された第１電極端子を備え、
   前記第１電極端子は、前記第１半導体素子群の前記複数の第１半導体素子が互いに並ぶ方向に沿って延びている、請求項４または５に記載の半導体装置。
7. 前記複数の第１半導体素子の各々に電気的に接続された複数の第１制御端子と、
   前記複数の第２半導体素子の各々に電気的に接続された複数の第２制御端子とを備え、
   前記第１制御端子および前記第２制御端子は、前記並ぶ方向に交差する方向に延びている、請求項６に記載の半導体装置。
8. 前記第１熱伝導部材および前記第２熱伝導部材は、底部と、前記底部の周囲に配置された複数の辺部と、前記複数の辺部の間に配置された角部とを有する凹部を含み、
   前記辺部は、テーパー形状を有し、
   前記角部は、前記第１半導体素子群から前記第１熱伝導部材に向かう方向から見たとき、前記複数の辺部に対して前記底部とは反対側に突き出しており、
   前記第１半導体素子群は、前記第１熱伝導部材の前記凹部に嵌合している状態で前記底部に接合されており、
   前記第２半導体素子群は、前記第２熱伝導部材の前記凹部に嵌合している状態で前記底部に接合されている、請求項４〜７のいずれか１項に記載の半導体装置。
9. 前記第１半導体素子群と前記第１熱伝導部材との間に配置された第１はんだ部と、
   前記第２半導体素子群と前記第２熱伝導部材との間に配置された第２はんだ部とを備え、
   前記第１熱伝導部材および前記第２熱伝導部材は、凹凸部を含み、
   前記第１半導体素子群は、前記第１はんだ部が前記第１熱伝導部材の前記凹凸部に入った状態で、前記第１はんだ部によって前記第１熱伝導部材に接合されており、
   前記第２半導体素子群は、前記第２はんだ部が前記第２熱伝導部材の前記凹凸部に入った状態で、前記第２はんだ部によって前記第２熱伝導部材に接合されている、請求項４〜８のいずれか１項に記載の半導体装置。
10. 冷却器をさらに備え、
    前記冷却器は、前記第１熱伝導部材および前記第２熱伝導部材に対して前記第１半導体素子群および前記第２半導体素子群とは反対側に配置されている、請求項４〜９のいずれか１項に記載の半導体装置。
11. 請求項１〜１０のいずれか１項に記載の前記半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備えた電力変換装置。
12. 複数の第１半導体素子を含みかつ一体的に構成された第１半導体素子群と、前記第１半導体素子群とは別体でありかつ複数の第２半導体素子を含む第２半導体素子群とが半導体ウエハから切り出される工程と、
    前記複数の第１半導体素子が前記複数の第２半導体素子に電気的に接続される工程とを備えた、半導体装置の製造方法。
13. 請求項１〜１０のいずれか１項に記載の前記半導体装置が準備される工程と、
    前記半導体装置を有しかつ入力される電力を変換して出力する主変換回路が前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路に接続される工程とを備えた、電力変換装置の製造方法。

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