JP2021141322A - 処理ステップを減少させたＳｉＣ電子装置の製造方法及びＳｉＣ電子装置 - Google Patents

処理ステップを減少させたＳｉＣ電子装置の製造方法及びＳｉＣ電子装置 Download PDF

Info

Publication number
JP2021141322A
JP2021141322A JP2021030603A JP2021030603A JP2021141322A JP 2021141322 A JP2021141322 A JP 2021141322A JP 2021030603 A JP2021030603 A JP 2021030603A JP 2021030603 A JP2021030603 A JP 2021030603A JP 2021141322 A JP2021141322 A JP 2021141322A
Authority
JP
Japan
Prior art keywords
sic
electronic device
substrate
diode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021030603A
Other languages
English (en)
Inventor
ラスクーナ シモーネ
Rascuna Simone
ラスクーナ シモーネ
バダラ パオロ
Badala Paolo
バダラ パオロ
バッシ アンナ
Bassi Anna
バッシ アンナ
ジウセッペ サッジーオ マリオ
Giuseppe Saggio Mario
ジウセッペ サッジーオ マリオ
フランコ ジオバッニ
Franco Giovanni
フランコ ジオバッニ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Publication of JP2021141322A publication Critical patent/JP2021141322A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0495—Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Control Of Vending Devices And Auxiliary Devices For Vending Devices (AREA)
  • Ceramic Capacitors (AREA)
  • Ceramic Products (AREA)

Abstract

【課題】 ＳｉＣを基礎とする電子装置（５０）を製造する改良した方法及びそれにより製造される電子装置を提供する。【解決手段】 本方法は、ＳｉＣの基板（５３）を用意し；該基板の前部上にＳｉＣの構造層（５２）を形成し；本電子装置（５０）の使用期間中に電流の発生及び／又は導通における役割を有しているアクティブ領域を該構造層（５２）内に形成し；第１電気端子（５８）を該構造層（５２）上に形成し；該基板の後部にチタンの中間層（７２）を形成し；チタン化合物のオーミックコンタクトの形成のため局所的加熱を発生させるためにレーザービーム（８２）によって該中間層（７２）を加熱し；及び、本電子装置の第２電気端子（５７）を該中間層上に形成する、上記各ステップを有している。【選択図】 図６

Description

本発明は、ＳｉＣ電子装置を製造する方法及びそれにより製造されたＳｉＣ電子装置に関するものである。特に、本発明は、該電子装置の裏側におけるオーミックコンタクトを形成するための改良した方法であって、該装置に必要とされる処理ステップ（フリッピング）の数を減少させた方法に関するものである。
公知の如く、特に１．１ｅＶより大きなバンドギャップのエネルギ値Ｅｇを有しているワイドバンドギャップと、低オン状態抵抗（ＲＯＮ）と、熱伝導率の高い値と、高い動作周波数と、電荷キャリアの高い飽和速度とを有している半導体物質は、特にパワー適用例に対してのダイオード又はトランジスタ等の電子コンポーネントを製造するために理想的である。前記特性を具備しており且つ電子コンポーネントを製造するために使用すべく設計される物質は、シリコンカーバイド（ＳｉＣ）である。特に、シリコンカーバイドは、その異なるポリタイプ（例えば、３Ｃ−ＳｉＣ、４Ｈ―ＳｉＣ、６Ｈ−ＳｉＣ）において、上述した特性に鑑みて、シリコンに対して好適である。
シリコン基板上に設けられる同様の装置と比較して、シリコンカーバイド基板上に設けられる電子装置は、導通における低い出力抵抗、低い漏洩電流、高い動作温度、及び高い動作周波数等の多数の利点を提供する。特に、ＳｉＣショットキーダイオードは、一層高いスイッチング性能を示しており、ＳｉＣ電子装置を特に高周波数適用例に好適なものとさせている。現在の適用例では、電気的特性及び装置の長期間の信頼性に関して条件を課している。
抵抗ＲＯＮの値は幾つかの貢献度に依存している。例えば、６５０Ｖの電圧において動作すべく構成されており且つ数百マイクロメートル（例えば、３５０μｍ）に等しい厚さのＳｉＣ基板が設けられているＳｉＣショットキーダイオード（例えば、４Ｈ−ＳｉＣ）においては、抵抗ＲＯＮの全体的な値の約７０％が該ＳｉＣ基板によるものである。その結果、ＳｉＣ基板の厚さを百マイクロメートル（例えば、１１０μｍ）に近い値へ減少させることは、抵抗ＲＯＮの全体的な値に対して該基板によって与えられる貢献度を著しく減少させることを可能とする（この様な貢献度を約４４％の値とさせる）。従って、中間電圧適用例（６００―１２００Ｖ）に対しては、ＳｉＣ基板の裏側においての該ウエハの研磨プロセスは、必要ではない場合があるとしても、適切なものであると考えられている。
しかしながら、この様な処理ステップは、ウエハの取り扱い及び処理上の深刻な問題を提起しており、例えば過剰に薄いものとさせる場合があり、従って亀裂や反りなどや一般的には損傷現象を発生させる場合がある。
図１は、公知のタイプの合体型ＰＮショットキー（ＭＰＳ）装置１をＸ，Ｙ，Ｚ軸のカーテシアン（３軸）参照系における横断面図で示している。
ＭＰＳ１は、厚さが約３５０μｍであり、表面３ｂと反対側に表面３ａを具備しており、第１ドーピング濃度を有しているＮ型ＳｉＣの基板３と、厚さが５−１０μｍの範囲であり、基板３の表面３ａ上に延在しており、該第１ドーピング濃度よりも低い第２ドーピング濃度を有しており、Ｎ型ＳｉＣのドリフト層２（エピタキシャル態様で成長されている）と、該基板３の表面３ｂ上に延在しているオーミックコンタクト領域６（例えば、ニッケルシリサイド）と、該オーミックコンタクト領域６上に延在しているアノードメタリゼーション８と、該ドリフト層２の上側表面２ａに面しており且つ各々が夫々のＰ型の注入領域９’と金属物質のオーミックコンタクト９”とを包含している該ドリフト層２内におけるマルチ接合障壁（ＪＢ）要素９と、特に、該注入領域（ＪＢ）要素９を完全に取り囲んでいるＰ型の注入領域である端部終端領域、即ち保護リング１０（オプション）と、を包含している。
ショットキーダイオード１２は、ドリフト層２とアノードメタリゼーション８との間の界面に形成されている。特に、ショットキー（半導体−金属）接合は、アノードメタリゼーション８の夫々の部分と直接的に電気的に接触しているドリフト層２の部分によって形成されている。
ＪＢ要素９とショットキーダイオード１２とを含むＭＰＳ装置１の領域（即ち、保護リング１０内に含まれている領域）は該ＭＰＳ装置１のアクティブ区域４である。
図２乃至５は、図１のＭＰＳ装置１を得るために半導体物質のウエハ２０を処理するステップを横断面図で例示している。
図２を参照すると、ウエハ２０は第１導電型（Ｎ）を有しているＳｉＣの基板３を有している。基板３の前部側３ａの上には、例えば、第１導電型（Ｎ）を有しており且つ基板３のドーピング濃度よりも一層低く、例えば、１×１０１４乃至５×１０１６原子数／ｃｍ３の範囲内のドーピング濃度を有しているＳｉＣのドリフト層２が、例えば、エピタキシャル成長によって形成されている。該ドリフト層２は、特に、４Ｈ−ＳｉＣに構成されているが、２Ｈ、６Ｈ、３Ｃ、及び／又は１５Ｒ等のその他のポリタイプを使用することも可能である。
次いで、ドリフト層２の上側にフォトレジスト、又はＴＥＯＳ又は別の物質の付着によってハードマスク２２を形成する。ハードマスク２２は、この同一の図２を参照して以下に記載する注入をシールドするためのような厚さを有している。従って、そのように形成されるハードマスク２２は、相次ぐステップでＭＰＳ装置１のアクティブ区域１４が形成されるウエハ２０の領域内に延在する。
ＸＹ面上の平面図において、ハードマスク２２は、ドリフト層２の上側２ａの領域を被覆しており、それはショットキーダイオード１２を形成し且つ注入領域９’を形成するドリフト層２の上側２ａの領域を露出させたままとさせる。
次いで、第２導電型（Ｐ）を有しているドーピング種（例えば、ボロン又はアルミニウム）を注入するステップがハードマスク２２を利用して実施される（該注入は図中において矢印２４で表している）。この様な注入ステップ期間中に、図３には図示されていない保護リング１０も形成される。
図３を参照すると、マスク２２を除去し且つ注入したドーピング種の拡散及び活性化のために熱アニーリングステップが実施される。該熱アニーリングは、例えば、１６００℃よりも一層高い温度（例えば、１７００乃至１９００℃の範囲内及び幾つかの場合にはそれよりも一層高い）で実施される。該熱アニーリングの後、該注入領域９’は約１×１０１７乃至１×１０２０原子数／ｃｍ３の範囲内のドーピング種の濃度を有している。
該注入領域９’以外のウエハ２０の表面領域を被覆するために特にシリコン酸化物マスク（不図示）を使用して専ら該注入領域９’においてニッケル付着を実施する。高温での次の熱アニーリング（１乃至１２０分の範囲の時間期間で１０００℃に近い温度）が、付着させたニッケルとドリフト層２のシリコンとの間の化学反応によってニッケルシリサイドのオーミックコンタクト９”を形成することを可能とさせる。実際に、付着されたニッケルはドリフト層２の表面物質と反応してＮｉ２Ｓｉ（即ち、オーミックコンタクト）を形成し、一方、該マスクの酸化物と接触するニッケルは反応することは無い。次いで、反応しなかった金属と該マスクとを除去するステップを実施する。
次いで、カソードコンタクトを形成するステップを実施するが、それはオーミックコンタクト６と図１に例示したメタリゼーション１６とを包含している。このステップはウエハ２０の後ろ側を処理することが可能であるようにウエハ２０を回転させることを必要とする。
この処理ステップにおいてカソードコンタクトを形成することは好適である。何故ならば、ウエハ２０の前部側はアノードメタリゼーションを有しておらず、従って金属と半導体との間の不所望の界面反応やショットキーダイオード１２の電気的劣化を起こすことが無いからである。
ニッケル等の金属物質の界面層２６を基板３の表面３ｂ上に付着させる。該界面層２６は、例えば、スパッタリングによって付着され、且つほぼ１０乃至５００ｎｍの範囲の厚さを有している。次いで、高温における熱アニーリグ（１乃至１２０分の範囲における時間期間で９００乃至１０００℃の範囲内）がオーミックコンタクト６を形成させることを可能とし、付着させたニッケルと基板２のシリコンとの間の化学反応によるニッケルシリサイド（Ｎｉ２Ｓｉ）の形成を好適なものとさせる。
次いで、図５において、ウエハ２０を再度回転させ、且つウエハ２０の正面の処理を継続して行い、アノードメタリゼーション８の付着及び成形するためのリソグラフィ及びエッチングステップ（このステップは、それ自身公知の態様で、一つ又はそれ以上の付着マスクの使用と高温でのウエハ２０の処理ステップを必要とする場合がある）と共に、ＭＰＳ装置１の形成を完成させる。従って、ショットキー型の複数個の半導体−金属接合がアノードメタリゼーション８と第１導電型（Ｎ）を有しているドリフト層２の領域との間に形成される。アノードコンタクト端子として機能するアノードメタリゼーション８も形成される。該アノードメタリゼーションのパッシベーション層も公知の態様（不図示）で形成される場合がある。
次いで、裏側の処理のために該ウエハを再度回転させる。オーミックコンタクト６上の金属（例えば、Ａｌ又はＣｕ、又はＴｉ／ＮｉＶ／Ａｇ又はＴｉ／ＮｉＶ／Ａｕ等の合金又は化合物）の更なる付着はカソードメタリゼーション１６を形成する。
同一のウエハ２０上に複数個のＭＰＳ装置１を（典型的に）形成させることが可能である。ウエハのシンギュレーション（ｓｉｎｇｕｌａｔｉｏｎ）の最終ステップを実施して物理的に一つのＭＰＳ装置１をべつのものから分離させる。
図２−５を参照して説明したことから明らかな如く、ウエハ２０の正面（前部）及び裏側（後部）を個々に処理するためにウエハ２０を数回フリップさせるためのウエハ２０の種々の処理ステップは、ウエハ２０及び／又は両側に形成された構造に損傷を与える場合がある。ウエハ２０の厚さが小さければ小さいほど、その影響を一層大きいものとなる。
実際に、前述した如く、ＭＰＳ装置１の抵抗ＲＯＮに対する基板３の寄与を減少させるために基板３が一層薄い場合には、高温においての取り扱い、リソグラフィ、及び処理操作がウエハ２０の亀裂又は反りの発生に寄与する場合がある。
本出願人が検証したところでは、ウエハ２０を薄くすることは、図３のステップの後で且つ図４のステップの前に実施される研磨ステップで得ることが可能であり、この場合には、表面３ｂにおける基板３の一部が物理的に除去されて所望の最終的な厚さ（例えば、１００―１１０μｍ）を達成する。ウエハ２０を薄くすることによるこのステップは、該ウエハをフリッピングさせ（図４のステップの後で且つ図５のステップの前に）且つ該ウエハ２０の正面を処理（図５のステップ）する相次ぐステップを更に一層複雑なものとさせることとなる。ウエハ２０は約１１０μｍのトータルの厚さを有することとなり、実際に、更に処理することは不可能となるか、又は過剰な注意と配慮とを必要とすることとなる。
前述した問題は、説明の便宜上及びより良い理解のために、ＭＰＳ装置を明示的に参照して説明したが、基板の厚さが使用中の装置のオン状態抵抗（ＲＯＮ）を決定する上で役割を果たす任意のＳｉＣを基礎とする装置にたいしても拡張することが可能であることは明らかである。この様な装置においては、基板の厚さを減少させることはＲＯＮにおける改善をもたらすものであるが、前に例示した取り扱い及び処理上の問題が以前として存在しており且つ自由な行動を制限している。
本発明は、従来技術の欠点を解消した、ＳｉＣ電子装置の製造方法及びＳｉＣ電子装置を提供することを目的としている。
本発明によれば、特許請求の範囲において定義されるように、ＳｉＣ電子装置を製造する方法、ＳｉＣ電子装置、及びＳｉＣ電子装置を製造するシステムが提供される。
本発明のより良き理解のために、添付の図面を参照して、純粋に非制限的な例によって、その好適な実施例について説明する。
公知の実施例に基づくＭＰＳ装置の断面図。 図１の装置を製造する公知の或るステップを示した断面図。 図１の装置を製造する公知の或るステップを示した断面図。 図１の装置を製造する公知の或るステップを示した断面図。 図１の装置を製造する公知の或るステップを示した断面図。 本発明の１実施例に基づくＭＰＳ装置の断面図。 本発明の１実施例に基づいて図６の装置を製造する或るステップを示した断面図。 本発明の１実施例に基づいて図６の装置を製造する或るステップを示した断面図。 本発明の１実施例に基づいて図６の装置を製造する或るステップを示した断面図。 本発明の１実施例に基づいて図６の装置を製造する或るステップを示した断面図。 本発明の１実施例に基づいて図６の装置を製造する或るステップを示した断面図。 本発明の１実施例に基づいて図６の装置を製造する或るステップを示した断面図。 本発明の１実施例に基づいて図６の装置を製造する或るステップを示した断面図。
本発明を、特に、合体型ＰＮショットキー（ＭＰＳ）装置を参照して説明するが、以下の説明から明らかなように、本発明は一般的に任意のＳｉＣを基礎とした電子装置に対して適用可能なものである。
図６は、本発明の１側面に基づく合体型ＰＮショットキー（ＭＰＳ）装置５０を軸Ｘ、Ｙ、Ｚのカーテシアン（３軸）参照系における断面図で示している。
ＭＰＳ装置５０は、７０―１８０μｍの範囲内でより特定的には１００―１２０μｍの範囲内で例えば１１０μｍに等しい厚さで表面５３ｂと反対側に表面５３ａを具備しており第１ドーピング濃度を有しているＮ型ＳｉＣの基板５３と、５−１０μｍの範囲の厚さで基板５３の表面５３ａ上に延在しており該第１ドーピング濃度よりも一層低い第２ドーピング濃度を有しているＮ型ＳｉＣのドリフト層（エピタキシャル態様で成長されている）と、基板５３の表面５３ｂ上に延在しているオーミックコンタクト領域又は層５６（ＴｉｘＣｙ、ＴｉｘＳｉｙ，及びＴｉｘＳｉｙＣｚ−タイプの化合物の形成）と、該オーミックコンタクト５６上に延在している例えばＴｉ／ＮｉＶ／Ａｇ又はＴｉ／ＮｉＶ／Ａｕのカソードメタリゼーション５７と、該ドリフト層５２の上部表面５２ａ上に延在しており例えばＴｉ／ＡｌＳｉＣｕ又はＮｉ／ＡｌＳｉＣｕのアノードメタリゼーション５８と、該アノードメタリゼーション５８を保護するための該アノードメタリゼーション５８上のパッシベーション層６９と、該ドリフト層５２の上部表面５２ａに面しており且つ各々がＰ型の夫々の注入領域５９’と金属物質のオーミックコンタクト５９”とを包含している該ドリフト層５２におけるマルチ接合障壁（ＪＢ）要素５９と、特にＰ−型の注入領域であって該接合障壁（ＪＢ）要素５９を完全に取り囲んでいる端部終端領域又は保護リング６０（オプション）と、を包含している。
１個又はそれ以上のショットキーダイオード６２が、該注入領域５９’に対して横方向でドリフト層５２とアノードメタリゼーション５８との間の界面に形成されている。特に、ショットキー（半導体−金属）接合が、アノードメタリゼーション５８の夫々の部分と直接的に電気的に接触しているドリフト層５２の部分によって形成されている。
該ＪＢ要素５９とショットキーダイオード６２とを含むＭＰＳ装置５０の領域（即ち、保護リング６０内に閉じ込められた領域が該ＭＰＳ装置５０のアクティブ区域５４である。
本発明の１側面によれば、前述したように、オーミックコンタクト領域５６は、チタンシリサイド（ＴｉｘＣｙ、ＴｉｘＳｉｙ、及びＴｉｘＳｉｙＣｚ−タイプの化合物の形成）を包含しており、且つチタンを基板５３の表面５３ｂ上に付着させ且つ該付着させたチタンと基板５３の物質との間に化学反応を熱的に発生させることによって得られる。１４００−２６００℃の範囲内の温度で得られる化学反応は、ＴｉｘＣｙ、ＴｉｘＳｉｙ、及びＴｉｘＳｉｙＣｚ−タイプのチタン化合物の形成に好適であり、該オーミックコンタクト領域５６を特に適切なものとさせる。オーミックコンタクト領域５６を形成するステップについて、ＭＰＳ装置５０（図７−１３）を製造するステップを明示的に参照して以下に説明する。
図７を参照すると、ＳｉＣ（特に、４Ｈ−ＳｉＣであるが、専らというわけではないが、２Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、及び６Ｈ−ＳｉＣ等のその他のポリタイプを使用することも可能）の基板５３を含むウエハ１００が設けられている。
基板５３は、第１導電型（この実施例においては、Ｎ型ドーパント）を有しており、且つＺ軸に沿って互いに反対側である前部表面５３ａと後部表面５３ｂとが設けられている。基板５３は、１×１０１９乃至１×１０２２原子数／ｃｍ３の範囲におけるドーピング濃度を有している。
ウエハ１００の正面は前部表面５３ａに対応しており、且つウエハ１００の裏側は後部表面５３ｂに対応している。基板３０の固有抵抗は、例えば、５乃至４０ｍΩ・ｃｍの範囲内である。
基板５３の前部表面５３ａ上には、基板５３のドーピング濃度よりも低いドーピング濃度を有しており、例えば１×１０１４乃至５×１０１６原子数／ｃｍ３の範囲内であり、且つ第１導電型（Ｎ）を有しているシリコンカーバイドのドリフト層５２が、例えばエピタキシャル成長によって、形成されている。ドリフト層５２は、特に４Ｈ−ＳｉＣであるＳｉＣから構成されているが、２Ｈ、６Ｈ，３Ｃ，又は１５Ｒ等のその他のＳｉＣポリタイプを使用することも可能である。
ドリフト層５２は、上部側５２ａと下部側５２ｂとの間に定義される厚さを有している（下部側５２ｂは基板５３の前部表面５３ａと直接接触している）。
次いで、図８を参照すると、ドリフト層５２の上部側５２ａ上にハードマスク７０が、例えばフォトレジスト、又はＴＥＯＳ、又はその目的に適した別の物質の付着によって、形成されている。ハードマスク７０は０．５乃至２μｍの範囲内の厚さ、又は、いずれにおいても、同じ図８を参照して以下に説明する注入を遮蔽するような厚さ、を有している。ハードマスク７０は、相次ぐステップにおいて、ＭＰＳ装置５０のアクティブ区域５４が形成されるようなウエハ１００の領域において延在している。
ＸＹ面上の平面図において、ハードマスク７０は、ショットキーセル（ダイオード６２）を形成するドリフト層５２の上部側５２ａの領域を被覆し且つ図６を参照して既に説明した注入領域５９’を形成するドリフト層５２の上部側５２ａの領域を露出させたままとさせる。
次いで、ハードマスク７０を使用して、第２導電型（Ｐ）を有するドーピング種（例えば、ボロン又はアルミニウム）を注入するステップを実施する（尚、該注入は図中に矢印で示してある）。図８のステップ期間中に、保護リング６０も、存在する場合には、形成される。
オプションとして、図８の注入ステップは、１×１０１８原子数／ｃｍ３よりも高いドーピング濃度を有する注入領域５９’を形成させるために、注入エネルギが３０乃至４００ｋｅＶの範囲内で且つドーズが１×１０１２乃至１×１０１５原子数／ｃｍ２の範囲内でもって第２導電型を有するドーピング種の一つ又はそれ以上の注入を包含している。
続いて、図９を参照すると、マスク７０を除去し且つ熱処理（即ち熱アニーリング）ステップを実施して図８のステップで注入したドーピング種の拡散及び活性化を発揮させる。該アニーリングは、例えば、１６００℃よりも一層高い温度（例えば、１７００乃至１９００℃の範囲内で、幾つかの場合には、それよりも一層高い）で実施させる。従って、注入領域５９’が形成され、それは約１×１０１７乃至１×１０２０原子数／ｃｍ３の範囲内のドーピング種の濃度を有している。
同時に、ショットキーセルも形成されるが、それは、ドリフト層５２の一部が注入領域５９’へ向けて、即ち、換言すると、図８の注入ステップ期間中にマスクされていたドリフト層５２の部分へ向けて横方向（Ｘに沿って）延在する。
図１０を参照すると、オーミックコンタクト５９”（この場合は、例えば、ニッケルシリサイド）が各注入領域５９’に形成されて、夫々のＪＢ要素５９の形成に貢献する。断面図に見えている注入領域５９’は、非制限的な実施例において、互いに完全に接続されている（即ち、それは格子を形成している）。その結果、オーミックコンタクト５９”も互いに完全に接続されており、且つ注入領域５９’へ電気的に接続されている。
オーミックコンタクト５９も保護リング６０（存在する場合）に形成され、且つ該オーミックコンタクト５９”へ電気的に接続される。
オーミックコンタクト５９”の形成は、薄い酸化物（例えば、１００乃至５００ｎｍの範囲内）のハードマスクを形成し、次いでフォトリソグラフィ及び化学的エッチングステップを実施してオーミックコンタクト５９”を形成すべき領域を化学的にエッチングし、次いで金属物質（例えば、ニッケル）の付着を実施し且つ次いで熱アニーリング（例えば、１乃至１２０分の時間期間で９００乃至１１００℃の範囲の温度で）を実施する、ことを包含している。そのように付着された該金属は、表面のＳｉＣ物質と反応してオーミック化合物（例えば、ニッケルシリサイド）を形成し、一方、該ハードマスクの酸化物と接触している金属は反応することはない。次いで、その反応しなかった金属と該ハードマスクとを除去するステップを実施する。
次いで、図１１を参照すると、アノード端子を形成するステップを実施する。
そのために、例えば、チタン、又はニッケル、又はモリブデンなどの金属物質の界面層６７をドリフト層５２上に付着させる。該界面層６７は、スパッタリングによって付着され、且つ約１０乃至５００ｎｍの範囲内の厚さを有している。界面層６７は、オーミックコンタクト５９”を介して注入領域５９’と接触すると共にドリフト層５２の露出領域（即ち、ショットキーセル）と接触して延在している。特に、界面層６７は、ドリフト層５２の露出領域とのショットキーコンタクト／ショットキー障壁の形成に寄与すると共に、オーミックコンタクト５９”を介しての注入領域５９’との接合障壁（ＪＢ）要素の形成に寄与している。
次いで、界面層６７の上部で且つそれと直接接触して更なる金属層６８を形成する。該金属層６８は、例えば、アルミニウム又は銅からなるものであり且つ数ミクロン、例えば、１−１０μｍの範囲内の厚さを有している。
界面層６７と金属層６８とから構成される組立体は、図６を参照して前述したアノードメタリゼーション５８を形成する。
図１１に示されるごとく、複数個のショットキー型の半導体−金属接合（ショットキーダイオード１２）が、アノードメタリゼーション５８と第１導電型（Ｎ）を有しているドリフト層５２の領域との間に同様に形成される。
代替的実施例（不図示）においては、界面層６７が省略され、従って金属層５８がドリフト層５２と直接接触して延在する。
図１２を参照すると、パッシベーション層６９（例えば、ポリイミドの）もアノードメタリゼーション５８上に形成され、且つアノードメタリゼーション５８とコンタクトするために電気的コンタクト７０の一つ又はそれ以上の領域を開放する形状とされる。
次いで、図１３を参照すると、カソードコンタクト端子をウエハ１００の裏側、即ち基板５３の後部表面５３ｂに形成する。
カソードの形成は、基板５３の後部表面５３ｂにメタリゼーションそして該メタリゼーションと後部表面５３ｂとの間にオーミックコンタクト領域又は層を形成することを包含している。該オーミックコンタクト層は、該メタリゼーションと基板５３との間の電気的コンタクトを好適なものとさせるためである。
更に詳細には、該オーミックコンタクトの形成は、例えばスパッタリングによって基板５３の後部表面５３ｂ上に中間層７２（特に、チタン）を付着させることを包含している。該中間層７２は、例えば、１０乃至２００ｎｍの範囲内で、特に１００ｎｍに等しい厚さを有している。
オーミックコンタクトの発生は、該中間層７２のチタンが該基板５３のカーボン及びシリコンと反応することを必要とする。ウエハ１００の正面側に存在する構造に熱的に影響を与えること無しにＴｉｘＣｙ、ＴｉｘＳｉｙ、及びＴｉｘＳｉｙＣｚ化合物を発生するのに必要な熱的条件を中間層７２において発生させるために、１４００乃至２６００℃の範囲内で例えば２０００℃に等しい温度まで中間層７２を局所的に加熱させるようなビーム８２を発生するレーザー供給源８０が使用される。
レーザービーム８２が入射する中間層７２の表面部分において該中間層７２の厚さ（
Ｚ軸）全体にわたり実質的に一様にこの様な温度に到達することは、ＴｉｘＣｙ、ＴｉｘＳｉｙ、及びＴｉｘＳｉｙＣｚ型のチタン化合物の発生を適切なものとさせ、該中間層７２を図６に示したオーミックコンタクト領域５６へ変換させる。ＴｉからＴｉｘＣｙ、ＴｉｘＳｉｙ、及びＴｉｘＳｉｙＣｚ型のＴｉ化合物への中間層７２の変換は、該中間層７２の全使用可能表面を加熱することにより発生する。尚、該「使用可能表面」とは、ここでは、（例えば、設計により定義されて）オーミックコンタクトとして作用することが所望される中間層７２の表面部分のことを意味しており、該使用可能表面は中間層７２の全表面に対応するものではない場合がある（例えば、アクティブ区域５４に関して横方向の中間層７２の部分は、電荷の導通の寄与するものではないのでＭＰＳ装置５０の使用期間中に興味のあるものではない。）。
従って、中間層７２は前述したオーミックコンタクト領域又は層５６となり、即ちオーミック特性と非ショットキー特性とを有している。
次いで、中間層７２／オーミックコンタクト５６上にカソードメタリゼーション５７の形成が、例えば、Ｔｉ／ＮｉＶ／Ａｇ又はＴｉ／ＮｉＶ／Ａｕをスパッタリングすることにより付着させて実施される。従って、図６のＭＰＳ装置５０が得られる。
レーザー８０は、例えば、エキシマＵＶレーザーである。その他のタイプのレーザーを使用することも可能であり、可視光領域における波長を有するレーザーも含まれる。
チタンの中間層７２の場合における（チタンに基づいてオーミックコンタクトを発生させるため）本発明の目的を達成させるために最適化されたレーザー８０の構成及び動作パラメータは、以下の通りであって、
※２９０乃至３７０ｎｍの範囲内で、特に３１０ｎｍ、の波長：
※１００乃至３００ｎｓの範囲内で、特に１６０ｎｓのパルス期間；
※１乃至１０個の範囲内で、特に４個のパルス数；
※１乃至４Ｊ／ｃｍ２の範囲内で、特に３Ｊ／ｃｍ２のエネルギ密度；
※１４００乃至２６００℃の範囲内で、特に２０００℃の温度；
の通りである。
ＭＰＳ装置５０のオン状態抵抗（ＲＯＮ）の特性を改善させるために（即ち、ＲＯＮの値を減少させるために）、後部表面５３ａにおける基板５３の研磨ステップによってウエハ１００を薄くさせることが可能である。この研磨ステップは、図１２のステップの後で且つ図１３のステップの前に行われるものであり、即ちオーミックコンタクト５６を形成する前である。基板５３の薄層化はそれが所望の厚さ、例えば７０乃至１８０μｍの範囲内の厚さに到達するまで進行する。
同一のウエハ１００上に、複数個のＭＰＳ装置５０を形成することが可能である。この場合に、該ダイの最終的なシンギュレーションステップが実施されて１個のＭＰＳ装置５０を別のものから物理的に分離させる。
本発明の更なる実施例によれば、オーミックコンタクト領域５６はチタン化合物（ＴｉｘＣｙ、ＴｉｘＳｉｙ、及びＴｉｘＳｉｙＣｚ）以外の物質からなるものとすることが可能である。例えば、オーミックコンタクト領域５６の形成は、基板５３の後部表面５３ｂにおいてチタン以外の金属物質の中間層７２を付着させ（又は別の技術で形成し）且つ、前述した如くに、中間層７２の物質と基板５３の物質との間にオーミック化合物又は合金を形成することが適切であるようにレーザービーム８２によってこの様な中間層７２を加熱（前述した如く、１４００乃至２６００℃の範囲内の温度へ）して実施することが可能である。
例えば、ＳｉＣの基板５３について考えた場合に、
中間層７２がＭｏからなり、且つレーザーによる熱的アニーリングはＭｏｘＣｙ、ＭｏｘＳｉｙ，及びＭｏｘＳｉｙＣｚの発生に適しており、又は
中間層７２がＴａからなり、且つレーザーによる熱的アニーリングはＴａｘＣｙ、ＴａｘＳｉｙ，及びＴａｘＳｉｙＣｚの発生に適しており、又は
中間層７２がＷからなり、且つレーザーによる熱的アニーリングはＷｘＣｙ、ＷｘＳｉｙの発生に適しており、又は
中間層７２がＣｏからなり、且つレーザーによる熱的アニーリングはＣｏｘＳｉｙの発生に適しており、又は
中間層７２がＮｉからなり、且つレーザーによるＮｉｘＳｉｙの発生に適している。
本記載により与えられる本発明の特性を吟味することから、本発明の利点を明らかである。
特に、本解決手段は、ＳｉＣの非常に薄い（１８０ｍｍ以下）ウエハ上に製造されるパワー装置の後部上にオーミックコンタクトを形成することを可能とする。この解決手段によれば、該ウエハの前部上にアノードメタリゼーション及びパッシベーションを付着させ且つ画定した後に、従来技術（１８０μｍより大きな厚さとすることを必要とする）の処理制限無しで、基板を所望の厚さに薄くさせる。次いで、Ｔｉ層がウエハの後部上に付着され且つオーミックコンタクトの形成がアニーリング用のレーザープロセスによって実施され、ウエハの前部上に前に作った構造を維持させる。この解決手段でもって、次のような利点が得られ、即ち、
処理の流れの簡単化（本解決手段においては、実際に、装置の前部の処理を完了した後にウエハの薄層化が実施される）；
オーミックコンタクトのより良い品質（オーミックコンタクトの形成に続いてただ一つの処理ステップのみ）；
ウエハの亀裂発生の危険性の減少（ウエハの薄層化に続いて単に一つの回転及び単に３つの処理ステップのみ）；
ウエハの薄層化のステップの後にリソグラフィの制限無し；
装置の全体的なＲＯＮに対する基板の抵抗性寄与の顕著な低下；
等である。
更に、チタンに基づくオーミックコンタクトの相継ぐ形成のための開始物質としてチタンを使用することは、従来技術に基づいてニッケルを使用することと比較して幾つかの利点がある。例えば、反応層の連続性及び一様性、反応層中におけるＣの凝塊体の不存在、反応層の機械的強度等であり、それはＴｉｘＣｙ、ＴｉｘＳｉｙ、及びＴｉｘＳｉｙＣｚ―型の化合物の存在に起因するものである。
最後に、特許請求の範囲に記載する本発明の保護範囲を逸脱すること無しに、本書に記載し且つ例示したことに対して修正及び変形を行うことが可能であることはあきらである。特に、既に前に観察されるごとく、本発明はＭＰＳ装置の後部上にオーミックコンタクトを形成することに制限されるものではなく、例えば、ショットキーダイオード、ＪＳＢ装置、ＭＯＳＦＥＴ、ＩＧＢＴ、ＪＦＥＴ、ＤＭＯＳ等の一般的な垂直導通電子装置における後部オーミックコンタクトの形成へ拡張されるものである。
以上本発明の具体的実施の態様について詳細に説明したが、本発明はこれらの具体的な実施態様にのみ制限されるべきものではなく、特許請求の範囲により規定される本発明の範囲を逸脱すること無しに種々の変形及び修正を行うことが可能であることは勿論である。

Claims (17)

  1. ＳｉＣに基づく電子装置（５０）を製造する方法において、
    （ａ）方向（Ｚ）に沿って互いに反対側の前部側（５３ａ）と後部側（５３ｂ）とを具備しているＳｉＣの基板（５３）を用意し、
    （ｂ）該基板（５３）の前部側（５３ａ）において、ＳｉＣの構造層（５２）を形成し、
    （ｃ）該電子装置（５０）の使用期間中に電流の発生及び／又は導通において役目を果たす前記電子装置（５０）のアクティブ領域を前記構造層（５２）内に形成し、
    （ｄ）前記構造層（５２）上に第１電気端子（５８）を形成し、
    （ｅ）前記ステップ（ａ）乃至（ｄ）の後に、該基板（５３）の後部側（５３ｂ）に、チタン、モリブデン、タンタル、タングステン、コバルト、ニッケルから選択される第１金属の中間層（７２）を形成し、
    （ｆ）前記中間層（７２）の選択的部分において前記第１金属の化合物の形成を適切なものとするために１４００乃至２６００℃の範囲内の温度において前記選択的部分の局所的加熱を発生させるためにレーザービーム（８２）によって前記選択的部分を加熱させ、及び
    （ｇ）前記電子装置（５０）の第２電気端子（５７）をステップ（ｆ）の後に前記中間層（７２）上に形成する、
    ことを包含している方法。
  2. 前記第１金属がチタンであり且つ前記第１金属の前記化合物がＴｉｘＣｙ、ＴｉｘＳｉｙ、及びＴｉｘＳｉｙＣｚを包含している請求項１記載の方法。
  3. 前記レーザービーム（８２）が以下のパラメータ、即ち
    ※２９０乃至３７０ｎｍの範囲内で特に３１０ｎｍの波長、
    ※１００乃至３００ｎｓの範囲内で特に１６０ｎｓのパルス期間、
    ※１乃至１０個の範囲内で特に４個のパルス数、
    ※１乃至４Ｊ／ｃｍ２の範囲内で特に３Ｊ／ｃｍ２のエネルギ密度、
    ※１４００乃至２６００℃の範囲内で特に２０００℃の温度、
    で発生される請求項２記載の方法。
  4. 該第１金属の該化合物の形成が該中間層（７２）の前記方向（Ｚ）に沿っての厚さ全体にわたって発生する請求項１乃至３の内のいずれか１項に記載の方法。
  5. 更に、ステップ（ｅ）の前に、１８０μｍ以下の該基板（５３）の最終的な厚さに到達まで該後部側（５３ｂ）において該基板（５３）を薄くさせるステップを有している請求項１乃至４の内のいずれか１項に記載の方法。
  6. 該基板が４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、１５Ｒ−ＳｉＣの内の一つである請求項１乃至５の内のいずれか１項に記載の方法。
  7. 前記電子装置（５０）が、合体型ＰＮショットキーダイオード、ショットキーダイオード、ＪＢＳダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ、ＪＦＥＴ、ＤＭＯＳの内の一つである請求項１乃至６の内のいずれか１項に記載の方法。
  8. 前記電子装置（５０）が合体型ＰＮショットキー、ＭＰＳ、ダイオードであって、
    該構造層（５２）が第１導電型（Ｎ）を有している該
    ＭＰＳダイオードのドリフト層（２）であり、
    該アクティブ領域が該第１導電型（Ｎ）に対して反対の第２導電型（Ｐ）を有しているドープ領域（５９’）を包含しており、
    前記ドープ領域（５９’）と接合−障壁ＪＢダイオードを形成し且つ該ドリフト層（５２）とショットキーダイオードを形成するように、該第１電気端子（５８）が、該ドープ領域（５９’）と電気的コンタクトをしており且つ該ドープ領域（５９’）に対して横方向に該ドリフト層（５２）と直接電気的コンタクトをしているアノード金属端子であり、
    該第２電気端子（５７）がカソード端子であり、
    前記ＪＢダイオード及びショットキーダイオードが該ＭＰＳ装置（５０）のアクティブ区域（５４）を画定している、
    請求項７記載の方法。
  9. 更に、前記ドープ領域（５９’）に第２金属を付着させ且つ前記第２金属のシリサイドの形成を可能とさせるための熱アニーリングを行って該ドープ領域（５９’）においてオーミックコンタクトを形成する各ステップを有している請求項８記載の方法。
  10. ＳｉＣを基礎とした電子装置（５０）において、
    方向（Ｚ）に沿って互いに反対側である前部側（５３ａ）と後部側（５３ｂ）とを有しているＳｉＣの基板（５３）、
    該基板（５３）の前部側（５３ａ）に延在しているＳｉＣの構造層（５２）、
    本電子装置（５０）の使用期間中に電流の発生及び／又は導通における役割を有しており前記構造層（５２）内に延在しているアクティブ領域、
    前記構造層（５２）上に延在している第１電気端子（５８）、
    該基板（５３）の後部側（５３ｂ）に延在しておりチタン、モリブデン、タンタル、タングステン、コバルトから選択される第１金属の化合物の中間層（７２）、
    該中間層（７２）上を延在している第２電気端子（５７）、
    を有している電子装置。
  11. 該中間層（７２）がチタンからなり且つ前記金属化合物がＴｉｘ、ＴｉｘＳｉｙ、及びＴｉｘＳｉｙＣｚを含んでいる請求項１０記載の電子装置。
  12. 該基板（５３）が１８０μｍ以下の厚さを有している請求項１０又は１１項記載の電子装置。
  13. 該基板が４Ｈ−ＳｉＣ、６Ｈ―ＳｉＣ、３Ｃ−ＳｉＣ、１５Ｒ−ＳｉＣの内の一つである請求項１０乃至１２の内のいずれか１項に記載の電子装置。
  14. 本電子装置（５０）が合体型ＰＮショットキーダイオード、ショットキーダイオード、ＪＢＳダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ、ＪＦＥＴ、ＤＭＯＳの内のいずれか一つである請求項１０乃至１３の内のいずれか１項に記載の電子装置。
  15. 本電子装置（５０）が合体型ＰＮショットキー、ＭＰＳ、ダイオードであって、
    該構造層（５２）が第１導電型（Ｎ）を有しているＭＰＳダイオードのドリフト層（２）であり、
    該アクティブ領域が該第１導電型（Ｎ）と反対の第２導電型（Ｐ）を有しているドープ領域（５９’）を包含しており、
    該第１電気端子（５８）がアノード端子であり且つ該第１メタリゼーション（６８）が該ドープ領域（５９’）と電気的にコンタクトしており且つ該ドープ領域（５９’）に対して横方向の該ドリフト層（５２）と直接的な電気的コンタクトをしていて、前記ドープ領域（５９’）と接合障壁ＪＢダイオードを形成し且つ該ドリフト層（５２）とショットキーダイオードを形成しており、
    該第２電気端子がカソード端子であり、
    該ＪＢダイオード及び該ショットキーダイオードが該ＭＰＳダイオード（５０）のアクティブ区域（５４）を画定している、
    電子装置。
  16. ＳｉＣを基礎とした電子装置（５０）を製造するシステムにおいて、
    ＳｉＣの基板（５３）の前部側（５３ａ）にＳｉＣの構造層（５２）を形成するための第１反応室、
    前記構造層（５２）内に、該電子装置（５０）の使用期間中に電流の発生及び／又は導通における役割を具備しているアクティブ領域を形成するための第２反応室、
    前記構造層（５２）上に第１電気端子（５８）を及び該基板（５３）の後部側（５３ｂ）にチタン、モリブデン、タンタル、タングステン、コバルトから選択される金属の中間層（７２）を形成するための第３反応室、
    該中間層（７２）の選択部分に前記金属の化合物を形成するために１４００乃至２６００℃の範囲内の温度に局所的加熱を発生させるため前記選択部分を加熱するために該中間層（７２）の該選択部分へ向けて操縦可能なレーザービーム（８２）を発生させる構成とされているレーザー装置（８０）、
    を有しているシステム。
  17. 前記レーザー装置（８０）が以下のパラメータ、即ち、
    ２９０乃至３７０ｎｍの範囲内で特に３１０ｎｍの波長、
    １００乃至３００ｎｓの範囲内で特に１６０ｎｓのパルス期間、
    １乃至１０個で特に４個のパルス数、
    １乃至４Ｊ／ｃｍ２の範囲内で特に３Ｊ／ｃｍ２のエネルギ密度、
    １４００乃至２６００℃の範囲内で特に２０００℃の到達温度、
    でもって該レーザービーム（８２）を発生する構成とされている請求項１６記載のシステム。
JP2021030603A 2020-03-05 2021-02-26 処理ステップを減少させたＳｉＣ電子装置の製造方法及びＳｉＣ電子装置 Pending JP2021141322A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT102020000004696A IT202000004696A1 (it) 2020-03-05 2020-03-05 METODO DI FABBRICAZIONE DI UN DISPOSITIVO ELETTRONICO IN SiC CON FASI DI MANIPOLAZIONE RIDOTTE, E DISPOSITIVO ELETTRONICO IN SiC
IT102020000004696 2020-03-05

Publications (1)

Publication Number Publication Date
JP2021141322A true JP2021141322A (ja) 2021-09-16

Family

ID=70480795

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021030603A Pending JP2021141322A (ja) 2020-03-05 2021-02-26 処理ステップを減少させたＳｉＣ電子装置の製造方法及びＳｉＣ電子装置

Country Status (5)

Country Link
US (2) US11784049B2 (ja)
EP (1) EP3876263A1 (ja)
JP (1) JP2021141322A (ja)
CN (2) CN113363153A (ja)
IT (1) IT202000004696A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110265486B (zh) * 2019-06-20 2023-03-24 中国电子科技集团公司第十三研究所 氧化镓sbd终端结构及制备方法
IT202000008167A1 (it) 2020-04-17 2021-10-17 St Microelectronics Srl Attivazione droganti e formazione di contatto ohmico in un dispositivo elettronico in sic, e dispositivo elettronico in sic

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050104072A1 (en) 2003-08-14 2005-05-19 Slater David B.Jr. Localized annealing of metal-silicon carbide ohmic contacts and devices so formed
KR20130086057A (ko) * 2005-09-16 2013-07-30 크리 인코포레이티드 실리콘 카바이드 전력 소자들을 그 상에 가지는 반도체 웨이퍼들의 가공방법들
DE102006050360B4 (de) 2006-10-25 2014-05-15 Infineon Technologies Austria Ag Verfahren zum Erzeugen eines elektrischen Kontakts auf SiC
JP5175872B2 (ja) 2010-01-21 2013-04-03 株式会社東芝 半導体整流装置
CN103608498B (zh) 2011-07-20 2018-04-10 住友电气工业株式会社 碳化硅衬底、半导体装置及它们的制造方法
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
CN104540546B (zh) 2012-08-08 2017-12-26 皇家飞利浦有限公司 新生儿护理中适于婴儿位置的光疗系统
JP2014063948A (ja) 2012-09-24 2014-04-10 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP6135537B2 (ja) 2014-02-10 2017-05-31 トヨタ自動車株式会社 ＳｉＣ基板を利用する半導体装置とその製造方法
US8962468B1 (en) 2014-04-23 2015-02-24 United Silicon Carbide, Inc. Formation of ohmic contacts on wide band gap semiconductors
CN105206681B (zh) * 2014-06-20 2020-12-08 意法半导体股份有限公司 宽带隙高密度半导体开关器件及其制造方法
JP2016046449A (ja) * 2014-08-26 2016-04-04 住友重機械工業株式会社 半導体素子の製造方法
DE102017100109A1 (de) * 2017-01-04 2018-07-05 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
US10629686B2 (en) * 2018-08-02 2020-04-21 Semiconductor Components Industries, Llc Carbon-controlled ohmic contact layer for backside ohmic contact on a silicon carbide power semiconductor device
CN109326657A (zh) 2018-08-29 2019-02-12 北京时代民芯科技有限公司 一种碳化硅基紫外探测器及其制备方法
CN109037041A (zh) 2018-09-21 2018-12-18 黄兴 一种碳化硅的欧姆接触的制备方法及器件
EP3712962B1 (en) * 2019-03-22 2023-06-07 STMicroelectronics S.r.l. Semiconductor mps diode with reduced current-crowding effect and manufacturing method thereof
IT202000008167A1 (it) 2020-04-17 2021-10-17 St Microelectronics Srl Attivazione droganti e formazione di contatto ohmico in un dispositivo elettronico in sic, e dispositivo elettronico in sic
IT202000008179A1 (it) 2020-04-17 2021-10-17 St Microelectronics Srl Formazione di contatti ohmici in un dispositivo elettronico basato su sic, e dispositivo elettronico
IT202000015100A1 (it) 2020-06-23 2021-12-23 St Microelectronics Srl Metodo di fabbricazione di un dispositivo rivelatore di una radiazione uv basato su sic e dispositivo rivelatore di una radiazione uv basato su sic

Also Published As

Publication number Publication date
US20210280424A1 (en) 2021-09-09
EP3876263A1 (en) 2021-09-08
CN113363153A (zh) 2021-09-07
US11784049B2 (en) 2023-10-10
CN216719954U (zh) 2022-06-10
US20230411158A1 (en) 2023-12-21
IT202000004696A1 (it) 2021-09-05

Similar Documents

Publication Publication Date Title
US12027591B2 (en) Method for forming a semiconductor device and a semiconductor device
US9825145B2 (en) Method of manufacturing silicon carbide semiconductor device including forming an electric field control region by a laser doping technology
US11342420B2 (en) Heterojunction devices and methods for fabricating the same
US20190131443A1 (en) Semiconductor device and method of manufacturing semiconductor device
EP2184782A1 (en) Schottky barrier diode
US20230411158A1 (en) Method for manufacturing a sic electronic device with reduced handling steps, and sic electronic device
CN109841616B (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
JP2014078747A (ja) 高電力絶縁ゲート・バイポーラ・トランジスタ
EP3896720A1 (en) Ohmic contact formation in a sic-based electronic device, and electronic device
JP7225873B2 (ja) 半導体装置及び半導体装置の製造方法
US20230343831A1 (en) DOPING ACTIVATION AND OHMIC CONTACT FORMATION IN A SiC ELECTRONIC DEVICE, AND SiC ELECTRONIC DEVICE
CN109427563A (zh) 碳化硅器件和用于制造碳化硅器件的方法
CN212365972U (zh) 融合pn肖特基二极管
JP2018082056A (ja) 半導体装置および半導体装置の製造方法
US11557506B2 (en) Methods for processing a semiconductor substrate
JP2004022796A (ja) 炭化珪素半導体素子およびその形成方法
US20230299148A1 (en) Forming an electronic device, such as a jbs or mps diode, based on 3c-sic, and 3c-sic electronic device
EP4246554A1 (en) Forming an electronic device, such as a jbs or mps diode, based on 3c-sic, and 3c-sic electronic device
JP7276407B2 (ja) 炭化珪素半導体装置
CN116779659A (zh) 形成基于3C－SiC的电子器件以及3C－SiC电子器件
JP2018006564A (ja) 半導体装置および半導体装置の製造方法
JP2020047672A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240226

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20240226