JP2021103698A - 基板処理システム - Google Patents

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Abstract

【課題】基板が複数積層された半導体装置を製造するにあたり、基板に対する所定の処理を効率よく行い、基板処理のスループットを向上させる。【解決手段】基板処理システム1は、基板に所定の処理を行う処理ステーション3と、処理ステーション3に対して基板を搬送する搬送装置13を備えた搬入出ステーション2と、を有する。処理ステーション3は、半導体装置に積層される複数の基板のうち、第1の基板Sと第2の基板Wを接合する接合装置42と、接合装置42で接合された重合基板Tの、第1の基板の厚みWを減少させる第1の板厚減少装置60と、第1の板厚減少装置60で減少した第1の基板Wの厚みをさらに減少させる第2の板厚減少装置61と、を有する。【選択図】図3

Description

本発明は、基板に対して所定の処理を行い、当該基板が複数積層された半導体装置を製造する基板処理システムに関する。
近年、半導体装置の高性能化が要求され、半導体デバイスの高集積化が進んでいる。かかる状況下で、高集積化された半導体デバイスを水平面内に複数配置し、これら半導体デバイスを配線で接続して半導体装置を製造する場合、配線長が増大し、それにより配線の抵抗が大きくなること、また配線遅延が大きくなることが懸念される。
そこで、複数のデバイスが形成された複数の半導体ウェハ(以下、ウェハという。)を3次元に積層する3次元集積技術が提案されている。この3次元集積技術において、例えば特許文献1に記載の方法では、先ず、ウェハ同士を積層した後、一のウェハの加工面(非接合面)を研削し、当該一のウェハの厚みを減少させる。その後、この厚みが減少した一のウェハ上に、さらに別のウェハを積層し、当該別のウェハの加工面(非接合面)を研削する。このようにウェハの積層と研削を繰り返し行い、積層型の半導体装置を製造する。
特開2012−69736号公報
しかしながら、特許文献1には積層型の半導体装置の製造方法は記載されているものの、一連のウェハ処理を行うための具体的な装置構成は開示されておらず、ウェハ処理を効率よく行うことは全く考慮されていなかった。このため、ウェハ処理全体のスループットに改善の余地があった。
本発明は、上記事情に鑑みてなされたものであり、基板が複数積層された半導体装置を製造するにあたり、基板に対する所定の処理を効率よく行い、基板処理のスループットを向上させることを目的とする。
上記課題を解決する本発明の一態様は、基板に対して所定の処理を行い、当該基板が複数積層された半導体装置を製造する基板処理システムであって、基板に所定の処理を行う処理ステーションと、前記処理ステーションに対して基板を搬送する搬送装置を備えた搬入出ステーションと、を有し、前記処理ステーションは、前記半導体装置に積層される複数の基板のうち、第1の基板と第2の基板を接合する接合装置と、前記接合装置で接合された重合基板の、前記第1の基板の厚みを減少させる第1の板厚減少装置と、前記第1の板厚減少装置で減少した前記第1の基板の厚みをさらに減少させる第2の板厚減少装置と、を有する。
本発明によれば、基板が複数積層された半導体装置を製造するにあたり、基板に対する所定の処理を一の基板処理システムで効率よく行い、基板処理のスループットを向上させることができる。
本実施形態の第1のプロセスにおけるウェハの様子を示す説明図である。 本実施形態の第2のプロセスにおけるウェハの様子を示す説明図である。 第1の実施形態にかかる基板処理システムの構成の概略を模式的に示す平面図である。 第1の実施形態にかかる基板処理システムで行われる第1のプロセスの主な工程を示すフローチャートである。 第2の実施形態にかかる基板処理システムの構成の概略を模式的に示す平面図である。 第3の実施形態にかかる基板処理システムの構成の概略を模式的に示す平面図である。 第3の実施形態にかかる基板処理システムで行われる第2のプロセスの主な工程を示すフローチャートである。 第4の実施形態にかかる基板処理システムの構成の概略を模式的に示す平面図である。 第5の実施形態にかかる基板処理システムの構成の概略を模式的に示す平面図である。 搬入出ステーションと処理ステーションとの間におけるウェハの流れの一例を示す説明図である。 搬入出ステーションと処理ステーションとの間におけるウェハの流れの一例を示す説明図である。 搬入出ステーションと処理ステーションとの間におけるウェハの流れの一例を示す説明図である。
以下、本発明の実施形態について、図面を参照しながら説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する要素においては、同一の符号を付することにより重複説明を省略する。
先ず、積層型の半導体装置を製造するプロセスについて説明する。図1に示すように半導体装置は、ベースとなる支持ウェハSに対し、デバイスウェハWが複数積層されて製造される。デバイスウェハWは、例えばシリコンウェハなどの半導体ウェハであって、その表面に複数のデバイスが形成されている。
以下では、デバイスウェハWにおいて、加工される面(支持ウェハS側と反対側の面)を「加工面Wa(W1a、W2a、Wna)」といい、加工面Waと反対側の面(複数のデバイスが形成される面)を「非加工面Wb(W1b、W2b、Wnb)」という。また、支持ウェハSにおいて、第1のデバイスウェハW1と接合される面を「接合面Sa」といい、接合面Saと反対側の面を「非接合面Sb」という。
また以下では、デバイスウェハWとして、1枚目に積層される第1のデバイスウェハをW1、2枚目に積層される第2のデバイスウェハをW2と順次称し、さらにn枚目に積層される第nのデバイスウェハをWnと称する。
また以下では、支持ウェハSにデバイスウェハWが積層されたウェハを重合ウェハTと称する。そして、支持ウェハSに第1のデバイスウェハW1が積層された重合ウェハをT1、第2のデバイスウェハW2まで積層された重合ウェハをT2と順次称し、さらに第nのデバイスウェハWnまで積層された重合ウェハをTnと称する。
以上の半導体装置の製造プロセスは任意であるが、本実施形態では2つのプロセスについて説明する。
第1のプロセスについて説明する。先ず、図1(a)に示すように第1の基板としての支持ウェハSに、第2の基板としての第1のデバイスウェハW1を積層して、第1の重合ウェハT1を形成する。支持ウェハSと第1のデバイスウェハW1は、ファンデルワールス力及び分子間力(水素結合)によって接合される。
ここで、支持ウェハSに接合される前の第1のデバイスウェハW1において、周縁部は除去されている。通常、第1のデバイスウェハW1の周縁部は面取り加工がされているが、周縁部を除去せずに後述するように加工面W1aを研削すると、当該周縁部が鋭く尖った形状(いわゆるナイフエッジ形状)になる。そうすると、周縁部でチッピングが発生し、第1のデバイスウェハW1が損傷を被るおそれがある。そこで、第1のデバイスウェハW1の周縁部を削除する、いわゆるエッジトリムが行われている。
以上の支持ウェハSに第1のデバイスウェハW1が積層されると、その後、図1(b)に示すように加工面W1aを加工して、第1のデバイスウェハW1の厚みをH1まで減少させる。その後、図1(c)に示すように加工面W1aをさらに加工して、第1のデバイスウェハW1の厚みをH2まで減少させる。なお、本実施形態では、第1のデバイスウェハW1の厚みの減少を2回の加工で行ったが、1回の加工で行ってもよいし、3回以上の加工で行ってもよい。
その後、図1(d)に示すように加工面W1aを加工して平坦化し、加工面W1aの均一性を向上させる。この加工面W1aの平坦化は、次の工程にて第1のデバイスウェハW1に第2のデバイスウェハW2を積層する際、第1のデバイスウェハW1の加工面W1aと第2のデバイスウェハW2の非加工面W2bを適切に接合するために行われる。
その後、図1(e)に示すように第3の基板としての第2のデバイスウェハW2にエッジトリムを行い、その周縁部を除去する。なお、この際、第2のデバイスウェハW2の周縁部の除去幅を、第1のデバイスウェハW1の周縁部の除去幅より大きくしてもよい。
その後、図1(f)に示すように第1のデバイスウェハW1に第2のデバイスウェハW2を積層して接合し、第2の重合ウェハT2を形成する。その後、図1(g)に示すように加工面W2aを加工して第2のデバイスウェハW2の厚みを減少(薄化)させ、さらに加工面W2aを加工して平坦化する。
その後、上述した第2のデバイスウェハW2に対する処理を第nのデバイスウェハWnまで繰り返し行い、図1(h)に示すように第nの重合ウェハTnを形成し、半導体装置が製造される。
第2のプロセスについて説明する。第2のプロセスは、第1のプロセスと比して、デバイスウェハWの周縁部を除去するタイミングが異なる。
先ず、図2(a)に示すように支持ウェハSに第1のデバイスウェハW1を積層して、第1の重合ウェハT1を形成する。支持ウェハSと第1のデバイスウェハW1は、ファンデルワールス力及び分子間力によって接合される。なお、この際、第1のデバイスウェハW1の周縁部は除去されていない。
その後、図2(b)に示すように第1のデバイスウェハW1の周縁部を除去する。
その後、図2(c)に示すように加工面W1aを加工して、第1のデバイスウェハW1の厚みをH1まで減少させる。その後、図2(d)に示すように加工面W1aをさらに加工して、第1のデバイスウェハW1の厚みをH2まで減少させる。
その後、図2(e)に示すように加工面W1aを加工して平坦化し、加工面W1aの均一性を向上させる。
その後、図2(f)に示すように第1のデバイスウェハW1に第2のデバイスウェハW2を積層して接合し、第2の重合ウェハT2を形成する。
その後、図2(g)に示すように第2のデバイスウェハW2の周縁部を除去する。
その後、図2(h)に示すように加工面W2aを加工して第2のデバイスウェハW2の厚みを減少(薄化)させ、さらに加工面W2aを加工して平坦化する。
その後、上述した第2のデバイスウェハW2に対する処理を第nのデバイスウェハWnまで繰り返し行い、図2(i)に示すように第nの重合ウェハTnを形成し、半導体装置が製造される。
次に、以上の半導体装置の製造プロセスを実施するための、基板処理システムについて説明する。
本発明の第1の実施形態にかかる基板処理システムについて説明する。図3は、第1の実施形態にかかる基板処理システム1の構成の概略を模式的に示す平面図である。なお、以下においては、位置関係を明確にするために、互いに直交するX軸方向、Y軸方向及びZ軸方向を規定し、Z軸正方向を鉛直上向き方向とする。
図3に示すように基板処理システム1は、例えば外部との間で複数の支持ウェハS、複数のデバイスウェハW、複数の重合ウェハTをそれぞれ収容可能な収容容器としてのカセットCs、Cw、Ctが搬入出される搬入出ステーション2と、支持ウェハS、デバイスウェハW、重合ウェハTに対して所定の処理を施す各種処理装置を備えた処理ステーション3とを一体に接続した構成を有している。
搬入出ステーション2には、載置部としてのカセット載置台10が設けられている。図示の例では、カセット載置台10には、複数、例えば4つのカセットCs、Cw、CtをX軸方向に一列に載置自在になっている。なお、カセット載置台10に載置されるカセットCs、Cw、Ctの個数は、本実施形態に限定されず、任意に決定することができる。
搬入出ステーション2には、カセット載置台10に隣接してウェハ搬送領域11が設けられている。ウェハ搬送領域11には、Y軸方向に延伸する搬送路12上を移動自在なウェハ搬送装置13が設けられている。ウェハ搬送装置13は、カセット載置台10と後述するトランジション装置34に対して、支持ウェハS、デバイスウェハW、重合ウェハTを搬送可能に構成されている。また、ウェハ搬送装置13は、支持ウェハS、デバイスウェハW、重合ウェハTを保持して搬送する、例えば2本の搬送アーム14、14を有している。各搬送アーム14は、水平方向、鉛直方向、水平軸回り及び鉛直軸周りに移動自在に構成されている。なお、搬送アーム14の構成は本実施形態に限定されず、任意の構成を取り得る。
処理ステーション3には、支持ウェハSにデバイスウェハWを積層して接合する接合部20と、デバイスウェハWを加工する加工部21とが、搬入出ステーション2側からX軸方向にこの順で並べて配置されている。
接合部20には、ウェハ搬送領域30が設けられている。ウェハ搬送領域30には、X軸方向に延伸する搬送路31上を移動自在なウェハ搬送装置32が設けられている。ウェハ搬送装置32は、後述するトランジション装置34、54、表面改質装置40、表面親水化装置41、接合装置42に対して、支持ウェハS、デバイスウェハW、重合ウェハTを搬送可能に構成されている。また、ウェハ搬送装置32は、支持ウェハS、デバイスウェハW、重合ウェハTを保持して搬送する、例えば2本の搬送アーム33、33を有している。各搬送アーム33は、水平方向、鉛直方向、水平軸回り及び鉛直軸周りに移動自在に構成されている。なお、搬送アーム33の構成は本実施形態に限定されず、任意の構成を取り得る。
ウェハ搬送領域11とウェハ搬送領域30との間には、支持ウェハS、デバイスウェハW、重合ウェハTを受け渡すためのトランジション装置34が設けられている。
ウェハ搬送領域30のY軸正方向側には、表面改質装置40と表面親水化装置41が、搬入出ステーション2側からX軸方向にこの順で並べて配置されている。また、表面改質装置40と表面親水化装置41は、それぞれ鉛直方向に2段に積層して設けられている。表面改質装置40は、支持ウェハSの接合面Sa又はデバイスウェハWの非加工面Wbをプラズマ処理して、改質する。表面親水化装置41は、例えば純水によって接合面Sa又は非加工面Wbを親水化すると共に、当該接合面Sa又は非加工面Wbを洗浄する。なお、表面改質装置40と表面親水化装置41の構成は任意であり、それぞれ公知の装置を用いることができる。
ウェハ搬送領域30のY軸負方向側には、接合装置42が配置されている。接合装置42は、支持ウェハSの接合面SaとデバイスウェハWの非加工面Wbをファンデルワールス力及び分子間力によって接合する。また、接合装置42は、デバイスウェハWの加工面Waとさらに積層されるデバイスウェハWの非加工面Wbをファンデルワールス力及び分子間力によって接合する。なお、接合装置42の構成は任意であり、公知の装置を用いることができる。
加工部21には、ウェハ搬送領域50が設けられている。ウェハ搬送領域50には、X軸方向に延伸する搬送路51上を移動自在なウェハ搬送装置52が設けられている。ウェハ搬送装置52は、後述するトランジション装置54、研削装置60、ウェットエッチング装置61、熱処理装置62に対して、支持ウェハS、デバイスウェハW、重合ウェハTを搬送可能に構成されている。ウェハ搬送装置52は、支持ウェハS、デバイスウェハW、重合ウェハTを保持して搬送する、例えば2本の搬送アーム53、53を有している。各搬送アーム53は、水平方向、鉛直方向、水平軸回り及び鉛直軸周りに移動自在に構成されている。なお、搬送アーム53の構成は本実施形態に限定されず、任意の構成を取り得る。
ウェハ搬送領域30とウェハ搬送領域50との間には、支持ウェハS、デバイスウェハW、重合ウェハTを受け渡すためのトランジション装置54が設けられている。
ウェハ搬送領域50のY軸正方向側には、研削装置60が配置されている。研削装置60は、例えばデバイスウェハWの加工面Waを研削する研削ユニット、加工面Waや支持ウェハSの非接合面Sbを洗浄する洗浄ユニットなどを備え、加工面Waを研削して加工する。なお、研削装置60の構成は任意であり、公知の装置を用いることができる。また、本実施形態では研削装置60が、デバイスウェハWの厚みを減少させる第1の板厚減少装置を構成している。
ウェハ搬送領域50のY軸負方向側には、ウェットエッチング装置61と熱処理装置62が鉛直方向に積層して設けられている。ウェットエッチング装置61は、デバイスウェハWの加工面W1aに対して例えばフッ酸等の薬液でウェットエッチングを行う。熱処理装置62は、接合後の重合ウェハTを熱処理(アニール処理)する。なお、ウェットエッチング装置61と熱処理装置62の構成は任意であり、それぞれ公知の装置を用いることができる。また、本実施形態ではウェットエッチング装置61が、デバイスウェハWの厚みを減少させる第2の板厚減少装置を構成している。
なお、熱処理装置62は、複数積層されているのが好ましい。複数の熱処理装置62は、それぞれ異なる温度で重合ウェハTを熱処理する。かかる場合、一の熱処理装置62における熱処理温度を一定に保つことができるので、当該熱処理装置62における温度調節のための時間が不要となる。その結果、ウェハ処理のスループットを向上させることができる。
以上の基板処理システム1には、制御装置70が設けられている。制御装置70は、例えばコンピュータであり、プログラム格納部(図示せず)を有している。プログラム格納部には、基板処理システム1における支持ウェハS、デバイスウェハW、重合ウェハTの処理を制御するプログラムが格納されている。また、プログラム格納部には、上述の各種処理装置や搬送装置などの駆動系の動作を制御して、基板処理システム1における後述のウェハ処理を実現させるためのプログラムも格納されている。なお、前記プログラムは、例えばコンピュータ読み取り可能なハードディスク(HD)、フレキシブルディスク(FD)、コンパクトディスク(CD)、マグネットオプティカルデスク(MO)、メモリーカードなどのコンピュータに読み取り可能な記憶媒体Hに記録されていたものであって、その記憶媒体Hから制御装置70にインストールされたものであってもよい。
次に、以上のように構成された基板処理システム1を用いて行われるウェハ処理について説明する。本実施形態では、図1に示した第1のプロセスで半導体装置を製造する。なお、以下においては、説明を簡略化するため、ウェハ搬送装置13、32、52による支持ウェハS、デバイスウェハW、重合ウェハTの搬送についての説明を省略する。
先ず、複数の支持ウェハSを収容したカセットCs、複数のデバイスウェハWを収容したカセットCwが、カセット載置台10に載置される。
次に、支持ウェハSの処理が行われる。すなわち、表面改質装置40において支持ウェハSの接合面Saが改質される(図4のステップA1)。その後、表面親水化装置41において接合面Saが親水化されると共に洗浄される(図4のステップA2)。
上述したステップA1、A2の支持ウェハSの処理と並行して、第1のデバイスウェハW1の処理が行われる。すなわち、表面改質装置40において第1のデバイスウェハW1の非加工面W1bが改質される(図4のステップA3)。その後、第1のデバイスウェハW1は表面親水化装置41において非加工面W1bが親水化されると共に洗浄される(図4のステップA4)。本実施形態では、表面改質装置40と表面親水化装置41がそれぞれ2段に積層されており、このようにステップA1、A2と並行してステップA3、A4が行われた。ただし、表面改質装置40と表面親水化装置41の配置はこれに限定されず、例えば1段ずつ設けられている場合には、ステップA1の終了後ステップA2が行われ、ステップA2とステップA3が並行して行われてもよい。
次に、接合装置42において、図1(a)に示したように支持ウェハSに第1のデバイスウェハW1が積層して接合され、第1の重合ウェハT1が形成される(図4のステップA5)。
次に、熱処理装置62において、接合後の第1の重合ウェハT1に対してアニール処理が行われる(図4のステップA6)。
次に、研削装置60において、図1(b)に示したように加工面W1aが研削され、第1のデバイスウェハW1の厚みがH1まで減少する(図4のステップA7)。
次に、ウェットエッチング装置61において、図1(c)に示したように加工面W1aがウェットエッチングされ、第1のデバイスウェハW1の厚みがさらにH2まで減少する(図4のステップA8)。
次に、第1の重合ウェハT1はカセット載置台10のカセットCtに搬送される。
その後、基板処理システム1の外部に設けられたCMP装置(CMP:Chemical Mechanical Polishing、化学機械研磨)において、図1(d)に示したように第1の重合ウェハT1における第1のデバイスウェハW1の加工面W1aが研磨され、平坦化される(図4のステップA9)。さらに、基板処理システム1の外部に設けられた洗浄装置において、平坦化された加工面W1aが洗浄される(図4のステップA10)。その後、第1の重合ウェハT1は、カセットCtに収容されて、基板処理システム1のカセット載置台10に載置される。なお、ステップA10の加工面W1aの洗浄は、要求される清浄度に応じて、適宜省略できる。
また、基板処理システム1の外部に設けられた周縁部除去装置において、図1(e)に示したように第2のデバイスウェハW2にエッジトリムを行い、その周縁部が除去される(図4のステップA11)。さらに、基板処理システム1の外部に設けられた洗浄装置において、周縁部が除去された第2のデバイスウェハW2が洗浄される(図4のステップA12)。その後、第2のデバイスウェハW2は、カセットCwに収容されて、基板処理システム1のカセット載置台10に載置される。
次に、基板処理システム1において第1の重合ウェハT1の処理が行われる。すなわち、表面改質装置40において第1のデバイスウェハW1の加工面W1aが改質される(図4のステップA13)。その後、表面親水化装置41において加工面W1aが親水化されると共に洗浄される(図4のステップA14)。
上述したステップA13、A14の第1の重合ウェハT1の処理と並行して、第2のデバイスウェハW2の処理が行われる。すなわち、表面改質装置40において第2のデバイスウェハW2の非加工面W2bが改質される(図4のステップA15)。その後、第2のデバイスウェハW2は表面親水化装置41において非加工面W2bが親水化されると共に洗浄される(図4のステップA16)。
次に、接合装置42において、図1(f)に示したように第1のデバイスウェハW1に第2のデバイスウェハW2が積層して接合され、第2の重合ウェハT2が形成される(図4のステップA17)。
次に、熱処理装置62において、接合後の第2の重合ウェハT2に対してアニール処理が行われる(図4のステップA18)。
次に、図1(g)に示したように研削装置60において第2のデバイスウェハW2の加工面W2aが研削され(図4のステップA19)、さらにウェットエッチング装置61において、加工面W2aがウェットエッチングされる(図4のステップA20)。
その後、上述した第2のデバイスウェハW2に対する処理を第nのデバイスウェハWnまで繰り返し行い、図1(h)に示したように第nの重合ウェハTnが形成され、半導体装置が製造される(図4のステップA21)。
以上の第1の実施形態によれば、積層型の半導体装置を製造するにあたり、支持ウェハS、デバイスウェハW、重合ウェハTに対する所定の処理を一の基板処理システム1で効率よく行い、ウェハ処理のスループットを向上させることができる。
次に、本発明の第2の実施形態にかかる基板処理システムについて説明する。図5は、第2の実施形態にかかる基板処理システム100の構成の概略を模式的に示す平面図である。
基板処理システム100は、第1の実施形態の基板処理システム1の構成において、処理ステーション3にCMP装置110と洗浄装置111をさらに有している。CMP装置110は、例えば処理ステーション3の加工部21において、ウェハ搬送領域50のY軸正方向側に配置される。これに伴い、研削装置60は、ウェハ搬送領域50のX軸正方向側に配置される。洗浄装置111は、ウェハ搬送領域50のY軸負方向側において、ウェットエッチング装置61と熱処理装置62に積層して配置される。
CMP装置110は、デバイスウェハWの加工面Waを研磨して、デバイスウェハWの厚みを減少させる。洗浄装置111は、CMP装置110で研磨された加工面Waを、例えば純水によって洗浄する。なお、CMP装置110と洗浄装置111の構成は任意であり、それぞれ公知の装置を用いることができる。
本実施形態でも、第1の実施形態と同様に図1に示した第1のプロセスで半導体装置を製造する。本実施形態では、第1の実施形態におけるステップA7とステップA8の間に、CMP装置110における加工面Waの研磨と洗浄装置111における加工面Waの洗浄を行う。すなわち、ステップA7において、図1(b)に示したように研削装置60で加工面W1aを研削して、第1のデバイスウェハW1の厚みをH1まで減少させた後、CMP装置110において加工面W1aを研磨して、第1のデバイスウェハW1の厚みをさらに減少させる。その後、洗浄装置111において加工面Waを洗浄した後、ステップA8において、図1(c)に示したようにウェットエッチング装置61で加工面W1aをウェットエッチングして、第1のデバイスウェハW1の厚みをさらにH2まで減少させる。
以上の第2の実施形態によれば、積層型の半導体装置を製造するにあたり、支持ウェハS、デバイスウェハW、重合ウェハTに対する所定の処理を一の基板処理システム100で効率よく行い、ウェハ処理のスループットを向上させることができる。
なお、第1のデバイスウェハW1の厚みの減少処理については、第1の実施形態では研削装置60、ウェットエッチング装置61の2段階で行い、第2の実施形態では研削装置60、CMP装置110、ウェットエッチング装置61の3段階で行った。これに対し、研削装置60、CMP装置110の2段階で行ってもよい。
次に、本発明の第3の実施形態にかかる基板処理システムについて説明する。図6は、第3の実施形態にかかる基板処理システム200の構成の概略を模式的に示す平面図である。
基板処理システム200は、第1の実施形態の基板処理システム1の構成において、処理ステーション3に周縁部除去装置210と洗浄装置211をさらに有している。周縁部除去装置210は、例えば処理ステーション3の加工部21において、ウェハ搬送領域50のY軸正方向側に配置される。これに伴い、研削装置60は、ウェハ搬送領域50のX軸正方向側に配置される。洗浄装置211は、ウェハ搬送領域50のY軸負方向側において、ウェットエッチング装置61と熱処理装置62に積層して配置される。
周縁部除去装置210は、デバイスウェハWの周縁部を除去する。洗浄装置111は、周縁部除去装置210で周縁部が除去されたデバイスウェハWを、例えば純水によって洗浄する。なお、周縁部除去装置210と洗浄装置211の構成は任意であり、それぞれ公知の装置を用いることができる。
本実施形態では、図1に示した第1のプロセス又は図2に示した第2のプロセスのいずれも行うことができる。
先ず、基板処理システム200で第1のプロセスを行う場合、第1の実施形態において、基板処理システム1の外部で行っていたステップA11とステップA12をそれぞれ、基板処理システム200の内部の周縁部除去装置210と洗浄装置211で行う。すなわち、ステップA11において、図1(e)に示したように周縁部除去装置210で第2のデバイスウェハW2の周縁部を除去した後、ステップA12において、洗浄装置211で周縁部が除去された第2のデバイスウェハW2を洗浄する。
次に、基板処理システム200で第2のプロセスを行う場合について説明する。先ず、複数の支持ウェハSを収容したカセットCs、複数のデバイスウェハWを収容したカセットCwが、カセット載置台10に載置される。
次に、支持ウェハSの処理が行われる。すなわち、表面改質装置40において支持ウェハSの接合面Saが改質される(図7のステップB1)。その後、表面親水化装置41において接合面Saが親水化されると共に洗浄される(図7のステップB2)。
上述した支持ウェハSの処理と並行して、第1のデバイスウェハW1の処理が行われる。すなわち、表面改質装置40において第1のデバイスウェハW1の非加工面W1bが改質される(図7のステップB3)。その後、第1のデバイスウェハW1は表面親水化装置41において非加工面W1bが親水化されると共に洗浄される(図7のステップB4)。
次に、接合装置42において、図2(a)に示したように支持ウェハSに第1のデバイスウェハW1が積層して接合され、第1の重合ウェハT1が形成される(図7のステップB5)。
次に、熱処理装置62において、接合後の第1の重合ウェハT1に対してアニール処理が行われる(図7のステップB6)。
次に、周縁部除去装置210において、図2(b)に示したように接合後の第1のデバイスウェハW1の周縁部が除去される(図7のステップB7)。さらに洗浄装置211において、周縁部が除去された第1のデバイスウェハW1が洗浄される(図7のステップB8)。
次に、研削装置60において、図2(c)に示したように加工面W1aが研削され、第1のデバイスウェハW1の厚みがH1まで減少する(図7のステップB9)。
次に、ウェットエッチング装置61において、図2(d)に示したように加工面W1aがウェットエッチングされ、第1のデバイスウェハW1の厚みがさらにH2まで減少する(図7のステップB10)。
次に、第1の重合ウェハT1はカセット載置台10のカセットCtに搬送される。
その後、基板処理システム1の外部に設けられたCMP装置において、図2(e)に示したように第1の重合ウェハT1における第1のデバイスウェハW1の加工面W1aが研磨され、平坦化される(図7のステップB11)。さらに、基板処理システム1の外部に設けられた洗浄装置において、平坦化された加工面W1aが洗浄される(図7のステップB12)。その後、第1の重合ウェハT1は、カセットCtに収容されて、基板処理システム1のカセット載置台10に載置される。
次に、基板処理システム1において第1の重合ウェハT1の処理が行われる。すなわち、表面改質装置40において第1のデバイスウェハW1の加工面W1aが改質される(図7のステップB13)。その後、表面親水化装置41において加工面W1aが親水化されると共に洗浄される(図7のステップB14)。
上述したステップB13、B14の第1の重合ウェハT1の処理と並行して、第2のデバイスウェハW2の処理が行われる。すなわち、表面改質装置40において第2のデバイスウェハW2の非加工面W2bが改質される(図7のステップB15)。その後、第2のデバイスウェハW2は表面親水化装置41において非加工面W2bが親水化されると共に洗浄される(図7のステップB16)。
次に、接合装置42において、図2(f)に示したように第1のデバイスウェハW1に第2のデバイスウェハW2が積層して接合され、第2の重合ウェハT2が形成される(図7のステップB17)。
次に、熱処理装置62において、接合後の第2の重合ウェハT2に対してアニール処理が行われる(図7のステップB18)。
次に、周縁部除去装置210において、図2(g)に示したように接合後の第2のデバイスウェハW2の周縁部が除去される(図7のステップB19)。さらに洗浄装置211において、周縁部が除去された第2のデバイスウェハW2が洗浄される(図7のステップB20)。
次に、図2(h)に示したように研削装置60において第2のデバイスウェハW2の加工面W2aが研削され(図7のステップB21)、さらにウェットエッチング装置61において、加工面W2aがウェットエッチングされる(図7のステップB22)。
その後、上述した第2のデバイスウェハW2に対する処理を第nのデバイスウェハWnまで繰り返し行い、図2(i)に示したように第nの重合ウェハTnが形成され、半導体装置が製造される(図7のステップB23)。
以上の第3の実施形態によれば、積層型の半導体装置を製造するにあたり、支持ウェハS、デバイスウェハW、重合ウェハTに対する所定の処理を一の基板処理システム200で効率よく行い、ウェハ処理のスループットを向上させることができる。
次に、本発明の第4の実施形態にかかる基板処理システムについて説明する。図8は、第4の実施形態にかかる基板処理システム300の構成の概略を模式的に示す平面図である。
基板処理システム300は、第1の実施形態の基板処理システム1の構成において、処理ステーション3に、第2の実施形態のCMP装置110及び洗浄装置111と、第3の実施形態の周縁部除去装置210及び洗浄装置211とをさらに有している。CMP装置110と周縁部除去装置210は、例えば処理ステーション3の加工部21において、ウェハ搬送領域50のY軸正方向側に配置される。CMP装置110、周縁部除去装置210、研削装置60は、接合部20からX軸方向にこの順で並べて配置される。洗浄装置111、211はそれぞれ、ウェハ搬送領域50のY軸負方向側において、ウェットエッチング装置61と熱処理装置62に積層して配置される。
本実施形態では、図1に示した第1のプロセス又は図2に示した第2のプロセスのいずれも行うことができる。
先ず、基板処理システム300で第1のプロセスを行う場合、第2の実施形態において、基板処理システム1の外部で行っていたステップA11とステップA12をそれぞれ、基板処理システム200の内部の周縁部除去装置210と洗浄装置211で行う。すなわち、ステップA11において、図1(e)に示したように周縁部除去装置210で第2のデバイスウェハW2の周縁部を除去した後、ステップA12において、洗浄装置211で周縁部が除去された第2のデバイスウェハW2を洗浄する。
次に、基板処理システム300で第2のプロセスを行う場合、第3の実施形態におけるステップB9とステップB10の間に、CMP装置110における加工面Waの研磨と洗浄装置111における加工面Waの洗浄を行う。すなわち、ステップB9において、図2(c)に示したように研削装置60で加工面W1aを研削して、第1のデバイスウェハW1の厚みをH1まで減少させた後、CMP装置110において加工面W1aを研磨して、第1のデバイスウェハW1の厚みをさらに減少させる。その後、洗浄装置111において加工面Waを洗浄した後、ステップB10において、図2(d)に示したようにウェットエッチング装置61で加工面W1aをウェットエッチングして、第1のデバイスウェハW1の厚みをさらにH2まで減少させる。なお、ステップB10の洗浄装置111における加工面W1aの洗浄は、要求される清浄度に応じて、適宜省略できる。
以上の第4の実施形態によれば、積層型の半導体装置を製造するにあたり、支持ウェハS、デバイスウェハW、重合ウェハTに対する所定の処理を一の基板処理システム300で効率よく行い、ウェハ処理のスループットを向上させることができる。
次に、本発明の第5の実施形態にかかる基板処理システムについて説明する。図9は、第5の実施形態にかかる基板処理システム400の構成の概略を模式的に示す平面図である。
基板処理システム400は、第4の実施形態の基板処理システム300の構成において、処理ステーション3にCMP装置410と洗浄装置411をさらに有している。CMP装置410は、ウェハ搬送領域50のX軸正方向側に配置される。CMP装置410は、デバイスウェハWの加工面Waを研磨して、平坦化する。本実施形態ではCMP装置410が、平坦化装置を構成している。洗浄装置411は、ウェハ搬送領域50のY軸負方向側において、ウェットエッチング装置61、熱処理装置62、洗浄装置111、211に積層して配置される。なお、CMP装置410と洗浄装置411の構成は任意であり、それぞれ公知の装置を用いることができる。
本実施形態では、図1に示した第1のプロセス又は図2に示した第2のプロセスのいずれも行うことができる。そして、第4の実施形態において、基板処理システム1の外部で行っていたステップA9及びB11とステップA10及びB12をそれぞれ、基板処理システム100の内部のCMP装置410と洗浄装置411で行う。すなわち、ステップA9及びB11では、CMP装置410において、第1のデバイスウェハW1の加工面W1a(デバイスウェハWの加工面Wa)を研磨し、平坦化する。ステップA10及びB12では、洗浄装置411において、平坦化された加工面Waを洗浄する。
以上の第5の実施形態によれば、積層型の半導体装置を製造するにあたり、支持ウェハS、デバイスウェハW、重合ウェハTに対する所定の処理を一の基板処理システム400で効率よく行い、ウェハ処理のスループットを向上させることができる。
なお、以上の第1の実施形態〜第5の実施形態の基板処理システム1、100、200、300、400には、接合装置42で接合された重合ウェハTの位置を検査する位置検査装置(図示せず)が設けられていてもよい。位置検査装置は、重合ウェハTにおいて、支持ウェハSと第1のデバイスウェハW1の相対位置や、第1のデバイスウェハW1と第2のデバイスウェハW2の相対位置などを検査する。なお、位置検査装置の構成は任意であり、公知の装置を用いることができる。かかる場合、位置検査装置の検査結果に基づいて、基板処理システム1、100、200、300、400における接合条件をフィードバック制御することができる。
また、基板処理システム1、100、200、300、400では、接合装置42で接合された重合ウェハTの内部を検査する内部検査装置(図示せず)が設けられていてもよい。内部検査装置は、例えば重合ウェハTの内部を撮像し、ボイドの有無等を検査する。なお、内部検査装置の構成は任意であり、公知の装置を用いることができる。かかる場合においても、内部検査装置の検査結果に基づいて、基板処理システム1、100、200、300、400における接合条件をフィードバック制御することができる。
なお、以上の基板処理システム1、100、200、300、400は、図1に示した第1のプロセスや図2に示した第2のプロセスを実行するための一例であり、装置の組み合わせは自由に設定することができる。
次に、以上の第1の実施形態〜第5の実施形態の基板処理システム1、100、200、300、400の、搬入出ステーション2と処理ステーション3との間における支持ウェハS、デバイスウェハW、重合ウェハTの流れについて説明する。
1つ目の例として、図10に示すように搬入出ステーション2のカセット載置台10には、カセットC1〜C4が並べて配置されている。カセットC1には、複数の支持ウェハSと処理中の重合ウェハTが収容される。カセットC2、C3にはそれぞれ、複数のデバイスウェハWが収容される。具体的には、例えばカセットC1には第1のデバイスウェハW1や第3のデバイスウェハW3など奇数枚目のデバイスウェハWが収容され、カセットC2には第2のデバイスウェハW2や第4のデバイスウェハW4など偶数枚目のデバイスウェハWが収容される。カセットC4には、最終製品の半導体装置である第nの重合ウェハTnが収容される。
かかる場合、カセットC1から処理ステーション3に支持ウェハSが搬送され、カセットC2から処理ステーション3に第1のデバイスウェハW1が搬送される。これら支持ウェハSと第1のデバイスウェハW1に所定の処理が行われた第1の重合ウェハT1は、カセットC1に戻される。
次に、カセットC1から処理ステーション3に第1の重合ウェハT1が搬送され、カセットC3から処理ステーション3に第2のデバイスウェハW2が搬送される。これら第1の重合ウェハT1と第2のデバイスウェハW2に所定の処理が行われた第2の重合ウェハT2は、カセットC1に戻される。
以上の処理を第nのデバイスウェハWnまで繰り返し行い、半導体装置である第nの重合ウェハTnはカセットC4に戻される。
2つ目の例として、図11に示すように搬入出ステーション2のカセット載置台10には、カセットC1〜C4が並べて配置されている。カセットC1には、複数の支持ウェハSと、第2のデバイスウェハW2や第4のデバイスウェハW4など偶数枚目のデバイスウェハWとが収容される。カセットC2には、第1のデバイスウェハW1や第3のデバイスウェハW3など奇数枚目のデバイスウェハWが収容される。カセットC3には、処理中の重合ウェハTが収容される。カセットC4には、最終製品の半導体装置である第nの重合ウェハTnが収容される。
かかる場合、カセットC1から処理ステーション3に支持ウェハSが搬送され、カセットC2から処理ステーション3に第1のデバイスウェハW1が搬送される。これら支持ウェハSと第1のデバイスウェハW1に所定の処理が行われた第1の重合ウェハT1は、カセットC3に戻される。
次に、カセットC3から処理ステーション3に第1の重合ウェハT1が搬送され、カセットC1から処理ステーション3に第2のデバイスウェハW2が搬送される。これら第1の重合ウェハT1と第2のデバイスウェハW2に所定の処理が行われた第2の重合ウェハT2は、カセットC3に戻される。
以上の処理を第nのデバイスウェハWnまで繰り返し行い、半導体装置である第nの重合ウェハTnはカセットC4に戻される。
3つ目の例として、図12に示すように搬入出ステーション2のカセット載置台10には、カセットC1〜C4が並べて配置されている。カセットC1には、複数の支持ウェハSと、最終製品の半導体装置である第nの重合ウェハTnとが収容される。カセットC2には、第1のデバイスウェハW1と第1の重合ウェハT1が収容される。カセットC3には、第2のデバイスウェハW2と第2の重合ウェハT2が収容される。カセットC4には、第3のデバイスウェハW3と第3の重合ウェハT3が収容される。なお、第4のデバイスウェハW4と第4の重合ウェハT4以降は、順次カセットC2、C3、C4に収容される。
かかる場合、カセットC1から処理ステーション3に支持ウェハSが搬送され、カセットC1から処理ステーション3に第1のデバイスウェハW1が搬送される。これら支持ウェハSと第1のデバイスウェハW1に所定の処理が行われた第1の重合ウェハT1は、カセットC2に戻される。
次に、カセットC2から処理ステーション3に第1の重合ウェハT1が搬送され、カセットC3から処理ステーション3に第2のデバイスウェハW2が搬送される。これら第1の重合ウェハT1と第2のデバイスウェハW2に所定の処理が行われた第2の重合ウェハT2は、カセットC3に戻される。
次に、カセットC3から処理ステーション3に第2の重合ウェハT2が搬送され、カセットC4から処理ステーション3に第3のデバイスウェハW3が搬送される。これら第2の重合ウェハT2と第3のデバイスウェハW3に所定の処理が行われた第3の重合ウェハT3は、カセットC4に戻される。
以上の処理を第nのデバイスウェハWnまで繰り返し行い、半導体装置である第nの重合ウェハTnはカセットC1に戻される。
以上、図10〜図12の例においては、異なる半導体装置に積層される、同種の支持ウェハS、デバイスウェハW、重合ウェハTが収容される。いずれの例においても、基板処理システム1、100、200、300、400でウェハ処理を適切に行うことができる。
なお、一のカセットCには、一の半導体装置に積層される支持ウェハS、デバイスウェハWが収容されてもよい。すなわち、一のカセットCに、1枚の支持ウェハSと、n枚のデバイスウェハW1〜Wnが収容される。かかる場合でも、基板処理システム1、100、200、300、400でウェハ処理を適切に行うことができる。しかも、処理途中の重合ウェハTをカセットCに戻す必要がなく、例えば基板処理システム1、100、200、300、400に重合ウェハTを一時的に保管するバッファ装置(図示せず)を設け、処理途中の重合ウェハTを待機させてもよい。
なお、以上に説明した搬入出ステーション2と処理ステーション3との間における支持ウェハS、デバイスウェハW、重合ウェハTの流れは一例であり、カセットCに収容するウェハを任意に決定し、その流れを自由に設定することができる。
以上、本発明の実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到しうることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
1、100、200、300、400 基板処理システム
2 搬入出ステーション
3 処理ステーション
10 カセット載置台
13、32、52 ウェハ搬送装置
20 接合部
21 加工部
40 表面改質装置
41 表面親水化装置
42 接合装置
60 研削装置
61 ウェットエッチング装置
62 熱処理装置
70 制御装置
110 CMP装置
111 洗浄装置
210 周縁部除去装置
211 洗浄装置
410 CMP装置
411 洗浄装置
C(Cs、Cw、Ct、C1〜C4) カセット
S 支持ウェハ
W(W1、W2、Wn) デバイスウェハ
T(T1、T2、Tn) デバイスウェハ

Claims (16)

  1. 基板に対して所定の処理を行い、当該基板が複数積層された半導体装置を製造する基板処理システムであって、
    基板に所定の処理を行う処理ステーションと、
    前記処理ステーションに対して基板を搬送する搬送装置を備えた搬入出ステーションと、を有し、
    前記処理ステーションは、
    前記半導体装置に積層される複数の基板のうち、第1の基板と第2の基板を接合する接合装置と、
    前記接合装置で接合された重合基板の、前記第1の基板の厚みを減少させる第1の板厚減少装置と、
    前記第1の板厚減少装置で減少した前記第1の基板の厚みをさらに減少させる第2の板厚減少装置と、を有することを特徴とする、基板処理システム。
  2. 前記第1の板厚減少装置は、前記第1の基板の加工面を研削し、
    前記第2の板厚減少装置は、前記第1の基板の加工面をウェットエッチングすることを特徴とする、請求項1に記載の基板処理システム。
  3. 前記第1の板厚減少装置は、前記第1の基板の加工面を研削し、
    前記第2の板厚減少装置は、前記第1の基板の加工面を研磨することを特徴とする、請求項1に記載の基板処理システム。
  4. 前記接合装置は、前記第2の板厚減少装置で厚みが減少した前記第1の基板に対し、第3の基板を積層して接合することを特徴とする、請求項1〜3のいずれか一項に記載の基板処理システム。
  5. 前記処理ステーションは、前記第2の板厚減少装置で厚みが減少した前記第1の基板において、前記第3の基板が積層される表面を平坦化する平坦化装置を有することを特徴とする、請求項4に記載の基板処理システム。
  6. 前記平坦化装置は、前記第1の基板の加工面を研磨することを特徴とする、請求項5に記載の基板処理システム。
  7. 前記処理ステーションは、前記接合装置で前記重合基板に接合される前の前記第3の基板の周縁部を除去する周縁部除去装置を有することを特徴とする、請求項4〜6のいずれか一項に記載の基板処理システム。
  8. 前記処理ステーションは、前記接合装置で前記重合基板と接合された後の前記第3の基板の周縁部を除去する周縁部除去装置を有することを特徴とする、請求項4〜6のいずれか一項に記載の基板処理システム。
  9. 前記処理ステーションは、前記接合装置で接合された前記重合基板を加熱する熱処理装置を有することを特徴とする、請求項1〜8のいずれか一項に記載の基板処理システム。
  10. 前記熱処理装置は複数設けられ、
    前記複数の熱処理装置は、それぞれ異なる熱処理温度で前記重合基板を熱処理することを特徴とする、請求項9に記載の基板処理システム。
  11. 前記処理ステーションは、前記接合装置で接合された前記重合基板における、前記第1の基板と前記第2の基板の相対位置を検査する位置検査装置を有することを特徴とする、請求項1〜10のいずれか一項に記載の基板処理システム。
  12. 前記処理ステーションは、前記接合装置で接合された前記重合基板の内部を検査する内部検査装置を有することを特徴とする、請求項1〜11のいずれか一項に記載の基板処理システム。
  13. 前記処理ステーションは、
    前記第1の基板又は前記第2の基板の接合される表面を改質する表面改質装置と、
    前記表面改質装置で改質された前記第1の基板又は前記第2の基板の表面を親水化する表面親水化装置と、
    前記接合装置は、前記表面親水化装置で表面が親水化された前記第1の基板と前記第2の基板を接合することを特徴とする、請求項1〜12のいずれか一項に記載の基板処理システム。
  14. 前記搬入出ステーションは、基板を複数収容可能な収容容器を載置する載置部を有し、
    前記収容容器には、異なる前記半導体装置に積層される、同種の基板が複数収容されていることを特徴とする、請求項1〜13のいずれか一項に記載の基板処理システム。
  15. 前記搬入出ステーションは、基板を複数収容可能な収容容器を載置する載置部を有し、
    前記収容容器には、一の前記半導体装置に積層される、複数の基板が収容されていることを特徴とする、請求項1〜13のいずれか一項に記載の基板処理システム。
  16. 前記接合装置における前記第1の基板と前記第2の基板の接合、前記第1の板厚減少装置における前記第1の基板の厚みの減少、及び前記第2の板厚減少装置における前記第1の基板の厚みの減少を行った後、前記接合装置において前記第1の基板に第3の基板を積層して接合することを特徴とする、請求項14又は15に記載の基板処理システム。
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* Cited by examiner, † Cited by third party
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US7897431B2 (en) * 2008-02-01 2011-03-01 Promos Technologies, Inc. Stacked semiconductor device and method
JP5487621B2 (ja) * 2009-01-05 2014-05-07 株式会社ニコン 半導体装置の製造方法及び半導体製造装置
JP5421825B2 (ja) * 2010-03-09 2014-02-19 東京エレクトロン株式会社 接合システム、接合方法、プログラム及びコンピュータ記憶媒体
JP5459025B2 (ja) * 2010-04-06 2014-04-02 株式会社ニコン 基板貼り合わせ装置、積層半導体装置製造方法、積層半導体装置、基板貼り合わせ方法及び積層半導体装置の製造方法
JP2012069736A (ja) * 2010-09-24 2012-04-05 Elpida Memory Inc 半導体装置の製造方法
JP5705180B2 (ja) * 2012-08-23 2015-04-22 東京エレクトロン株式会社 検査装置、接合システム、検査方法、プログラム及びコンピュータ記憶媒体
JP2015126052A (ja) * 2013-12-26 2015-07-06 京セラ株式会社 複合基板の製造方法

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