JP2021089402A - 表示ドライバ及び表示装置 - Google Patents

表示ドライバ及び表示装置 Download PDF

Info

Publication number
JP2021089402A
JP2021089402A JP2019221012A JP2019221012A JP2021089402A JP 2021089402 A JP2021089402 A JP 2021089402A JP 2019221012 A JP2019221012 A JP 2019221012A JP 2019221012 A JP2019221012 A JP 2019221012A JP 2021089402 A JP2021089402 A JP 2021089402A
Authority
JP
Japan
Prior art keywords
gradation
circuit
short
wirings
voltages
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019221012A
Other languages
English (en)
Other versions
JP7446800B2 (ja
Inventor
兼一 椎林
Kenichi Shiibayashi
兼一 椎林
圭吾 大谷
Keigo Otani
圭吾 大谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2019221012A priority Critical patent/JP7446800B2/ja
Priority to US17/110,309 priority patent/US11373616B2/en
Priority to CN202011397939.8A priority patent/CN112927657B/zh
Publication of JP2021089402A publication Critical patent/JP2021089402A/ja
Priority to US17/828,032 priority patent/US11741915B2/en
Application granted granted Critical
Publication of JP7446800B2 publication Critical patent/JP7446800B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0242—Compensation of deficiencies in the appearance of colours

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

【目的】色ムラを抑えた高品質な画像を表示させることが可能な表示ドライバ及び表示装置を提供することを目的とする。【構成】本発明は、複数の配線からなるバス配線と、輝度レベルをＭ階調で表すＭ個の階調電圧を生成し、Ｍ個の階調電圧を夫々、バス配線に属するＭ個の配線上の中間部に印加する階調電圧生成回路と、Ｍ個の配線に沿って並置されており、夫々がＭ個の配線を介してＭ個の階調電圧を受け、画素データ片に応じてＭ個の階調電圧のうちから１つを選択して出力する複数のデコーダと、複数のデコーダから出力された電圧を夫々個別に増幅したものを複数の画素駆動電圧として生成する複数の出力アンプと、画素データ片を取り込むロード信号に応じて、Ｍ個の配線各々の一端同士を短絡すると共にＭ個の配線各々の他端同士を短絡する第１及び第２の階調間短絡回路と、を有する。【選択図】図３

Description

本発明は、映像信号に応じて表示パネルを駆動する表示ドライバ、当該表示ドライバを含む表示装置に関する。
液晶表示装置には、液晶パネルと共に、この液晶パネルに形成されている複数の走査線を駆動するゲートドライバと、当該液晶パネルにおいて各走査線と交叉する複数の信号線を駆動するソースドライバと、が含まれている。
当該ソースドライバとして、抵抗分圧回路、階調アンプ、複数のＤＡＣ（デジタルアナログコンバータ）回路及び外部端子である複数の出力端子と、を含むものが知られている（例えば、特許文献１参照）。
抵抗分圧回路及び階調アンプ（階調電圧生成回路と称する）は、電源電圧を分圧することで６４階調の輝度に夫々対応した６４個の電圧を生成し、これらを６４個の階調信号として階調信号バス配線を介してＤＡＣ回路の各々に供給する。各ＤＡＣ回路は、階調信号バス配線を介して受けた６４個の階調信号のうちから表示データに対応した１つを選択し、これを自身に対応した出力端子を介して出力する。各ＤＡＣ回路は、ソースドライバ内において、一列に並置されている出力端子に夫々対応した位置に配置されている。
特開２００９−６９２８７号公報
ところで、このようなソースドライバでは、１水平走査期間毎の表示データの変化に伴う負荷変動により、各階調信号のレベルが一時的に低下（又は増加）し、引き続き徐々に増加（又は低下）して夫々の所望レベルに戻る場合がある。
この際、階調信号のレベルが低下（又は増加）してから所望レベルに戻るまでには、階調電圧生成回路及びＤＡＣ回路間の配線長に対応した配線抵抗、及びＤＡＣ回路に含まれる最終段の出力アンプの入力容量に起因する遅延が生じる。これにより、階調電圧生成回路から遠い位置に配置されているＤＡＣ回路（遠端ＤＡＣと称する）の出力信号には、階調電圧生成回路から近い位置に配置されているＤＡＣ回路（近端ＤＡＣと称する）の出力信号に比べて大きな遅延が生じる。
よって、近年の表示装置の大画面化及び高精細化に伴い１水平走査期間が短くなると、各水平走査期間の終了時点で、近端ＤＡＣからの出力信号を受けた液晶パネル内の信号線上のレベルが所望レベルに到達するものの遠端ＤＡＣからの出力信号を受けた液晶パネル内の信号線上ではそのレベルが所望レベルに到達しない場合が生じる。これにより、液晶パネルの画面中央領域の表示を担う信号線上の信号レベルと、画面の左端及び右端領域の表示を担う信号線上の信号レベルと、にレベル差が生じる。したがって、当該レベル差が１階調分以上になる場合には、画面中央領域と、画面左端及び右端領域との間で色ムラが視覚される虞があった。
そこで、本発明は、このような色ムラを抑えた高品質な高精細画像を表示させることが可能な表示ドライバ及び表示装置を提供することを目的とする。
本発明に係る表示ドライバは、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて、表示パネルの複数のソースラインに印加する複数の画素駆動電圧を生成する表示ドライバであって、複数の配線からなるバス配線と、輝度レベルをＭ（Ｍは２以上の整数）階調で表すＭ個の階調電圧を生成し、前記Ｍ個の階調電圧を、前記バス配線に属するＭ個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、前記Ｍ個の配線に沿って並置されており、夫々が前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する複数のデコーダと、前記複数のデコーダから出力された電圧を夫々個別に増幅したものを前記複数の画素駆動電圧として生成する複数の出力アンプと、前記ロード信号に応じて、前記Ｍ個の配線各々の前記一端同士を短絡する第１の階調間短絡回路と、前記ロード信号に応じて、前記Ｍ個の配線各々の前記他端同士を短絡する第２の階調間短絡回路と、を有する。
また、本発明に係る表示ドライバは、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて、表示パネルの複数のソースラインに印加する複数の画素駆動電圧を生成する表示ドライバであって、夫々が複数の配線からなる第１及び第２のバス配線と、輝度レベルをＭ（Ｍは２以上の整数）階調で表すＭ個の階調電圧を生成し、前記Ｍ個の階調電圧を、前記第１のバス配線に属するＭ個の配線各々の一端と他端との間の中間部に夫々印加すると共に、前記第２のバス配線に属するＭ個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、前記第１のバス配線に沿って並置されており、夫々が前記第１のバス配線に属する前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する第１〜第ｒ（ｒは２以上の整数）のデコーダと、前記第２のバス配線に沿って並置されており、夫々が前記第２のバス配線に属する前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する第（ｒ＋１）〜第ｎのデコーダと、前記第１〜第ｒのデコーダ及び前記第（ｒ＋１）〜第ｎのデコーダから出力された電圧を夫々個別に増幅したものをｎ個の前記画素駆動電圧として生成する出力アンプと、前記ロード信号に応じて、前記第１のバス配線に属する前記Ｍ個の配線各々の前記一端同士を短絡する第１の階調間短絡回路と、前記ロード信号に応じて、前記第１のバス配線に属する前記Ｍ個の配線各々の前記他端同士を短絡する第２の階調間短絡回路と、前記ロード信号に応じて、前記第２のバス配線に属する前記Ｍ個の配線各々の前記一端同士を短絡する第３の階調間短絡回路と、前記ロード信号に応じて、前記第２のバス配線に属する前記Ｍ個の配線各々の前記他端同士を短絡する第４の階調間短絡回路と、を有する。
また、本発明に係る表示ドライバは、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて、表示パネルの複数のソースラインに印加する複数の画素駆動電圧を生成する表示ドライバであって、Ｍ個（Ｍは２以上の整数）の配線からなるバス配線と、輝度レベルを前記Ｍ個の階調で表す階調電圧を生成し、前記Ｍ個の階調電圧を、前記Ｍ個の配線各々の一端と他端との間に夫々印加する階調電圧生成回路と、前記Ｍ個の配線に沿って並置されており、夫々が前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する複数のデコーダと、前記複数のデコーダから出力された電圧を夫々個別に増幅したものを前記複数の画素駆動電圧として生成する複数の出力アンプと、前記ロード信号に応じて、前記Ｍ個の配線各々の前記一端同士及び前記他端同士の少なくとも一方を短絡する階調間短絡回路と、を有する。
本発明に係る表示装置は、複数のソースラインを有する表示パネルと、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて複数の画素駆動電圧を生成して夫々を前記表示パネルの複数のソースラインに印加する表示ドライバと、を含む表示装置であって、前記表示ドライバは、複数の配線からなるバス配線と、輝度レベルをＭ（Ｍは２以上の整数）階調で表すＭ個の階調電圧を生成し、前記Ｍ個の階調電圧を、前記バス配線に属するＭ個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、前記Ｍ個の配線に沿って並置されており、夫々が前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する複数のデコーダと、前記複数のデコーダから出力された電圧を夫々個別に増幅したものを前記複数の画素駆動電圧として生成する複数の出力アンプと、前記ロード信号に応じて、前記Ｍ個の配線各々の前記一端同士を短絡する第１の階調間短絡回路と、前記ロード信号に応じて、前記Ｍ個の配線各々の前記他端同士を短絡する第２の階調間短絡回路と、を有する。
また、本発明に係る表示装置は、複数のソースラインを有する表示パネルと、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて複数の画素駆動電圧を生成して夫々を前記表示パネルの複数のソースラインに印加する表示ドライバと、を含む表示装置であって、前記表示ドライバは、夫々が複数の配線からなる第１及び第２のバス配線と、輝度レベルをＭ（Ｍは２以上の整数）階調で表すＭ個の階調電圧を生成し、前記Ｍ個の階調電圧を、前記第１のバス配線に属するＭ個の配線各々の一端と他端との間の中間部に夫々印加すると共に、前記第２のバス配線に属するＭ個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、前記第１のバス配線に沿って並置されており、夫々が前記第１のバス配線に属する前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する第１〜第ｒ（ｒは２以上の整数）のデコーダと、前記第２のバス配線に沿って並置されており、夫々が前記第２のバス配線に属する前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する第（ｒ＋１）〜第ｎのデコーダと、前記第１〜第ｒのデコーダ及び前記第（ｒ＋１）〜第ｎのデコーダから出力された電圧を夫々個別に増幅したものをｎ個の前記画素駆動電圧として生成する出力アンプと、前記ロード信号に応じて、前記第１のバス配線に属する前記Ｍ個の配線各々の前記一端同士を短絡する第１の階調間短絡回路と、前記ロード信号に応じて、前記第１のバス配線に属する前記Ｍ個の配線各々の前記他端同士を短絡する第２の階調間短絡回路と、前記ロード信号に応じて、前記第２のバス配線に属する前記Ｍ個の配線各々の前記一端同士を短絡する第３の階調間短絡回路と、前記ロード信号に応じて、前記第２のバス配線に属する前記Ｍ個の配線各々の前記他端同士を短絡する第４の階調間短絡回路と、を有する。
本発明に係る表示ドライバは、輝度レベルをＭ（Ｍは２以上の整数）階調で表すＭ個の階調電圧を生成して夫々を、Ｍ本の配線各々の中間部に印加する階調電圧生成回路と、Ｍ本の配線に沿って並置されており、夫々が画素データ片に応じて、当該Ｍ本の配線を介して受けたＭ個の階調電圧のうちから１つを選択して出力する複数のデコーダと、を含む。
ここで、当該表示ドライバにおいては、複数の画素データ片の取り込みを行うロード信号に応じて、Ｍ本の配線各々の一端同士を短絡すると共に、当該Ｍ本の配線各々の他端同士を短絡する。
かかる短絡処理により、階調電圧生成回路からの配線長が長い位置に配置されているデコーダ、つまり画面左端及び右端領域の表示を担うデコーダでの遅延時間が短縮される。したがって、当該配線長が短い位置に配置されているデコーダ、つまり画面中央領域の表示を担うデコーダの遅延時間と、画面左端及び右端領域の表示を担うデコーダの遅延時間との差が小さくなる。
これにより、水平走査期間の終了時点において、表示パネルの画面中央領域の表示を担うソースラインの電圧と、画面左端及び右端領域の表示を担うソースラインの電圧との差を１階調分の電圧未満に低減させることが可能となる。
よって、本発明によれば、色ムラを抑えた高品質な表示画像を提供することが可能となる。
本発明に係るソースドライバ１３を含む表示装置１００の構成を示すブロック図である。 ロード信号ＬＤを示す波形図である。 ソースドライバ１３の内部構成を示す回路図である。 階調電圧生成回路１３２の出力段の構成を示す回路図である。 バス線ＢＳの中間部ｅ１での接続形態の一例を示す図である。 階調間短絡回路１３３ａを示す回路図である。 階調間短絡回路１３３ｂを示す回路図である。 階調間短絡回路を設けなかった場合における１水平走査期間内での各信号の波形を示す波形図である。 階調間短絡回路を設けた場合における１水平走査期間内での各信号の波形を示す波形図である。 ソースドライバ１３の内部構成の他の一例を示す回路図及び配置図である。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明に係る表示ドライバを含む表示装置１００の構成を示すブロック図である。図１に示すように、表示装置１００は、駆動制御部１１、ゲートドライバ１２、ソースドライバ１３、及び例えば液晶パネルからなる表示パネル２０を有する。
表示パネル２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の整数）の水平走査ラインＳ１〜Ｓｍと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の整数）のソースラインＤ１〜Ｄｎとが形成されている。更に、水平走査ラインＳ及びソースラインＤの各交叉部の領域（破線にて囲まれた領域）には、画素を担う表示セルＰＣが形成されている。
駆動制御部１１は、入力映像信号ＶＳを受け、当該入力映像信号ＶＳに基づき水平同期信号を生成し、これをゲートドライバ１２に供給する。また、駆動制御部１１は、入力映像信号ＶＳに基づき、画素毎にその画素の輝度レベルを例えば６ビットのデータで表す画素データＰＤの系列を含む映像データ信号ＶＰＤを生成し、これをソースドライバ１３に供給する。更に、駆動制御部１１は、水平同期信号に対応した２値のロード信号ＬＤを生成し、これをソースドライバ１３に供給する。
図２は、ロード信号ＬＤの一例を示すタイムチャートである。
駆動制御部１１は、図２に示すように、各水平走査期間毎に、その先頭で例えば論理レベル０の状態から論理レベル１に遷移し、当該論理レベル１の状態を所定期間ｗ１だけ維持するパルス信号をロード信号ＬＤとして生成する。
ゲートドライバ１２は、駆動制御部１１から供給された水平同期信号に同期させてゲートパルスを生成し、これを表示パネル２０の水平走査ラインＳ１〜Ｓｍの各々に順に印加する。
ソースドライバ１３は、映像データ信号ＶＰＤに基づき表示パネル２０のソースラインＤ１〜Ｄｎに夫々対応した画素駆動信号Ｇ１〜Ｇｎを生成し、夫々を対応するソースラインＤ１〜Ｄｎに個別に供給する。尚、ソースドライバ１３は、単一の半導体チップ、或いは複数の半導体チップに分割して形成されている。
図３は、ソースドライバ１３の内部構成を示すブロック図である。
図３に示すように、ソースドライバ１３は、データラッチ部１３１、階調電圧生成回路１３２、階調間短絡回路１３３ａ及び１３３ｂ、デコーダＥ１〜Ｅｎ、及び出力アンプＡ１〜Ａｎを含む。
データラッチ部１３１は、ロード信号ＬＤに応じて、映像データ信号ＶＰＤに含まれる画素データＰＤの系列を１水平走査ライン分、つまりｎ個ずつ取り込む。そして、データラッチ部１３１は、取り込んだｎ個の画素データＰＤを夫々レベルシフト回路Ｌ１〜Ｌｎに供給する。
レベルシフト回路Ｌ１〜Ｌｎは、ｎ個の画素データＰＤ各々の信号レベルの振幅を、デコーダＥ１〜Ｅｎで用いることが可能となるレベルにレベルシフトしたｎ個の画素データ片を、画素データＰ１〜ＰｎとしてデコーダＥ１〜Ｅｎに夫々供給する。
階調電圧生成回路１３２は、夫々が、表示パネル２０のガンマ特性に対する逆ガンマ特性に沿った正極性の電圧値を有するＭ（Ｍは２以上の整数）個の階調電圧Ｙ［１］〜Ｙ［Ｍ］を生成する。更に、階調電圧生成回路１３２は、夫々が、上記した逆ガンマ特性に沿った負極性の電圧値を有するＭ個の階調電圧Ｘ［１］〜Ｘ［Ｍ］を生成する。尚、以降、階調電圧Ｙ［１］〜Ｙ［Ｍ］については階調電圧Ｙ［Ｍ：１］、階調電圧Ｘ［１］〜Ｘ［Ｍ］については階調電圧Ｘ［Ｍ：１］とも表記する。
図４は、階調電圧生成回路１３２の出力段の構成を示す回路図である。
図４に示すように、階調電圧生成回路１３２は、ガンマバッファＧＢ１〜ＧＢ４、及びラダー抵抗ＬＤＲを含む。
ガンマバッファＧＢ１〜ＧＢ４の各々は例えばオペアンプからなり、図４に示すように、自身の反転入力端子（−）が自身の出力端子Ｙと接続されている、いわゆるボルテージフォロワ回路からなる。ガンマバッファＧＢ１〜ＧＢ４は、夫々が以下の大小関係を有し、且つ上記した逆ガンマ特性に沿った電圧値を有する基準電圧ＶＧ１〜ＶＧ４を、夫々の非反転入力端子（＋）で個別に受ける。
ＶＧ１＞ＶＧ２＞ＶＧ３＞ＶＧ４
ガンマバッファＧＢ１〜ＧＢ４各々の出力端子Ｙは、図４に示すように夫々がラダー抵抗ＬＤＲの４カ所の異なる接続点に接続されている。かかる構成により、ラダー抵抗ＬＤＲは、基準電圧ＶＧ１及びＶＧ２間を上記した逆ガンマ特性に沿ってＭ個に分圧したＭ個の電圧を、正極性の階調電圧Ｙ［Ｍ：１］として生成する。また、ラダー抵抗ＬＤＲは、基準電圧ＶＧ４及びＶＧ３間を上記した逆ガンマ特性に沿ってＭ個に分圧したＭ個の電圧を、負極性の階調電圧Ｘ［Ｍ：１］として生成する。
階調電圧生成回路１３２は、上記したＭ個の正極性の階調電圧Ｙ［Ｍ：１］、及びＭ個の負極性の階調電圧Ｘ［Ｍ：１］を、２Ｍ個の配線からなるバス配線ＢＳを介してデコーダＥ１〜Ｅｎの各々に供給する。
デコーダＥ１〜Ｅｎの各々は、正極性の階調電圧Ｙ［Ｍ：１］と、負極性の階調電圧Ｘ［Ｍ：１］と、を所定期間毎に交互に選択する。ここで、デコーダＥ１〜Ｅｎの各々は、選択した方のＭ個の階調電圧のうちから、自身が受けた画素データＰにて示される輝度レベルに対応した少なくとも１つの階調電圧を選択する。デコーダＥ１〜Ｅｎは、夫々が選択した階調電圧を有する階調信号Ｋ１〜Ｋｎを出力アンプＡ１〜Ａｎに供給する。
出力アンプＡ１〜Ａｎの各々は、例えば自身の出力端子が自身の反転入力端子（−）と接続されている、いわゆるオペアンプからなるボルテージフォロワ回路である。出力アンプＡ１〜Ａｎは、デコーダＥ１〜Ｅｎから出力された階調信号Ｋ１〜Ｋｎを夫々の非反転入力端子（＋）で受け、夫々が受けた階調信号に応じた電流を自身の出力端子に出力することで、階調電圧に対応した画素駆動信号Ｇ１〜Ｇｎを生成する。当該画素駆動信号Ｇ１〜Ｇｎは、ソースドライバ１３が形成されている半導体チップの外部端子Ｔ１〜Ｔｎを介して出力され、表示パネル２０のソースラインＤ１〜Ｄｎに供給される。
ところで、図３に示される回路図では、デコーダＥ１〜Ｅｎ、出力アンプＡ１〜Ａｎ、外部端子Ｔ１〜Ｔｎ、バス配線ＢＳ、階調電圧生成回路１３２、階調間短絡回路１３３ａ及び１３３ｂについては、半導体チップ内での配置形態の一例を表している。
すなわち、半導体チップ内では、図３に示すように、デコーダＥ１〜Ｅｎ及び出力アンプＡ１〜Ａｎは、方向ｄＬに沿って夫々伸長する２Ｍ本の配線からなるバス配線ＢＳに沿って並置されている。
階調電圧生成回路１３２は、図３に示すように、方向ｄＬに沿って伸張するバス配線ＢＳ上の中間部、つまり、当該バス配線ＢＳに属する２Ｍ本の配線の各々の一端と他端との間の中間部ｅ１に、階調電圧Ｙ［Ｍ：１］及びＸ［Ｍ：１］を印加する。尚、中間部ｅ１は、図３に示すように、デコーダＥ１〜Ｅｎのうちで中央に配置されているＥｒとＥｒ＋１との間に挟まれた領域内でのバス配線ＢＳ上の位置であることが望ましい。
図５は、バス配線ＢＳ及び当該中間部ｅ１での接続形態を詳細に表す図である。
図５に示すように、バス配線ＢＳは、階調電圧Ｙ［１］〜Ｙ［Ｍ］をデコーダＥ１〜Ｅｎの各々に伝送する為の配線ＹＬ［１］〜ＹＬ［Ｍ］と、階調電圧Ｘ［１］〜Ｘ［Ｍ］をデコーダＥ１〜Ｅｎの各々に伝送する為の配線ＸＬ［１］〜ＸＬ［Ｍ］とからなる。すなわち、階調電圧生成回路１３２は、自身が生成した正極性の階調電圧Ｙ［１］〜Ｙ［Ｍ］を、当該中間部ｅ１でバス配線ＢＳに含まれる配線ＹＬ［１］〜ＹＬ［Ｍ］に夫々印加する。更に、階調電圧生成回路１３２は、自身が生成した負極性の階調電圧Ｘ［１］〜Ｘ［Ｍ］を、当該中間部ｅ１でバス配線ＢＳに含まれる配線ＸＬ［１］〜ＸＬ［Ｍ］に夫々印加する。
また、図３に示すように、デコーダＥ１〜Ｅｎの各々は、夫々に対応した位置で当該バス配線ＢＳから分岐した２Ｍ本の配線を介して、正極性の階調電圧Ｙ［Ｍ：１］及び負極性の階調電圧Ｘ［Ｍ：１］を受ける。
尚、このバス配線ＢＳの一端には、図３に示すように階調間短絡回路１３３ａが形成されており、当該バス配線ＢＳの他端には階調間短絡回路１３３ｂが形成されている。
図６は、階調間短絡回路１３３ａの内部構成を示す回路図である。
図６に示すように、階調間短絡回路１３３ａは、レベルシフタＬＳａ、正極短絡スイッチ部ＳＷｐ及び負極短絡スイッチ部ＳＷｎを含む。
レベルシフタＬＳａは、２値（論理レベル０又は１）を表すロード信号ＬＤの電圧レベルを、正極短絡スイッチ部ＳＷｐ及び負極短絡スイッチ部ＳＷｎの各スイッチをオンオフ制御可能な電圧レベルにまでレベルシフトしたロード信号ＬＤａを生成する。更に、レベルシフタＬＳａは、ロード信号ＬＤａの論理レベルを反転させたものをロード信号ＬＤａＱとして生成する。
正極短絡スイッチ部ＳＷｐは、バス配線ＢＳのうちで、正極性の階調電圧Ｙ［１］〜Ｙ［Ｍ］を夫々伝送する配線ＹＬ［１］〜ＹＬ［Ｍ］各々の一端（左端）に接続されている。正極短絡スイッチ部ＳＷｐは、ロード信号ＬＤａＱに応じて、配線ＹＬ［１］〜ＹＬ［Ｍ］各々の一端を５つずつ、互いに電気的に接続する複数のスイッチ素子ＱＰを含む。各スイッチ素子ＱＰは、ロード信号ＬＤａＱが例えば論理レベル１を表す場合にはオフ状態となる一方、論理レベル０を表す場合にはオン状態となって配線ＹＬ［１］〜ＹＬ［Ｍ］における隣接するもの同士を電気的に接続する。
負極短絡スイッチ部ＳＷｎは、バス配線ＢＳのうちで、負極性の階調電圧Ｘ［１］〜Ｘ［Ｍ］を夫々伝送する配線ＸＬ［１］〜ＸＬ［Ｍ］各々の一端（左端）に接続されている。負極短絡スイッチ部ＳＷｎは、ロード信号ＬＤａに応じて、配線ＸＬ［１］〜ＸＬ［Ｍ］各々の一端を５つずつ、互いに電気的に接続する複数のスイッチ素子ＱＮを含む。各スイッチ素子ＱＮは、ロード信号ＬＤａが例えば論理レベル０を表す場合にはオフ状態となる一方、論理レベル１を表す場合にはオン状態となって配線ＸＬ［１］〜ＸＬ［Ｍ］における隣接するもの同士を電気的に接続する。
図７は、階調間短絡回路１３３ｂの内部構成を示す回路図である。
図７に示すように、階調間短絡回路１３３ｂは、レベルシフタＬＳｂ、正極短絡スイッチ部ＳＷｑ及び負極短絡スイッチ部ＳＷｊを含む。
尚、レベルシフタＬＳｂは図６に示すレベルシフタＬＳａと同一構成を有する。また、正極短絡スイッチ部ＳＷｑは図６に示す正極短絡スイッチ部ＳＷｐと同一構成であり、負極短絡スイッチ部ＳＷｊは図６に示す負極短絡スイッチ部ＳＷｎと同一構成を有する。
よって、レベルシフタＬＳｂの動作、ロード信号ＬＤｂＱに応じた正極短絡スイッチ部ＳＷｑの動作、及びロード信号ＬＤｂに応じた負極短絡スイッチ部ＳＷｊの動作については、その説明を省略する。
ここで、ソースドライバ１３では、階調間短絡回路１３３ａ及び１３３ｂを設けることにより、階調電圧生成回路１３２からのバス配線ＢＳの配線長が長い位置に配置されているデコーダＥに対しては、当該配線長が短い位置に配置されているデコードＥに比べて大幅に当該デコーダでの遅延時間を短縮している。
以下に、階調間短絡回路１３３ａ、１３３ｂによるデコーダの高速化動作について、階調電圧生成回路１３２からの配線長が最長となるデコーダＥ１及びＥｎと、当該配線長が最短となるデコーダＥｒ及びＥｒ＋１とを例にとって図８及び図９を参照して説明する。
図８及び図９は、デコーダＥ１、Ｅｒ、Ｅｒ＋１及びＥｎが正極性の最小の階調電圧Ｙ［１］の選択状態から最大の階調電圧Ｙ［Ｍ］の選択状態に遷移した際のデコーダＥ１、Ｅｒ、Ｅｒ＋１及びＥｎに係わる各信号の１水平走査期間内での波形を表す波形図である。
尚、図８は、階調間短絡回路（１３３ａ、１３３ｂ）を設けなかった場合での信号波形を示し、図９は、当該階調間短絡回路を設けた場合での信号波形を示す。
先ず、階調間短絡回路を設けていない場合には、図８に示すようにデコーダＥ１及びＥｎから出力された階調信号Ｋ１及びＫｎは、デコーダＥｒ及びＥｒ＋１から出力された階調信号Ｋｒ及びＫｒ＋１に比べて緩やかに、階調電圧Ｙ［１］の状態から階調電圧Ｙ［Ｍ］の状態に推移する。
つまり、図８に示すように、階調電圧Ｙ［１］の状態である時点ｔ０から階調信号Ｋ１、Ｋｒ、Ｋｒ＋１及びＫｎが増加を開始し、その後の時点ｔ１で、先ず階調信号Ｋｒ及びＫｒ＋１が階調電圧Ｙ［Ｍ］の状態に到達する。そして、当該時点ｔ１から遅れた時点ｔ２で、階調信号Ｋ１及びＫｎが階調電圧Ｙ［Ｍ］の状態に到達する。
この際、当該階調信号Ｋｒ及びＫｒ＋１を受けた出力アンプＡｒ及びＡｒ＋１は、階調信号Ｋｒ及びＫｒ＋１の電圧増加につれて、図８に示すように増加する画素駆動信号Ｇｒ及びＧｒ＋１を生成する。出力アンプＡｒ及びＡｒ＋１は、これら画素駆動信号Ｇｒ及びＧｒ＋１を夫々出力端子Ｔｒ及びＴｒ＋１を介して表示パネル２０のソースラインＤｒ及びＤｒ＋１に印加する。これら画素駆動信号Ｇｒ及びＧｒ＋１に応じてソースラインＤｒ及びＤｒ＋１各々の電圧（以降、電圧Ｕｒ及びＵｒ＋１と称する）も増加する。しかしながら、当該ソースラインＤｒ及びＤｒ＋１の配線抵抗及び寄生容量の影響により、その電圧増加の速度は画素駆動信号Ｇｒ及びＧｒ＋１よりも遅くなる。
ここで、階調信号Ｋｒ及びＫｒ＋１よりも緩やかに増加する階調信号Ｋ１及びＫｎを受けた出力アンプＡ１及びＡｎは、画素駆動信号Ｇｒ及びＧｒ＋１よりも緩やかに増加する画素駆動信号Ｇ１及びＧｎを生成する。出力アンプＡ１及びＡｎは、これら画素駆動信号Ｇ１及びＧｎを夫々出力端子Ｔ１及びＴｎを介して表示パネル２０のソースラインＤ１及びＤｎに印加する。これら画素駆動信号Ｇ１及びＧｎに応じてソースラインＤ１及びＤｎ各々の電圧（以降、電圧Ｕ１及びＵｎと称する）も増加する。しかしながら、当該ソースラインＤ１及びＤｎの配線抵抗及び寄生容量の影響により、その電圧増加の速度は画素駆動信号Ｇ１及びＧｎよりも更に遅くなる。
よって、１水平走査期間の終了時点で、表示パネル２０の画面中央領域の表示を担うソースラインＤｒ及びＤｒ＋１の電圧Ｕｒ及びＵｒ＋１と、画面左端及び右端領域の表示を担うソースラインＤ１及びＤｎの電圧Ｕ１及びＵｎとに、図８に示す電圧差ＶＴ１が生じる。この際、１水平走査期間の終了時点での状態が最終的な表示画像として視覚されるため、当該電圧差ＶＴ１が１階調分以上となる場合には、表示パネル２０の画面中央領域と、画面左端及び右端領域との間で色ムラが生じる。
一方、階調間短絡回路を設けた場合には、図９に示すように、当該階調間短絡回路に含まれる図６及び図７に示す全てのスイッチ素子ＱＰ及びＱＮが、水平走査期間の先頭の所定期間ｗ１の間に亘り、論理レベル１のロード信号ＬＤに応じてオン状態となる。尚、当該所定期間ｗ１以外の期間では、図６及び図７に示す全てのスイッチ素子ＱＰ及びＱＮは、論理レベル０のロード信号ＬＤに応じてオフ状態となる。よって、水平走査期間の先頭の所定期間ｗ１の間に亘り、バス配線ＢＳに含まれる配線ＹＬ［Ｍ：１］及び配線ＸＬ［Ｍ：１］が５本ずつ短絡した状態になり、当該所定期間ｗ１以外の期間では夫々が開放された状態となる。
これにより、各スイッチ素子ＱＰ（ＱＮ）で短絡された５本の配線ＹＬ（ＸＬ）毎に、夫々の配線ＹＬ（ＸＬ）に印加されている階調電圧Ｙ（Ｘ）に対応した電荷がスイッチ素子ＱＰ（ＱＮ）を介して合成される。
この際、５本の配線ＹＬ（ＸＬ）毎にスイッチ素子ＱＰ（ＱＮ）を介して合成された電荷が、各配線ＹＬ（ＸＬ）を介してデコーダＥ１〜Ｅｎに夫々流れ込む。この間、デコーダＥ１〜Ｅｎの各々は、各配線ＹＬ（ＸＬ）を介して受けた２Ｍ個の階調電圧のうちから自身に供給された画素データＰに応じた１つを選択した状態にある。つまり、デコーダＥ１〜Ｅｎの各々は、２Ｍ個の配線（ＹＬ、ＸＬ）のうちの１つの配線を、出力アンプＡの非反転入力端子（＋）に接続した状態にある。
よって、デコーダＥ１〜Ｅｎの各々は、図８に示す所定期間ｗ１の間に亘り、当該選択した１つの配線を介して、その配線と短絡状態にある合計５つの配線上の電荷を合成した合成電荷を、出力アンプＡの非反転入力端子（＋）に供給する。このような合成電荷の補充により、出力アンプＡの入力容量が充放電される。従って、１つの配線上の電荷だけで出力アンプＡの入力容量を充放電させる場合に比べて、階調信号Ｋ１〜Ｋｎ及び画素駆動信号Ｇ１〜Ｇｎの立ち上がり又は立下り速度が高速化し、階調信号Ｋ１〜Ｋｎ及び画素駆動信号Ｇ１〜Ｇｎの遅延時間が短くなる。
ところで、５つの配線からの合成電荷の補充は、図３に示すように、バス配線ＢＳの両端に設けられた階調間短絡回路１３３ａ（１３３ｂ）から、バス配線ＢＳの中間部ｅ１に向けて行われる。この際、階調間短絡回路１３３ａ（１３３ｂ）からデコーダＥ１〜Ｅｎの各々までのバス配線ＢＳ（ＹＬ、ＸＬを含む）の配線長が長いほど、配線抵抗に起因する合成電荷の損失が大きい。つまり、階調間短絡回路１３３ａ（１３３ｂ）からの配線長が短いデコーダＥ１（Ｅｎ）に補充される合成電荷の量は、その配線長が長いデコーダＥｒ（Ｅｒ＋１）に補充される合成電荷の量よりも多い。
これにより、図９に示すように、階調間短絡回路１３３ａ（１３３ｂ）からの配線長が最長となるデコーダＥｒ（Ｅｒ＋１）から出力された階調信号Ｋｒ（Ｋｒ＋１）は、図８に示す場合と略同様な速度で立ち上がり、時点ｔ１の直後に階調電圧Ｙ［Ｍ］に到達する。一方、当該配線長が最短となるデコーダＥ１（Ｅｎ）から出力された階調信号Ｋ１（Ｋｎ）は、図８に示す場合よりも高速な速度で立ち上がり、時点ｔ２よりも早い時点ｔ２ａで階調電圧Ｙ［Ｍ］に到達する。
つまり、バス配線ＢＳの両端で隣接する配線同士を短絡することにより、階調信号Ｋ１（Ｋｎ）に生じる遅延時間と、階調信号Ｋｒ（Ｋｒ＋１）に生じる遅延時間との差が短縮される。要するに、階調電圧生成回路１３２からのバス配線ＢＳの配線長が長い位置に配置されているデコーダ（例えばＥ１、Ｅｎ）の遅延時間を短縮することで、当該配線長が短い位置に配置されているデコーダ（例えばＥｒ、Ｅｒ＋１）の遅延時間との差を小さくするのである。
よって、図９に示すように、１水平走査期間の終了時点での、画面中央領域の表示を担うソースラインＤｒ（Ｄｒ＋１）の電圧Ｕｒ（Ｕｒ＋１）と、画面左端（右端）領域の表示を担うソースラインＤ１（Ｄｎ）の電圧Ｕ１（Ｕｎ）との電圧差ＶＴ２は、図８に示す電圧差ＶＴ１よりも小となる。つまり、かかる電圧差ＶＴ２を１階調分の電圧差よりも小さくすることが可能となるのである。
したがって、図３に示すソースドライバ１３によれば、高精細及び大画面な表示パネル２０を駆動するにあたり、表示パネル２０の画面中央領域と、画面左端及び右端領域との間で生じる色ムラを抑えた高品質な表示画像を提供することが可能となる。
尚、上記実施例では、図６及び図７に示されるように、階調間短絡回路１３３ａ及び１３３ｂを複数のスイッチ素子ＱＰ及びＱＮで構成しているが、これらスイッチ素子ＱＰ及びＱＮをＭＯＳ型のトランジスタで実現するようにしても良い。
つまり、図６及び図７に示される正極短絡スイッチ部ＳＷｐ及びＳＷｑに含まれるスイッチ素子ＱＰを全てｐチャネル型のＭＯＳトランジスタとし、負極短絡スイッチ部ＳＷｎ及びＳＷｊに含まれるスイッチ素子ＱＮを全てｎチャネル型のＭＯＳトランジスタとする。
ここで、図６に示すレベルシフタＬＳａは、ロード信号ＬＤａを負極短絡スイッチ部ＳＷｎに含まれるスイッチ素子ＱＮとしてのｎチャネル型ＭＯＳトランジスタ各々のゲートに供給する。更に、レベルシフタＬＳａは、当該ロード信号ＬＤａの論理レベルを反転させたロード信号ＬＤａＱを正極短絡スイッチ部ＳＷｐに含まれるスイッチ素子ＱＰとしてのｐチャネル型ＭＯＳトランジスタ各々のゲートに供給する。一方、図７に示すレベルシフタＬＳｂは、ロード信号ＬＤｂを負極短絡スイッチ部ＳＷｊに含まれるスイッチ素子ＱＮとしてのｎチャネル型ＭＯＳトランジスタ各々のゲートに供給する。更に、レベルシフタＬＳｂは、当該ロード信号ＬＤｂの論理レベルを反転させたロード信号ＬＤｂＱを正極短絡スイッチ部ＳＷｑに含まれるスイッチ素子ＱＰとしてのｐチャネル型ＭＯＳトランジスタ各々のゲートに供給する。
更に図６及び図７に示されるスイッチ素子ＱＰとしてのｐチャネル型のＭＯＳトランジスタは、そのドレイン及びソースが互いに隣接する一対の配線の一方及び他方に夫々接続されている。同様に、スイッチ素子ＱＮとしてのｎチャネル型のＭＯＳトランジスタについても、そのドレイン及びソースが互いに隣接する一対の配線の一方及び他方に夫々接続されている。
また、図６及び図７に示す一例では、階調間短絡回路１３３ａ及び１３３ｂの各々は、５階調毎に、その５階調分の階調電圧を夫々伝送する５つの配線（ＹＬ，ＸＬ）を各水平走査期間の先頭部で短絡するようにしている。しかしながら、短絡する配線の数は５つに限定されない。すなわち、短絡によって各配線を介して合成した合成電荷の補充により増加した電圧と、短絡終了後の電圧との差が僅かとなるような数、例えば互いに隣接する４〜８つの各階調に夫々対応した４〜８本の配線毎に、その４〜８本の配線を短絡する構成であればよい。
要するに、ソースドライバ１３としては、以下のバス配線、階調電圧生成回路、複数のデコーダ、出力アンプ、及び第１及び第２の階調間短絡回路を含むものであれば良い。
バス配線（ＢＳ）は、所定方向（ｄＬ）に伸長する複数の配線（ＹＬ［１]〜ＹＬ［Ｍ］、ＸＬ［１]〜ＸＬ［Ｍ］）からなる。階調電圧生成回路（１３２）は、輝度レベルをＭ（Ｍは２以上の整数）階調で表すＭ個の階調電圧（Ｙ［１]〜Ｙ［Ｍ］、Ｘ［１]〜Ｘ［Ｍ］）を生成する。そして、階調電圧生成回路（１３２）は、かかるＭ個の階調電圧を、上記したバス配線（ＢＳ）に属するＭ個の配線（ＸＬ又はＹＬ）各々の一端と他端との間の中間部部（ｅ１）に夫々印加する。複数のデコーダ（Ｅ１〜Ｅｎ）は、Ｍ個の配線（ＸＬ又はＹＬ）に沿って並置されており、夫々がこれらＭ個の配線を介してＭ個の階調電圧（Ｙ又はＸ）を受け、画素データ片（Ｐ）に応じてＭ個の階調電圧のうちから１つを選択して出力する。複数の出力アンプ（Ａ１〜Ａｎ）は、上記した複数のデコーダから出力された電圧（Ｋ１〜Ｋｎ）を夫々個別に増幅したものを複数の画素駆動電圧（Ｇ１〜Ｇｎ）として生成する。第１の階調間短絡回路（１３３ａ）は、複数の画素データ片の取り込みを行うロード映像信号（ＬＤ）に応じて、上記したＭ個の配線各々の一端同士を短絡する。第２の階調間短絡回路（１３３ｂ）は、当該ロード信号（ＬＤ）に応じて、上記したＭ個の配線各々の他端同士を短絡する。
また、図３に示す一例では、階調電圧生成回路１３２が生成した階調電圧Ｙ［Ｍ：１］及びＸ［Ｍ：１］を、一列に並置されているデコーダＥ１〜Ｅｎに沿って配置した１系統のバス配線ＢＳの中間部に印加している。よって、階調電圧生成回路１３２からデコードＥ１（Ｅｎ）までの配線長と、デコードＥｒ（Ｅｒ＋１）までの配線長とには依然として差がある。その結果、バス配線ＢＳによる配線抵抗が比較的高い場合には、階調信号Ｋ１（Ｋｎ）に生じる遅延時間と、階調信号Ｋｒ（Ｋｒ＋１）に生じる遅延時間との間に大きな時間差が生じ、前述した色ムラを確実に抑制することができない虞がある。
そこで、当該１系統のバス配線ＢＳを方向ｄＬにおける中間部で２つに分割し、分割したバス配線各々の中間部に、階調電圧生成回路１３２で生成された階調電圧Ｙ［Ｍ：１］及びＸ［Ｍ：１］を印加することで、配線抵抗に起因する遅延時間の半減を図るようにしても良い。
図１０は、かかる点に鑑みて為された、ソースドライバ１３の他の構成を示す、半導体チップ内での各ブロックの配置形態を表す図である。尚、図１０では、図３に示されるデータラッチ部１３１及びレベルシフト回路Ｌ１〜Ｌｎと、ロード信号ＬＤの配線は省略している。また、図１０に示されるデコーダＥ１〜Ｅｎ、出力アンプＡ１〜Ａｎ、階調電圧生成回路１３２、階調間短絡回路１３３ａ及び１３３ｂについては図３に示されるものと同一である。
図１０に示されるソースドライバ１３では、図３及び図５に示されるバス配線ＢＳが、階調電圧Ｙ［Ｍ：１］及びＸ［Ｍ：１］をデコーダＥ１〜Ｅｒに夫々供給する第１のバス配線ＢＳ１と、デコーダＥｒ＋１〜Ｅｎに夫々供給する第２のバス配線ＢＳ２とに分割されている。尚、バス配線ＢＳ１及びＢＳ２は、互いに接続されていない。
バス配線ＢＳ１の一端には階調間短絡回路１３３ａが接続されており、その他端には図７に示す階調間短絡回路１３３ｂと同様な構成を有する階調間短絡回路１４１ａが接続されている。バス配線ＢＳ２の一端には図６に示す階調間短絡回路１３３ａと同様な構成を有する階調間短絡回路１４１ｂが接続されており、その他端には階調間短絡回路１３３ｂが接続されている。
図１０に示される構成では、階調電圧生成回路１３２は、自身で生成した階調電圧Ｙ［Ｍ：１］及びＸ［Ｍ：１］を、バス配線ＢＳ１及びＢＳ２とは別に設けた主バス配線ＭＢＳに印加する。尚、主バス配線ＭＢＳは、図５に示すバス配線ＢＳと同様に、階調電圧Ｙ［１］〜Ｙ［Ｍ］及びＸ［１］〜Ｘ［Ｍ］を夫々個別に伝送する為の２Ｍ個の配線からなる。ここで、主バス配線ＭＢＳにおける２Ｍ個の配線各々の一端は、図１０に示すように、第１のバス配線ＢＳ１に属する各配線の一端と他端との間の中間部にて、バス配線ＢＳ１に属する各配線に接続されている。また、主バス配線ＭＢＳにおける２Ｍ個の配線各々の他端は、図１０に示すように、第２のバス配線ＢＳ２に属する各配線の一端と他端との間の中間部にて、バス配線ＢＳ２に属する各配線に接続されている。
図１０に示される構成によれば、階調信号Ｋ１〜Ｋｎ各々の遅延時間の差、及び画素駆動信号Ｇ１〜Ｇｎ各々の遅延時間の差を、図３に示す構成を採用した場合よりも小さくすることができる。よって、表示パネル２０の画面中央領域と、画面左端及び右端領域との間で生じる色ムラをより確実に抑制することが可能となる。
尚、図１０に示すソースドライバ１３としては、以下の第１及び第２のバス配線、階調電圧生成回路、第１〜第ｎ（ｎは２以上の整数）のデコーダ、出力アンプ、第１〜第４の階調間短絡回路とを、含むものであれば良い。
第１のバス配線（ＢＳ１）及び第２のバス配線（ＢＳ２）は、夫々、複数の配線（ＹＬ［１]〜ＹＬ［Ｍ］、ＸＬ［１]〜ＸＬ［Ｍ］）からなる。階調電圧生成回路（１３２）は、輝度レベルをＭ（Ｍは２以上の整数）階調で表すＭ個の階調電圧（Ｙ［１]〜Ｙ［Ｍ］、Ｘ［１]〜Ｘ［Ｍ］）を生成する。そして、階調電圧生成回路（１３２）は、これらＭ個の階調電圧を、第１のバス配線（ＢＳ１）に属するＭ個の配線各々の一端と他端との間の中間部と、第２のバス配線（ＢＳ２）に属するＭ個の配線各々の一端と他端との間の中間部と、に夫々印加する。第１〜第ｎのデコーダのうちの第１〜第ｒ（ｒは２以上でありｎ未満の整数）のデコーダ（Ｅ１〜Ｅｒ）は、第１のバス配線（ＢＳ１）に沿って並置されており、夫々が当該第１のバス配線に属するＭ個の配線を介してＭ個の階調電圧を受け、画素データ片（Ｐ）に応じてＭ個の階調電圧のうちから１つを選択して出力する。第１〜第ｎのデコーダのうちの第ｒ＋１〜第ｎのデコーダ（Ｅｒ＋１〜Ｅｎ）は、第２のバス配線（ＢＳ２）に沿って並置されており、夫々が当該第２のバス配線に属するＭ個の配線を介してＭ個の階調電圧を受け、画素データ片（Ｐ）に応じてＭ個の階調電圧のうちから１つを選択して出力する。出力アンプ（Ａ１〜Ａｎ）は、第１〜第ｎデコーダから出力された電圧（Ｋ１〜Ｋｎ）を夫々個別に増幅したものをｎ個の画素駆動電圧（Ｇ１〜Ｇｎ）として生成する。
第１の階調間短絡回路（１３３ａ）は、複数の画素データ片を取り込むロード信号（ＬＤ）に応じて、第１のバス配線（ＢＳ１）に属するＭ個の配線各々の一端同士を短絡する。第２の階調間短絡回路（１４１ａ）は、ロード信号（ＬＤ）に応じて、第１のバス配線（ＢＳ１）に属するＭ個の配線各々の他端同士を短絡する。第３の階調間短絡回路（１４１ｂ）は、ロード信号（ＬＤ）に応じて、第２のバス配線（ＢＳ２）に属するＭ個の配線各々の一端同士を短絡する。第４の階調間短絡回路（１３３ｂ）は、ロード信号（ＬＤ）に応じて、第２のバス配線（ＢＳ２）に属するＭ個の配線各々の他端同士を短絡する。
１３ ソースドライバ
２０ 表示パネル
１３２ 階調電圧生成回路
１３３ａ、１３３ｂ 階調間短絡回路
Ａ１〜Ａｎ 出力アンプ
ＢＳ バス配線
Ｅ１〜Ｅｎ デコーダ
ＱＮ、ＱＰ スイッチ素子

Claims (11)

  1. 映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて、表示パネルの複数のソースラインに印加する複数の画素駆動電圧を生成する表示ドライバであって、
    複数の配線からなるバス配線と、
    輝度レベルをＭ（Ｍは２以上の整数）階調で表すＭ個の階調電圧を生成し、前記Ｍ個の階調電圧を、前記バス配線に属するＭ個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、
    前記Ｍ個の配線に沿って並置されており、夫々が前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する複数のデコーダと、
    前記複数のデコーダから出力された電圧を夫々個別に増幅したものを前記複数の画素駆動電圧として生成する複数の出力アンプと、
    前記ロード信号に応じて、前記Ｍ個の配線各々の前記一端同士を短絡する第１の階調間短絡回路と、
    前記ロード信号に応じて、前記Ｍ個の配線各々の前記他端同士を短絡する第２の階調間短絡回路と、を有することを特徴とする表示ドライバ。
  2. 前記第１及び第２の階調間短絡回路は、前記Ｍ個の配線を隣接する複数の配線からなるグループに分けたグループ毎に、当該グループに属する配線同士を短絡することを特徴とする請求項１に記載の表示ドライバ。
  3. 前記第１及び第２の階調間短絡回路は、前記映像信号における水平走査期間毎に先頭の所定期間に亘り、前記グループに属する配線同士を短絡することを特徴とする請求項２に記載の表示ドライバ。
  4. 前記グループに属する前記配線の本数は４〜８であることを特徴とする請求項２又は３に記載の表示ドライバ。
  5. 前記バス配線は、２Ｍ個の配線からなり、
    前記階調電圧生成回路は、輝度レベルをＭ階調で夫々表す正極性のＭ個の階調電圧及び負極性のＭ個の階調電圧を生成し、夫々を前記２Ｍ個の配線上の前記中間部に印加することを特徴とする請求項１〜４のいずれか１に記載の表示ドライバ。
  6. 前記第１及び第２の階調間短絡回路は、前記２Ｍ個の配線のうちで前記正極性のＭ個の階調電圧が印加されている前記Ｍ個の配線を前記グループ毎に、前記ロード信号に応じて短絡する複数の第１スイッチ素子と、
    前記２Ｍ個の配線のうちで前記負極性のＭ個の階調電圧が印加されている前記Ｍ個の配線を前記グループ毎に、前記ロード信号に応じて短絡する複数の第２スイッチ素子と、を有することを特徴とする請求項２〜５のいずれか１に記載の表示ドライバ。
  7. 前記第１スイッチ素子は、互いに隣接する一対の配線の一方にドレインが接続されており且つ他方にソースが接続されているｐチャネル型のＭＯＳトランジスタであり、
    前記第２スイッチ素子は、互いに隣接する一対の配線の一方にドレインが接続されており且つ他方にソースが接続されているｎチャネル型のＭＯＳトランジスタであることを特徴とする請求項６に記載の表示ドライバ。
  8. 映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて、表示パネルの複数のソースラインに印加する複数の画素駆動電圧を生成する表示ドライバであって、
    夫々が複数の配線からなる第１及び第２のバス配線と、
    輝度レベルをＭ（Ｍは２以上の整数）階調で表すＭ個の階調電圧を生成し、前記Ｍ個の階調電圧を、前記第１のバス配線に属するＭ個の配線各々の一端と他端との間の中間部に夫々印加すると共に、前記第２のバス配線に属するＭ個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、
    前記第１のバス配線に沿って並置されており、夫々が前記第１のバス配線に属する前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する第１〜第ｒ（ｒは２以上の整数）のデコーダと、
    前記第２のバス配線に沿って並置されており、夫々が前記第２のバス配線に属する前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する第（ｒ＋１）〜第ｎのデコーダと、
    前記第１〜第ｒのデコーダ及び前記第（ｒ＋１）〜第ｎのデコーダから出力された電圧を夫々個別に増幅したものをｎ個の前記画素駆動電圧として生成する出力アンプと、
    前記ロード信号に応じて、前記第１のバス配線に属する前記Ｍ個の配線各々の前記一端同士を短絡する第１の階調間短絡回路と、
    前記ロード信号に応じて、前記第１のバス配線に属する前記Ｍ個の配線各々の前記他端同士を短絡する第２の階調間短絡回路と、
    前記ロード信号に応じて、前記第２のバス配線に属する前記Ｍ個の配線各々の前記一端同士を短絡する第３の階調間短絡回路と、
    前記ロード信号に応じて、前記第２のバス配線に属する前記Ｍ個の配線各々の前記他端同士を短絡する第４の階調間短絡回路と、を有することを特徴とする表示ドライバ。
  9. 映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて、表示パネルの複数のソースラインに印加する複数の画素駆動電圧を生成する表示ドライバであって、
    Ｍ個（Ｍは２以上の整数）の配線からなるバス配線と、
    輝度レベルを前記Ｍ個の階調で表す階調電圧を生成し、前記Ｍ個の階調電圧を、前記Ｍ個の配線各々の一端と他端との間に夫々印加する階調電圧生成回路と、
    前記Ｍ個の配線に沿って並置されており、夫々が前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する複数のデコーダと、
    前記複数のデコーダから出力された電圧を夫々個別に増幅したものを前記複数の画素駆動電圧として生成する複数の出力アンプと、
    前記ロード信号に応じて、前記Ｍ個の配線各々の前記一端同士及び前記他端同士の少なくとも一方を短絡する階調間短絡回路と、を有することを特徴とする表示ドライバ。
  10. 複数のソースラインを有する表示パネルと、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて複数の画素駆動電圧を生成して夫々を前記表示パネルの複数のソースラインに印加する表示ドライバと、を含む表示装置であって、
    前記表示ドライバは、
    複数の配線からなるバス配線と、
    輝度レベルをＭ（Ｍは２以上の整数）階調で表すＭ個の階調電圧を生成し、前記Ｍ個の階調電圧を、前記バス配線に属するＭ個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、
    前記Ｍ個の配線に沿って並置されており、夫々が前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する複数のデコーダと、
    前記複数のデコーダから出力された電圧を夫々個別に増幅したものを前記複数の画素駆動電圧として生成する複数の出力アンプと、
    前記ロード信号に応じて、前記Ｍ個の配線各々の前記一端同士を短絡する第１の階調間短絡回路と、
    前記ロード信号に応じて、前記Ｍ個の配線各々の前記他端同士を短絡する第２の階調間短絡回路と、を有することを特徴とする表示装置。
  11. 複数のソースラインを有する表示パネルと、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて複数の画素駆動電圧を生成して夫々を前記表示パネルの複数のソースラインに印加する表示ドライバと、を含む表示装置であって、
    前記表示ドライバは、
    夫々が複数の配線からなる第１及び第２のバス配線と、
    輝度レベルをＭ（Ｍは２以上の整数）階調で表すＭ個の階調電圧を生成し、前記Ｍ個の階調電圧を、前記第１のバス配線に属するＭ個の配線各々の一端と他端との間の中間部に夫々印加すると共に、前記第２のバス配線に属するＭ個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、
    前記第１のバス配線に沿って並置されており、夫々が前記第１のバス配線に属する前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する第１〜第ｒ（ｒは２以上の整数）のデコーダと、
    前記第２のバス配線に沿って並置されており、夫々が前記第２のバス配線に属する前記Ｍ個の配線を介して前記Ｍ個の階調電圧を受け、前記画素データ片に応じて前記Ｍ個の階調電圧のうちから１つを選択して出力する第（ｒ＋１）〜第ｎのデコーダと、
    前記第１〜第ｒのデコーダ及び前記第（ｒ＋１）〜第ｎのデコーダから出力された電圧を夫々個別に増幅したものをｎ個の前記画素駆動電圧として生成する出力アンプと、
    前記ロード信号に応じて、前記第１のバス配線に属する前記Ｍ個の配線各々の前記一端同士を短絡する第１の階調間短絡回路と、
    前記ロード信号に応じて、前記第１のバス配線に属する前記Ｍ個の配線各々の前記他端同士を短絡する第２の階調間短絡回路と、
    前記ロード信号に応じて、前記第２のバス配線に属する前記Ｍ個の配線各々の前記一端同士を短絡する第３の階調間短絡回路と、
    前記ロード信号に応じて、前記第２のバス配線に属する前記Ｍ個の配線各々の前記他端同士を短絡する第４の階調間短絡回路と、を有することを特徴とする表示装置。
JP2019221012A 2019-12-06 2019-12-06 表示ドライバ及び表示装置 Active JP7446800B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019221012A JP7446800B2 (ja) 2019-12-06 2019-12-06 表示ドライバ及び表示装置
US17/110,309 US11373616B2 (en) 2019-12-06 2020-12-03 Display driver suppressing color unevenness of liquid crystal display
CN202011397939.8A CN112927657B (zh) 2019-12-06 2020-12-04 显示驱动器以及显示装置
US17/828,032 US11741915B2 (en) 2019-12-06 2022-05-31 Display driver suppressing color unevenness of liquid crystal display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019221012A JP7446800B2 (ja) 2019-12-06 2019-12-06 表示ドライバ及び表示装置

Publications (2)

Publication Number Publication Date
JP2021089402A true JP2021089402A (ja) 2021-06-10
JP7446800B2 JP7446800B2 (ja) 2024-03-11

Family

ID=76163622

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019221012A Active JP7446800B2 (ja) 2019-12-06 2019-12-06 表示ドライバ及び表示装置

Country Status (3)

Country Link
US (2) US11373616B2 (ja)
JP (1) JP7446800B2 (ja)
CN (1) CN112927657B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7446800B2 (ja) * 2019-12-06 2024-03-11 ラピスセミコンダクタ株式会社 表示ドライバ及び表示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006343390A (ja) * 2005-06-07 2006-12-21 Sharp Corp 階調表示基準電圧発生回路および液晶駆動装置
JP2008026510A (ja) * 2006-07-20 2008-02-07 Oki Electric Ind Co Ltd 駆動回路
JP2008129386A (ja) * 2006-11-22 2008-06-05 Oki Electric Ind Co Ltd 駆動回路
JP2011150256A (ja) * 2010-01-25 2011-08-04 Renesas Electronics Corp 駆動回路及び駆動方法
KR20120072944A (ko) * 2010-12-24 2012-07-04 삼성모바일디스플레이주식회사 감마전압 제어기, 계조 전압 생성기 및 이를 포함하는 표시 장치
JP2017090873A (ja) * 2015-11-05 2017-05-25 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09138670A (ja) * 1995-11-14 1997-05-27 Fujitsu Ltd 液晶表示装置の駆動回路
JP3718607B2 (ja) * 1999-07-21 2005-11-24 株式会社日立製作所 液晶表示装置及び映像信号線駆動装置
WO2007026551A1 (ja) * 2005-08-29 2007-03-08 Sharp Kabushiki Kaisha 表示装置、表示方法、表示モニターおよびテレビジョン受像機
CN100508012C (zh) * 2005-12-08 2009-07-01 夏普株式会社 显示驱动用集成电路及其配线配置确定方法
JP2008134496A (ja) * 2006-11-29 2008-06-12 Nec Electronics Corp 階調電位発生回路、表示装置のデータドライバ、及びその表示装置
JP5102568B2 (ja) 2007-09-11 2012-12-19 ラピスセミコンダクタ株式会社 表示制御装置
JP5457286B2 (ja) * 2010-06-23 2014-04-02 シャープ株式会社 駆動回路、液晶表示装置、および電子情報機器
JP5596477B2 (ja) * 2010-09-15 2014-09-24 ラピスセミコンダクタ株式会社 表示パネルの駆動装置
US9099026B2 (en) * 2012-09-27 2015-08-04 Lapis Semiconductor Co., Ltd. Source driver IC chip
JP2015090414A (ja) * 2013-11-06 2015-05-11 シナプティクス・ディスプレイ・デバイス株式会社 表示駆動回路および表示装置
JP6363353B2 (ja) * 2014-01-31 2018-07-25 ラピスセミコンダクタ株式会社 表示デバイスのドライバ
JP6400331B2 (ja) * 2014-05-22 2018-10-03 ラピスセミコンダクタ株式会社 表示パネルの駆動装置及び表示パネル駆動方法
JP6433716B2 (ja) * 2014-08-19 2018-12-05 ラピスセミコンダクタ株式会社 表示装置及び画像データ信号の伝送処理方法
JP6545443B2 (ja) * 2014-09-09 2019-07-17 ラピスセミコンダクタ株式会社 ドライバ回路
WO2016038855A1 (ja) * 2014-09-12 2016-03-17 株式会社Ｊｏｌｅｄ ソースドライバ回路および表示装置
JP6755652B2 (ja) * 2015-11-20 2020-09-16 ラピスセミコンダクタ株式会社 表示ドライバ
JP6895234B2 (ja) * 2016-08-31 2021-06-30 ラピスセミコンダクタ株式会社 表示ドライバ及び半導体装置
CN109716428A (zh) * 2016-09-27 2019-05-03 夏普株式会社 显示装置
JP6944825B2 (ja) * 2017-07-06 2021-10-06 ラピスセミコンダクタ株式会社 出力アンプ及び表示ドライバ
JP7271348B2 (ja) * 2019-07-09 2023-05-11 ラピスセミコンダクタ株式会社 表示ドライバ及び半導体装置
JP7446800B2 (ja) * 2019-12-06 2024-03-11 ラピスセミコンダクタ株式会社 表示ドライバ及び表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006343390A (ja) * 2005-06-07 2006-12-21 Sharp Corp 階調表示基準電圧発生回路および液晶駆動装置
JP2008026510A (ja) * 2006-07-20 2008-02-07 Oki Electric Ind Co Ltd 駆動回路
JP2008129386A (ja) * 2006-11-22 2008-06-05 Oki Electric Ind Co Ltd 駆動回路
JP2011150256A (ja) * 2010-01-25 2011-08-04 Renesas Electronics Corp 駆動回路及び駆動方法
KR20120072944A (ko) * 2010-12-24 2012-07-04 삼성모바일디스플레이주식회사 감마전압 제어기, 계조 전압 생성기 및 이를 포함하는 표시 장치
JP2017090873A (ja) * 2015-11-05 2017-05-25 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器

Also Published As

Publication number Publication date
CN112927657B (zh) 2023-10-10
US20220293063A1 (en) 2022-09-15
US20210174760A1 (en) 2021-06-10
CN112927657A (zh) 2021-06-08
US11741915B2 (en) 2023-08-29
JP7446800B2 (ja) 2024-03-11
US11373616B2 (en) 2022-06-28

Similar Documents

Publication Publication Date Title
US7006114B2 (en) Display driving apparatus and display apparatus using same
US9767760B2 (en) Driving device for display device
US20050200591A1 (en) Image display apparatus
US20040145551A1 (en) Liquid crystal display apparatus having pixels with low leakage current
US6963325B2 (en) Display driving apparatus with compensating current and liquid crystal display apparatus using the same
KR20040080958A (ko) 표시장치 및 그 구동방법
JP2012008197A (ja) 駆動回路、駆動方法、及び表示装置、
JPWO2007026551A1 (ja) 表示装置、表示方法、表示モニターおよびテレビジョン受像機
US9767761B2 (en) Driver circuit
CN101727850A (zh) 一种源极驱动器装置与设有该源极驱动器的显示器装置
US10978004B2 (en) Data driver, display device, and electronic apparatus
US20200294437A1 (en) Digital-to-analog converter circuit and data driver
US11741915B2 (en) Display driver suppressing color unevenness of liquid crystal display
CN113380205A (zh) 用于补偿数据的数据处理装置
CN113129826A (zh) 有机发光二极管显示装置及其驱动方法
KR20150073482A (ko) 영상 표시장치의 구동장치와 그 구동방법
US20090289959A1 (en) Liquid Crystal Driver, Liquid Crystal Display Device, and Liquid Crystal Driving Method
KR100524122B1 (ko) 저소비 전력 유기 전계 발광 디바이스 디스플레이 구동 장치
JP5596477B2 (ja) 表示パネルの駆動装置
KR102509878B1 (ko) 시간분할 구동 방법 및 이를 구현하는 장치
JP4474138B2 (ja) 表示装置用画素駆動部、表示回路および表示装置
US20230063249A1 (en) Display driver and display device
JP7379486B2 (ja) 表示ドライバ、半導体装置及び増幅回路
KR102147732B1 (ko) Ram 회로 및 이를 포함하는 디스플레이 장치
JP2008180816A (ja) 有機発光素子を用いた表示装置、および有機発光素子を用いた表示装置の駆動方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220801

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230615

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20230731

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230919

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231218

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20240104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240130

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240228

R150 Certificate of patent or registration of utility model

Ref document number: 7446800

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150