JP2021044645A - 短絡検出回路 - Google Patents

Abstract

【課題】出力端子がプルアップされた状態でも出力端子と所定値以上の電圧（Ｈｉｇｈレベルの電圧）が印加される箇所との短絡を検出できる短絡検出回路を提供する。【解決手段】短絡検出回路は、オープンドレイン回路又はオープンコレクタ回路の出力信号を外部に出力する出力端子と、前記出力端子から第１定電流を引き抜く第１定電流源と、前記第１定電流源によって前記第１定電流が引き抜かれているときの前記出力端子の電圧に基づいて短絡を検出する第１検出部と、を備える。【選択図】図１Ａ

Description

本発明は、短絡検出回路に関する。

近年、車両に搭載されるＡＤＡＳ（Advanced Driver Assistance System）などに用いられる部品に機能安全が求められている。例えば、部品の異常を検出したときに部品の誤動作を防止することで、部品の機能安全を実現することができる。したがって、近年、部品の異常検出技術の重要性は増している。

部品が半導体集積回路装置である場合、外部との電気的接続を確立するために半導体集積回路装置に設けられる端子の短絡は、部品の異常として検出されることが求められる事象になり得る。

特開２０１３−１７１５０４号公報

オープンドレイン回路及びオープンドレイン回路の出力信号を外部に出力する出力端子を備える半導体集積回路装置では、例えばマイクロコンピュータ等へのリセット信号等の通知にオープンドレイン回路の出力信号を用いることがある。この場合、出力端子にプルアップ抵抗が外付け接続される（例えば特許文献１参照）。

従来、出力端子がプルアップされた状態と、出力端子と所定値以上の電圧（Ｈｉｇｈレベルの電圧）が印加される箇所とが短絡した状態とを判別することができなかった。このため、出力端子がプルアップされた状態になっていない起動時のＢＩＳＴ（Built In Self Test）以外で、出力端子と所定値以上の電圧（Ｈｉｇｈレベルの電圧）が印加される箇所との短絡を検出する技術は今まで確立されていなかった。

本発明は、出力端子がプルアップされた状態でも出力端子と所定値以上の電圧（Ｈｉｇｈレベルの電圧）が印加される箇所との短絡を検出できる短絡検出回路を提供することを目的とする。

本明細書中に開示されている短絡検出回路は、オープンドレイン回路又はオープンコレクタ回路の出力信号を外部に出力する出力端子と、前記出力端子から第１定電流を引き抜く第１定電流源と、前記第１定電流源によって前記第１定電流が引き抜かれているときの前記出力端子の電圧に基づいて短絡を検出する第１検出部と、を備える構成（第１の構成）である。

上記第１の構成の短絡検出回路において、前記第１検出部は、前記オープンドレイン回路又は前記オープンコレクタ回路を構成するトランジスタがオフ状態であるときの前記出力端子の電圧に基づいて短絡を検出する構成（第２の構成）であってもよい。

上記第１または第２の構成の短絡検出回路において、入力端子と、前記入力端子から第２定電流を引き抜く第２定電流源と、前記入力端子と前記第２定電流源との間に設けられる抵抗と、を備え、前記第１検出部は、前記第２定電流源によって前記入力端子から前記第２定電流が引き抜かれているときの前記第２定電流源と前記抵抗との接続ノードの電圧と、前記第１定電流源によって前記第１定電流が引き抜かれているときの前記出力端子の電圧とに基づいて、短絡を検出する構成（第３の構成）であってもよい。

上記第１または第２の構成の短絡検出回路において、前記出力端子の電圧をＡ／Ｄ変換する第１Ａ／Ｄコンバータを備え、前記第１検出部は、前記第１Ａ／Ｄコンバータの出力に基づいて短絡を検出する構成（第４の構成）であってもよい。

上記第４の構成の短絡検出回路において、入力端子と、前記入力端子の電圧をＡ／Ｄ変換する第２Ａ／Ｄコンバータと、を備え、前記第１検出部は、前記第１Ａ／Ｄコンバータの出力及び前記第２Ａ／Ｄコンバータの出力に基づいて短絡を検出する構成（第５の構成）であってもよい。

上記第４の構成の短絡検出回路において、入力端子と、前記入力端子から第２定電流を引き抜く第２定電流源と、前記入力端子と前記第２定電流源との間に設けられる抵抗と、前記第２定電流源と前記抵抗との接続ノードの電圧をＡ／Ｄ変換する第３Ａ／Ｄコンバータと、前記第１検出部は、前記第１Ａ／Ｄコンバータの出力及び前記第３Ａ／Ｄコンバータの出力に基づいて短絡を検出する構成（第６の構成）であってもよい。

上記第１〜第６いずれかの構成の短絡検出回路において、前記出力端子と第１定電流源との間に設けられるスイッチを備える構成（第７の構成）であってもよい。

本明細書中に開示されている半導体集積回路装置は、上記第１〜第７いずれかの構成の短絡検出回路を備える構成（第８の構成）である。

上記第８の構成の半導体集積回路装置において、前記出力端子の電圧と定電圧とを比較するコンパレータと、前記コンパレータの出力に基づいて前記出力端子のオープン又は地絡のいずれかが発生していることを検出する第２検出部と、を備える構成（第９の構成）であってもよい。

本明細書中に開示されている車両は、上記第８または第９の構成の半導体集積回路装置を備える構成（第１０の構成）である。

本明細書中に開示されている短絡検出回路によれば、出力端子がプルアップされた状態でも出力端子と所定値以上の電圧（Ｈｉｇｈレベルの電圧）が印加される箇所との短絡を検出できる。

実施形態に係る半導体集積回路装置の構成を示す図 実施形態に係る半導体集積回路装置の出力端子がオープンになっている状態を示す図 実施形態に係る半導体集積回路装置の出力端子が天絡している状態を示す図 実施形態に係る半導体集積回路装置の出力端子が地絡している状態を示す図 短絡検出回路及びオープン検出回路の各部電圧波形を示す図 短絡検出回路及びオープン検出回路の各部電圧波形を示す図 短絡検出回路及びオープン検出回路の各部電圧波形を示す図 変形例に係る半導体集積回路装置の構成を示す図 他の変形例に係る半導体集積回路装置の構成を示す図 更に他の変形例に係る半導体集積回路装置の構成を示す図 車両の外観図

＜１．実施形態に係る半導体集積回路装置＞
図１Ａは、実施形態に係る半導体集積回路装置１００（以下、「半導体集積回路装置１００」と略す）の構成を示す図である。

半導体集積回路装置１００及びその外付け部品によってスイッチング電源回路が構成される。スイッチング電源回路は、入力電圧ＶＩＮを出力電圧ＶＯＵＴに変換する。

半導体集積回路装置１００は、スイッチング制御回路１と、スイッチング素子であるＰチャネルＭＯＳＦＥＴ２と、スイッチング素子であるＮチャネルＭＯＳＦＥＴ３と、内部電源部４と、プルダウン抵抗５と、オープンドレイン回路を構成するＮチャネルＭＯＳＦＥＴ５と、ドライバ６と、を備える。また、半導体集積回路装置１００は、定電流源７と、カレントミラー回路を構成するＮチャネルＭＯＳＦＥＴ８〜１０と、抵抗１１と、スイッチ１２と、コンパレータ１３及び１４と、基準電圧源１５と、ロジック回路１６と、を備える。さらに、半導体集積回路装置１００は、外部との電気的接続を確立するための端子ＰＶＩＮ等の各端子を備える。ロジック回路１６は、第１検出部１６Ａと、第２検出部１６Ｂと、を備える。

半導体集積回路装置１００には、例えば図１Ａに示すように、インダクタＬ１、出力コンデンサＣ１、プルアップ抵抗Ｒ１、及び電圧源ＶＳ１が外付け接続される。

ＰチャネルＭＯＳＦＥＴ２のソースには、端子ＰＶＩＮを介して入力電圧ＶＩＮが印加される。ＰチャネルＭＯＳＦＥＴ２のドレインは、ＮチャネルＭＯＳＦＥＴ３のドレインに接続される。ＮチャネルＭＯＳＦＥＴ３のソースには、端子ＰＧＮＤを介してグランド電位が印加される。すなわち、ＰチャネルＭＯＳＦＥＴ２及びＮチャネルＭＯＳＦＥＴ３は、入力電圧ＶＩＮとグランド電位との間で直列に接続される。

ＰチャネルＭＯＳＦＥＴ２とＮチャネルＭＯＳＦＥＴ３との接続ノードには、端子ＳＷを介してインダクタＬ１の一端が接続される。インダクタＬ１の他端は出力コンデンサＣ１の一端に接続される。出力コンデンサＣ１の他端にはグランド電位が印加される。

インダクタＬ１と出力コンデンサＣ１との接続ノードに生じる出力電圧ＶＯＵＴは負荷（不図示）に供給される。出力電圧ＶＯＵＴは、端子ＶＯＵＴＳを介してスイッチング制御回路１にも供給される。なお、本実施形態とは異なり、出力電圧ＶＯＵＴを分圧する分圧部を設けて、出力電圧ＶＯＵＴの分圧をスイッチング制御回路１に供給する構成にしてもよい。上記の分圧部は、半導体集積回路装置１００に内蔵してもよく、半導体集積回路装置１００に外付けされてもよい。

スイッチング制御回路１は、出力電圧ＶＯＵＴに基づきＰチャネルＭＯＳＦＥＴ２及びＮチャネルＭＯＳＦＥＴ３をスイッチング制御する。スイッチング制御回路１の制御方式は、特に限定されず、例えば、電圧モード制御方式、オン時間固定方式、オフ時間固定方式、ヒステリシス・ウィンドウ方式等を採用することができる。なお、本実施形態とは異なり、インダクタＬ１を流れる電流を検出する電流検出部を設けて、スイッチング制御回路１の制御方式を電流モード制御方式にしてもよい。上記の電流検出部は、半導体集積回路装置１００に内蔵してもよく、半導体集積回路装置１００に外付けされてもよい。

本実施形態では、半導体集積回路装置１００及びその外付け部品によって同期整流方式のスイッチング電源回路が構成されているが、ダイオード整流方式のスイッチング電源回路に変更してもよい。ダイオード整流方式のスイッチング電源回路に変更する場合には、ＮチャネルＭＯＳＦＥＴ３をダイオードに置換すればよい。また、本実施形態とは異なり、ＰチャネルＭＯＳＦＥＴ２及びＮチャネルＭＯＳＦＥＴ３を半導体集積回路装置１００の外付け部品にしてもよい。また、ＰチャネルＭＯＳＦＥＴ２の代わりにＮチャネルＭＯＳＦＥＴを用い、当該ＮチャネルＭＯＳＦＥＴを駆動するためのブートストラップ回路を設けてもよい。また、ＭＯＳＦＥＴの代わりにバイポーラトランジスタを用いてもよい。

本実施形態では、半導体集積回路装置１００及びその外付け部品によって降圧型のスイッチング電源回路が構成されているが、昇圧型のスイッチング電源回路や昇降圧型のスイッチング電源回路に変更してもよい。また、本実施形態では、半導体集積回路装置１００及びその外付け部品によってスイッチング電源回路が構成されているが、リニア電源回路に変更してもよい。リニア電源回路は、出力トランジスタと、当該リニア電源回路の出力電圧に基づき出力トランジスタを制御する制御部と、を備える。リニア電源回路では、出力トランジスタ及び制御部の両方を半導体集積回路装置に内蔵してもよく、制御部を半導体集積回路装置に内蔵し出力トランジスタを半導体集積回路装置に外付けしてもよい。

電圧源ＶＳ１は電圧ＶＤＤ１を端子ＡＶＩＮに供給する。電圧源ＶＳ１のグランド端及び端子ＡＧＮＤにグランド電位が印加される。

電圧ＶＤＤ２が端子ＡＶＩＮ２に印加される。言い換えると、端子ＡＶＩＮ２は電圧ＶＤＤ２を入力する。電圧ＶＤＤ２はプルアップ抵抗Ｒ１の一端にも印加される。プルアップ抵抗Ｒ１の他端は端子ＯＵＴに接続される。

内部電源部４は、端子ＡＶＩＮに印加される電圧ＶＤＤを用いて内部電源電圧ＶＲＥＧを生成する。内部電源電圧ＶＲＥＧは、スイッチング制御回路１及びロジック回路１６の電源電圧として用いられる。

オープンドレイン回路を構成するＮチャネルＭＯＳＦＥＴ５のドレインは端子ＯＵＴに接続される。ＮチャネルＭＯＳＦＥＴ５のソースは端子ＡＧＮＤに接続される。ドライバ６は、ロジック回路１６によって生成された通知信号に応じてＮチャネルＭＯＳＦＥＴ５を駆動する。言い換えると、ＮチャネルＭＯＳＦＥＴ５は、通知信号に基づいてオン／オフ制御される。半導体集積回路装置１００が外部に異常を通知する場合、通知信号がＨｉｇｈレベルになってＮチャネルＭＯＳＦＥＴ５がオン状態になる。一方、半導体集積回路装置１００が外部に異常を通知しない場合、通知信号がＬｏｗレベルになってＮチャネルＭＯＳＦＥＴ５がオフ状態になる。ロジック回路１６は、例えば半導体集積回路装置１００内に設けられる過電流検出回路、過電圧検出回路、温度検出回路等（不図示）の検出結果に基づいて、外部に異常を通知するか否かを決定する。

定電流源７の一端は端子ＡＶＩＮ１に接続される。定電流源７の他端は、ＮチャネルＭＯＳＦＥＴ８〜１０によって構成されるカレントミラー回路に接続される。具体的には、定電流源７の他端は、ＮチャネルＭＯＳＦＥＴ８のドレイン及びＮチャネルＭＯＳＦＥＴ８〜１０の各ゲートに接続される。ＮチャネルＭＯＳＦＥＴ８〜１０の各ソースは端子ＡＧＮＤに接続される。

ＮチャネルＭＯＳＦＥＴ９のドレインは、抵抗１１の一端及びコンパレータ１３の反転入力端子に接続される。抵抗１１の他端は端子ＡＶＩＮ２に接続される。

ＮチャネルＭＯＳＦＥＴ１０のドレインは、スイッチ１２の一端に接続される。スイッチ１２の他端は端子ＯＵＴ、コンパレータ１３の非反転入力端子、及びコンパレータ１４の反転入力端子に接続される。

スイッチ１２は、端子ＯＵＴから定電流を引き抜く必要がないときに開状態にする。スイッチ１２の開閉は例えばロジック回路１６が制御すればよい。なお、端子ＯＵＴから定電流を常時引き抜く構成にする場合、定電流源７を動作状態と非動作状態との切り替えが可能な電流源とし端子ＯＵＴから定電流を引き抜く必要がないときに定電流源７を非動作状態にする構成にする場合等では、スイッチ１２を設けないようにすればよい。

基準電圧源１５は基準電圧ＶＲＥＦをコンパレータ１４の非反転入力端子に供給する。

第１検出部１６Ａは、コンパレータ１３の出力ＶＤＥＴ１に基づいて、端子ＯＵＴと所定値以上の電圧（Ｈｉｇｈレベルの電圧）が印加される箇所との短絡（天絡）を検出する。具体的には、第１検出部１６Ａは、コンパレータ１３の出力ＶＤＥＴ１がＨｉｇｈレベルであるときに、端子ＯＵＴの天絡を検出する。例えば、第１検出部１６Ａが端子ＯＵＴの天絡を検出すると、半導体集積回路装置１００の動作を停止する等の措置をとることで、出力端子ＯＵＴの異常が放置されることを防止できる。

第２検出部１６Ｂは、コンパレータ１４の出力ＶＤＥＴ２に基づいて、端子ＯＵＴのオープン及び地絡を検出する。具体的には、第２検出部１６Ｂは、コンパレータ１４の出力ＶＤＥＴ２がＨｉｇｈレベルであるときに、端子ＯＵＴのオープン又は地絡のいずれかが発生していることを検出する。例えば、第２検出部１６Ｂが端子ＯＵＴのオープン又は地絡のいずれかが発生していることを検出すると、半導体集積回路装置１００の動作を停止する等の措置をとることで、出力端子ＯＵＴの異常が放置されることを防止できる。

半導体集積回路装置１００は、ＮチャネルＭＯＳＦＥＴ５によって構成されるオープンドレイン回路の出力信号を外部に出力する端子ＯＵＴと、端子ＯＵＴから定電流を引き抜くＮＭＯＳトランジスタ１０と、第１検出部１６Ａと、を含む短絡検出回路を備える。

ここで、スイッチ１２を閉状態にしてオープンドレイン回路を構成するＮチャネルＭＯＳＦＥＴ５が周期的にオン／オフを繰り返す場合を例に挙げて、上記短絡検出回路の動作等について説明する。なお、後述する図２Ａ〜図２Ｃ中のＶＧはＮチャネルＭＯＳＦＥＴ５のゲートに印加される電圧である。

図１Ａに示すように端子ＯＵＴに異常がない場合、図２Ａに示すように端子ＯＵＴから定電流を引き抜かれており且つ電圧ＶＧがＬｏｗレベルであってＮチャネルＭＯＳＦＥＴ５がオフ状態である期間Ｐ１において、電圧ＶＤは基準電圧ＶＲＥＦ以上電圧ＶＣ以下になる。つまり、端子ＯＵＴに異常がない場合に電圧ＶＤが電圧ＶＣ以下になるように、プルアップ抵抗Ｒ１の抵抗値、抵抗１１の抵抗値、及びＮチャネルＭＯＳＦＥＴ９とＮチャネルＭＯＳＦＥＴ１０とのカレントミラー比（ＮチャネルＭＯＳＦＥＴ９とＮチャネルＭＯＳＦＥＴ１０とのサイズ比が設定される。言い換えると、端子ＯＵＴに異常がない場合に抵抗Ｒ１での電圧降下が抵抗１１での電圧降下より大きくなるように、プルアップ抵抗Ｒ１の抵抗値、抵抗１１の抵抗値、及びＮチャネルＭＯＳＦＥＴ９とＮチャネルＭＯＳＦＥＴ１０とのカレントミラー比（ＮチャネルＭＯＳＦＥＴ９とＮチャネルＭＯＳＦＥＴ１０とのサイズ比が設定される。なお、上述した電圧ＶＤは端子ＯＵＴに印加される電圧であり、上述した電圧ＶＣは抵抗１１とＮチャネルＭＯＳＦＥＴ９との接続ノードの電圧である。

なお、本実施形態では、電圧ＶＧがＨｉｇｈレベルであってＮチャネルＭＯＳＦＥＴ５がオン状態である期間Ｐ２において、コンパレータ１３は、比較結果を出力するのではなくロジック１６からの指示に基づいて出力ＶＤＥＴ１をＬｏｗレベルに固定する。同様に、本実施形態では、期間Ｐ２において、コンパレータ１４は、比較結果を出力するのではなくロジック１６からの指示に基づいて出力ＶＤＥＴ２をＬｏｗレベルに固定する。

図１Ｂに示すように端子ＯＵＴがオープンである場合、図２Ｂに示すように期間Ｐ１において、電圧ＶＤは基準電圧ＶＲＥＦより小さくなるので、コンパレータ１４の出力ＶＤＥＴ２はＨｉｇｈレベルになる。

図１Ｃに示すように端子ＯＵＴが天絡している場合、図２Ｃに示すように期間Ｐ１において、電圧ＶＤは電圧ＶＤＤ２と等しくなって電圧ＶＣより大きくなるので、コンパレータ１３の出力ＶＤＥＴ１はＨｉｇｈレベルになる。

図１Ｄに示すように端子ＯＵＴが地絡している場合、図２Ｂに示すように期間Ｐ１において、電圧ＶＤは基準電圧ＶＲＥＦより小さくなるので、コンパレータ１４の出力ＶＤＥＴ２はＨｉｇｈレベルになる。

＜２．変形例に係る半導体集積回路装置＞
図３は、変形例に係る半導体集積回路装置１０１（以下、「半導体集積回路装置１０１」と略す）の構成を示す図である。

半導体集積回路装置１０１は、ＮチャネルＭＯＳＦＥＴ９、抵抗１１、コンパレータ１３、コンパレータ１４、及び基準電圧源１５の代わりに第１Ａ／Ｄコンバータ１７を備える点並びに端子ＡＶＩＮ２を備えない点で半導体集積回路装置１００と相違する。

第１Ａ／Ｄコンバータ１７は、端子ＯＵＴの電圧ＶＤをＡ／Ｄ変換してデジタル電圧Ｄ１を生成する。第１検出部１６Ａは、デジタル電圧Ｄ１が予め設定している第１閾値より大きいときに端子ＯＵＴの天絡を検出する。第２検出部１６Ｂは、デジタル電圧Ｄ１が予め設定している第２閾値より小さいときに端子ＯＵＴのオープン又は地絡のいずれかが発生していることを検出する。なお、第２閾値は第１閾値より小さい。第１閾値及び第２閾値はそれぞれ正の値に設定される。

第１検出部１６Ａは、上述した期間Ｐ１、すなわち端子ＯＵＴから定電流を引き抜かれており且つ電圧ＶＧがＬｏｗレベルであってＮチャネルＭＯＳＦＥＴ５がオフ状態である期間において、端子ＯＵＴの天絡の検出を試みる。同様に、第２検出部１６Ｂは、上述した期間Ｐ１において、端子ＯＵＴのオープン又は地絡のいずれかが発生していることの検出を試みる。

＜３．他の変形例に係る半導体集積回路装置＞
図４は、他の変形例に係る半導体集積回路装置１０２（以下、「半導体集積回路装置１０２」と略す）の構成を示す図である。

半導体集積回路装置１０２は、ＮチャネルＭＯＳＦＥＴ９、抵抗１１、コンパレータ１３、コンパレータ１４、及び基準電圧源１５の代わりに第１Ａ／Ｄコンバータ１７及び第２Ａ／Ｄコンバータ１８を備える点で半導体集積回路装置１００と相違する。

第１Ａ／Ｄコンバータ１７は、端子ＯＵＴの電圧ＶＤをＡ／Ｄ変換してデジタル電圧Ｄ１を生成する。第２Ａ／Ｄコンバータ１８は、端子ＡＶＩＮ２の電圧ＶＤＤ２をＡ／Ｄ変換してデジタル電圧Ｄ２を生成する。第１検出部１６Ａは、デジタル電圧Ｄ２からデジタル電圧Ｄ１を減算するデジタル演算を実行し、当該デジタル演算の結果が予め設定している第３閾値以下であるときに端子ＯＵＴの天絡を検出する。第２検出部１６Ｂは、デジタル電圧Ｄ１が予め設定している第２閾値より小さいときに端子ＯＵＴのオープン又は地絡のいずれかが発生していることを検出する。第３閾値は端子ＯＵＴに異常がない場合のプルアップ抵抗Ｒ１における電圧降下（絶対値）より小さい値に設定され、第２閾値は正の値に設定される。

第１検出部１６Ａは、上述した期間Ｐ１、すなわち端子ＯＵＴから定電流を引き抜かれており且つ電圧ＶＧがＬｏｗレベルであってＮチャネルＭＯＳＦＥＴ５がオフ状態である期間において、端子ＯＵＴの天絡の検出を試みる。同様に、第２検出部１６Ｂは、上述した期間Ｐ１において、端子ＯＵＴのオープン又は地絡のいずれかが発生していることの検出を試みる。

＜４．更に他の変形例に係る半導体集積回路装置＞
図５は、更に他の変形例に係る半導体集積回路装置１０３（以下、「半導体集積回路装置１０３」と略す）の構成を示す図である。

半導体集積回路装置１０３は、コンパレータ１３、コンパレータ１４、及び基準電圧源１５の代わりに第１Ａ／Ｄコンバータ１７及び第３Ａ／Ｄコンバータ１９を備える点で半導体集積回路装置１００と相違する。

第１Ａ／Ｄコンバータ１７は、端子ＯＵＴの電圧ＶＤをＡ／Ｄ変換してデジタル電圧Ｄ１を生成する。第３Ａ／Ｄコンバータ１９は、抵抗１１とＮチャネルＭＯＳＦＥＴ９との接続ノードの電圧ＶＣをＡ／Ｄ変換してデジタル電圧Ｄ３を生成する。第１検出部１６Ａは、デジタル電圧Ｄ３からデジタル電圧Ｄ１を減算するデジタル演算を実行し、当該デジタル演算の結果が予め設定している第４閾値以下であるときに端子ＯＵＴの天絡を検出する。第２検出部１６Ｂは、デジタル電圧Ｄ１が予め設定している第２閾値より小さいときに端子ＯＵＴのオープン又は地絡のいずれかが発生していることを検出する。第４閾値は、端子ＯＵＴに異常がない場合のプルアップ抵抗Ｒ１における電圧降下（絶対値）から抵抗１１における電圧降下（絶対値）を減算した値より小さい値に設定され、第２閾値は正の値に設定される。

第１検出部１６Ａは、上述した期間Ｐ１、すなわち端子ＯＵＴから定電流を引き抜かれており且つ電圧ＶＧがＬｏｗレベルであってＮチャネルＭＯＳＦＥＴ５がオフ状態である期間において、端子ＯＵＴの天絡の検出を試みる。同様に、第２検出部１６Ｂは、上述した期間Ｐ１において、端子ＯＵＴのオープン又は地絡のいずれかが発生していることの検出を試みる。

＜５．用途＞
次に、先に説明した半導体集積回路装置１００及び１０１の用途例について説明する。図６は、車両の外観図である。車両Ｙ１は、半導体集積回路装置１００及び１０１のいずれかである半導体集積回路装置Ｘ１と、半導体集積回路装置Ｘ１の外付け部品群Ｘ２と、バッテリＸ３と、を搭載している。

バッテリＸ３は半導体集積回路装置Ｘ１に入力電圧ＶＩＮを供給する。半導体集積回路装置Ｘ１及び部品群Ｘ２によって入力電圧ＶＩＮが出力電圧ＶＯＵＴに変換される。出力電圧ＶＯＵＴは例えば車両Ｙ１に搭載されている周辺監視用カメラの撮影画像を処理する画像処理回路の電源電圧として利用される。

＜６．その他＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、上述した実施形態では半導体集積回路装置は電源回路の部品であったが、半導体集積回路装置は電源回路の部品に限定されない。また、上述した実施形態では半導体集積回路装置はオープンドレイン回路を備える構成であったが、オープンドレイン回路の代わりにオープンコレクタ回路を備える構成にしてもよい。

例えば、プルアップ抵抗Ｒ１の一端に印加される電圧ＶＤＤ２と略同一値の電圧が半導体集積回路装置１００の内部において存在する場合には、電圧ＶＤＤ２と略同一値の電圧を抵抗１１の一端に印加する構成にすることで半導体集積回路装置１００から端子ＡＶＩＮ２を取り除くことができる。

例えば、半導体集積回路装置１０２において、第１Ａ／Ｄコンバータ１７及び第２Ａ／Ｄコンバータ１８の代わりに共用のＡ／Ｄコンバータを設けてもよい。この場合、当該共用のＡ／Ｄコンバータが、端子ＯＵＴの電圧ＶＤをＡ／Ｄ変換してデジタル電圧Ｄ１を生成する処理と、端子ＡＶＩＮ２の電圧ＶＤＤ２をＡ／Ｄ変換してデジタル電圧Ｄ２を生成する処理と、を時間的に分割して実行すればよい。

例えば、半導体集積回路装置１０３において、第１Ａ／Ｄコンバータ１７及び第３Ａ／Ｄコンバータ１９の代わりに共用のＡ／Ｄコンバータを設けてもよい。この場合、当該共用のＡ／Ｄコンバータが、端子ＯＵＴの電圧ＶＤをＡ／Ｄ変換してデジタル電圧Ｄ１を生成する処理と、抵抗１１とＮチャネルＭＯＳＦＥＴ９との接続ノードの電圧ＶＣをＡ／Ｄ変換してデジタル電圧Ｄ３を生成する処理と、を時間的に分割して実行すればよい。

また上述した実施形態では半導体集積回路装置の用途例として車両に搭載される半導体集積回路装置について説明したが、本発明はこれに限定されない。本発明に係る半導体集積回路装置は、あらゆる分野（家電分野、自動車分野、産業機械分野など）で利用することが可能である。

このように、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

７ 定電流源
５、８、９、１０ ＮチャネルＭＯＳＦＥＴ
１１ 抵抗
１２ スイッチ
１４ コンパレータ
１５ 基準電圧源
１６Ａ 第１検出部
１６Ｂ 第２検出部
１７ 第１Ａ／Ｄコンバータ
１８ 第２Ａ／Ｄコンバータ
１９ 第３Ａ／Ｄコンバータ
１００〜１０３、Ｘ１ 半導体集積回路装置
ＡＶＩＮ２、ＯＵＴ 端子
Ｙ１ 車両

Claims (10)

1. オープンドレイン回路又はオープンコレクタ回路の出力信号を外部に出力する出力端子と、
   前記出力端子から第１定電流を引き抜く第１定電流源と、
   前記第１定電流源によって前記第１定電流が引き抜かれているときの前記出力端子の電圧に基づいて短絡を検出する第１検出部と、
   を備える、短絡検出回路。
2. 前記第１検出部は、前記オープンドレイン回路又は前記オープンコレクタ回路を構成するトランジスタがオフ状態であるときの前記出力端子の電圧に基づいて短絡を検出する、請求項１に記載の短絡検出回路。
3. 入力端子と、
   前記入力端子から第２定電流を引き抜く第２定電流源と、
   前記入力端子と前記第２定電流源との間に設けられる抵抗と、
   を備え、
   前記第１検出部は、前記第２定電流源によって前記入力端子から前記第２定電流が引き抜かれているときの前記第２定電流源と前記抵抗との接続ノードの電圧と、前記第１定電流源によって前記第１定電流が引き抜かれているときの前記出力端子の電圧とに基づいて、短絡を検出する、請求項１または請求項２に記載の短絡検出回路。
4. 前記出力端子の電圧をＡ／Ｄ変換する第１Ａ／Ｄコンバータを備え、
   前記第１検出部は、前記第１Ａ／Ｄコンバータの出力に基づいて短絡を検出する、請求項１または請求項２に記載の短絡検出回路。
5. 入力端子と、
   前記入力端子の電圧をＡ／Ｄ変換する第２Ａ／Ｄコンバータと、を備え、
   前記第１検出部は、前記第１Ａ／Ｄコンバータの出力及び前記第２Ａ／Ｄコンバータの出力に基づいて短絡を検出する、請求項４に記載の短絡検出回路。
6. 入力端子と、
   前記入力端子から第２定電流を引き抜く第２定電流源と、
   前記入力端子と前記第２定電流源との間に設けられる抵抗と、
   前記第２定電流源と前記抵抗との接続ノードの電圧をＡ／Ｄ変換する第３Ａ／Ｄコンバータと、を備え、
   前記第１検出部は、前記第１Ａ／Ｄコンバータの出力及び前記第３Ａ／Ｄコンバータの出力に基づいて短絡を検出する、請求項４に記載の短絡検出回路。
7. 前記出力端子と第１定電流源との間に設けられるスイッチを備える、請求項１〜６のいずれか一項に記載の短絡検出回路。
8. 請求項１〜７のいずれか一項に記載の短絡検出回路を備える、半導体集積回路装置。
9. 前記出力端子の電圧と定電圧とを比較するコンパレータと、
   前記コンパレータの出力に基づいて前記出力端子のオープン又は地絡のいずれかが発生していることを検出する第２検出部と、
   を備える、請求項８に記載の半導体集積回路装置。
10. 請求項８または請求項９に記載の半導体集積回路装置を備える、車両。

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