JP2021028529A - 電磁弁マニホールド - Google Patents

Abstract

【課題】電磁弁の駆動の停止が遅れてしまうことを回避するとともに、消費電力を抑えつつも、平滑コンデンサに充電された電流を効率良く放電することができ、且つ制御基板の体格の小型化を図ること。【解決手段】各電源端子２１が各整流回路２３を介して降圧回路２５の入力端子２９に並列接続されるとともに、各ソレノイドコイル１９及び各放電抵抗３５が降圧回路２５の出力端子３０に並列接続されている。外部制御機器２０からの各電源端子２１を介した交流電圧の入力が行われると、各エンハンスト型ＦＥＴ３８がオンになるとともに各ディプレッション型ＦＥＴ３９がオフとなる。外部制御機器２０からの各電源端子２１を介した交流電圧の入力が停止すると、各エンハンスト型ＦＥＴ３８がオフになるとともに各ディプレッション型ＦＥＴ３９がオンとなる。【選択図】図２

Description

本発明は、電磁弁マニホールドに関する。

一般的に、電磁弁マニホールドは、複数の電磁弁と、複数の電磁弁を駆動するために各電磁弁にそれぞれ設けられるソレノイドコイルへの供給電圧を交流電圧から直流電圧に変換する制御回路を有する制御基板と、を備えている。例えば特許文献１に開示されているように、制御回路は、外部制御機器から入力された交流電圧を整流化する整流回路と、交流電圧を平滑化する平滑コンデンサと、整流回路で整流化された電圧を降圧する降圧回路と、を有している。

特開２０１７−７６５２９号公報

ところで、このような制御回路では、ソレノイドコイルへの供給電圧を交流電圧から直流電圧に変換する際に、平滑コンデンサに電流が供給され、平滑コンデンサが充電される。ここで、外部制御機器からの交流電圧の入力が停止されると、平滑コンデンサに充電された電流が放電するが、このとき、平滑コンデンサから放電された電流がソレノイドコイルに流れると、電磁弁の駆動の停止が遅れてしまうといった応答遅れが生じてしまう虞がある。

そこで、平滑コンデンサに充電された電流を効率良く放電するために、制御回路に放電抵抗を設けることが考えられる。しかしながら、制御回路に放電抵抗を設けると、ソレノイドコイルへの供給電圧を交流電圧から直流電圧に変換している際に、放電抵抗にも電流が流れる場合があり、消費電力が増大する虞がある。また、電磁弁マニホールドにおいては、電磁弁の数が増えるほど、制御基板の体格が大型化する傾向にあるため、制御基板の体格を極力小さくすることが望まれている。

本発明は、上記課題を解決するためになされたものであって、その目的は、電磁弁の駆動の停止が遅れてしまうことを回避するとともに、消費電力を抑えつつも、平滑コンデンサに充電された電流を効率良く放電することができ、且つ制御基板の体格の小型化を図ることができる電磁弁マニホールドを提供することにある。

上記課題を解決する電磁弁マニホールドは、複数の電磁弁を駆動するために前記各電磁弁にそれぞれ設けられるソレノイドコイルへの供給電圧を交流電圧から直流電圧に変換する制御回路を有する制御基板を備え、前記制御回路は、前記各電磁弁に対応して設けられるとともに外部制御機器に接続される複数の接点と、前記外部制御機器から前記各接点を介して入力された交流電圧をそれぞれ整流化する複数の整流回路と、前記交流電圧を平滑化する平滑コンデンサと、前記各整流回路で整流化された電圧を降圧する降圧回路と、前記平滑コンデンサに充電された電流を放電する複数の放電抵抗と、前記各ソレノイドコイルにそれぞれ直列接続される複数のエンハンスト型ＦＥＴと、前記各放電抵抗に直列接続される複数のディプレッション型ＦＥＴと、を有し、前記各接点が前記各整流回路を介して前記降圧回路の入力端子に並列接続されるとともに、前記各ソレノイドコイル及び前記各放電抵抗が前記降圧回路の出力端子に並列接続されており、前記外部制御機器からの前記各接点を介した交流電圧の入力が行われると、前記各エンハンスト型ＦＥＴがオンになるとともに前記各ディプレッション型ＦＥＴがオフとなり、前記外部制御機器からの前記各接点を介した交流電圧の入力が停止すると、前記各エンハンスト型ＦＥＴがオフになるとともに前記各ディプレッション型ＦＥＴがオンとなる。

この発明によれば、電磁弁の駆動の停止が遅れてしまうことを回避するとともに、消費電力を抑えつつも、平滑コンデンサに充電された電流を効率良く放電することができ、且つ制御基板の体格の小型化を図ることができる。

実施形態における電磁弁マニホールドを示す斜視図。 制御回路を示す回路図。 外部制御機器からの電源端子を介した交流電圧の入力が行われている状態を示す制御回路の回路図。 外部制御機器からの電源端子を介した交流電圧の入力が停止されている状態を示す制御回路の回路図。

以下、電磁弁マニホールドを具体化した一実施形態を図１〜図４にしたがって説明する。
図１に示すように、電磁弁マニホールド１０は、一方向に連設された複数のバルブブロック１１と、複数のバルブブロック１１の配列方向の一方の端部に配置される給排気ブロック１２と、複数のバルブブロック１１及び給排気ブロック１２を間に置いた両端部にそれぞれ配置されるエンドブロック１３及び仕切りブロック１４とを備えている。給排気ブロック１２は、エンドブロック１３に隣接している。各バルブブロック１１には、電磁弁１５がそれぞれ内蔵されている。よって、電磁弁マニホールド１０は、複数の電磁弁１５を備えている。

また、電磁弁マニホールド１０は、仕切りブロック１４に対してバルブブロック１１とは反対側に隣接して配置される四角箱状の制御ブロック１６を備えている。制御ブロック１６には、制御基板１７が内蔵されている。制御基板１７は、制御回路１８を有している。したがって、電磁弁マニホールド１０は、制御回路１８を有する制御基板１７を備えている。

図２に示すように、制御回路１８は、複数の電磁弁１５を駆動するために各電磁弁１５にそれぞれ設けられるソレノイドコイル１９への供給電圧を交流電圧から直流電圧に変換する。制御回路１８は、各電磁弁１５に対応して設けられるとともに外部制御機器２０に電気的に接続される複数の接点である電源端子２１を有している。また、制御回路１８は、外部制御機器２０に電気的に接続される接地端子２２を有している。

制御回路１８は、外部制御機器２０から各電源端子２１を介して入力された交流電圧をそれぞれ整流化する複数の整流回路２３を有している。各整流回路２３は、４つのダイオード２３ａ，２３ｂ，２３ｃ，２３ｄを有する整流ブリッジ回路である。各整流回路２３は、平滑コンデンサとしての第１平滑コンデンサ２４を有している。第１平滑コンデンサ２４の一端は、ダイオード２３ａのカソードに電気的に接続されている。第１平滑コンデンサ２４の他端は、ダイオード２３ｂのアノードに電気的に接続されている。

各整流回路２３のダイオード２３ａのアノードは、各電源端子２１にそれぞれ直列接続されている。したがって、制御回路１８は、各電源端子２１に対応して整流回路２３を１つずつ有している。つまり、制御回路１８は、各電磁弁１５に対応して整流回路２３を１つずつ有している。各整流回路２３のダイオード２３ｂのカソードは、接地端子２２に並列接続されている。

ダイオード２３ｃのアノードは、ダイオード２３ｂのカソードと接地端子２２との間に電気的に接続されている。ダイオード２３ｃのカソードは、ダイオード２３ａのカソードと第１平滑コンデンサ２４の一端との間に電気的に接続されている。ダイオード２３ｄのアノードは、ダイオード２３ｂのアノードと第１平滑コンデンサ２４の他端との間に電気的に接続されている。ダイオード２３ｄのカソードは、ダイオード２３ａのアノードと電源端子２１との間に電気的に接続されている。よって、各整流回路２３は、４つのダイオード２３ａ，２３ｂ，２３ｃ，２３ｄと第１平滑コンデンサ２４とをブリッジ接続して構成されている。

各整流回路２３の４つのダイオード２３ａ，２３ｂ，２３ｃ，２３ｄは、外部制御機器２０から各電源端子２１を介して入力された交流電圧を整流化する。第１平滑コンデンサ２４は、４つのダイオード２３ａ，２３ｂ，２３ｃ，２３ｄによって整流化された交流電圧を平滑化する。

制御回路１８は、各整流回路２３で整流化された電圧を降圧する降圧回路２５を有している。降圧回路２５は、ＤＣ−ＤＣコンバータ２６、インダクタ２７、及び平滑コンデンサとしての第２平滑コンデンサ２８を有している。

降圧回路２５は、入力端子２９及び出力端子３０を有している。入力端子２９には、各整流回路２３がダイオード３１を介して並列接続されている。したがって、各電源端子２１は、各整流回路２３を介して降圧回路２５の入力端子２９に並列接続されている。各ダイオード３１のアノードは、各整流回路２３に電気的に接続されている。各ダイオード３１のカソードは、降圧回路２５の入力端子２９に電気的に接続されている。

ＤＣ−ＤＣコンバータ２６は、入力端子２９に電気的に接続されている。また、ＤＣ−ＤＣコンバータ２６は、インダクタ２７の一端に電気的に接続されている。インダクタ２７の他端は、降圧回路２５の出力端子３０に電気的に接続されている。第２平滑コンデンサ２８の一端は、インダクタ２７の他端と出力端子３０との間に電気的に接続されている。第２平滑コンデンサ２８の他端は、複数の整流回路２３のうちの１つのダイオード２３ｂを介して接地端子２２に電気的に接続されている。なお、降圧回路２５は、過電圧保護用のダイオード３２，３３、及びノイズ対策用のダイオード３４を有している。

ＤＣ−ＤＣコンバータ２６は、第１平滑コンデンサ２４によって平滑化された交流電圧をＰＷＭ信号に変換し、電圧を降圧する。ＤＣ−ＤＣコンバータ２６によって降圧した電圧は、第２平滑コンデンサ２８及びインダクタ２７によって平滑化される。したがって、第２平滑コンデンサ２８は、ＤＣ−ＤＣコンバータ２６によって降圧した交流電圧を平滑化する。そして、降圧回路２５は、ＤＣ−ＤＣコンバータ２６によって降圧され、第２平滑コンデンサ２８及びインダクタ２７によって平滑化された電圧を出力端子３０から出力する。

出力端子３０には、各ソレノイドコイル１９の一端が並列接続されている。また、制御回路１８は、放電抵抗３５を複数有している。制御回路１８は、各電磁弁１５に対応して放電抵抗３５を１つずつ有している。各放電抵抗３５の一端は、出力端子３０に並列接続されている。したがって、各ソレノイドコイル１９及び各放電抵抗３５は、降圧回路２５の出力端子３０に並列接続されている。

制御回路１８は、一対の分圧抵抗３６，３７を複数組有している。制御回路１８は、各電磁弁１５に対応して一対の分圧抵抗３６，３７を１組ずつ有している。各分圧抵抗３６の一端は、各整流回路２３と各ダイオード３１との間にそれぞれ電気的に接続されている。分圧抵抗３６の他端は、分圧抵抗３７の一端に直列接続されている。各分圧抵抗３７の他端は、各整流回路２３のダイオード２３ｂを介して接地端子２２に接続されている。

制御回路１８は、エンハンスト型ＦＥＴ３８を複数有している。制御回路１８は、各電磁弁１５に対応して各エンハンスト型ＦＥＴ３８を１つずつ有している。各エンハンスト型ＦＥＴ３８は、ｎ型チャネルの電界効果トランジスタである。各エンハンスト型ＦＥＴ３８のドレイン端子は、各ソレノイドコイル１９の他端にそれぞれ直列接続されている。各エンハンスト型ＦＥＴ３８のソース端子は、各整流回路２３のダイオード２３ｂを介して接地端子２２に接続されている。各エンハンスト型ＦＥＴ３８のゲート端子は、一対の分圧抵抗３６，３７の間に電気的に接続されている。

制御回路１８は、ディプレッション型ＦＥＴ３９を複数有している。制御回路１８は、各電磁弁１５に対応して各ディプレッション型ＦＥＴ３９を１つずつ有している。各ディプレッション型ＦＥＴ３９は、ｎ型チャネルの電界効果トランジスタである。各ディプレッション型ＦＥＴ３９のドレイン端子は、各放電抵抗３５の他端にそれぞれ直列接続されている。各ディプレッション型ＦＥＴ３９のソース端子は、各整流回路２３のダイオード２３ｂを介して接地端子２２に接続されている。各ディプレッション型ＦＥＴ３９のゲート端子は、一対の分圧抵抗３６，３７の間に電気的に接続されている。

外部制御機器２０から各電源端子２１にそれぞれ交流電圧が入力されると、各整流回路２３によって整流化された電圧に基づいた基準電圧が一対の分圧抵抗３６，３７により生成される。そして、一対の分圧抵抗３６，３７により生成された基準電圧が、各エンハンスト型ＦＥＴ３８のゲート端子、及び各ディプレッション型ＦＥＴ３９のゲート端子にそれぞれ入力される。一対の分圧抵抗３６，３７は、消費電力を小さくするために抵抗値は大きい方が望ましく、ソレノイドコイル１９に入力される電圧と同等に調整されている。

各エンハンスト型ＦＥＴ３８は、エンハンスト型ＦＥＴ３８のゲート端子に対する基準電圧の入力が行われるとオンになるとともに、エンハンスト型ＦＥＴ３８のゲート端子に対する基準電圧の入力が停止されるとオフになる。また、各ディプレッション型ＦＥＴ３９は、ディプレッション型ＦＥＴ３９のゲート端子に対する基準電圧の入力が行われるとオフになるとともに、ディプレッション型ＦＥＴ３９のゲート端子に対する基準電圧の入力が停止されるとオンになる。

したがって、外部制御機器２０からの各電源端子２１を介した交流電圧の入力が行われると、各エンハンスト型ＦＥＴ３８がオンになるとともに各ディプレッション型ＦＥＴ３９がオフとなる。また、外部制御機器２０からの各電源端子２１を介した交流電圧の入力が停止すると、各エンハンスト型ＦＥＴ３８がオフになるとともに各ディプレッション型ＦＥＴ３９がオンとなる。

次に、本実施形態の作用について説明する。
図３に示すように、外部制御機器２０から電源端子２１に交流電圧が入力されると、整流回路２３の４つのダイオード２３ａ，２３ｂ，２３ｃ，２３ｄによって交流電圧が整流化される。次に、４つのダイオード２３ａ，２３ｂ，２３ｃ，２３ｄによって整流化された交流電圧は、第１平滑コンデンサ２４によって平滑化される。さらに、第１平滑コンデンサ２４によって平滑化された交流電圧は、降圧回路２５のＤＣ−ＤＣコンバータ２６によって降圧されるとともに、ＤＣ−ＤＣコンバータ２６によって降圧した交流電圧は、第２平滑コンデンサ２８及びインダクタ２７によって平滑化される。このようにして、制御回路１８において、外部制御機器２０からの交流電圧が直流電圧に変換される。

このとき、エンハンスト型ＦＥＴ３８がオンであるため、直流電圧に応じた電流におけるソレノイドコイル１９への流れが許容されている。これにより、制御回路１８において交流電圧から変換された直流電圧が、ソレノイドコイル１９に供給電圧として印加され、電磁弁１５が駆動する。また、制御回路１８において、ソレノイドコイル１９への供給電圧を交流電圧から直流電圧に変換している際には、第１平滑コンデンサ２４及び第２平滑コンデンサ２８それぞれに電流が流れて、第１平滑コンデンサ２４及び第２平滑コンデンサ２８がそれぞれ充電され、第１平滑コンデンサ２４及び第２平滑コンデンサ２８の充放電で電圧を平滑化する。

一方で、ディプレッション型ＦＥＴ３９がオフであるため、直流電圧に応じた電流における放電抵抗３５への流れが遮断されている。これにより、制御回路１８において、ソレノイドコイル１９への供給電圧を交流電圧から直流電圧に変換している際には、直流電圧に応じた電流が放電抵抗３５に流れなくなり、消費電力が抑えられている。

図４に示すように、外部制御機器２０からの電源端子２１を介した交流電圧の入力が停止すると、ソレノイドコイル１９への供給電圧の印加が行われなくなり、電磁弁１５の駆動が停止する。そして、制御回路１８において、第１平滑コンデンサ２４及び第２平滑コンデンサ２８それぞれに充電された電流が放電する。このとき、各エンハンスト型ＦＥＴ３８がオフであるため、第１平滑コンデンサ２４及び第２平滑コンデンサ２８それぞれから放電された電流におけるソレノイドコイル１９への流れが遮断されている。したがって、外部制御機器２０からの電源端子２１を介した交流電圧の入力が停止しているにもかかわらず、ソレノイドコイル１９へ電流が流れて、電磁弁１５の駆動の停止が遅れてしまうといった応答遅れの問題が回避される。

一方で、ディプレッション型ＦＥＴ３９がオンであるため、第１平滑コンデンサ２４及び第２平滑コンデンサ２８それぞれから放電された電流における放電抵抗３５への流れが許容されている。これにより、第１平滑コンデンサ２４及び第２平滑コンデンサ２８それぞれに充電された電流が放電抵抗３５によって効率良く放電される。したがって、放電抵抗３５は、第１平滑コンデンサ２４及び第２平滑コンデンサ２８それぞれに充電された電流を放電する。なお、第１平滑コンデンサ２４に充電された電流は、分圧抵抗３６にも流れて分圧抵抗３６によっても放電される。

上記実施形態では以下の効果を得ることができる。
（１）各電源端子２１は、各整流回路２３を介して降圧回路２５の入力端子２９に並列接続されている。また、各ソレノイドコイル１９及び各放電抵抗３５は、降圧回路２５の出力端子３０に並列接続されている。これによれば、各電磁弁１５に対応して、降圧回路２５を１つずつ設ける必要が無く、降圧回路２５を共通化することができるため、制御基板１７の体格の小型化を図ることができる。

外部制御機器２０からの各電源端子２１を介した交流電圧の入力が行われると、各エンハンスト型ＦＥＴ３８がオンになるとともに各ディプレッション型ＦＥＴ３９がオフとなる。これによれば、制御回路１８において、ソレノイドコイル１９への供給電圧を交流電圧から直流電圧に変換している際には、直流電圧に応じた電流が放電抵抗３５に流れなくなり、消費電力を抑えることができる。

また、外部制御機器２０からの各電源端子２１を介した交流電圧の入力が停止すると、各エンハンスト型ＦＥＴ３８がオフになるとともに各ディプレッション型ＦＥＴ３９がオンとなる。これによれば、外部制御機器２０からの電源端子２１を介した交流電圧の入力が停止しているにもかかわらず、ソレノイドコイル１９へ電流が流れて、電磁弁１５の駆動の停止が遅れてしまうといった応答遅れの問題を回避することができる。そして、第１平滑コンデンサ２４及び第２平滑コンデンサ２８それぞれに充電された電流を放電抵抗３５によって効率良く放電することができる。以上のことから、電磁弁１５の駆動の停止が遅れてしまうことを回避するとともに、消費電力を抑えつつも、第１平滑コンデンサ２４及び第２平滑コンデンサ２８それぞれに充電された電流を効率良く放電することができ、且つ制御基板１７の体格の小型化を図ることができる。

なお、上記実施形態は、以下のように変更して実施することができる。上記実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。

・ 実施形態において、各整流回路２３は、４つのダイオード２３ａ，２３ｂ，２３ｃ，２３ｄを有する整流ブリッジ回路であったが、これに限らず、例えば、センタータップ方式の全波整流回路等に変更してもよい。

・ 実施形態において、降圧回路２５は、例えば、第２平滑コンデンサ２８を有していない回路構成であってもよい。要は、降圧回路２５は、整流回路２３で整流化された電圧を降圧する回路構成であればよく、その回路構成は特に限定されるものではない。

・ 実施形態において、電磁弁１５の数は、複数であれば特に限定されるものではない。

１０…電磁弁マニホールド、１５…電磁弁、１７…制御基板、１８…制御回路、１９…ソレノイドコイル、２０…外部制御機器、２１…接点である電源端子、２３…整流回路、２４…平滑コンデンサとしての第１平滑コンデンサ、２５…降圧回路、２８…平滑コンデンサとしての第２平滑コンデンサ、２９…入力端子、３０…出力端子、３５…放電抵抗、３８…エンハンスト型ＦＥＴ、３９…ディプレッション型ＦＥＴ。

Claims (1)

1. 複数の電磁弁を駆動するために前記各電磁弁にそれぞれ設けられるソレノイドコイルへの供給電圧を交流電圧から直流電圧に変換する制御回路を有する制御基板を備え、
   前記制御回路は、
   前記各電磁弁に対応して設けられるとともに外部制御機器に接続される複数の接点と、
   前記外部制御機器から前記各接点を介して入力された交流電圧をそれぞれ整流化する複数の整流回路と、
   前記交流電圧を平滑化する平滑コンデンサと、
   前記各整流回路で整流化された電圧を降圧する降圧回路と、
   前記平滑コンデンサに充電された電流を放電する複数の放電抵抗と、
   前記各ソレノイドコイルにそれぞれ直列接続される複数のエンハンスト型ＦＥＴと、
   前記各放電抵抗に直列接続される複数のディプレッション型ＦＥＴと、を有し、
   前記各接点が前記各整流回路を介して前記降圧回路の入力端子に並列接続されるとともに、前記各ソレノイドコイル及び前記各放電抵抗が前記降圧回路の出力端子に並列接続されており、
   前記外部制御機器からの前記各接点を介した交流電圧の入力が行われると、前記各エンハンスト型ＦＥＴがオンになるとともに前記各ディプレッション型ＦＥＴがオフとなり、
   前記外部制御機器からの前記各接点を介した交流電圧の入力が停止すると、前記各エンハンスト型ＦＥＴがオフになるとともに前記各ディプレッション型ＦＥＴがオンとなる電磁弁マニホールド。