JP2020520090A - 自己整列はんだバンプを備えた基板貫通ビアを含む半導体デバイスを製造する方法および半導体構造 - Google Patents

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Abstract

【課題】自己整列はんだバンプを備えた基板貫通ビアを含む半導体デバイスを製造する方法および半導体構造を提供する。【解決手段】半導体構造および該半導体構造を形成する方法が、基板貫通ビアに自己整列したはんだバンプを含み、はんだバンプと基板貫通ビアとが導電性金属材料で形成され、基板貫通ビアが、異なる導電性金属材料で形成された埋め込みメタライゼーション層に結合される。【選択図】図６

Description

本発明は、一般には、半導体デバイスの製造方法およびその結果の構造に関する。より詳細には、本発明は、自己整列はんだバンプを備えた基板貫通ビア（through-substrate-via：ＴＳＶ）の構造および同時形成に関する。
一般に、半導体デバイスは、半導体基板上に製作された集積回路（ＩＣ）を形成する複数の回路を含む。基板の表面上に分散された回路素子を接続するために、複雑な信号経路網が通常は配線される。これらの信号をデバイス全体に効率的に配線するには、例えばシングル・ダマシンまたはデュアル・ダマシン配線構造などの、多層方式の形成を必要とする。ＴＳＶは、シリコン・ウエハまたはダイなどの基板を完全に貫通する垂直方向の電気接続（ビア）である。ＴＳＶは、基板を通して信号を搬送するためと、チップ・モードの影響を軽減し、スロット線路モードの出現を防止するために使用される、高パフォーマンス相互接続技術である。ＴＳＶは、パッケージ・オン・パッケージなどの他の技術と比較して、ビアの密度が大幅に高いためと、接続の長さがより短いために、３Ｄパッケージおよび３Ｄ集積回路を作製するために使用することができる。バンプ・ボンドは、一般に、半導体デバイスの接触面またはパッドに接着されるはんだの小球体として始まる。その後、バンプ・ボンドは、フリップ・チップ用途において行われることがあるようなフェース・ダウン・ボンディングに使用され、これは、コントロールド・コラプス・チップ・コネクション（controlled collapse chip connection：Ｃ４）とも呼ばれる。次に、バンプはリフローされて相互接続を完成することができる。バンプは、２つのチップを機械的に取り付けるとともに、両方のチップ上の要素間、または回路の接地部間の電気接続を形成する役割を果たす。
本発明は、一般には半導体構造およびその半導体構造を形成する方法を対象とする。
１つまたは複数の実施形態では、半導体デバイスを製造する方法が、ベース基板と、キャリア基板と、ベース基板とキャリア基板との間に介在する埋め込みメタライゼーション層と、キャリア基板の上面上の第１の導電性金属材料の上部メタライゼーション層とを設けることを含む。キャリア基板内に埋め込みメタライゼーション層まで未充填基板貫通ビアが形成される。未充填基板貫通ビアと、キャリア基板上および第１の導電性金属材料層上の未充填基板貫通ビアを囲む周縁部とを画定する表面上に、第２の導電性金属材料のアンダー・バンプ・メタライゼーション層が形成され、アンダー・バンプ・メタライゼーション層は埋め込みメタライゼーション層と上部メタライゼーション層とに結合される。第１の導電性金属材料と第２の導電性金属材料とは異なる。未充填基板貫通ビアと、キャリア基板上および上部メタライゼーション層上の未充填基板貫通ビアを囲む周縁部とを露出させる開口部を形成するために、犠牲層が付着され、パターン形成される。開口部には第３の導電性金属材料が充填され、犠牲層が除去されて、充填された基板貫通ビアと自己整列した円柱形状のはんだバンプを形成する。
１つまたは複数の実施形態では、半導体デバイスを製造する方法が、第１のメタライゼーション層と、第１のメタライゼーション層上のポリシリコンまたは誘電体層と、ポリシリコンまたは誘電体層上の第２のメタライゼーション層とを含むベース基板を設けることを含む。第２のメタライゼーション層は、ポリシリコンまたは誘電体層まで開口部を形成するためにパターン形成される。基板貫通ビアを形成するために、開口部には第１のメタライゼーション層までポリシリコンまたは誘電体層を通るビアが形成される。未充填基板貫通ビアと、ポリシリコンまたは誘電体層上および第２のメタライゼーション層上の未充填基板貫通ビアを囲む周縁部とを画定する表面上に、アンダー・バンプ・メタライゼーション層が形成され、アンダー・バンプ・メタライゼーション層は第１のメタライゼーション層と第２のメタライゼーション層とに結合される。基板貫通ビアと、ポリシリコンまたは誘電体層上および第２のメタライゼーション層上のビアを囲む周縁部とを露出させる開口部を形成するために、犠牲層が付着され、パターン形成される。開口部には、導電性金属材料が充填され、犠牲層が除去されて、基板貫通ビアに自己整列した円筒形状のはんだバンプを形成する。
１つまたは複数の実施形態では、半導体構造が、基板貫通ビアに自己整列したはんだバンプを含み、はんだバンプと基板貫通ビアとは、第１の超伝導金属で形成され、基板貫通ビアは埋め込みメタライゼーション層に結合される。
１つまたは複数の他の実施形態では、半導体構造が、第１のシリコン基板と、第２のシリコン基板と、第１のシリコン基板と第２のシリコン基板との間に介在する少なくとも１つの埋め込み接地面とを含む。第２の基板は、第２の基板の一方の側に位置する第１の表面から第２の基板の反対の側の少なくとも１つの埋め込み接地面まで延びる基板貫通ビアを含み、埋め込み接地面は第１の導電性金属材料で形成される。第１の表面上には、第２の導電性金属材料で形成された上部層がある。基板貫通ビア内の第３の導電性金属材料で形成された共形アンダー・バンプ・メタライゼーション層が、埋め込み接地面と、第２の基板上の基板貫通ビアの周囲の周縁部と、上部層上の基板貫通ビアの周囲の周縁部とに接触している。基板貫通ビアにはんだバンプが自己整列し、はんだバンプと基板貫通ビアとは第４の導電性金属材料を含む。
さらに他の実施形態では、半導体構造が、第１のシリコン基板を含む。第１のシリコン基板上には、第１の導電性金属材料で第１のメタライゼーション層が形成される。第１のメタライゼーション層上には、ポリシリコン層または誘電体層がある。ポリシリコン層または誘電体層上には、第２の導電性金属材料で形成された第２のメタライゼーション層がある。ポリシリコン層または誘電体層を通って基板貫通ビアが延びる。基板貫通ビア内に第３の導電性金属材料で形成された共形アンダー・バンプ・メタライゼーション層があり、第１のメタライゼーション層と、ポリシリコン層または誘電体層上の基板貫通ビアの周囲の周縁部と、第２のメタライゼーション層上の基板貫通ビアの周囲の周縁部とに接触している。基板貫通ビアにははんだバンプが自己整列し、はんだバンプと基板貫通ビアとは、第４の導電性金属材料を含む。
本発明の技術によりその他の特徴および利点も実現される。本発明のその他の実施形態および態様についても本明細書で詳細に説明し、特許請求される本発明の一部とみなされる。本発明を利点および特徴とともによりよく理解することができるように、説明および図面を参照されたい。
本明細書に記載の独占権の具体的内容は、本明細書の末尾にある特許請求の範囲で具体的に示され、明確に特許請求される。本発明の実施形態の上記およびその他の特徴および利点は、以下の詳細な説明を添付図面とともに読めば明らかになる。
本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。 本発明の実施形態による、１つの製造動作後の半導体デバイスを示す断面図である。
以下、本発明の例示の実施形態について、半導体デバイスおよびその製造方法、特に、はんだバンプと一体化された一体化超伝導基板貫通ビアを含む構造と、超伝導ビアとはんだバンプの両方を形成するために射出成形はんだ処理（ＩＭＳ）を使用して該構造を製造する方法とに関して、より詳細に説明する。
電子チップ・アセンブリは、チップ・モードを制御するためのビアと、チップ間で信号を搬送するためのバンプ・ボンドの両方の使用を必要とする。本発明は、これらの問題を克服し、一般には、ベース・ウエハ上の、基板貫通ビアと、基板貫通ビアに自己整合したバンプの両方の一体形成を対象とする。
添付図面に示す様々な層または領域あるいはその両方は、一律の縮尺で描かれてはいないことと、相補型金属酸化膜半導体（ＣＭＯＳ）、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、またはその他の半導体デバイス、あるいはこれらの組み合わせにおいて一般的に使用される種類の１つまたは複数の層または領域あるいはその両方を、特定の図面に明示的に示さない場合があることを理解されたい。これは、明示的に示されていないこれらの層または領域あるいはその両方が、実際のデバイスから省かれることを意味していない。さらに、説明が省かれている要素に必ずしも焦点を合わせていない場合、図面をわかりやすくするため、または簡単にするため、あるいはその両方のために、特定の要素が特定の図から省かれていることがある。また、全図面を通じて、同一または同様の特徴、要素、または構造を示すために同一または同様の参照番号を使用し、したがって、それらの同一または同様の特徴、要素または構造の詳細な説明を図面ごとに繰り返さない。
「ウエハ」および「基板」という用語は交換可能に使用され、シリコン・オン・インシュレータ（ＳＯＩ）またはシリコン・オン・サファイア（ＳＯＳ）技術、ドープおよび非ドープ半導体、ベース半導体基礎によって支持されたシリコンのエピタキシャル層、およびその他の半導体構造を含むものと理解すべきである。また、以下の説明で「ウエハ」または「基板」という場合、ベース半導体構造または基礎における領域または接合部を形成するために先行する処理ステップが使用されている場合がある。
本明細書で使用する「アンダー・バンプ金属（ＵＢＭ）」または「アンダー・バンプ・メタライゼーション（ＵＢＭ）」という用語は、ダイのボンディング・パッドとバンプとの間に、接着／拡散バリア層と、はんだぬれ性層と、酸化バリア層とを設けるために、はんだバンプ構造において使用される層を指す。１つまたは複数の実施形態では、ＵＢＭは、接着層、拡散バリア層、はんだ付け可能層、酸化バリア層などの、複数の異なる金属層を使用する。また、ＵＢＭ層は、組み合わさって低内部機械応力を有する親和性金属であることもあり得る。
本発明の実施形態による半導体デバイスおよびその形成方法は、様々な用途、ハードウェア、または電子システム、あるいはこれらの組み合わせで採用することができる。本発明の実施形態を実装するのに適合するハードウェアおよびシステムは、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯型通信デバイス（例えば携帯電話およびスマートフォン）、ソリッド・ステート・メディア・ストレージ・デバイス、機能回路などを含むが、これらには限定されない。半導体デバイスを組み込んだシステムおよびハードウェアは、本発明の企図された実施形態である。本明細書に記載の本発明の実施形態の教示があれば、当業者は本発明の実施形態のその他の実装形態および応用を企図することができるであろう。
本発明の実施形態は、例えばＣＭＯＳ、ＭＯＳＦＥＴ、またはＦｉｎＦＥＴあるいはこれらの組み合わせを必要とすることがある半導体デバイスと関連して使用することができる。非限定的な例として、半導体デバイスは、ＣＭＯＳ、ＭＯＳＦＥＴ、およびＦｉｎＦＥＴデバイス、またはＣＭＯＳ、ＭＯＳＦＥＴ、またはＦｉｎＦＥＴ技術あるいはこれらの組み合わせを使用する半導体デバイス、あるいはその組み合わせを含み得るが、これらには限定されない。
特許請求の範囲および本明細書の説明のために、以下の定義および略語が使用される。本明細書で使用される「含んでいる（comprises）」、「含む（comprising）」、「含んでいる（includes）」、「含む（including）」、「有している（has）」、「有する（having）」、「含有している（contains）」、または「含有する（containing）」という用語またはこれらの任意の他の変形は、非排他的包含を含むことを意図している。例えば、要素の列挙を含む組成、混合物、処理、方法、品目または装置は、必ずしもそれらの要素のみには限定されず、明示的に列挙されていないかまたはそのような組成、混合物、処理、方法、品目または装置に固有の他の要素も含み得る。
本明細書で使用する、要素または構成要素の前の冠詞「a」および「an」は、その要素または構成要素のインスタンス（すなわち存在）の数に関して非制限的であることを意図している。したがって、「a」または「an」は、１つまたは少なくとも１つを含むものと解釈すべきであり、要素または構成要素の単数形は、その数が明らかに単数であることを意味していない限り、複数も含む。したがって、例えば、「a solder bump（はんだバンプ）」を含む問題解決システムと言う場合は、単一のはんだバンプ、または２つ以上のはんだバンプを含む。また、「or（または）」という用語は、文脈が明らかに他の意味を示していない限り、一般に「and/or（または．．．あるいはその両方）」を含む意味で使用していることに留意されたい。
本明細書で使用する、「発明」または「本発明」という用語は非限定的用語であり、特定の発明の単一の態様を指すことを意図しておらず、本明細書および特許請求の範囲に記載のすべての可能な態様を含む。
本明細書では、使用されている本発明の成分、構成要素または反応物質の数量を修飾する「約」という用語は、例えば、典型的な測定、および濃縮物または溶液を作製するために使用される液体処理手順により発生し得る数量の変動を指す。また、相違は、測定手順における不注意による誤り、配合物の作製または方法の実施のために使用した成分の製造、供給源または純度の相違などから生じる可能性がある。一態様では、「約」という用語は、記載されている数値の１０％以内を意味する。別の態様では、「約」という用語は、記載されている数値の５％以内を意味する。さらに別の態様では、「約」という用語は、記載されている数値の１０％、９％、８％、７％、６％、５％、４％、３％、２％または１％以内を意味する。
また、層、領域または物質などの要素が別の要素の「上」または「上方」にあるという場合、その要素は他方の要素の直接上にあってよく、または介在要素もあってもよいことが理解される。それに対して、要素が別の要素の「直接上」または「直接上方」にあるという場合、介在要素は存在せず、その要素は別の要素に接触している。
次に図１ないし図６を参照すると、ビアとバンプの両方を同時に形成するために射出成形はんだ処理（ＩＭＳ）を使用する、バンプがビアに自己整列した自己整列はんだバンプと一体化された一体化基板貫通ビアを製造する、１つまたは複数の実施形態による方法が示されている。
図１では、初期構造１０が、ベース基板１２と、ベース基板１２に接着された薄化キャリア基板１４と、キャリア基板１４とベース基板１２との間に介在する埋め込み接地面１６とを含む。キャリア基板をベース基板に接着するために接着剤を使用することができる。例として、キャリア基板の下面上に形成された接地面層に接着剤を塗布し、次に、ベース基板に接着することができる。初期構造の上面に導電性金属材料１８の比較的薄い層（すなわち上部メタライゼーション層）を付着させ、パターン形成して開口部２０を形成する。
ベース基板１２は、シリコン・ウエハまたは半導体チップ／ダイとすることができる。半導体ウエハまたはチップ／ダイの材料は、特定の種類には限定されない。ベース基板１２は、複数の配線層（トランジスタなどのデバイスを含む）と、絶縁層とを含む。ベース基板１２は、複数の半導体基板の積層によって形成することができる。
１つまたは複数の実施形態では、ベース基板１２は、埋め込み接地面１６を形成するために使用することができるとともに、キャリア基板１４上に形成された同様にパターン形成された金属導電性材料層と接着可能な、金属導電性材料の薄層をその上に含む。これらの実施形態では、キャリア基板１４は、例えば、拡散接合とも呼ばれる熱圧着接着によってベース基板１２に接着することができる。金属導電材料の薄層が接着の前にパターン形成される場合、キャリア基板１４上の導電性金属の各部を、ベース基板１２上の対応するパターン形成された金属導電性材料にかみ合わせる。このようにして、キャップ基板１４をベース基板１２に接着するように力と熱を同時に加えることによって各基板１２、１４上の金属の薄層を互いに原子接触させることができる。結果としての埋め込み接地面構造１６は、ベース基板１２の金属薄層とキャリア基板１４の超伝導薄層とを含む。
熱圧着接着の一例として、２０分ないし４５分間、７０ｋＮを越える力を加えてベース基板とキャリア基板を約４００℃ないし約４５０℃の接着温度にさらすことによって、ベース基板上のアルミニウムをキャリア基板上のアルミニウムに接着することができるが、異なる超伝導金属には、より高いかまたはより低い温度および力を使用することができる。
接着後は、その結果としての導電性金属材料で形成された埋め込み接地面１６は、約１０ナノメートル（ｎｍ）ないし約１０マイクロメートル（μｍ）の厚さを有し得る。１つまたは複数の実施形態では、超伝導金属が約１００ｎｍないし約５μｍの厚さに付着され、さらに他の実施形態では、導電性金属材料が約１００ｎｍないし約３００ｎｍの厚さに付着される。
接着に続いて、ウエハ・バック・グラインディング処理によってキャリア基板１４の一部を除去することによってキャリア基板１４を薄化し、その用途向けに意図された所望の厚さとすることができる。あるいは、キャリア基板１４が接着の前に薄化されてもよい。キャリア基板の厚さは、一般には、１０未満のアスペクト比となるようなビア直径とともに構成される、基板貫通ビアの長さを規定する。１つまたは複数の実施形態では、アスペクト比は５未満であり、さらに他の実施形態では、アスペクト比は３未満である。
ベース基板１２へのキャリア基板１４の接着の後に、キャリア基板１４の露出上面に導電性金属材料１８の層が付着され、リソグラフィによってパターン形成されてその中に開口部２０を形成するが、これは、導電性金属材料１８の層の上にフォトレジスト（有機、無機またはハイブリッド）を形成することを含み得る。フォトレジストは、例えば、ＣＶＤ、ＰＥＣＶＤ、およびスピンオン・コーティングなどの付着処理を使用して形成することができる。フォトレジストの形成に続いて、フォトレジストを所望の照射パターンに露光する。次に、露光したフォトレジストを、従来のレジスト現像処理を使用して現像する。現像ステップの後、パターン形成されたフォトレジストから導電性金属１８の層に開口部２０を転写してキャリア基板１４で停止、すなわちシリコン層で停止するように、選択的エッチング・ステップを行うことができる。導電性金属１８の層に開口部２０を形成する際に使用されるエッチング・ステップは、ドライ・エッチング処理（例えば、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・アブレーションを含む）、ウェット化学エッチング処理、またはこれらの任意の組み合わせを含み得る。
図２において、基板貫通ビアおよび自己整列はんだバンプを形成するためのキャリア基板１４内のビア開口部２２を画定するように、導電性金属層１８の開口部２０がキャリア基板１４に転写される。転写は、キャリア基板１４、すなわちシリコンを、埋め込み接地面１６まで異方性エッチングすることによって行われる。
図３において、ドライ・フォトレジストなどの犠牲層２４を積層し、図のように、基板貫通ビア開口部２２と、キャリア基板１４およびメタライゼーション層１８のそれぞれの縁２６、２８とを露出させるようにパターン形成することができる。犠牲フォトレジスト膜の厚さは、１５μｍないし２００μｍとすることができる。１つまたは複数の実施形態では、厚さは２５μｍないし１５０μｍとすることができ、さらに他の実施形態では厚さは２５μｍないし１００μｍとすることができる。
１つまたは複数の実施形態では、犠牲層２４は、二層フォトレジストとすることができ、下層は、後で付着させる超伝導金属のブランケット層の選択的リフトオフを可能にするために、アンダーカットを発現させるように構成される。リフトオフは、一般に、減法的な処理であるエッチングとは対照的に、不要なメタライゼーションを除去するために使用することができる加法的な処理として知られている。二層は、感光性ではない第１の層の付着の後に、感光性の第２の層の付着を含む。第１の層とフォトレジストとの化学的相違のために、第１の層へのフォトレジストの付着中に混合は生じない。フォトレジストの撮像の後、第１の層とフォトレジストとが同時に現像され、第１の層はフォトレジスト現像剤中で自由に溶解可能であるように選択される。フォトレジストが完全に現像され、フォトレジストの溶解が停止した後、現像剤は続けて開口領域内の第１の層を溶解させる。標準フォトレジスト現像時間をわずかに増やすことによって、現像剤溶解レートは等方的に進行するが、レジスト・プロファイルの縁の「下をカットする」、すなわちアンダーカットを設けることができるように、きわめて厳密に制御することができる。このアンダーカットのために、溶剤が容易に第１の層およびその上に付着させた金属に容易に侵入してリフトオフすることができる。
図４に示すように、次に、アンダー・バンプ・メタライゼーション３０を形成するための導電性金属材料が、パターン形成されたキャリア基板１４上にブランケット付着され、その後、犠牲フォトレジスト材料が除去されて、図のように、キャリア基板１４、すなわちビア開口部２２と、キャリア基板１４およびメタライゼーション層１８のそれぞれの縁２６、２８に直接付着した導電性金属材料のみが残される。
図５において、ドライ・フォトレジスト膜３２などの犠牲層３２が付着され、アンダー・バンプ・メタライゼーション３０を露出させるようにパターン形成される。次に、パターン形成されたフォトレジスト膜３２内の開口部に、射出成形はんだ（ＩＭＳ）処理によって導電性金属材料３４が充填される。ＩＭＳ処理を使用して、基板貫通ビアと自己整列バンプへの任意の組成の溶融はんだまたははんだ合金の制御された充填を同時に行うことができる。これは、まず、はんだが装填されて溶融され、次に基板表面にぴったりと接して置かれて表面上を滑らせる、ＩＭＳヘッドを使用して行われる。ビアと、バンプを画定する空洞とが真空下にあるように、はんだスロットの先に真空溝が設けられている。次に、溶融はんだが、真空下にある空洞とビアとに迅速に流入し、ビアと空洞とを満たす。パターン形成された犠牲層３２内の開口部に導電性金属材料３４が充填され、冷却された後、犠牲層３２を除去することができる。結果の導電性金属材料は、そのまま、例えば円柱形状で使用するか、またはリフローして、後で別のチップ、インターポーザ、基板などに接着するための半球形状を設けることができる。
必要な場合、銅、金などの導電性金属を、蒸着、スパッタリングまたは電気めっきによって、事前処理なしに付着させることができる。導電性金属材料は、金属が必要な場合ごとに同じかまたは異なっていてもよい。１つまたは複数の実施形態では、導電性金属材料は、超伝導金属である。本明細書で使用される適合する超伝導金属は、限定されることが意図されておらず、アルミニウム、炭素、ガリウム、ハフニウム、インジウム、イリジウム、ランタニド、モリブデン、ニオブ、レニウム、ルテニウム、スズ、タンタル、チタン、タングステン、バナジウム、亜鉛、ジルコニウム、これらの合金などを含み得る。
大部分のはんだ材料は、合金、または純元素または材料の組み合わせである。合金は、それぞれの純金属形態に比べてきわめて異なる溶融特性を有する。大部分の合金は、単一の溶融温度または融点を持たず、その代わりに、溶融範囲を有する。この範囲の上限と下限は、それぞれ液相線温度および固相線温度と呼ばれる。はんだはその固相線温度で溶融し始め、液相線温度に達するまで溶融し続け、液相線温度で完全に溶融する。固相線温度と液相線温度の差をギャップと呼ぶ。はんだ合金の中には大きなギャップを有するものもあれば、小さいかまたは実質的に存在しないギャップを有するものもある。大きなギャップを有する場合、リフロー量が容易に制御されるため、ＩＭＳカラムへのはんだバンプの直接塗布が可能である。ギャップが小さいかまったく存在しないはんだ合金を使用する場合、リフロー量の制御が困難な場合がある。本発明は、多様なはんだ合金を使用して所望の結果を得ることができる。
図６において、次に、充填されたビアに自己整列し、埋め込みメタライゼーション層に電気的に結合されるはんだバンプを図のように形成するために、ＩＭＳ付着はんだにリフロー処理を施すことができる。はんだバンプの頂点における高さは、ＩＭＳ処理中に使用した犠牲ドライ・フォトレジスト３２の厚さに近くなり得る。また、はんだバンプは均一な高さである。図示されているはんだバンプは、２つの電流経路の間（例えば電気デバイスとＵＢＭとの間）に「ボンド」（すなわち電気的接続）を確立するために使用可能なはんだの小球／半球である。
１つまたは複数の他の実施形態では、一体となった金属充填自己整列バンプと基板貫通ビアの製造は、図７ないし図１２に概略的に示す製造による。図７において、ベース基板１１２上に接地面１１４が形成される。ベース基板１１２は、前述のようにシリコン・ウエハまたは半導体チップ／ダイとすることができる。接地面層１１４は、導電性金属材料で形成され、これを異なる用途向けに要求に応じてパターン形成して複数の接地面を形成することができる。
図８において、接地面１１４上にポリシリコン層または誘電体層１１６を付着させる。ポリシリコンまたは誘電体層１１６は、例えば、化学気相付着（ＣＶＤ）、液相（ＬＰ）または減圧化学気相付着（ＲＰＣＶＤ）、気相エピタキシ（ＶＰＥ）、分子ビーム・エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、またはその他の適合する処理によって付着させることができる。層１１６の厚さは、一般には、１０未満のアスペクト比となるようなビア直径とともに構成される、基板貫通ビアの長さを規定する。１つまたは複数の実施形態では、アスペクト比は５未満であり、さらに他の実施形態では、アスペクト比は３未満である。
図９において、層１１６の上面が、その上に導電性金属材料層１１８を付着させることによってメタライズされる。１つまたは複数の実施形態では、導電性金属材料層の厚さは、１００ｎｍないし２０００ｎｍとすることができる。導電性金属材料は、限定されることが意図されておらず、超伝導金属およびその合金を含み得る。
図１０において、導電性金属材料層１１８がリソグラフィによりパターン形成され、エッチングされる。フォトリソグラフィ処理は、例えば、オーバーレイ・マスクを通して紫外線光などの電磁放射を導入してフォトレジスト材料（図示せず）を硬化させることを含み得る。レジストがポジ型かネガ型かに応じて、レジストの非硬化部分を除去して、導電性金属層の一部を露出させるための開口部を含む第１のレジスト・パターンを形成し、次にこの導電性金属層がエッチングされて、導電性金属層１１８内に開口部１２０を形成し、それによって下層１１６の一部を露出させる。フォトレジストを画定する材料は、形成するデバイス・パターンと使用する露光方法とにある程度依存し得る、任意の適切な種類のフォトレジスト材料とすることができる。例えば、フォトレジスト層の材料としては、例えばフッ化アルゴン（ＡｒＦ）に適する単一露光レジスト、例えば熱硬化システムに適する二重露光レジスト、または例えば光学的処理に適する極紫外線（ＥＵＶ）レジスト、あるいはこれらの組み合わせを挙げることができる。
図１１において、ポリシリコンまたは誘電体層１１６内に基板貫通ビア開口部１２２を画定するために、導電性金属材料層１１８の開口部１２０が層１１６に転写される。転写は、層１１６を埋め込み接地面１１４まで異方性エッチングすることによって行うことができる。
図１２において、図のように、犠牲層１２４が付着され、層１１６およびメタライゼーション層１１８のそれぞれの縁部１２６、１２８を露出させるようにパターン形成される。例として、犠牲層は、フォトレジストの単一の層とすることができる。１つまたは複数の他の実施形態では、犠牲層１２４は、前述のように二層フォトレジストとすることができる。
図１３において、基板上に共形金属層１３０が付着される。共形金属層は、ビア１２２内に側壁被覆を設けるようにスパッタ付着させることができる。フォトレジスト層１２４がその上の金属層の一部とともに除去されてアンダー・バンプ・メタライゼーションを形成する。例えば、前述のようなリフトオフ処理を使用することができる。
図１４において、ドライ・フォトレジスト膜などの犠牲層１３２が付着され、パターン形成されてアンダー・バンプ・メタライゼーション１３０を露出させる。次に、前述のように任意の組成の溶融はんだまたははんだ合金による基板貫通ビアと自己整列バンプとの制御された充填を実現する、射出成形はんだ（ＩＭＳ）処理によって、犠牲層１３２内の開口部に導電性金属材料１３４を充填する。
図１５において、パターン形成されたフォトレジスト３２内の開口部に超伝導金属材料３４３が充填されて冷却された後、フォトレジスト膜１３２を除去することができる。
図１６において、この構造体に任意選択で前述のようなリフロー処理が施されて、基板貫通ビアに自己整列したはんだバンプ１４０が形成される（または、円柱形状を有したまま使用される）。
連邦政府による資金提供を受けた研究開発の記載
本発明は、米国国家安全保障局による契約番号第Ｈ９８２３０−１３−Ｄ−０１７３の下で米国政府の支援を受けてなされた。米国政府は、本発明に対して一定の権利を有する。
例示のために本発明の様々な実施形態の説明を示したが、網羅的であること、または開示した実施形態に限定されることを意図したものではない。記載した実施形態の範囲および思想から逸脱することなく、当業者には多くの修正および変形が明らかであろう。本明細書で使用した用語は、実施形態の原理、実際の応用、または市場に見られる技術の技術的改良を最もよく説明するため、または当業者が本明細書に記載の実施形態を理解することができるようにするために選択した。

Claims (24)

  1. 半導体デバイスを製造する方法であって、
    ベース基板と、キャリア基板と、前記ベース基板と前記キャリア基板との間に介在する埋め込みメタライゼーション層と、前記キャリア基板の上面上の第１の導電性金属材料の上部メタライゼーション層とを設けることと、
    前記キャリア基板内に前記埋め込みメタライゼーション層まで未充填基板貫通ビアを形成することと、
    前記未充填基板貫通ビアと、前記キャリア基板上および前記第１の導電性金属材料層上の前記未充填基板貫通ビアを囲む周縁部とを画定する表面上に、第２の導電性金属材料のアンダー・バンプ・メタライゼーション層を形成することであって、前記アンダー・バンプ・メタライゼーション層が前記埋め込みメタライゼーション層と前記上部メタライゼーション層とに結合され、前記第１の導電性金属材料と前記第２の導電性金属材料とが異なる、前記アンダー・バンプ・メタライゼーション層を形成することと、
    前記未充填基板貫通ビアと、前記キャリア基板上および前記上部メタライゼーション層上の前記未充填基板貫通ビアを囲む周縁部とを露出させる開口部を形成するために、犠牲層を付着させてパターン形成することと、
    充填された基板貫通ビアを形成するために、前記開口部に第３の導電性金属材料を充填することと、
    前記充填された基板貫通ビアと自己整列した円柱形状のはんだバンプを形成するように前記犠牲層を除去することと
    を含む方法。
  2. 前記充填された基板貫通ビアが前記キャリア基板に対する１０未満のアスペクト比を有する、請求項１に記載の方法。
  3. 前記第１の導電性金属材料と前記第３の導電性金属材料とが同じである、請求項１に記載の方法。
  4. 充填された基板貫通ビアと自己整列した半球形状のはんだバンプを形成するために、前記第３の導電性金属材料をリフローすることをさらに含む、請求項１に記載の方法。
  5. 前記犠牲層を付着させることは、ドライ・フォトレジストを積層することを含む、請求項１に記載の方法。
  6. 前記アンダー・バンプ・メタライゼーション層を形成することは、前記キャリア基板上に実現されたトポグラフィの上にドライ・フォトレジストを付着させることと、前記未充填基板貫通ビアと、前記キャリア基板上および前記メタライゼーション層上の前記未充填基板貫通ビアを囲む前記周縁部の少なくとも一部とに対応する表面を露出させるように前記ドライ・フォトレジストをパターン形成することと、前記露出させた表面上に前記第２の導電性金属材料をスパッタ付着させることと、リフトオフ処理によって前記ドライ・フォトレジストを除去することとを含む、請求項１に記載の方法。
  7. 前記第１、第２、および第３の導電性金属材料が超伝導金属である、請求項１に記載の方法。
  8. 前記ベース基板と前記キャリア基板との間に介在する前記埋め込みメタライゼーション層を含む前記キャリア基板に接着された前記ベース基板を設けることが、前記ベース基板と前記キャリア基板とを接着するために熱圧着接着力および温度を加えることを含み、前記ベース基板と前記キャリア基板のそれぞれが前記埋め込みメタライゼーション層の一部を含む、請求項１に記載の方法。
  9. 前記開口部に前記第３の導電性金属材料を充填することが、射出成形はんだ処理または電気めっき処理を含む、請求項１に記載の方法。
  10. 前記キャリア基板が前記基板貫通ビアの長さ寸法を規定する厚さを有する、請求項１に記載の方法。
  11. 未充填基板貫通ビアを形成する前に、前記厚さを規定するように前記キャリア基板を薄化することをさらに含む、請求項１０に記載の方法。
  12. 半導体デバイスを製造する方法であって、
    第１のメタライゼーション層と、前記第１のメタライゼーション層上のポリシリコンまたは誘電体層と、前記ポリシリコンまたは前記誘電体層上の第２のメタライゼーション層とを含むベース基板を設けることと、前記ポリシリコンまたは誘電体層まで開口部を形成するために前記第２のメタライゼーション層をパターン形成することと、
    前記ポリシリコンまたは誘電体層を通って前記第１のメタライゼーション層まで、前記開口部内に未充填基板貫通ビアを形成することと、
    前記ビアと、前記ポリシリコンまたは誘電体層上および前記第２のメタライゼーション層上の前記未充填基板貫通ビアを囲む周縁部とを画定する表面上に、前記第１および第２のメタライゼーション層に結合されるアンダー・バンプ・メタライゼーション層を形成することと、
    前記未充填基板貫通ビアと、前記ポリシリコンまたは誘電体層上および前記第２のメタライゼーション層上の前記ビアを囲む前記周縁部とを露出させる開口部を形成するために、犠牲層を付着させてパターン形成することと、
    充填された基板貫通ビアを形成するために前記開口部に導電性金属材料を充填することと、
    前記充填された基板貫通ビアに自己整列した円柱形状のはんだバンプを形成するために前記犠牲層を除去することと
    を含む方法。
  13. 前記ビアがそれぞれ前記ポリシリコンまたは誘電体層に対する１０未満のアスペクト比を有する、請求項１２に記載の方法。
  14. 前記ビアと自己整列した半球形状のはんだバンプを形成するために、前記導電性金属材料をリフローすることをさらに含む、請求項１２に記載の方法。
  15. 前記導電性金属材料と前記第１および第２のメタライゼーション層とが超伝導金属を含む、請求項１２に記載の方法。
  16. 前記犠牲を付着させることは、ドライ・フォトレジストを積層することを含む、請求項１２に記載の方法。
  17. 前記アンダー・バンプ・メタライゼーション層を形成することは、前記ポリシリコンまたは誘電体層上に実現されたトポグラフィの上にドライ・フォトレジストを付着させることと、前記ビアと、前記ポリシリコンまたは誘電体層上および前記第２のメタライゼーション層上の前記ビアを囲む前記周縁部の少なくとも一部とに対応する表面を露出させるように前記ドライ・フォトレジストをパターン形成することと、前記露出させた表面上に前記アンダー・バンプ・メタライゼーション層をスパッタ付着させることと、リフトオフ処理によって前記ドライ・フォトレジストを除去することとを含む、請求項１２に記載の方法。
  18. 前記ベース基板がシリコンを含む、請求項１２に記載の方法。
  19. 前記開口部に前記導電性金属材料を充填することは、射出成形はんだ処理を含む、請求項１２に記載の方法。
  20. 半導体構造であって、
    基板貫通ビアに自己整列したはんだバンプを含み、前記はんだバンプと前記基板貫通ビアとが第１の超伝導金属で形成され、前記基板貫通ビアが埋め込みメタライゼーション層に結合されている半導体構造。
  21. 前記はんだバンプと前記基板貫通ビアとの下にあって前記はんだバンプと前記基板貫通ビアとに結合されたアンダー・バンプ・メタライゼーション層をさらに含む、請求項２０に記載の半導体構造。
  22. 半導体構造であって、
    第１のシリコン基板と、
    第２のシリコン基板と、
    前記第１のシリコン基板と前記第２のシリコン基板との間に介在する少なくとも１つの埋め込み接地面であって、前記第２の基板が前記第２の基板の一方の側に位置する第１の表面から前記第２の基板の反対側の前記少なくとも１つの埋め込み接地面まで延びる基板貫通ビアを含み、前記埋め込み接地面が第１の導電性金属材料で形成された、前記少なくとも１つの埋め込み接地面と、
    前記第１の表面上に第２の導電性金属材料で形成された上部層と、
    前記埋め込み接地面と、前記第２の基板上の前記基板貫通ビアの周囲の周縁部と、前記上部層上の前記基板貫通ビアの周囲の周縁部とに接触する前記基板貫通ビア内の第３の導電性金属材料で形成された共形アンダー・バンプ・メタライゼーション層と、
    前記基板貫通ビアに自己整列したはんだバンプと
    を含み、前記はんだバンプと前記基板貫通ビアとが第４の導電性金属材料を含む、半導体構造。
  23. 半導体構造であって、
    第１のシリコン基板と、
    前記第１のシリコン基板上に第１の導電性金属材料で形成された第１のメタライゼーション層と、
    前記第１のメタライゼーション層上のポリシリコン層または誘電体層と、
    前記ポリシリコン層または前記誘電体層上に第２の導電性金属材料で形成された第２のメタライゼーション層と、
    前記ポリシリコン層または前記誘電体層を通って延びる基板貫通ビアと、
    前記基板貫通ビア内に第３の導電性金属材料で形成され、前記第１のメタライゼーション層と、前記ポリシリコン層または前記誘電体層上の前記ビアの周囲の周縁部と、前記第２のメタライゼーション層上の前記基板貫通ビアの周囲の周縁部とに接触した共形アンダー・バンプ・メタライゼーション層と、
    前記基板貫通ビアに自己整列したはんだバンプと
    を含み、前記はんだバンプと前記基板貫通ビアとが第４の導電性金属材料を含む、半導体構造。
  24. 前記第１、第２、第３および第４の導電性金属材料が超伝導金属を含む、請求項２２または２３に記載の半導体構造。
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