JP2020512680A - 半導体デバイス及びその製造方法 - Google Patents

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Abstract

本発明は、半導体デバイス及びその製造方法を提供し、半導体デバイス分野に関る。該半導体デバイスは、活性領域と、試験領域と、活性領域及び試験領域の外に位置する不活性領域と含み、活性領域内には、標準デバイスが製作されており、試験領域には、標準デバイスの性能パラメータを試験するための試験デバイスが製作されている。本発明は、標準デバイスの周囲に試験デバイスを製作することで、該試験デバイスの電気的性能に対する試験を利用して、ウェーハレベルの試験において標準デバイスの対応する電気的パラメータを推定することができるため、大きいサイズの標準デバイスを切断及びパッケージングしてから試験する必要がなくなり、試験結果に応じて良品の標準デバイスを選出することができ、これにより、従来技術における標準デバイスがウェーハレベルの試験で試験できないという問題が避けられ、試験プロセスが節約され、生産サイクルが短縮される。また、良品の標準デバイスだけを対象として切断やパッケージング等の操作を行うことできるため、生産コストが効果的に低減される。

Description

＜出願／優先権に関する援用＞
本発明は、本願の出願人により出願された、出願日が２０１７年７月４日、出願番号が２０１７１０５３８３７９．５、名称が「半導体デバイス及びその製造方法」である出願の優先権を請求する。上記出願の内容は、参照によりその全体が本明細書に組み込まれる。
本発明は、半導体及びその製造技術分野に関し、具体的には、半導体デバイス及びその製造方法に関する。
近年、無線通信技術は、通信基地局、航空宇宙、オートメーション、自動車エレクトロニクス、高温放射環境、フェーズドアレイレーダ、電子対策、軍事衛星通信、スマート兵器などの分野で、その応用範囲が拡大し続けている。現代の無線通信技術は、より高い周波数、より高いパワー、および、より高い効率に向かって発展しているため、無線信号送信機の設計に対する要求が更に高まった。送信機の重要な構成部分として、ＲＦおよびマイクロ波パワーアンプは、人々から、ますます注目を集めている。
パワーアンプにおける核心的な構成要素として、トランジスタは、徐々に現在の研究のホットスポットとなっている。パワーアンプに用いられるトランジスタには、バイポーラトランジスタ（ＢＪＴ）、ガリウム砒素金属半導体電界効果トランジスタ（ＧａＡｓ ＭＥＳＦＥＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、横拡散電界効果トランジスタ（ＬＤＭＯＳ）および窒化ガリウム（ＧａＮ）トランジスタなどがあり、異なるトランジスタは、異なるパワーアンプ設計に使用されている。
現在、トランジスタの製造では、現代の通信におけるより高い周波数、より高いパワーおよびより高い効率の要件を満たすために、通常、標準デバイスとして、大きいサイズのデバイスを設計することが必要とされる。これらの標準デバイスは、いずれも大きなゲート幅をもつため、デバイスのオン状態で、一般的なウェーハレベル電気試験装置の試験範囲を超える大きな電流密度を有することになる。飽和電流や出力パワーなどの電気的パラメータがウェーハレベルの試験によって得られないので、多くの場合、研究開発者は、大きいサイズのデバイスのチップを切断して１つずつパッケージングしてから、その性能パラメータを試験して、良品のデバイスを選出する必要がある。これにより、生産サイクル及びパッケージングリソースが著しく増加し、生産コストが高まった。
これに鑑みて、本発明の目的は、上述した課題を解决するための半導体デバイス及びその製造方法を提供することにある。
上述した目的を達成するために、本発明には、次の技術手段が提供される。
活性領域と、試験領域と、活性領域及び試験領域の外に位置する不活性領域と含む半導体デバイスにおいて、活性領域内には、標準デバイスが製作されており、試験領域内には、標準デバイスの性能パラメータを試験するための試験デバイスが製作されている。
また、試験デバイスのゲート幅は、標準デバイスのゲート幅よりも小さいようにしてもよい。
また、標準デバイスは、複数のソース、複数のドレイン及び複数のゲートを含み、試験デバイスは、ドレインと同じである第一電極と、ソース及びゲートの何れか一方と同じである第二電極とを含むようにしてもよい。
また、第二電極は、ゲートと同じであり、第一電極と第二電極との間の距離は、複数のゲートと複数のドレインとのうち、隣接するゲートとドレインとの間の距離と同じであるようにしてもよい。
また、第二電極は、ソースと同じであり、第一電極と第二電極との間の距離は、複数のゲートと複数のドレインとのうち、隣接するゲートとドレインとの間の距離と、複数のゲートと複数のソースとのうち、隣接するゲートとソースとの間の距離との和に等しいようにしてもよい。
また、第二電極と、隣接するソースとが、電気的に接続されて、隣接するソースに接続されたソース電極を共用するようにしてもよい。
また、試験デバイスの第二電極と、隣接する標準デバイスのソースとの間には、隙間がないようにしてもよい。
また、試験デバイスは、基板と、基板上に設けられた半導体機能層とを含み、第一電極及び第二電極が半導体機能層上に設けられており、該試験デバイスは、第一電極の下方における半導体機能層と第二電極の下方における半導体機能層との間に設けられた分離層を更に含むようにしてもよい。
また、試験デバイスは、ソース及びゲートの他方と同じである第三電極を更に含み、試験デバイスのゲート幅は、標準デバイスのゲート幅よりも小さいようにしてもよい。
また、第三電極と、隣接するソースとが、電気的に接続されて、隣接するソースに接続されたソース電極を共用するようにしてもよい。
また、試験デバイスの第三電極と、隣接する標準デバイスのソースとの間には、隙間がないようにしてもよい。
また、複数のソースと複数のドレインとが交互に設けられており、複数のゲートは、隣接するソースとドレインとの間に、櫛歯状をなすように設けられており、複数のゲートは、ゲート相互接続線を介して接続し合わされ、且つ不活性領域に製作されたゲート電極に接続されており、複数のドレインは、ドレイン相互接続線を介して接続し合わされ、且つ不活性領域に製作されたドレイン電極に接続されているようにしてもよい。
また、複数のソースは、それぞれ、ゲート相互接続線を跨る複数の空気ブリッジを介して、不活性領域に製作されたソース電極に接続されているようにしてもよい。
また、複数のソースのそれぞれには、少なくとも１つの貫通孔が開けられており、ソースは、少なくとも１つの貫通孔を介して、不活性領域に製作されたソース電極であって、ソースに対応するソース電極に接続されているようにしてもよい。
本発明は、基板を用意するステップと、基板に基づいて、半導体機能層を製作するステップと、半導体機能層に基づいて、活性領域、試験領域及び不活性領域を製作するステップと、標準デバイスが形成されるように、活性領域に、複数のソース、複数のゲート及び複数のドレインを製作するステップと、試験デバイスが形成されるように、試験領域に、ドレインと同じである第一電極と、ソース及びゲートの一方と同じである第二電極とを製作するステップと、を含む半導体デバイスの製造方法を更に提供している。
また、試験領域に、ソース及びゲートの他方と同じである第三電極が更に製作されるようにしてもよい。
また、不活性領域に、複数のソース電極、複数のドレイン電極及び複数のゲート電極が製作され、この方法は、標準デバイスのソースをソース電極と接続するステップと、不活性領域に、ドレイン相互接続線を製作し、標準デバイスのドレインを、ドレイン相互接続線を介して接続し合い、且つドレイン電極と接続するステップと、不活性領域に、ゲート相互接続線を製作し、標準デバイスのゲートを、ゲート相互接続線を介して接続し合い、且つゲート電極と接続するステップと、を更に含むようにしてもよい。
また、標準デバイスのソースをソース電極と接続するステップは、ゲート相互接続線を跨る空気ブリッジを製作して、ソースをソース電極と接続することを含むか、もしくは、ソースが位置する領域における基板及び半導体機能層を貫通した貫通孔を製作することと、基板における半導体機能層から離れた側にソース電極を製作して、ソース電極を、貫通孔を介してソースと接続し、第二電極と、隣接する１つのソースとを電気的に接続し、該ソースに接続されたソース電極を共用させることと、を含むようにしてもよい。
本発明は、標準デバイスの周囲に試験デバイスを製作することで、該試験デバイスの電気的性能に対する試験を利用して、ウェーハレベルの試験において標準デバイスの対応する電気的パラメータを推定することができるため、大きいサイズの標準デバイスを切断及びパッケージングしてから試験する必要がなくなり、試験結果に応じて良品の標準デバイスを選出することができ、これにより、従来技術における標準デバイスがウェーハレベルの試験で試験できないという問題が避けられ、試験プロセスが節約され、生産サイクルが短縮される。また、良品の標準デバイスだけを対象として切断やパッケージング等の操作を行うことできるため、生産コストが効果的に低減される。
本発明の実施例に係る解決手段をより明らかに説明するために、以下、本発明の実施例において使用する必要がある図面を簡単に紹介するが、勿論、以下の図面は、本発明の一部の実施例を示すものに過ぎず、そのため、本発明の範囲に対する限定と見なされるべきではなく、当業者にとっては、創造的努力を払わずに、これらの図面から他の関連図面を得ることもできる。
図１は、本発明の実施例一による半導体デバイスの模式図である。 図２は、本発明の実施例一による標準デバイスに含まれるソースと、ゲートと、ドレインとの組の断面模式図である。 図３は、本発明の実施例一による試験デバイスの断面模式図である。 図４は、本発明の実施例一による他の試験デバイスの断面模式図である。 図５は、本発明の実施例二による半導体デバイスの模式図である。 図６は、本発明の実施例三による半導体デバイスの模式図である。 図７は、本発明の実施例による半導体デバイス製造方法のフローチャートである。
以下、本発明の実施例における添付図面を参照して、本発明の実施例における解決手段を明確且つ完全に説明する。勿論、説明される実施例は、本発明の一部の実施例であり、全部の実施例ではない。一般的には、ここの図面において説明及び図示された本発明の実施例の構成要素は、様々な異なる構成で配置及び設計されてもよい。
従って、図面により与えられた本発明の実施例に対する以下の詳しい説明は、保護を請求する本発明の範囲を限定するためのものではなく、あくまでも本発明の選択された実施例を示すものに過ぎない。本発明の実施例に基づいて、創造的労働を払わずに当業者によって得られた他の実施例は、全て本発明の保護範囲内とされる。
なお、以下の図面において、類似の参照符号は、類似のアイテムを示しているため、そのアイテムがある図面で定義されると、以降の図面で当該アイテムをさらに定義して説明する必要がない。本発明の説明において、「第一」、「第二」、「第三」、「第四」等の用語は、単に区別して説明するためのものであり、相対的重要性を意味または暗示するものと理解されるべきではない。
＜実施例一＞
図１は、本発明の実施例による半導体デバイス１０の平面模式図を示している。該半導体デバイス１０は、活性領域１１と、試験領域１２と、活性領域１１及び試験領域１２の外に位置する不活性領域とを含んでもよい。
活性領域１１内には、標準デバイス１００が製作されており、試験領域１２内には、標準デバイス１００の性能パラメータを試験するための試験デバイス２００が製作されている。活性領域１１の下方には、二次元電子ガス、電子又は正孔が存在し、半導体デバイス１０の動作領域になっているが、不活性領域の下方は、メサエッチングプロセス（ＭＥＳＡ ｅｔｃｈ）、イオン注入プロセス又は酸化分離プロセスによって、その下にある二次元電子ガス、電子又は正孔が除去又は分離されており、半導体デバイス１０の内部動作領域になっていない。
図２に示すように、半導体デバイス１０は、基板１３と、該基板１３上に製作された半導体機能層１４と、半導体機能層１４上に製作された複数の電極と、を更に含んでもよい。標準デバイス１００は、複数のソース１０１、複数のドレイン１０２及び複数のゲート１０３を含む。試験デバイス２００は、ドレイン１０２と同じである第一電極２０１と、ソース１０１及びゲート１０３の何れか一方と同じである第二電極２０２とを含む。本発明の実施例において、第一電極２０１がドレイン１０２と同じであるとは、第一電極２０１とドレイン１０２とは、構成材料が同じで、且つ同一の製作プロセスで製作されることを意味する。同様に、第二電極２０２がソース１０１及びゲート１０３の何れか一方と同じであるとは、第二電極２０２とソース１０１又はゲート１０３とは、構成材料が同じで、且つ同一の製作プロセスで製作されることを意味する。
また、標準デバイス１００のソース１０１とドレイン１０２は、単一の金属材料であってもよいし、複数の金属材料による複合材料であってもよい。ゲート１０３は、単層の金属となるゲート１０３であってもよいし、２層又はそれ以上の金属が積層されたゲート１０３構造であってもよい。それに応じて、試験デバイス２００の第一電極２０１は、単一の金属材料であってもよいし、複数の金属材料による複合材料であってもよい。第二電極２０２は、ソース１０１と同じである場合、単一の金属材料であってもよいし、複数の金属材料による複合材料であってもよい。第二電極２０２は、ゲート１０３と同じである場合、単層の金属となるゲート１０３であってもよいし、二層又はそれ以上の金属が積層されたゲート１０３構造であってもよい。
また、標準デバイス１００のゲート１０３がショットキーコンタクト電極であり、ソース１０１とドレイン１０２とが交互に設けられ、ゲート１０３が、ソース１０１とドレイン１０２との間に櫛歯状をなすように分布していてもよい。ソース１０１及びドレイン１０２がオーミックコンタクト電極であってもよく、複数のドレイン１０２は、ドレイン相互接続線１０２１を介して接続し合わされ、且つ不活性領域に製作されたドレイン電極１０２２と接続されている。一方、複数のゲート１０３は、ゲート相互接続線１０３１を介して接続し合わされ、且つ不活性領域に製作されたゲート電極１０３２と接続されている。ドレイン相互接続線１０２１、ゲート相互接続線１０３１として、金属又は他の材料を採用可能であり、本発明の実施例は、これに対して限定しない。本発明の実施例において、標準デバイス１００のソース１０１は、空気ブリッジ１０１１を介して、ゲート相互接続線１０３１を跨って不活性領域のソース電極１０１２に接続されてもよい。標準デバイス１００は、全体としてゲート幅の大きいデバイスになっており、大きい動作電流をもつため、大きい出力パワーを得て、実際応用のニーズを満たすことが可能である。ゲート電極１０３２及びドレイン電極１０２２は、外部素子と接続するためのものであり、ゲート１０３及びドレイン１０２を外部素子に接続するために用いられる。
また、不活性領域内には、第一電極２０１及び第二電極２０２とそれぞれ接続するための接続電極が更に製作されており、試験デバイス２００の第一電極２０１及び第二電極２０２が、相互接続金属又は他の材料によって、不活性領域内の接続電極に接続されているようにしてもよい。
また、信号が半導体デバイス１０に入力されるように、ドレイン相互接続線１０２１又はゲート相互接続線１０３１にリードパッドが製作されていてもよい。
また、該標準デバイス１００は、その構造として、バイポーラトランジスタ（ＢＪＴ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、横拡散電界効果トランジスタ（ＬＤＭＯＳ）や高電子移動度トランジスタ（ＨＥＭＴ）等の従来の半導体デバイスであってもよい。その材料として、ケイ素（Ｓｉ）又はガリウム窒素（ＧａＮ）とガリウム砒素（ＧａＡｓ）等の何れか１つの材料又は複数の材料の組み合わせであってもよい。
本発明の実施例において、標準デバイス１００と試験デバイス２００とは、半導体ウェーハ上で同一の基板に基づいて製作され、基板上に半導体機能層が製作され、半導体機能層上に標準デバイス１００の複数のソース１０１、ドレイン１０２及びゲート１０３が製作され、また、試験デバイス２００の第一電極２０１及び第二電極２０２が製作されてもよい。試験デバイス２００のサイズが標準デバイス１００のサイズよりも小さく、且つ試験デバイス２００のゲート幅が標準デバイスのゲート幅よりも小さいため、試験デバイス２００の試験電流が低く、パワーや飽和電流等の関連するパラメータのウェーハレベル試験要件を満たすことが可能であり、これにより、標準デバイス１００の対応する電気的パラメータを推定して、良品の標準デバイス１００の選出を容易にすることができる。一方、特定構造を試験する試験デバイス２００は、標準デバイス１００の関連する電気的性能を得ることもでき、標準デバイス１００について、そのサイズが大きいため、切断して１つずつパッケージングしてから関連するパラメータを測定する必要があるという問題が避けられ、生産コストが効果的に低減された。
以上を纏めて、標準デバイス１００と同じ材料及びプロセスを用いて試験デバイス２００を製作することにより、試験デバイス２００と標準デバイス１００とは、電気特性の相関をもつことになる。試験デバイス２００と標準デバイス１００とが相関をもつ電気特性として、電流、電圧、抵抗、インダクタンス、容量、パワー、利得、効率、インピーダンス等のパラメータ又は複数のパラメータの組み合わせが含まれてもよい。試験デバイス２００は、正常な電気特性機能をもつことが可能で、直流又はＲＦの電気特性測定を独立的に行うことができ、又は、他の形の電気特性測定を行うこともできるため、試験デバイス２００の電気的性能に対する試験によって、標準デバイス１００の電気的性能を推定することができる。
本発明の実施例において、２つの電極をもつ試験デバイス２００は、ショットキーダイオード構造を形成可能である。試験デバイス２００と標準デバイス１００との間の距離は、予め決定されてもよいし、また、該距離が１０ｍｍ以下であってもよい。
図２は、標準デバイス１００に含まれるソース１０１と、ドレイン１０２と、ゲート１０３との組の断面模式図。具体的に、図３に示すように、一つの具体的な実施形態において、試験デバイス２００の第一電極２０１は、標準デバイス１００のドレイン１０２と同じで、ショットキーダイオードのカソードとされ、第二電極２０２は、標準デバイス１００のゲート１０３と同じで、ショットキーダイオードのアノードとされる。第一電極２０１と第二電極２０２との間の距離Ｌ３と、ゲート１０３とドレイン１０２との間の距離Ｌ２（ゲート−ドレイン間距離）とは、同じである。
このように試験デバイス２００の構造を設計すれば、該試験デバイス２００の電圧・容量特性を試験することで、試験領域１２の半導体機能層１４のキャリア濃度を得ることができるため、標準デバイス１００の位置における半導体機能層１４のキャリア濃度を得ることができ、一方、該試験デバイス２００により形成されたショットキーダイオード構造は、標準デバイス１００のゲート−ドレイン間構造に相当するため、該試験デバイス２００の性能を試験することで、標準デバイス１００のゲート漏電の特性を推定することができる。
具体的に、図４に示すように、もう１つの具体的な実施形態において、第一電極２０１は、ドレイン１０２と同じであるが、前の実施形態と異なる点として、第二電極２０２は、ソース１０１と同じで、第一電極２０１と第二電極２０２との間の距離Ｌ４は、ゲート１０３とドレイン１０２との間の距離Ｌ２と、ゲート１０３とソース１０１との間の距離Ｌ１（ゲート−ソース間距離）との和に等しい。
このような試験デバイス２００を製作する時に、第一電極２０１の下方における半導体機能層１４と、第二電極２０２の下方における半導体機能層１４との間に、分離層１５を製作してもよく、該分離層１５は、イオン注入プロセス又は酸化分離プロセスによって、その下にある二次元電子ガス、電子又は正孔が除去又は分離される。
このような構造は、標準デバイス１００のオフ状態でのデバイス構造に類似するため、該試験デバイス２００の電流と電圧との関係を試験することで、基板１３の漏電の大きさを得て、標準デバイス１００のオフ状態での基板漏電の特性を推定することができる。
本発明の実施例において、標準デバイス１００の周囲に試験デバイス２００を製作することで、該試験デバイス２００の電気的性能に対する試験を利用して、ウェーハレベルの試験において標準デバイス１００の対応する電気的パラメータを推定することができるため、大きいサイズの標準デバイス１００を切断及びパッケージングしてから試験する必要がなくなり、試験結果に応じて良品の標準デバイス１００を選出することができ、これにより、従来技術における標準デバイス１００がウェーハレベルの試験で試験できないという問題が避けられ、試験プロセスが節約され、生産サイクルが短縮された。また、良品の標準デバイス１００だけを対象として切断やパッケージング等の操作を行うことできるため、生産コストが効果的に低減された。
＜実施例二＞
前の実施例と異なる点として、図５に示すように、本実施例において、試験デバイス２００は、第三電極２０３を更に含み、上述したように、第一電極２０１がドレイン１０２と同じで、第二電極２０２がソース１０１及びゲート１０３の何れか一方と同じで、第三電極２０３がソース１０１及びゲート１０３の他方と同じであるようにしてもよい。
３つの電極をもつ試験デバイス２００を設計することで、試験デバイス２００は、単一のソース、ゲート及びドレインを含むデバイスとして形成されるようになり、第一電極２０１が、オーミックコンタクト電極であってもよく、ソース１０１と同じになる電極（例えば、第二電極２０２）が、オーミックコンタクト電極であってもよく、ゲート１０３と同じになる電極（例えば、第三電極２０３）が、ショットキーコンタクト電極であってもよい。試験デバイス２００は、単一セル構造を形成し、そのゲート幅が、標準デバイス１００のゲート幅よりも小さい。試験領域１２と活性領域１１との距離は、実際の必要に応じて決定されてもよく、即ち、試験デバイス２００と標準デバイス１００との間の距離は、１０ｍｍ以下であってもよい。
また、標準デバイス１００及び試験デバイス２００は、その構造として、バイポーラトランジスタ（ＢＪＴ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、横拡散電界効果トランジスタ（ＬＤＭＯＳ）や高電子移動度トランジスタ（ＨＥＭＴ）等の従来の半導体デバイスであってもよい。その材料として、ケイ素（Ｓｉ）又はガリウム窒素（ＧａＮ）とガリウム砒素（ＧａＡｓ）等の何れか１つの材料又は複数の材料の組み合わせであってもよい。
また、試験デバイス２００の第一電極２０１は、単一の金属材料であってもよいし、複数の金属材料による複合材料であってもよい。ソース１０１と同じである電極は、単一の金属材料であってもよいし、複数の金属材料による複合材料であってもよい。ゲート１０３と同じである電極は、単層の金属となるゲート１０３であってもよいし、二層又はそれ以上の金属が積層されたゲート１０３構造であってもよい。
３つの電極をもつ試験デバイス２００の電気的性能を試験することで、標準デバイス１００の対応する電気的性能を推定することができる。
＜実施例三＞
前の実施例と異なる点として、第二電極２０２又は第三電極２０３と、隣接する１つのソース１０１とが、電気的に接続されて、該ソース１０１に接続されたソース電極１０１２を共用して試験を行う。言い換えれば、試験デバイスにおける標準デバイスに近接する側では、第二電極２０２又は第三電極２０３は、隣接する１つのソース１０１と共用することが可能であり、即ち、該共用するソース１０１と、試験デバイスの第二電極２０２又は第三電極２０３との間には、隙間がない。
また、ソース１０１には、貫通孔１０１３が開けられており、ソース１０１は、該貫通孔１０１３を介して、不活性領域に製作されたソース電極１０１２と接続されているようにしてもよい。該貫通孔１０１３がソース１０１の下方における基板１３及び半導体機能層１４を貫通することによって、ソース１０１は、設けられた裏面金属を介して、ソース電極１０１２と接続可能になり、図６に示されていないが、ソース電極１０１２は、ソース１０１の裏面に設けられている。本実施例において、第二電極２０２は、ソース１０１と同じで、該第二電極２０２が標準デバイス１００における隣接する１つのソース１０１と接続されることで、試験デバイス２００と標準デバイス１００とによって１つのソース電極１０１２が共用されるという効果が実現される。
共用電極を設けることによって、試験デバイス２００と標準デバイス１００との間の距離がより小さくなり、試験デバイス２００の占有面積が減らされた。一方、標準デバイス１００のソース１０１に貫通孔１０１３を設けることによって、ソース１０１が裏面金属を介してソース電極１０１２と接続可能になり、標準デバイス１００の占有面積を更に減らし、ウェーハ材料全体の生産量を高めることができる。
前の実施例において、試験デバイス２００が標準デバイス１００と電極を共用していないため、試験デバイス２００と標準デバイス１００との間に、一定の間隔をもたせる必要があった。これによって、材料またはプロセスの不均一性に起因する誤差が生じ、標準デバイス１００の性能の判断に影響が出てしまう。本実施例では、試験デバイス２００と標準デバイス１００とに一つのソース電極を共用させるという設計によって、材料又はプロセスの不均一性に起因する誤差が避けられ、標準デバイス１００の性能判断の正確性が高まる。
実施例二及び実施例三において、試験デバイス２００は、３つの電極を含む単一セル構造であり、標準デバイス１００は、多セル構造である。試験デバイス２００は、そのゲート幅が標準デバイス１００のゲート幅よりも小さく、小さい試験電流をもっているため、パワーや飽和電流等の関連するパラメータのウェーハレベル試験要件を満たすことが可能であり、これにより、標準デバイス１００の電気的パラメータを推定することができる。
本発明の実施例は、半導体デバイスの製造方法を更に提供しており、図７に示すように、該半導体デバイス製造方法は、ステップＳ１１０、ステップＳ１２０、ステップＳ１３０及びステップＳ１４０を含む。以下、各ステップについて説明する。
ステップＳ１１０として、基板を用意する。
ステップＳ１２０として、基板に基づいて半導体機能層を製作する。
基板上に半導体機能層を製作するステップは、実際に製作が必要とされるデバイスのタイプに応じて決定されてもよく、ここで詳しく説明しない。
ステップＳ１３０として、半導体機能層に基づいて、活性領域、試験領域及び不活性領域を製作する。
ステップＳ１４０として、活性領域内に標準デバイスを製作し、試験領域内に標準デバイスの性能パラメータを試験するための試験デバイスを製作する。
具体的に、標準デバイスの範囲及び試験デバイスのタイプに応じて、活性領域、試験領域及び不活性領域の具体的な位置を決定し、標準デバイスの構造及び試験デバイスの構造に応じて製作する。製作の具体的な方法及び具体的な構造は、上述した構造に係る実施例を参照可能である。
活性領域内に複数のソース、複数のゲート及び複数のドレインが製作され、標準デバイスが形成される。
標準デバイスの製作は、実際の必要とされる構造に応じて行われ、不活性領域内の構造の製作時に、不活性領域内に複数のソース電極、ドレイン電極及びゲート電極が製作されてもよい。該方法は、標準デバイスのソースをソース電極と接続するステップと、不活性領域に、ドレイン相互接続線を製作し、標準デバイスのドレインを、ドレイン相互接続線を介して接続し合い、且つドレイン電極と接続するステップと、不活性領域に、ゲート相互接続線を製作し、標準デバイスのゲートを、ゲート相互接続線を介して接続し合い、且つゲート電極と接続するステップと、を更に含む。
試験デバイスが形成されるように、試験領域に、ドレインと同じである第一電極と、ソース及びゲートの何れか一方と同じである第二電極とが製作される。
試験デバイスは、標準デバイスの性能パラメータの試験に用いられる。試験デバイスの製作は、必要とされる構造に応じて行われても良く、上述したように、試験デバイスは、２端子デバイスとして製作されてもよい。一方、試験領域に第三電極が更に製作されていてもよく、該第三電極がソース及びゲートの他方と同じで、３端子デバイスが形成される。試験デバイスの具体的な構造及び具体的な効果は、上述した構造に係る実施例を参照可能であり、ここで繰り返して説明しない。
２端子デバイスとして製作された試験デバイスの場合、実際の必要に応じて、試験デバイスの電極の下における半導体機能層上に分離層を製作してもよく、具体的な構造は、実施例一における説明を参照可能である。
標準デバイスのソース、ドレイン、ゲートを、不活性領域内のソース電極、ドレイン電極、ゲート電極と対応して接続することで、標準デバイスの製作が完成する。標準デバイスのソースとソース電極との接続には、２つの方法がある。１つ目は、ゲート相互接続線を跨る空気ブリッジを製作して、ソースをソース電極と接続する。もう１つ目は、製作ソースが位置する領域における基板及び半導体機能層を貫通した貫通孔を製作することと、基板における半導体機能層から離れた側にソース電極を製作して、ソース電極を、貫通孔を介してソースと接続し、第二電極と、隣接する１つのソースとを電気的に接続し、該ソースに接続されたソース電極を共用させることと、を含む。貫通孔を製作した構造及び効果は、上述した実施例の通りであり、ここで繰り返して説明しない。
本発明の実施例による半導体デバイス及びその製造方法は、標準デバイスの周囲に試験デバイスを製作することで、該試験デバイスの電気的性能に対する試験を利用してパラメータ、ウェーハレベルの試験において標準デバイスの対応する電気的パラメータを推定することができるため、大きいサイズの標準デバイスを切断及びパッケージングしてから試験する必要がなくなり、試験結果に応じて良品の標準デバイスを選出することができ、これにより、従来技術における標準デバイスがウェーハレベルの試験で試験できないという問題が避けられ、試験プロセスが節約され、生産サイクルが短縮された。また、良品の標準デバイスだけを対象として切断やパッケージング等の操作を行うことできるため、生産コストが効果的に低減された。
なお、本発明の説明において、特に明確な規定や限定がない限り、「設け」、「繋がり」、「接続」といった用語は、広義的に理解すべきであり、例えば、固定接続であってもよいし、着脱可能な接続であってもよく、又は、一体的に接続されてもよい。そして、機械的な接続であってもよいし、電気的な接続であってもよい。また、直接に接続されてもよいし、中間媒介物を介して間接に接続されてもよいし、２つの素子の内部の連通であってもよい。当業者にとっては、具体的な状況に応じて上記用語の本発明での具体的な意味を理解することが可能である。
本発明の説明において、更に説明すべきなのは、「上」、「下」、「内」、「外」等の用語により示された方位又は位置関係は、図面に示すものに基づく方位又は位置関係になっているか、又は、本発明による製品の使用時に習慣的な置き方となる方位又は位置関係になっており、本発明の説明の便宜及び説明の簡略化のために使用されるものに過ぎず、該当する装置又は素子が特定の方位を有し、特定の方位で構成及び操作しなければならないことを意味又は暗示するものではないため、本発明に対する限制として理解すべきではない。
上述したのは、本発明の好ましい実施例に過ぎず、本発明を限定するものではなく、当業者にとって、本発明は、種々の変形や変更が可能である。本発明の精神および範囲内でなされたいかなる修正、均等な置換、改善などは、いずれも本発明の範囲内に含まれるべきである。
１０ 半導体デバイス
１１ 活性領域
１２ 試験領域
１００ 標準デバイス
１０１ ソース
１０２ ドレイン
１０３ ゲート
１０１１ 空気ブリッジ
１０１２ ソース電極
１０１３ 貫通孔
１０２１ ドレイン相互接続線
１０２２ ドレイン電極
１０３１ ゲート相互接続線
１０３２ ゲート電極
２００ 試験デバイス
２０１ 第一電極
２０２ 第二電極
２０３ 第三電極
１３ 基板
１４ 半導体機能層
１５ 分離層

Claims (16)

  1. 活性領域と、試験領域と、前記活性領域及び前記試験領域の外に位置する不活性領域と含む半導体デバイスにおいて、
    前記活性領域内には、標準デバイスが製作されており、前記試験領域内には、前記標準デバイスの性能パラメータを試験するための試験デバイスが製作されている
    ことを特徴とする半導体デバイス。
  2. 前記試験デバイスのゲート幅は、前記標準デバイスのゲート幅よりも小さい
    ことを特徴とする請求項１に記載の半導体デバイス。
  3. 前記標準デバイスは、複数のソース、複数のドレイン及び複数のゲートを含み、
    前記試験デバイスは、前記ドレインと同じである第一電極と、前記ソース及び前記ゲートの何れか一方と同じである第二電極とを含む
    ことを特徴とする請求項１又は２に記載の半導体デバイス。
  4. 前記第二電極は、前記ゲートと同じであり、前記第一電極と前記第二電極との間の距離は、前記複数のゲートと前記複数のドレインとのうち、隣接するゲートとドレインとの間の距離と同じである
    ことを特徴とする請求項３に記載の半導体デバイス。
  5. 前記第二電極は、前記ソースと同じであり、前記第一電極と前記第二電極との間の距離は、前記複数のゲートと前記複数のドレインとのうち、隣接するゲートとドレインとの間の距離と、前記複数のゲートと前記複数のソースとのうち、隣接するゲートとソースとの間の距離との和に等しい
    ことを特徴とする請求項３に記載の半導体デバイス。
  6. 前記第二電極と、隣接するソースとが、電気的に接続されて、前記隣接するソースに接続されたソース電極を共用する
    ことを特徴とする請求項３に記載の半導体デバイス。
  7. 前記試験デバイスの前記第二電極と、隣接する前記標準デバイスの前記ソースとの間には、隙間がない
    ことを特徴とする請求項３に記載の半導体デバイス。
  8. 前記試験デバイスは、基板と、前記基板上に設けられた半導体機能層とを含み、前記第一電極及び前記第二電極が前記半導体機能層上に設けられており、前記試験デバイスは、前記第一電極の下方における半導体機能層と第二電極の下方における半導体機能層との間に設けられた分離層を更に含む
    ことを特徴とする請求項３に記載の半導体デバイス。
  9. 前記試験デバイスは、前記ソース及び前記ゲートの他方と同じである第三電極を更に含む
    ことを特徴とする請求項３に記載の半導体デバイス。
  10. 前記第三電極と、隣接するソースとが、電気的に接続されて、前記隣接するソースに接続されたソース電極を共用する
    ことを特徴とする請求項９に記載の半導体デバイス。
  11. 前記試験デバイスの前記第三電極と、隣接する前記標準デバイスの前記ソースとの間には、隙間がない
    ことを特徴とする請求項９に記載の半導体デバイス。
  12. 前記複数のソースと前記複数のドレインとが交互に設けられており、前記複数のゲートは、隣接するソースとドレインとの間に、櫛歯状をなすように設けられており、前記複数のゲートは、ゲート相互接続線を介して接続し合わされ、且つ前記不活性領域に製作されたゲート電極に接続されており、前記複数のドレインは、ドレイン相互接続線を介して接続し合わされ、且つ前記不活性領域に製作されたドレイン電極に接続されている
    ことを特徴とする請求項３乃至請求項１１の何れか一項に記載の半導体デバイス。
  13. 前記複数のソースは、それぞれ、前記ゲート相互接続線を跨る複数の空気ブリッジを介して、前記不活性領域に製作された複数のソース電極に接続されており、前記複数のソースのそれぞれには、少なくとも１つの貫通孔が開けられており、前記ソースは、前記少なくとも１つの貫通孔を介して、前記不活性領域に製作されたソース電極であって、前記ソースに対応するソース電極に接続されている
    ことを特徴とする請求項１２に記載の半導体デバイス。
  14. 基板を用意するステップと、
    前記基板に基づいて、半導体機能層を製作するステップと、
    前記半導体機能層に基づいて、活性領域、試験領域及び不活性領域を製作するステップと、
    標準デバイスが形成されるように、前記活性領域に、複数のソース、複数のゲート及び複数のドレインを製作するステップと、
    試験デバイスが形成されるように、前記試験領域に、前記ドレインと同じである第一電極と、前記ソース及び前記ゲートの一方と同じである第二電極とを製作するステップであって、前記試験デバイスが前記標準デバイスの性能パラメータを試験するためのものであるステップと、を含む
    ことを特徴とする半導体デバイスの製造方法。
  15. 前記試験領域に、前記ソース及び前記ゲートの他方と同じである第三電極が製作される
    ことを特徴とする請求項１４に記載の製造方法。
  16. 前記不活性領域に、複数のソース電極、複数のドレイン電極及び複数のゲート電極が製作され、
    前記製造方法は、
    前記標準デバイスのソースを前記ソース電極と接続するステップと、
    前記不活性領域に、ドレイン相互接続線を製作し、前記標準デバイスのドレインを、前記ドレイン相互接続線を介して接続し合い、且つ前記ドレイン電極と接続するステップと、
    前記不活性領域に、ゲート相互接続線を製作し、前記標準デバイスのゲートを前記ゲート相互接続線を介して接続し、且つ前記ゲート電極と接続するステップと、を含む
    ことを特徴とする請求項１４又は１５に記載の製造方法。
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