JP2020509574A - メモリスティブ・デバイスおよびその形成方法 - Google Patents

Abstract

【課題】電力消費を受容可能な範囲内に維持するとともに、ＡＮＮアーキテクチャのトレーニングの速度と効率を上げるクロスポイント・デバイス、およびそれを実装したメモリスティブ・デバイスを提供する。【解決手段】メモリスティブ・デバイスは、第１の導電材料層と、第１の導電層上に配置された酸化物材料層と、酸化物材料層上に配置された金属−アルカリ合金を含む第２の導電材料層を含む。この第２の導電材料層と酸化物材料層は、第２の導電材料層に印加された正電圧パルスに応答して酸化物材料層へのアルカリ金属のインターカレーションを生じ、第２の導電材料層に印加された不電圧パルスに応答して酸化物材料層からアルカリ金属イオンの除去を生じさせるように構成される。【選択図】図１２

Description

本発明は、メモリスティブ・デバイス（memristive device）に関する。より詳細には、本発明は、遷移金属酸化物のアルカリ金属・ドーピングに基づくメモリスティブ・デバイスに関する。

「機械学習」とは、データから学習する電子システムの主要機能を広義に説明するために使用される。加速機械学習および認知科学において、人工ニューラル・ネットワーク（artificial neural network：ＡＮＮ）とは、動物の生体ニューラル・ネットワーク、特に脳に着想を得た一群の統計学習モデルである。ＡＮＮは、多数の入力に依存し、一般に未知であるシステムおよび関数を推定または近似するために使用することができる。ＡＮＮアーキテクチャと、ニューロモーフィック・マイクロチップと、超高密度不揮発メモリとを、クロスバー・アレイと呼ばれる高密度の低コスト回路アーキテクチャから形成することができる。基本的なクロスバー・アレイ構成は、１組の行導線と、その１組の行導線と交差するように形成された１組の列導線とを含む。２組の導線の交差部は、いわゆるクロスポイント・デバイスによって分離されており、これは薄膜材料によって形成可能である。クロスポイント・デバイスは、いわゆるメモリスティブ・デバイスとして実装可能である。メモリスティブ・デバイスの特性としては、不揮発性と、可変抵抗値を記憶可能であることと、電流または電圧パルスを使用して抵抗を上げたり下げたりすることができることとがある。

Artificial Neural Networks: ATutorial, by Anil K. Jain, Jianchang Mao and K.M.Mohiuddin, IEEE, March 1996 C. Lehmann et al., "A Generic Systolic Array Building Block For Neural Networks with On-Chip Learning",IEEE Transactions On Neural Networks, Vol.4, No.3, May 1993 V.K. Chippaet al., "StoRM: A Stochastic Recognition and Mining Processor", Proceedings of the 2014 International Symposium On Low power Electronics and Design Cnua, L.O., "Resistance Switching Memories are Memristors",Applied Physics A(2011), 102(4): 765-783 D. Soudryet al., "Memristor-Based Multilayer Neural Networks With Online Gradient Descent Training", IEEE Transactions On Neural Networksand Learning Systems (2015）

電力消費を受容可能な範囲内に維持するとともに、ＡＮＮアーキテクチャのトレーニングの速度と効率を上げるクロスポイント・デバイス、およびそれを実装したメモリスティブ・デバイスを提供する。

本発明の一実施形態によると、メモリスティブ・デバイスが第１の導電材料層を含む。第１の導電層上に酸化物材料層が配置される。さらに、酸化物材料層上には第２の導電材料層が配置され、第２の導電材料層は、金属−アルカリ金属合金を含む。

本発明の別の一実施形態によると、メモリスティブ・デバイスを形成する方法が、第１の導電材料層の一部の上に酸化物材料層を堆積させることを含む。酸化物材料の層の一部の上に第２の導電材料層が堆積され、第２の導電材料層は、金属−アルカリ金属合金を含む。

本発明の別の一実施形態によると、メモリスティブ・デバイスが第１の導電材料層を含む。第１の導電材料層上に酸化物材料層が配置される。酸化物材料層上に拡散バリア層が配置される。酸化物材料層上に第２の導電材料層が配置され、第２の導電材料層は金属−アルカリ金属合金を含む。

本発明の別の一実施形態によると、メモリスティブ・デバイスを形成する方法が、第１の導電材料層の一部の上に酸化物材料層を堆積させることを含む。酸化物材料層の一部の上に拡散バリア層が堆積される。酸化物材料の層の一部の上に第２の導電材料層が堆積され、第２の導電材料層は金属−アルカリ金属合金を含む。

本発明の別の一実施形態によると、メモリスティブ・デバイスが第１の導電材料層を含む。第１の導電材料層上に酸化物材料層が配置され、酸化物材料層は一定時間、アルカリ金属に暴露される。酸化物材料層上に第２の導電材料層が配置される。

その他の特徴および利点も、本明細書に記載の技術により実現される。その他の実施形態および態様についても本明細書で詳述する。よりよく理解することができるように、説明および図面を参照されたい。

実施形態の上記およびその他の特徴および利点は、以下の詳細な説明を添付図面とともに読めば明らかになる。

生体ニューロンの入出力接続の略図を示す図である。 図１に示す生体ニューロンの知られている単純化モデルを示す図である。 図２に示す生体ニューロン・モデルを組み込んだＡＮＮの知られている単純化モデルを示す図である。 知られている重み更新方法の略ブロック図を示す図である。 本発明の実施形態で使用可能なストカスティック・コンピューティング方法の略ブロック図を示す図である。 受動２端子メモリスタの動作を制御する知られている式を示す図である。 本発明の実施形態による、末梢ニューロンを有するシナプスの単一マトリクスを示す図である。 本発明の一実施形態による、導電材料層の活性領域上に酸化物層を堆積させた後のメモリスティブ・デバイスの側面図を示す図である。 本発明の一実施形態による、酸化物層にアルカリ金属がインターカレートされるときのメモリスティブ・デバイスの側面図を示す図である。 本発明の一実施形態による、酸化物層にアルカリ金属がインターカレートされた後のメモリスティブ・デバイスの側面図を示す図である。 本発明の他の実施形態による、酸化物層上に合金層を堆積させた後のメモリスティブ・デバイスの側面図を示す図である。 合金層と導電材料層との上に金属接点を堆積させた後のメモリスティブ・デバイスの側面図を示す図である。 金属接点に正電圧パルスを印加した後のメモリスティブ・デバイスの側面図を示す図である。 金属接点に負電圧パルスを印加した後のメモリスティブ・デバイスの側面図を示す図である。 メモリスティブ・デバイスの別の実施形態の側面図を示す図である。 メモリスティブ・デバイスの別の実施形態の側面図を示す図である。 メモリスティブ・デバイスの別の実施形態の側面図を示す図である。

本明細書では、関連図面を参照しながら本発明の様々な実施形態について説明する。本発明の範囲から逸脱することなく、別の実施形態も考案可能である。なお、以下の説明および図中では、要素間の様々な接続および位置関係（例えば、上、下、隣接など）が記載される。これらの接続または位置関係あるいはその両方は、別に明記されていない限り、直接的または間接的とすることができ、本発明はこれに関して限定的であることを意図していない。したがって、実体の結合とは、直接的または間接的結合を指すことがあり、実体間の位置関係は直接的または間接的位置関係であり得る。間接的位置関係の一例として、本説明では、層「Ａ」を層「Ｂ」の上に形成すると言う場合、層「Ａ」と層「Ｂ」の関連する特性および機能が中間層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つまたは複数の中間層（例えば層「Ｃ」）がある状況を含む。

特許請求の範囲および本明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用される「含んでいる（comprises）」、「含む（comprising）」、「含んでいる（includes）」、「含む（including）」、「有している（has）」、「有する（having）」、「含有している（contains）」、または「含有する（containing）」という用語あるいはこれらのその他の変形は、非排他的包含を含むものと意図されている。例えば、列挙されている要素を含む組成、混合物、プロセス、方法、品目、または装置は、必ずしもそれらの要素のみに限定されず、明示的に列挙されていない他の要素、またはそのような組成、混合物、プロセス、方法、品目または装置に固有の他の要素も含み得る。

さらに、本明細書では「例示の」という用語を使用して、「例、事例または例示となる」ことを意味する。「例示の」として本明細書に記載されているいずれの実施形態または設計も、必ずしも、他の実施形態または設計よりも好ましいかまたは有利であるものと解釈されるべきではない。「少なくとも１つの」および「１つまたは複数の」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むものと理解される。「複数の」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むものと理解される。「接続」という用語は、間接的な「接続」と直接的な「接続」とを含み得る。

本明細書で「１つの実施形態」「一実施形態」、「例示の実施形態」などと言う場合、それは、記載されているその実施形態が、特定の特徴、構造または特性を含み得ることを示しているが、どの実施形態もその特定の特徴、構造または特性を含む場合も含まない場合もあり得る。また、そのような語句は必ずしも同じ実施形態を指していない。さらに、一実施形態に関連して特定の特徴、構造または特性が記載されている場合、明示的に記載されているか否かを問わず、そのような特徴、構造または特性を他の実施形態に関連して採用することは当業者の知識の範囲内にあるものと認められる。

以下の説明のために、「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「最上部」、「底部」という用語およびこれらの派生語は、記載されている構造および方法に対して、図面における向きの通りの関係にあるものする。「重なっている」、「〜の上に」、「〜上に」、「〜上に位置する」または「〜の上に位置する」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、その際、第１の要素と第２の要素との間に界面構造などの介在要素が存在し得る。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、それら２つの要素の接合部に中間の導電層、絶縁層または半導体層なしに接続されることを意味する。なお、例えば「第１の要素が第２の要素に対して選択的」などの、「〜に対して選択的」という用語は、第１の要素がエッチングされることができ、第２の要素がエッチ・ストップとして機能することができることを意味する。「約」という用語は、本願の出願の時点で利用可能な装置に基づく特定の数量の測定に付随する程度の誤差を含むものと意図されている。例えば、「約」は、与えられた値の±８％または５％、または２％の範囲を含み得る。

一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの大まかなカテゴリ、すなわち、膜堆積と、除去／エッチングと、半導体ドーピングと、パターン形成／リソグラフィとに分類される。堆積は、ウエハ上に材料を成長、コーティング、またはその他の方法で移す任意のプロセスである。利用可能な技術としては、とりわけ物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、プラズマ援用化学気相堆積（ＰＥＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および最近では原子層堆積（ＡＬＤ）などがある。

除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などがある。バッファード・フッ化水素酸（ＢＨＦ）エッチングなどのウェット・エッチング・プロセスは、液状化学薬品またはエッチャントを使用して表面から材料を除去する材料除去プロセスである。反応性イオン・エッチング（ＲＩＥ）などのドライ・エッチング・プロセスは、化学反応性プラズマを使用して、露出表面から材料の一部を取り除くイオンの衝撃に材料をさらすことにより、半導体材料のマスクされたパターンなどの材料を除去する。プラズマは、電磁場によって低圧（真空）下で生成される。

半導体リソグラフィは、後でパターンを基板に転写するために、半導体基板上に３次元レリーフ・イメージまたはパターンを形成することである。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多くの配線とを作製するために、リソグラフィ工程とエッチ・パターン転写工程とが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。

次に、本発明に関連する技術のより詳細な説明に移ると、本明細書で前述したように、人工ニューラル・ネットワーク（ＡＮＮ）は、模擬「ニューロン」として機能し、電子信号の形態の「メッセージ」を互いに交換する相互接続されたプロセッサ要素のいわゆる「ニューロモーフィック」システムとして実現されることが多い。生体ニューロン間でメッセージを伝搬するシナプス神経伝達物質接続のいわゆる「可塑性」と同様に、模擬ニューロン間で電子メッセージを伝搬するＡＮＮにおける接続には、所与の接続の強さまたは弱さに対応する数値重みが与えられる。重みは経験に基づいて調整および調節可能であり、それによってＡＮＮを入力に適応可能にし、学習ができるようにする。例えば、入力画像の画素によって活性化することができる１組の入力ニューロンによって、手書き文字認識のためのＡＮＮが定義される。ネットワークの設計者によって決定された関数によって重み付けされ、変換された後、これらの入力ニューロンの活性化は次に、しばしば「隠れ」ニューロンと呼ばれる、他の下流ニューロンに渡される。このプロセスは、出力ニューロンが活性化されるまで繰り返される。活性化された出力ニューロンにより、どの文字が読み取られたかが判断される。

クロスバー・アレイは、クロスポイント・アレイまたはクロスワイヤ・アレイとも呼ばれ、ＡＮＮアーキテクチャ、ニューロモーフィック・マイクロチップ、および超高密度不揮発性メモリを含む、様々な電子回路およびデバイスを形成するために使用される高密度で低コストの回路アーキテクチャである。基本的クロスバー・アレイ構成は、１組の行導線と、その１組の行導線と交差するように形成された１組の列導線とを含む。２組の導線の交差部は、いわゆるクロスポイント・デバイスによって分離され、それは薄膜材料によって形成され得る。

クロスポイント・デバイスは、実際には、ＡＮＮのニューロン間の重み付き接続として機能する。高エネルギー効率を有するシナプス可塑性をエミュレートするために、ナノスケールの２端子デバイス、例えば、「理想的」導通状態スイッチング特性を有するメモリスタがクロスポイント・デバイスとして使用されることが多い。理想的メモリスタ材料の導通状態（例えば抵抗）は、行導線と列導線の個別導線間に印加される電圧を制御することによって変更することができる。高導通状態または低導通状態を実現するように交差部におけるメモリスタ材料の導通状態を変更することによって、デジタル・データを記憶することができる。メモリスタ材料は、材料の導通状態を選択的に設定することによって、２つ以上の異なる導通状態を維持するようにプログラムすることも可能である。メモリスタ材料の導通状態は、材料に電圧を印加し、目的クロスポイント・デバイスを流れる電流を測定することによって読み取ることができる。

電力消費を制限するために、ＡＮＮチップ・アーキテクチャのクロスポイント・デバイスは、いったん初期トレーニング段階が解決されると目的関数の近似が変化しないオフライン学習技術を使用するように設計されることが多い。オフライン学習は、クロスバー型ＡＮＮアーキテクチャのクロスポイント・デバイスがごくわずかな電力を引き出すように簡素化されることを可能にする。

電力消費がより低くなる可能性があるにもかかわらず、オフライン・トレーニングは、一般に、トレーニング中にトレーニング・データのための入出力の対を整合させるようにＡＮＮモデルにおける相当数の調整可能パラメータ（例えば重み）を修正する必要があるため、実行が難しく、資源集約的となり得る。したがって、電力節減を優先させるためにＡＮＮアーキテクチャのクロスポイント・デバイスを簡素化すると、オフライン・トレーニング技法は一般に、結果としてトレーニング速度とトレーニング効率とが最適化されないこととなる。

本発明の実施形態は、電子システムを対象としているが、参照と説明を簡単にするために、電子システムの様々な態様について、例えばニューロン、可塑性、およびシナプシスなどの神経学用語を使用して説明する。本明細書における電子システムの説明または図示のための神経学用語または神経学の簡便表記の使用は、参照を簡単にするためであり、記載されている神経学的機能または神経学的構成要素のニューロモーフィックＡＮＮ同等物を対象とすることを意図していることを理解されたい。

ＡＮＮは、神経生理学、認知科学／心理学、物理学（統計力学）、制御理論、コンピュータ科学、人工知能、統計学／数学、パターン認識、コンピュータ・ビジョン、並列処理およびハードウェア（例えばデジタル／アナログ／ＶＬＳＩ／光学）を含む、様々な分野の知識を組み込んでいる。ゼロと１とを操作する従来のデジタル・モデルを使用する代わりに、ＡＮＮは実質的に、推定または近似されるコア・システム機能の機能的同等物である処理要素間の接続を形成する。例えば、ＩＢＭ（商標）のＳｙＮａｐｓｅ（商標）コンピュータ・チップは、ほ乳類の脳と類似した形態、機能およびアーキテクチャの実現を試みる電子ニューロモーフィック・マシンの中央構成要素である。ＩＢＭ ＳｙＮａｐｓｅコンピュータ・チップは従来のコンピュータ・チップと同じ基本トランジスタ構成要素を使用するが、そのトランジスタはニューロンおよびニューロンのシナプス接続の挙動を模倣するように構成される。ＩＢＭ ＳｙＮａｐｓｅコンピュータ・チップは、生体ニューロン間のシナプス通信と類似した電気スパイクを使用して互いに通信する１００万個を超える模擬「ニューロン」のネットワークを使用して情報を処理する。ＩＢＭ ＳｙＮａｐｓｅアーキテクチャは、メモリ（すなわち模擬「シナプス」）を読み取り、単純な演算を行うプロセッサ（すなわち模擬「ニューロン」）の構成を含む。典型的には異なるコアにある、これらのプロセッサ間の通信は、オンチップ・ネットワーク・ルータによって行われる。

典型的なＡＮＮがどのように動作するかについての概説を、図１、図２および図３を参照しながら以下に示す。本明細書で前述したように、典型的なＡＮＮは、約１０００億個の相互接続されたニューロンと呼ばれる細胞を含む、人間の脳をモデル化する。図１に、図のように構成され、配置された上流の入力１１２、１１４と、下流の出力１１６と、下流の「他の」ニューロン１１８とに生体ニューロン１０２を接続する経路１０４、１０６、１０８、１１０を有する生体ニューロン１０２の略図を示す。各生体ニューロン１０２は、経路１０４、１０６、１０８、１１０を介して電気的刺激を送受信する。これらの電気的刺激の性質と、電気的刺激が生体ニューロン１０２でどのように処理されるかが主として脳機能全体に関与する。生体ニューロン間の経路接続は強い場合も弱い場合もあり得る。あるニューロンが入力刺激を受け取ると、そのニューロンはその入力をそのニューロンの関数に従って処理し、その関数の結果を下流の出力または下流の「他の」ニューロンあるいはその両方に送る。

図２において、生体ニューロン１０２が、図２に示す式によって示される数学関数ｆ（ｘ）を有するノード２０２としてモデル化されている。ノード２０２は、入力２１２、２１４から電気信号を得て、各入力２１２、２１４にそのそれぞれの接続経路２０４、２０６の接続強度を乗じ、入力の和を得、その和を関数ｆ（ｘ）を介して渡し、結果２１６を生成し、この結果２１６が最終出力または別のノードへの入力あるいはその両方となり得る。本説明では、乗算を表すためにアスタリスク（＊）を使用する。弱い入力信号が関数に及ぼす影響がきわめて低くなるように、弱い入力信号にはきわめて小さい接続強度数値が乗じられる。同様に、強い入力信号が関数に及ぼす影響がより大きくなるように、強い入力信号には、より高い接続強度数値が乗じられる。関数ｆ（ｘ）は設計上の選択であり、様々な関数が使用可能である。ｆ（ｘ）の典型的な設計上の選択は、直前の和の関数をとり、マイナス１とプラス１との間の数値を出力する双極線正接関数である。

図３に、人工ニューロンがノード（例えば３０２、３０８、３１６）であり、重み付き有向エッジ（例えばｍ１ないしｍ２０）がノード間を接続する、重み付き有向グラフとして体系化された単純化ＡＮＮモデル３００を示す。ＡＮＮモデル３００は、ノード３０２、３０４、３０６が入力層ノードであり、ノード３０８、３１０、３１２、３１４が隠れ層ノードであり、ノード３１６、３１８が出力層ノードであるように体系化される。各ノードは、図３では接続強度ｍ１ないしｍ２０を有する有向矢印として図示されている接続経路によって隣接層のすべてのノードに接続される。１つの入力層と、１つの隠れ層と、１つの出力層のみが図示されているが、実際には、複数の入力層と、複数の隠れ層と、複数の出力層を設けることができる。

人間の脳の機能と同様に、ＡＮＮ３００の各入力層ノード３０２、３０４、３０６は、接続強度調整もノード加算もなしに、供給源（図示せず）から直接、入力ｘ１、ｘ２、ｘ３を受け取る。したがって、図３の下部にリストされている式によって示すように、ｙ１＝ｆ（ｘ１）、ｙ２＝ｆ（ｘ２）、およびｙ３＝ｆ（ｘ３）である。各隠れ層ノード３０８、３１０、３１２、３１４は、関連する接続経路に関連付けられた接続強度に従って、その入力をすべての入力層ノード３０２、３０４、３０６から受け取る。したがって、隠れ層ノード３０８においては、ｙ４＝ｆ（ｍ１＊ｙ１＋ｍ５＊ｙ２＋ｍ９＊ｙ３）であり、ここで＊は乗算を表す。図３の下部に示す関数ｙ５ないしｙ９を定義する式によって示すように、同様の接続強度乗算およびノード加算が、隠れ層ノード３１０、３１２、３１４および出力層ノード３１６、３１８についても行われる。

ＡＮＮモデル３００は、データ・レコードを一度に１つずつ処理し、レコードの最初は恣意的である分類をレコードの既知の実際の分類と比較することによって「学習」する。「バックプロパゲーション」（すなわち、「誤差の後方への伝搬」）と呼ばれるトレーニング方法を使用して、最初のレコードの初期分類の誤差がネットワークにフィードバックされ、２回目にネットワークの重み付き接続を修正するために使用され、このフィードバック・プロセスが多数回続く。ＡＮＮのトレーニング段階では、各レコードの正しい分類がわかっており、したがって、出力ノードに「正しい」値を割り当てることができる。例えば、正しいクラスに対応するノードのノード値「１」（または０．９）と、その他のノードのノード値「０」（または０．１）である。したがって、出力ノードのネットワーク計算値をこれらの「正しい」値と比較することができ、各ノードの誤差項を計算することができる（すなわち「デルタ」ルール）。これらの誤差項は、次に、次の反復回において出力値が「正しい」値により近くなるように、隠れ層における重みを調整するために使用される。

多くの種類のニューラル・ネットワークがあるが、２つの最も広いカテゴリは、フィードフォワードとフィードバック／リカレント・ネットワークである。ＡＮＮモデル３００は、入力層と、出力層と、隠れ層とを有する非リカレント・フィードフォワード・ネットワークである。信号は一方向のみに伝播可能である。入力データは、計算を行う処理要素の層に渡される。各処理要素は、その入力の加重和に基づいて演算を行う。新たに計算された値は、その後、次の層に供給される新しい入力値となる。このプロセスは、すべての層を通って出力を決定するまで続く。出力層のニューロンの出力を定量化するために、閾値伝達関数が使用される場合がある。

フィードバック／リカレント・ネットワークは、フィードバック経路を含み、これは、ループを使用して信号が双方向に伝播可能であることを意味する。ノード間の考えられるすべての接続が可能とされる。この種のネットワークにはループが存在するため、ある特定の動作下では、平衡状態に達するまで連続的に変化する非線形の動的システムとなり得る。フィードバック・ネットワークは、連想記憶および、ネットワークが相互接続因子の最善の構成を求める最適化問題で使用されることが多い。

フィードフォワード・アーキテクチャおよびリカレントＡＮＮアーキテクチャにおける機械学習の速度および効率は、ＡＮＮクロスバー・アレイのクロスポイント・デバイスが典型的な機械学習アルゴリズムの中核演算をどれだけ効率的に行うかに依存する。機械学習の正確な定義を明確に表すのは難しいが、ＡＮＮの文脈における学習プロセスは、ネットワークが特定のタスクを効率的に実行することができるように、クロスポイント・デバイス接続重みを更新する問題であるとみなすことができる。クロスポイント・デバイスは、典型的には入手可能なトレーニング・パターンから必要な接続重みを学習する。ネットワークにおける重みを繰り返し更新することにより、パフォーマンスが時間の経過とともに向上される。人間の専門家によって指定された１組の規則に従う代わりに、ＡＮＮは、代表的な例の与えられた集合から基礎にある規則（入力−出力の関係など）を「学習」する。したがって、学習アルゴリズムは一般に、関連する重みの更新または調整あるいはその両方を行うために学習規則が使用される手順であると定義することができる。

３種類の主要な学習アルゴリズム・パラダイムは、教師あり、教師なし、およびハイブリッド学習である。教師あり学習、または「教師」付きでの学習では、ネットワークにすべての入力パターンの正解（出力）が与えられる。ネットワークが、既知の正解に可能な限り近い答えを生成することができるようにするために、重みが決定される。強化学習は、ネットワークに正解自体ではなく、ネットワーク出力の正しさについての評価のみが与えられる、教師あり学習の一種である。それに対して、教師なし学習、または教師のない学習は、トレーニング・データ・セットにおける各入力パターンに関連付けられた正解を必要としない。教師なし学習は、データ内の基礎にある構造、またはデータ内のパターン間の相関関係を調べ、これらの相関関係からパターンをカテゴリにまとめる。ハイブリッド学習は、教師あり学習と教師なし学習とを組み合わせたものである。重みの一部が通常、教師あり学習によって判断され、他の重みが教師なし学習によって得られる。ＡＮＮおよび学習規則のその他の詳細については、Artificial Neural Networks: A Tutorial, by Anil K. Jain, Jianchang Mao and K. M. Mohiuddin, IEEE, March 1996に記載されており、参照によりその記載全体が本明細書に組み込まれる。

本明細書で前述したように、電力消費を制限するために、ＡＮＮチップ・アーキテクチャのクロスポイント・デバイスは、いったん初期トレーニング段階が解決された後は、目的関数の近似が変化しない、オフライン学習技法を利用するように設計されることが多い。オフライン学習は、クロスバー型ＡＮＮアーキテクチャのクロスポイント・デバイスが、ほとんど電力を消費しないように簡素化することができる。

電力消費が低減される可能性があるにもかかわらず、オフライン・トレーニングは、一般に、トレーニング中にトレーニング・データのための入出力の対を整合させるようにＡＮＮモデルにおける相当数の調整可能パラメータ（例えば重み）を修正する必要があるため、実行が難しく、資源集約的となり得る。図４に、ＣＰＵ／ＧＰＵコア（すなわち模擬「ニューロン」）がメモリ（すなわち模擬「シナプス」）を読み取り、重み更新処理動作を実行し、次に、更新された重みをメモリに書き戻す典型的な読み取り−処理−書き込み重み更新動作の略図を示す。したがって、電力節減を優先させるためにＡＮＮアーキテクチャのクロスポイント・デバイスを簡素化すると、オフライン学習技法は一般に、結果としてトレーニング速度とトレーニング効率とが最適化されないこととなる。

電力消費を受容可能な範囲内に維持するとともに、ＡＮＮアーキテクチャのトレーニングの速度と効率を上げる単純なクロスポイント・デバイスを備えれば、全体的なＡＮＮパフォーマンスが向上し、より広範囲なＡＮＮの応用が可能になるであろう。

次に、本発明の実施形態に関連する、シストリック・アレイと、ストカスティック・コンピューティングと、線形および非線形メモリスタ・デバイスの概要を示す。シストリック・アレイは、特定の非常によく使用されるアルゴリズムの学習を促進しようと試みる並列処理要素（ＰＥ）からなる。シストリック・アレイは、超並列積分、畳み込み、相関、マトリクス乗算またはデータ・ソート・タスクを実行するために、「積和演算」などの特定の演算用に固定された配線で接続されることが多い。C. Lehmann等による"A Generic Systolic Array Building Block For Neural Networks with On-Chip Learning"という名称の出版物IEEE Transactions On Neural Networks, Vol.4, No.3, May 1993では、シストリック・アレイ内の各ＰＥが単一の重み値を記憶するローカル・ストレージを有し、マトリクス乗算と重み更新のために必要な計算を行うことができる、オンライン学習ニューラル・ネットワークのためのビルディング・ブロックとしてシストリック・アレイを使用することが提案されている。Lehmannの文献に記載されているＰＥの超大規模集積（ＶＬＳＩ）実装形態は、ＰＥ１つ当たり約１８００個のトランジスタを必要とし、それによって電力消費が増大し、拡張性が低下する。したがって、ＰＥ１つ当たりに必要なトランジスタ数ができるだけ少ないＰＥを提供することが望ましい。

ストカスティック・コンピューティングは、複雑な計算をストリームに対する単純なビット単位演算によって計算することができる、ランダムなビットのストリームによって連続値を表す技法の集合である。具体的には、最初のストリーム内の「１」の確率がｐであり、２番目のストリームにおける「１」の確率がｑである、ストカスティック数（すなわちベルヌーイ過程）と呼ばれる２つのランダムで独立したビット・ストリームＳ_１、Ｓ_２がある場合、図６に示すようにこの２つのストリームの論理積をとることができる。出力ストリームにおける「１」の確率はｐｑである。十分な出力ビットを観察し、「１」の頻度を測定することによって、ｐｑを任意精度まで推定することが可能である。少ない論理ゲート／トランジスタによって実装可能なこのようないわゆる「積和」演算の設計の単純さのために、ストカスティック・コンピューティングはニューラル・ネットワークのハードウェア設計においてよく使用される。V.K. Chippa等の"StoRM: A Stochastic Recognition and Mining Processor"という名称の出版物Proceedings of the 2014 International Symposium On Low power Electronics and Designは、ニューラル・ネットワーク・トレーニング・アルゴリズムのためのハードウェア・アクセラレータとして使用可能な２次元（２Ｄ）シストリック・アレイへのストカスティック・コンピューティングの適用を示している。

しかし、Chippa等の文献では、計算のための必要な重みが外部の場所からシストリック・アレイに供給され、それらの重みの更新はアレイによっては行われない。Chippa等の文献は、ニューラル・ネットワークのトレーニング中に頻繁に使用されるベクトル・マトリクス乗算演算またはマトリクス−マトリクス乗算演算の迅速化のみを扱っている。しかし、ローカル・ストレージのないシストリック・アレイは、重みが外部記憶場所に記憶されるため、重み更新を並行して行うことができない。学習アルゴリズム全体を迅速化するためには、Chippa等の文献では記載されていない重み更新の迅速化が必要である。

「メモリスタ」という用語は、デバイスの抵抗値が以前にデバイスに印加された電圧の履歴に依存する、受動２端子電気構成要素を表すために使用される。メモリスタの動作は、図６に示す式［１］および式［２］によって制御され、式中でｉはデバイスを流れる電流であり、ｖはデバイスに印加される電圧であり、ｇはデバイスのコンダクタンス値（抵抗の逆数）であり、ｓはコンダクタンス値を制御するデバイスの内部状態変数であり、ｆは内部状態変数ｓの時間発展を示す関数である。"Resistance Switching Memories are Memristors"という標題のChua, L.O.による出版物Applied Physics A(2011), 102(4): 765-783では、抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）、相変化メモリ（ＰＣＭ）、および導電性ブリッジ・ランダム・アクセス・メモリ（ＣＢＲＡＭ）などの抵抗変化型メモリ・デバイスの動作のためのメモリスタ機能が提案されている。メモリスタ・デバイスはその履歴を記憶している（すなわち、いわゆる「不揮発性」）ため、Chuaの文献は、不揮発性メモリ技術に代わり得る技術としてそのようなデバイスを提案している。

D. Soudry等による"Memristor-Based Multilayer Neural Networks With Online Gradient Descent Training"という名称の出版物IEEE Transactions On Neural Networks and Learning Systems (2015）は、バックプロパゲーション・ニューラル・ネットワーク・トレーニング・ハードウェアのためのメモリスタの使用を提案している。しかし、このSoudry等の文献は、デバイスに印加された電圧に対して抵抗の変化が線形である理想的なメモリスタ動作を想定している。このSoudry等の設計は、図６の式［２］における関数ｆ（ｓ，ｖ）が、関係ｆ（ｓ，ｖ）＝ｖによって与えられる単純関数であるものと想定していた。Soudry等の文献は、各クロスポイントが理想的なメモリスタと１対のトランジスタとによって実装される、上述のような２Ｄシストリック・アレイに類似したアーキテクチャを提案している。Soudry等の文献では、メモリスタは、実際には重み値を記憶するために使用され、１対のトランジスタは、重み更新のために必要なローカル乗算演算を計算するために使用され、重み更新の結果によってメモリスタの導通状態が変更される。Soudry等の文献は、実質的に、ニューラル・ネットワーク・ハードウェアのバックプロパゲーション・トレーニングを実装するために４端子デバイスの２Ｄアレイを形成するために使用されるメモリスタと２つのトランジスタからなる４端子デバイスについて記載している。

図７に、本発明の実施形態による、末梢「ニューロン」と入力および出力とを備えた「シナプス」の単一マトリクスを示す。この単一マトリクスは、１組のシナプス７５と、１組の入力８５と、１組の出力９５とを含む。図の実施形態を「パーセプトロン」７０と呼ぶ。パーセプトロン７０の目的は、ピクチャ内の画素などの１組の入力８５から猫などの１つの実体（または複数の実体）を認識することである。トレーニングは、システムがその後の未知の入力から猫を認識することができるように、システムに、一連の与えられた入力から猫を認識させることを含む。この例では、１つまたは複数の実体は猫であるが、任意の種類または数の実体を使用することができる。

コンダクタンスｗ_ｊｉであるシナプス重みが与えられると、入力８５に電圧Ｉ_ｉを加え、出力９５における電流を合計して

を求め、次にこの結果を特性ｏｐ＝ｇ（ｉｐ）を有する飽和増幅器に入力して

を求めることによって、出力Ｏ_ｊが得られる。

ここで、ｇ（ｘ）、双曲線正接（ｘ）である。シナプス重みｗ_ｉｊはトレーニングによって得る必要がある。トレーニングは、費用関数

を最小化することによって行われ、ここでζ_ｊは、ｗ_ｊｉに対する所望の出力（例えば猫）である。結果は、ヘブ更新則Δｗ_ｊｉ＝ηＩ_ｉδ_ｊであり、ここで

である。

ここで、ηは「学習率」である。飽和増幅器は、複数のアレイが直列に接続される場合（ディープ・ニューラル・ネット）に役割を果たす。システムが線形のままであった場合（ｇ（ｘ）＝ｘ）、追加のアレイは連結して１つのアレイになることになる。

現在のシステムは、この方式をソフトウェアで実装する。しかし、トレーニングはきわめて緩慢（データセンターで４８時間）である。アレイ（シナプス７５とニューロン）のハードウェア実装形態を使用することにより、トレーニング・プロセスをＯ（１）時間で行うことができるため、このアレイは速度向上を達成することができる。入力電圧が同時に印加される場合、すべての垂直の導線７８の電流がただちに（容量帯電時間を法として）流れ始め、出力ニューロンにおいて結果を同時に処理することができる。結果は、出力ニューロンによって計算された１組の出力δ_ｊである。

ヘブ更新則Δｗ_ｊｉ＝ηＩ_ｉδ_ｊを実現するために、各シナプス７５において、積Ｉ_ｉδ_ｊが計算される。これは、一実装形態ではストカスティック数の概念を使用して行うことができる。

例えば、ストカスティック数と呼ばれる２つのランダムな独立ビット・ストリームがあるとする。これらのビット・ストリームは、パルス振幅が１または０であるクロック制御されたパルス列であるものと仮定することができる。最初のストリームにおける１の確率をｐとし、２番目のストリームにおける確率をｑとする。これらの２つのストリームの積ｐｑを２つのストリームの論理積ｐ∧ｑの確率とみなすことができる。十分な出力ビットを観察し、１の頻度を測定することによって、ｐｑを任意精度まで推定することができる。

この技法を適用することによって、ヘブ更新則を

と書くことができ、ここで

および

は、バイナリ・パルスであり、１の確率がそれぞれＩ_ｉおよびδ_ｊである、長さＭの０と１とのランダム・ビット・ストリームの要素である。

更新のオーダーは、アレイの大きさに関係なく、Ｍ個のパルスを放出する時間であることがわかる。例えば４０００×４０００のアレイの場合、高速化は１０^４のオーダーであり得る。

Ｏ（１）時間でシナプス・マトリクスを更新することができる、付随ニューロンを有するシナプス・アレイを、抵抗処理ユニット（Resistive Processing Unit（ＲＰＵ））と称する。ＲＰＵは直列に配置することができ、それによって計算効果をもたらす（ディープ・ニューラル・ネットまたはＤＮＮ）。この場合、入力ニューロンと出力ニューロンとが可視であり、中間ニューロンは隠れている。このアルゴリズムは修正されるが、原理は同じままであり、情報が入力から出力へと伝播し、出力において情報は所望の出力と比較され、その後、シナプス重みを更新するプロセスにおいて誤差が入力に後方伝播（バックプロパゲーション）される。

入力（水平）線と出力（垂直）線との間で測定可能なコンダクタンスを記憶するシナプス・デバイスが必要である。コンダクタンスは、入力線および出力線上の同時発生パルスの受信によって更新可能である必要がある。このシナプス・デバイスにはいくつかの仕様事項がある。

４０００×４０００アレイの一例は、以下の仕様事項を含む。書き込み可能な状態ｐの数は約１０００であり、パルス時間は１ｎｓであり、コンダクタンスはｗであり、ｗ−１は約２４Ｍオームである。ＭＡＸ／ＭＩＮ比は約１０、読み取りにおいて区別される状態の数であり、状態ｐ＋ｑ＝ｒの場合、ｐはｑ個の正パルスによってｒに変換され、ｑ個の消去パルスを印加することによって状態ｐに戻ることが可能である（すなわち対称基準）。状況によっては、１つのシナプスについて複数の水平／垂直線が必要である。追加の回路なしに単一の入力線と単一の出力線とですべての関数を満たそうとするネイティブ・デバイス、例えばメモリスタがある。

次に、本発明の態様の概要について説明すると、本発明のの実施形態は、アルカリ金属不純物（例えば、Ｌｉ、Ｎａ、またはＫ）を導入または除去することによって制御可能に「ドープ」される半導電層を含むメモリスティブ・デバイスを提供する。半導電層は、広いバンド・ギャップを有する酸化チタンなどの酸化物であり、半絶縁性である。リチウムなどのアルカリ金属をこの酸化物層に導入することで酸化物層の抵抗率が変化し、それによって酸化物層の導電率が高くなり、一方、アルカリ金属を除去すると酸化物層の導電率が低下する。アルカリ金属の導入は、メモリスティブ・デバイスにおいて電極の役割を果たす金属−アルカリ金属合金または金属間化合物に正電圧パルスを印加することによって行われる。この金属−アルカリ金属合金電極は、メモリスティブ・デバイスにおいて半導電層上に配置される。電圧パルスは、アルカリ金属（例えばＬｉ）を酸化物層内に浸透させる。導電率の上昇は、リチウム・イオンによる酸化物の伝導帯への電子の供与によるものである。逆に、負電圧パルスを印加すると、酸化物層からアルカリ金属イオンが除去され、それによって酸化物層の導電率が低くなる。このメモリスティブ・デバイスは、人工ニューラル・ネットワークにおいて利用することができる。

次に本発明のより詳細な説明に移る。遷移金属酸化物（例えばＴｉＯ_２）のアルカリ金属ドーピングに基づくメモリスティブ・デバイスの形成のための１つまたは複数の実施形態と、その結果の構造体について、図８ないし図１４の添付図面を参照しながら以下に詳述する。

図８は、本発明の一実施形態によるメモリスティブ・デバイスの形成の中間作業中における、導電材料層７０２上に酸化物層７０４を堆積させた後のメモリスティブ・デバイスの側面図を示す。導電材料層７０２は、酸化物層７０４が導電材料の活性領域の上に堆積された、導電材料（たとえば金属フォイル）の自立層、または、基板（たとえばＳｉウエハ、ガラスなど）上にコーティングされた導電材料の薄膜の形態とすることができる。図の例では、導電材料層７０２はフッ素ドープ酸化スズ（ＦＴＯ）コーティングされたガラス（ＳｎＯ_２：Ｆ）を含む。

ある実施形態では、酸化物層７０４は、化学気相堆積（ＣＶＤ）、プラズマ援用化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理気相堆積（ＰＶＤ）、化学溶液堆積などのプロセスを使用して堆積させることができる。

図９は、本発明の一実施形態による、アルカリ金属８０２がインターカレートされたメモリスティブ・デバイスの側面図を示す。ある実施形態では、ｎ−ブチル・リチウムを使用して酸化物層内にリチウムをインターカレートすることができる。酸化物層７０４は、ｎ−ブチル・リチウム８０２に暴露され、余分な分を除去するために炭化水素溶剤、例えばヘキサン（図示せず）で洗浄される。ｎ−ブチル・リチウム８０２の酸化物層７０４に対する暴露時間は、酸化物層７０４の固有シート抵抗が用途にとって必要なものとなるように、デバイスの用途によって異なり得る。遷移金属酸化物マトリックスとしてのＴｉＯ_２の例では、暴露時間が増加するにつれて、酸化物層７０４のシート抵抗が減少する。このｎ−ブチル・リチウム８０２の可変暴露時間を使用して、メモリスティブ・デバイスの様々な用途のために酸化物層７０４の初期シート抵抗を調整する。他の実施形態では、酸化物層７０４に他の遷移金属酸化物材料を使用することができる。

図１０は、本発明の一実施形態による、酸化物層にｎ−ブチル・リチウムなどのアルカリ金属がインターカレートされた後のメモリスティブ・デバイスの側面図を示す。インターカレートされた酸化物層９０４は、アルカリ金属がインターカレートされる前の酸化物層７０４のシート抵抗よりも低いシート抵抗を有する。ｎ−ブチル・リチウムの暴露時間は、インターカレートされた酸化物層９０４の所望のシート抵抗を調整するように設定される。

別の実施形態では、同一層内に電極材料とＬｉ（またはＮａ）の両方を含む上部接点（図示せず）を付着させることによって、酸化物層７０４にＬｉ（またはＮａ）を導入することができる。この例では、非ドープのＴｉＯ_２層が堆積され、次に、上部接点がスパッタリングされ、スパッタリングは、金属材料と一定割合のＬｉまたはＮａとを含む。この効果は、電圧パルスの導入によりＴｉＯ_２に追い込み／追い出すことになることである。

図１１は、本発明の一実施形態による、合金層の堆積後のメモリスティブ・デバイスの側面図を示す。合金層１００２は、任意の金属−アルカリ金属合金または金属間化合物とすることができる。図の例では、合金中の金属はスズ（Ｓｎ）であり、アルカリ金属はリチウム（Ｌｉ）である。合金層１００２は、アルカリ金属の貯留を含む。合金層１００２に貯留されるアルカリ金属の最大量は、合金層の厚さと金属中のアルカリ金属の熱力学的溶解度とに依存する。

図示と説明を簡単にするために、導電材料層７０２と、インターカレートされた酸化物層９０４と、合金層１００２とを含む１つのメモリスティブ・デバイスのみが示されている。導電材料層７０２の別々の部分上に任意の数のこのようなデバイスを形成することができることを理解されたい。ある実施形態では、メモリスティブ・デバイスは、このメモリスティブ・デバイスと類似した構成を有する他のメモリスティブ・デバイスのアレイに配置される。ある実施形態では、メモリスティブ・デバイスは機械学習用途のための人工ニューラル・ネットワークにおいて利用される。

図１２は、合金層１００２上と導電材料層７０２上に金属接点１１０２を堆積させた後のメモリスティブ・デバイスの側面図を示す。金属接点１１０２は、電圧源に接続することができる。ある実施形態では、金属接点１１０２は、例えばまず、層間誘電体層を付着させ、フォトリソグラフィ・パターン形成および反応性イオン・エッチングまたは同様のプロセスなどのエッチング・プロセスによってその層間誘電体内にキャビティを形成することによって堆積させることができる。次に、層間誘電体にエッチングされたキャビティ内の合金層１００２と導電材料層７０２の上に金属接点１１０２を堆積させることができる。図の例では、金属接点１１０２はメモリスティブ・デバイスの他の層に対して相対的な大きさで図示されているが、当業者には、任意の大きさの金属接点１１０２を使用することができ、メモリスティブ・デバイスの層上に配置できることがわかるだろう。

金属接点は、例えば、多結晶シリコンまたはアモルファス・シリコン、ゲルマニウム、シリコン・ゲルマニウム、金属（例えばタングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金）、導電性金属化合物材料（例えば窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタン・アルミニウム、ケイ化タングステン、窒化タングステン、酸化ルテニウム、ケイ化コバルト、ケイ化ニッケル）、カーボン・ナノチューブ、導電性カーボン、グラフェン、またはこれらの材料の任意の適合する組み合わせを含む、任意の適合する導電材料を含むことができる。

図１３は、金属接点１１０２に正電圧パルスを印加した後のメモリスティブ・デバイスの側面図を示す。正電圧パルスは、合金層１００２内のアルカリ金属を酸化物層内にインターカレートさせ、それによってイオン化アルカリ金属材料１２０４を有する酸化物層を形成する。イオン化アルカリ金属が酸化物層１２０４内にインターカレートすると、メモリスティブ・デバイス全体の抵抗が低下する。デバイスの抵抗の下限は、電圧パルス印加後のＴｉＯ_２層中のＬｉの量によって決まり、一方、デバイスの抵抗の上限は、負電圧パルスを印加することによってすべてのＬｉが除去されたときの膜全体の抵抗によって決まる。電圧パルスの大きさ、長さおよび存続期間は、１パルス当たりの抵抗変化と、デバイスに記憶することができる個別の抵抗状態の数とを最適化するように選定される。

図１４は、金属接点１００２に負電圧パルスを印加した後のメモリスティブ・デバイスの側面図を示す。負電圧パルスは、もしある場合、（１３０４と２００３の間の）界面または合金層（２００３）に移送されるアルカリ金属材料１３０４によって酸化物層からアルカリ金属イオンを除去する。

図１５は、合金層１００２とインターカレートされた酸化物層９０４との間に堆積させた拡散バリア１４０２を有するメモリスティブ・デバイスの別の例示の実施形態の側面図を示す。拡散バリア層１４０２は、遊休時（すなわち電圧パルスが印加されていないとき）に、合金材料１００２からアルカリ金属材料イオンが酸化物層９０４内に漏洩するのを抑制する。拡散バリア１４０２は、Ａｌ_２Ｏ_３、シリコン窒化物、または、イオンが層１４０２と１００２との間を通り、貯留されるのを可能にする任意のその他の材料を含むことができる。この拡散バリアの材料の選定は、Ｌｉが層１００２との界面に達するのを妨げないという要件（すなわち、Ｌｉを９０４と１４０２との界面に堆積させてはならない）を条件とする。このような拡散バリアの存在は、より長期間の抵抗状態の記憶（不揮発性）を可能にする。

図１６は、メモリスティブ・デバイスの別の実施形態を示す。このメモリスティブ・デバイスは、導電材料層１６０２上に配置された酸化物層１６０４を含む。上述のように、導電材料層１６０２は、導電材料層１６０２上の活性領域の上に酸化物層１６０４を堆積させた、導電材料（例えば金属フォイル）の自立層、または基板（例えばＳｉウエハ、ガラスなど）内にコーティングされた導電性材料の薄膜の形態とすることができる。図の例では、導電材料層１６０２はフッ素ドープ酸化スズ（ＦＴＯ）でコーティングされたガラス（ＳｎＯ_２：Ｆ）を含む。

酸化物層１６０４は、ｎ−ブチル・リチウム（図示せず）に暴露され、余分な分を除去するために炭化水素溶剤、例えばヘキサン（図示せず）によって洗浄される。酸化物層１６０４に対するｎ−ブチル・リチウムの暴露時間は、酸化物層１６０４の固有シート抵抗が用途にとって必要なものとなるように、デバイスの用途によって異なり得る。

酸化物層上および導電材料層１６０２上には金属接点１６０８が堆積される。酸化物層１６０４上に配置される金属接点１６０８は、例えばスズ（Ｓｎ）などの任意の適合する金属接点材料とすることができる。金属接点は、金属接点１６０８に対する負電圧パルスを受け取るように構成される。負電圧パルスは、（１６０４と１６０８の間の）界面または金属接点１６０８に移送されるアルカリ金属材料によって酸化物層からアルカリ金属イオンを除去する。

図１７は、メモリスティブ・デバイスの別の実施形態の側面図を示す。このメモリスティブ・デバイスは、導電材料層１７０２上に配置された酸化物層１７０４を含む。上述のように、導電材料層１７０２は、酸化物層１７０４が導電材料層１７０２上の活性領域の上に堆積された、導電材料（例えば金属フォイル）の自立層、または基板（例えばＳｉウエハ、ガラスなど）にコーティングされた導電材料の薄膜の形態とすることができる。図の例では、導電材料層１７０２はフッ素ドープ酸化スズ（ＦＴＯ）コーティングされたガラス（ＳｎＯ_２：Ｆ）を含む。

メモリスティブ・デバイスは、酸化物層１７０４上に堆積された合金層１７０６を含む。合金層１７０６は、任意の金属−アルカリ金属合金または金属間化合物とすることができる。図の例では、合金中の金属はスズ（Ｓｎ）であり、アルカリ金属はリチウム（Ｌｉ）である。合金層１７０６は、アルカリ金属の貯留を含む。合金層１７０６に貯留されるアルカリ金属の量は、合金層の厚さと金属中のアルカリ金属の熱力学的溶解度とに依存する。本発明の実施形態では、金属−アルカリ金属合金または金属間化合物は、金属としてモリブデン（Ｍｏ）と、アルカリ金属としてリチウム（Ｌｉ）を含む（Ｍｏ：Ｌｉ）。

メモリスティブ・デバイスは、合金層１７０６と導電材料層１７０２との上に堆積可能な金属接点１７０８を含む。金属接点１７０８は、電圧源に接続することができる。ある実施形態では、金属接点１７０８は、例えば、まず、層間誘電体層を堆積させ、フォトリソグラフィ・パターン形成と反応性イオン・エッチングまたは任意の同様のプロセスなどのエッチング・プロセスとによって層間誘電体内にキャビティを形成することとによって、堆積させることができる。次に、層間誘電体内にエッチングされたキャビティ内の合金層１７０６と導電材料層１７０２との上に金属接点１７０８を堆積させることができる。図の例では、金属接点１７０８はメモリスティブ・デバイスの他の層に対して相対的な大きさで図示されているが、当業者には、任意の大きさの金属接点１７０８を使用することができ、メモリスティブ・デバイスの層上に配置することができることがわかる。

金属接点１７０８は、金属接点１７０８に対する正電圧パルスを受け取るように構成される。正電圧パルスは、合金層１７０８内のアルカリ金属を酸化物層内にインターカレートさせて、イオン化アルカリ金属材料（図示せず）を有する酸化物層を形成する。イオン化アルカリ金属が酸化物層１７０４内にインターカレートすると、メモリスティブ・デバイス全体の抵抗が低下する。デバイスの抵抗の下限は、電圧パルス印加後のＴｉＯ_２層中のＬｉの量によって決まり、一方、デバイスの抵抗の上限は、負電圧パルスを印加することによってすべてのＬｉが除去されたときの膜全体の抵抗によって決まる。電圧パルスの大きさ、長さおよび存続期間は、１パルス当たりの抵抗変化と、デバイスに記憶することができる個別の抵抗状態の数とを最適化するように選定される。

例示のために本発明の様々な実施形態の説明を示したが、網羅的であること、または記載されている実施形態に限定することを意図したものではない。当業者には、本発明の範囲および思想から逸脱することなく、多くの修正および変形が明らかであろう。本明細書で使用されている用語は、実施形態の原理と、実際の適用、または市場にみられる技術に対する技術的改良を最もよく説明するため、または他の当業者が本明細書に記載されている実施形態を理解することができるようにするために、選定された。

Claims (21)

1. メモリスティブ・デバイスであって、
   第１の導電材料層と、
   前記第１の導電層上に配置された酸化物材料層と、
   前記酸化物材料層上に配置され、金属−アルカリ金属合金を含む第２の導電材料層とを含む、メモリスティブ・デバイス。
2. 前記酸化物材料層にアルカリ金属材料がインターカレートされる、請求項１に記載のメモリスティブ・デバイス。
3. 前記酸化物材料層が遷移金属酸化物を含む、請求項１に記載のメモリスティブ・デバイス。
4. 前記第２の導電材料層が金属−アルカリ金属合金を含む、請求項１に記載のメモリスティブ・デバイス。
5. 前記第２の導電層と前記酸化物材料層とが、前記第２の導電材料層に印加された正電圧パルスに応答して前記酸化物材料層へのアルカリ金属のインターカレーションを生じさせるように構成される、請求項１に記載のメモリスティブ・デバイス。
6. 前記酸化物材料層上に配置された拡散バリア層をさらに含む、請求項１に記載のメモリスティブ・デバイス。
7. 前記遷移金属酸化物が酸化チタンを含む、請求項３に記載のメモリスティブ・デバイス。
8. 前記第２の導電層と前記酸化物材料層とが、前記第２の導電層に印加された正電圧パルスに応答して前記酸化物材料層へのアルカリ金属のインターカレーションを生じさせるように構成される、請求項１に記載のメモリスティブ・デバイス。
9. メモリスティブ・デバイスを形成する方法であって、
   第１の導電材料層の一部の上に酸化物材料層を堆積させることと、
   前記酸化物材料層の一部の上に第２の導電材料層を堆積させることとを含み、前記第２の導電材料層は金属−アルカリ金属合金を含む方法。
10. 前記酸化物材料層が遷移金属酸化物を含む、請求項９に記載の方法。
11. 前記第２の導電材料層が金属−アルカリ金属合金を含む、請求項９に記載の方法。
12. 前記酸化物材料層を一定時間、アルカリ金属に暴露することをさらに含む、請求項９に記載の方法。
13. 前記第２の導電層に印加された正電圧パルスに応答して前記酸化物材料層内にアルカリ金属がインターカレートするように、前記第２の導電層と前記酸化物材料層とを構成することをさらに含む、請求項９に記載の方法。
14. 前記酸化物材料層の一部の上に拡散バリア層を堆積させることをさらに含む、請求項９に記載の方法。
15. 前記第１の導電材料層がフッ素ドープ酸化スズを含む、請求項９に記載の方法。
16. 前記金属−アルカリ金属合金がモリブデン−リチウム合金を含む、請求項９に記載の方法。
17. メモリスティブ・デバイスであって、
    第１の導電材料層と、
    前記第１の導電材料層上に配置され、アルカリ金属に一定時間、暴露された酸化物材料層と、
    前記酸化物材料層上に配置された第２の導電材料層とを含む、メモリスティブ・デバイス。
18. 前記酸化物材料層が遷移金属酸化物を含む、請求項１７に記載のデバイス。
19. 前記アルカリ金属がｎ−ブチル・リチウムを含む、請求項１８に記載のデバイス。
20. 前記第２の導電材料層が金属−アルカリ金属合金を含む、請求項１７に記載のデバイス。
21. 前記第２の導電材料層と前記酸化物材料層とが、前記第２の導電層に印加された負電圧パルスに応答して前記第２の導電材料層への前記アルカリ金属のインターカレーションを生じさせるように構成される、請求項１７に記載のデバイス。