CN113035953B - 一种无机耐高温突触晶体管及其制备方法 - Google Patents

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Abstract

本发明公开了属于半导体器件技术领域的一种无机耐高温突触晶体管及其制备方法。所述突触晶体管包括衬底、沟道、栅电极、源电极和漏电极,其特征在于,在硅片一侧设置SiO2层作为衬底,衬底上设置沟道,沟道由单分子层的二维半导体MoS2构成,源电极和漏电极分别位于沟道的两端,并与沟道形成欧姆接触,整体位于SiO2层上;硅片另一侧作为栅电极;所述SiO2层中含有可迁移的碱金属离子。所述突触晶体管采用全无机材料,其工作温度范围为150℃‑350℃,能实现多种长时程和短时程突触可塑性。与现有技术相比,显著提高了突触晶体管的工作温度,对高温人工智能器件的发展具有重要意义。

Description

一种无机耐高温突触晶体管及其制备方法
技术领域
本发明属于半导体器件技术领域,尤其涉及一种无机耐高温突触晶体管及其制备方法。
背景技术
人工神经突触是构建人工神经网络的基本器件单元,可以突破传统计算机架构的冯诺依曼瓶颈,实现存算一体、高度并行的神经形态计算。作为一类重要的人工神经突触,基于离子栅控的三端突触晶体管有着读写分离、高稳定性和可控性的优势。该类器件以栅电极作为突触前膜,栅电极与沟道之间以离子导通、电子绝缘的物质作为突触间隙,连接有两个金属电极的沟道作为突触后膜,沟道电流作为突触后电流,沟道电导为突触权重。当脉冲电压刺激从突触前膜输入后,突触间隙中的离子会靠近或远离沟道材料,从而可以通过离子调控沟道电导来改变突触权重和突触后电流。
人工智能器件需要耐受复杂严酷的工作环境,例如航空航天、深井开采、机动车等应用领域急需能够在125℃以上的高温环境中工作的新型人工智能器件。然而,现有的绝大多数突触晶体管仅能工作在室温附近。这是由于在高温条件下,硅材料、厚度大于6nm的过渡金属硫族化合物等窄带隙半导体材料将面临载流子浓度升高所导致的器件失效问题,常用作突触间隙的金属盐/聚氧化乙烯、金属盐/聚醚酰亚胺、离子液体等有机材料也会面临着热分解、热变形、热失效的难题,因此需要选择合适的材料体系构建能够在125℃以上的高温环境中工作的突触晶体管。
发明内容
为了解决上述问题,本发明提出了一种无机耐高温突触晶体管,包括衬底、沟道、栅电极、源电极和漏电极,在硅片一侧设置SiO2层作为衬底,衬底上设置沟道,沟道由单分子层的二维半导体MoS2构成,源电极和漏电极分别位于沟道的两端,并与沟道形成欧姆接触,整体位于SiO2层上;其特征在于,硅片另一侧作为栅电极;所述SiO2层中含有可迁移的碱金属离子。
所述碱金属离子为Li+,Na+或K+
所述突触晶体管的工作温度范围为150℃-350℃。
所述衬底为硅片;所述源电极、漏电极为Au、Ti、Pd、Pt等金属中的一种或几种。
栅电极与沟道、源电极和漏电极组成的电学互联体系保持电子绝缘,构成三端型突触晶体管。
SiO2层的厚度为90-350nm。
单分子层的二维半导体MoS2的厚度为0.6nm-1.0nm,源电极和漏电极的厚度为20nm-100nm。
一种无机耐高温突触晶体管的制备方法,包括以下步骤:
a)将一侧具有热氧化SiO2层的硅片浸泡在碱金属盐溶液中;
b)浸泡结束后,取出硅片用去离子水清洗,随后进行退火处理;
c)将单分子层的二维半导体MoS2转移至退火后的SiO2层上,形成沟道;沟道两端分别加工源电极和漏电极与沟道形成电学连接。单分子层的二维半导体MoS2采用化学气相沉积法或机械剥离制备。
所述步骤a)碱金属盐溶液包括NaCl、LiCl、KCl、Na2SO4、Li2SO4、K2SO4、Na2CO3、Na2SiO3任意一种或几种水溶液,碱金属盐溶液的温度为60℃-90℃,浸泡时间为0.5-3小时,钠盐溶液的浓度为0.1mol/L至饱和浓度;
所述步骤b)退火气氛为真空或惰性气体氛围,退火温度为180℃-350℃,退火时间为0.5-2小时;所述清洗次数为2-4次;
在工作温度条件下,碱金属离子Li+,Na+或K+在栅电极的电压作用下在SiO2内部上下迁移,靠近或远离单分子层的二维半导体MoS2沟道材料,从而实现对单分子层的二维半导体MoS2电导的离子栅控。
半导体材料的载流子浓度会随温度升高而升高,导致栅极对沟道电导的调控能力减弱,器件失效。通常来说,宽带隙半导体比窄带隙半导体如硅(~1.1eV)具有更低的载流子浓度,因此宽带隙半导体更适合高温工作。MoS2的带隙依赖于材料厚度,厚度大于6nm的厚层MoS2的带隙约为1.2eV,当其减薄至単分子层(~0.8nm)时,其带隙将扩展为~1.9eV。因此具有较宽带隙的单分子层MoS2在高温条件下仍能保持较低的载流子浓度,更适合高温工作。此外,当半导体材料厚度减薄时,栅极对半导体材料调控能力将显著增强,因此具有超薄厚度的单分子层的二维半导体MoS2与厚层MoS2相比可以实现更为高效的栅极调控。
具体来说,对突触晶体管施加负的栅极电压脉冲能耗尽MoS2附近的碱金属离子Li+,Na+或K+,从而降低MoS2的电导,降低突触晶体管的源漏电流;对突触晶体管施加正的栅极电压脉冲时,使碱金属离子Li+,Na+或K+在MoS2附近聚集,从而增大MoS2的电导,增大突触晶体管的源漏电流。由于耗尽或聚集的碱金属离子Li+,Na+或K+在栅极电压脉冲撤去后仍能维持一定时间,MoS2的电导能发生短时程或长时程的改变,因此该突触晶体管能用来模拟生物突触的短时程或长时程可塑性。
本发明的有益效果在于:
1.本发明提供一种能够在高温环境中工作的突触晶体管,突触晶体管采用全无机材料,其工作温度范围为150℃-350℃,能实现多种长时程和短时程突触可塑性。与现有技术相比,显著提高了突触晶体管的工作温度,对高温人工智能器件的发展具有重要意义。
附图说明
图1为高温突触晶体管的结构示意图
图2为高温突触晶体管的长时程增强的突触后电流
图3为高温突触晶体管的长时程抑制的突触后电流
图4为高温突触晶体管的长时程增强/抑制的权重变化
图5为高温突触晶体管的短时程增强/抑制的突触后电流
图6为高温突触晶体管的双脉冲易化特性
图7为高温突触晶体管的频率响应特性
其中:1-硅片,2-SiO2层,3-单分子层的二维半导体MoS2材料,4-源电极,5-漏电极。
具体实施方式
以下结合附图和具体实施例对本发明作进一步的详细说明:
实施例1:
利用干氧化法将硅片1在1200℃氧化2.5h,从而在一侧得到300nm厚度的SiO2层2,随后将衬底浸没在70℃的饱和NaCl溶液中处理2小时。浸泡结束后,取出硅片用去离子水进行清洗3次,随后在200℃真空条件下退火处理1小时。此时,衬底的SiO2层已经含有一定量的Na+
利用常压化学气相沉积法在蓝宝石衬底上合成单分子层的二维半导体MoS2材料,所用金属源为MoO3粉末,非金属源为单质硫,气氛为氩气,在650℃沉积3分钟得到厚度为0.8nm的单分子层的二维半导体MoS2。随后,将所得单分子层的二维半导体MoS2材料3转移至退火后的基底上,进一步转移两个厚度为50nm的Au电极作为源电极4与漏电极5与MoS2形成电学连接,不具有SiO2层的硅片另一侧作为栅电极,即可得到结构如图1所示的突触晶体管。
下面介绍突触晶体管在150℃工作时模拟生物突触的长时程可塑性。突触晶体管的栅极为电压脉冲刺激的输入端,源漏电流代表突触后电流,沟道的电导代表突触权重。图2展示了突触晶体管在接受30V栅极电压脉冲刺激的突触后电流,测试温度为150℃。刺激后的突触后电流与初始状态相比显著增强,并且在280秒的时间段内没有回到原来的数值。随着脉冲刺激时间从0.1s增大到2s,在刺激结束后200s读取的突触后电流从2.6μA增大到了5.3μA,这是由于更长时间的正栅极电压脉冲刺激可以使更多的Na+在MoS2附近聚集,增大了MoS2的电导。
图3展示了突触晶体管在接受-60V栅极电压脉冲刺激的突触后电流,测试温度为150℃。随着脉冲刺激时间从0.1s增大到2s,突触后电流不断减小,这是由于负栅极电压脉冲刺激耗尽了MoS2附近的Na+,降低了MoS2的电导。
图4展示了突触晶体管在2000个正/负脉冲电压的刺激下模拟突触的长时程增强和抑制的权重变化,测试温度为150℃。在50个10V栅极电压脉冲刺激下,突触权重可以从1.8μS增大到3.8μS;在50个-30V的栅极电压脉冲刺激下,突触权重可以从3.8μS降低到1.8μS。在连续20次循环后,突触仍可以保持稳定的长时程增强和长时程抑制特性。
下面介绍突触晶体管在350℃工作时模拟生物突触的短时程可塑性。图5展示了突触晶体管在受到5V和-10V栅极电压脉冲刺激的突触后电流,脉冲宽度为100ms,测试温度为350℃。在刺激结束后,突触后电流可在20秒后回到原来的数值,表明突触具有短时程可塑性。这是由于在该条件下,聚集或耗尽的Na+在刺激结束后易于扩散回原来的平衡位置。
图6展示了突触晶体管的双脉冲易化特性,测试温度为350℃。测试方法为对突触晶体管栅极施加两个脉冲高度为5V,脉冲宽度为100ms的电压脉冲。随着两个脉冲时间间隔减小,在第二个脉冲刺激时,第一个脉冲所聚集的Na+来不及扩散回原平衡位置,所以第二个脉冲会产生更大的突触后电流。第二个突触后电流峰值A2与第一个突触后电流峰值A1之比为双脉冲易化指数。当两个脉冲的时间间隔从12s减小至1s时,双脉冲易化指数会从100.8%增大到107.5%。
图7展示了突触晶体管的频率响应特性,测试温度为350℃。测试方法为对突触晶体管栅极施加一系列不同频率的-5V电压脉冲,脉冲宽度为100ms,每种频率的脉冲个数为10个。随着脉冲频率从1Hz升高到10Hz,第10个脉冲的突触后电流由0.5μA减小到了0.7nA。这是由于当脉冲频率增加,即脉冲时间间隔减小时,被耗尽的Na+来不及扩散回原平衡位置,从而耗尽了更多的Na+,降低了MoS2的电导。

Claims (7)

1.一种无机耐高温突触晶体管的制备方法,其特征在于,包括以下步骤:
a) 将一侧具有SiO2层的硅片浸泡在碱金属盐溶液中;
碱金属盐溶液包括NaCl、LiCl、KCl、Na2SO4、Li2SO4、K2SO4、Na2CO3、Na2SiO3任意一种或几种水溶液;
碱金属盐溶液的温度为60-90°C;
浸泡时间为0.5-3小时;
碱金属盐溶液的浓度为0.1mol/L至饱和浓度;
b) 浸泡结束后,取出硅片用去离子水清洗,随后进行退火处理;
退火气氛为真空或惰性气体氛围;
退火温度为180-350 °C;
退火时间为0.5-2小时;
所述清洗次数为2-4次;
c) 将单分子层的二维半导体MoS2转移至步骤b)退火后的SiO2层上,形成沟道;沟道两端分别加工源电极和漏电极与沟道形成电学连接。
2.一种权利要求1所述制备方法得到的无机耐高温突触晶体管,其中,包括衬底、沟道、栅电极、源电极和漏电极,在硅片一侧设置SiO2层作为衬底,衬底上设置沟道,沟道由单分子层的二维半导体MoS2构成,源电极和漏电极分别位于沟道的两端,并与沟道形成欧姆接触,整体位于SiO2层上;硅片另一侧作为栅电极;其特征在于,所述SiO2层中含有可迁移的碱金属离子。
3.根据权利要求2所述突触晶体管,其特征在于,所述碱金属离子为Li+、Na+或K+
4. 根据权利要求2所述突触晶体管,其特征在于,所述突触晶体管的工作温度范围为150 °C-350 °C。
5.根据权利要求2所述突触晶体管,其特征在于,所述衬底为硅片,所述源电极、漏电极为Au、Ti、Pd、Pt金属中的一种或几种。
6. 根据权利要求2所述突触晶体管,其特征在于,SiO2层的厚度为90-350 nm。
7. 根据权利要求2所述突触晶体管,其特征在于,单分子层的二维半导体MoS2的厚度为0.6 nm-1.0 nm,源电极和漏电极的厚度为20 nm-100 nm。
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* Cited by examiner, † Cited by third party
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KR20160019682A (ko) * 2014-08-12 2016-02-22 포항공과대학교 산학협력단 시냅스 모방 소자 및 이의 제조방법
US10164179B2 (en) * 2017-01-13 2018-12-25 International Business Machines Corporation Memristive device based on alkali-doping of transitional metal oxides
CN109473549A (zh) * 2018-10-29 2019-03-15 北京大学 一种基于二维半导体材料的突触晶体管及其制备方法
KR102170605B1 (ko) * 2019-02-08 2020-10-27 충북대학교 산학협력단 시냅스 트랜지스터 및 이의 제조방법
CN110416312B (zh) * 2019-07-19 2020-09-04 复旦大学 一种低功耗神经突触薄膜晶体管及其制备方法
CN111739935A (zh) * 2020-04-01 2020-10-02 深圳先进技术研究院 无机突触晶体管结构与制造方法

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