JP2020191367A - 半導体装置 - Google Patents
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Abstract
【課題】半導体素子の角部における温度上昇を抑制する。【解決手段】電極12aを有する半導体素子12と、半導体素子12を封止する封止体と、封止体の内部において、半導体素子12の電極12aに接合された導体板とを備える。半導体素子12は、少なくとも一つの開口28aを有する保護膜28をさらに有する。電極12aは、保護膜28の少なくとも一つの開口28aにおいて露出されている。導体板は、保護膜28の少なくとも一つの開口28aを通じて電極12aに接合された接合面を有し、接合面は、円弧状に湾曲する複数の角部14c1、14c2、14c3、14c4を有する。保護膜28の開口28aは、接合面の複数の角部に対向する各位置に、円弧状に湾曲する角部28c1、28c2、28c3、28c4を有する。保護膜28の開口28aの各角部の曲率半径は、それに対向する接合面の各角部の曲率半径以上である。【選択図】図4
Description
本明細書が開示する技術は、半導体装置に関する。
特許文献1には、半導体装置が開示されている。この半導体装置は、半導体素子と、半導体素子を封止する封止体と、その封止体の内部において半導体素子の電極に接合された導体板(例えば導体スペーサ)を備える。半導体素子は、保護膜を有しており、半導体素子の電極はその保護膜の開口において露出されている。導体スペーサは、半導体素子の電極に接続された電気回路の一部を構成するとともに、半導体素子の熱を外部へ放熱するための放熱経路の一部を構成する。
上記のような半導体装置では、半導体装置の内部応力を緩和することを目的として、導体スペーサの側面の角部にR面加工を施すことが考えられる。しかしながら、導体スペーサの側面にR面加工を施すと、半導体素子の電極に接合される導体スペーサの接合面でも、各々の角部が円弧状に湾曲することになり、その面積が縮小する。その結果、導体スペーサの接合面が、半導体素子の電極(特に、電極の各角部)を完全に覆うことができなくなり、その位置で半導体素子の温度を意図せず上昇させるおそれがある。本明細書では、このような問題を解決、又は少なくとも低減し得る技術を提供する。
本明細書が開示する半導体装置は、電極を有する半導体素子と、半導体素子を封止する封止体と、封止体の内部において、半導体素子の電極に接合された導体板とを備える。半導体素子は、少なくとも一つの開口を有する保護膜をさらに有し、電極は、保護膜の少なくとも一つの開口において露出されている。導体板は、保護膜の少なくとも一つの開口を通じて電極に接合された接合面を有し、接合面は、複数の角部を有するとともに、その複数の角部の各々は、円弧状に湾曲しており、保護膜の開口は、接合面の複数の角部に対向する各位置に、円弧状に湾曲する角部を有しており、保護膜の開口の各角部の曲率半径は、それに対向する接合面の角部の曲率半径以上である。
上記した半導体装置では、保護膜の開口は、接合面の複数の角部に対向する各位置に、円弧状に湾曲する角部を有し、保護膜の開口の各角部の曲率半径は、それに対向する導体板の接合面の角部の曲率半径以上である。このような構成によると、保護膜の開口から露出する電極の全体(特に、電極の各角部まで)を、導体スペーサによって覆うことができる。これにより、電極の全体から導体スペーサを介して放熱を行うことができ、例えば電極の角部における局所的な温度上昇を抑制することができる。
本技術の一実施形態では、保護膜の開口の各角部の曲率半径は、それに対向する導体板の接合面の角部の曲率半径と等しくてもよい。このような構成によると、半導体素子の角部における温度上昇を抑制しつつ、半導体素子の電極面積を比較的に大きく設計することができる。これにより、半導体素子の電極に流れる電流の密度を低減することができる。
上記に代えて、保護膜の開口の各角部の曲率半径は、それに対向する導体板の接合面の角部の曲率半径よりも大きくてもよい。このような構成によると、半導体素子の角部における温度上昇を、より確実に抑制することができる。
本技術の一実施形態では、導体板の接合面の複数の角部の曲率半径は、互いに等しくてもよい。この場合、当該曲率半径は、具体的な値に限定されず、設計上の及び/又は製造上の事情などを考慮して、適宜定めることができる。
上記構成に代えて、導体板の接合面の複数の角部の少なくとも一つの曲率半径は、接合面の複数の角部の他の少なくとも一つの曲率半径と異なっていてもよい。この場合であっても、各角部の曲率半径は、具体的な値に限定されず、設計上の及び/又は製造上の事情などを考慮して、適宜定めることができる。
本技術の一実施形態では、導体板の接合面は、はんだ層を介して、半導体素子の電極に接合されていてもよい。但し、他の実施形態として、導体板の接合面は、はんだ層に限定されず、導電性を有する他の種類の接合層を介して、半導体素子の電極に接合されてもよい。この種の接合層としては、例えば高耐熱接合材を用いた接合層であって、銀焼結層又はTLPボンディング(Transient Liquid Phase Diffusion Bonding)層等が挙げられる。
図面を参照して、実施例の半導体装置10について説明する。半導体装置10は、電源と負荷との間で電力供給を制御する電力制御装置に採用され、例えばインバータやコンバータといった電力変換回路の一部を構成することができる。ここでいう電力制御装置は、例えば電気自動車、ハイブリッド自動車、燃料電池車等に搭載されることができる。
図1に示すように、半導体装置10は、半導体素子12と複数の電力端子22及び複数の信号端子26と封止体20を備える。半導体素子12は、封止体20の内部に封止されている。複数の電力端子22及び複数の信号端子26は、封止体20から外部に亘って延びており、封止体20の内部において、半導体素子12に電気的に接続されている。ここで、封止体20は、絶縁性の材料を用いて構成されている。封止体20は、例えばエポキシ樹脂といった熱硬化性樹脂を採用することができる。封止体20は、概して板形状を有しており、第1主表面20aと、第1主表面20aの反対側に位置する第2主表面20bを有している。
図2、3、4を参照して、半導体素子12について説明する。半導体素子12は、パワー半導体素子であって、半導体基板と、複数の電極12a、12b、12cとを有する。複数の電極12a、12b、12cには、電力回路に接続される第1主電極12a及び第2主電極12bと、信号回路に接続される複数の信号電極12cとが含まれる。特に限定されないが、半導体素子12はスイッチング素子であり、第1主電極12aと第2主電極12bとの間を導通及び遮断することができる。第1主電極12a及び複数の信号電極12cは、半導体基板の一方の表面に位置しており、第2主電極12bは、半導体基板の他方の表面に位置している。半導体素子12の半導体基板を構成する材料には、例えばケイ素(Si)、炭化ケイ素(SiC)、窒化ガリウム(GaN)又は他の種類のバンドギャップが大きい半導体(ワイドギャップ半導体とも称される)材料を採用することができる。
本実施例における半導体素子12は、一例ではあるが、IGBT(Insulated Gate Bipolar Transistor)構造12eを有している。第1主電極12aは、IGBT構造12eのエミッタに接続されており、第2主電極12bは、IGBT構造12eのコレクタに接続されており、信号電極12cは、IGBT構造12eのゲートに接続されている。加えて、半導体素子12は、IGBT構造12eと並列に接続されたダイオード構造12fを有している。第1主電極12aは、ダイオード構造12fのアノードに接続されており、第2主電極12bは、ダイオード構造12fのカソードに接続されている。上記したように、半導体素子12は、いわゆるRC−IGBT(Reverse-conducting IGBT)構造を有しており、半導体基板においてIGBT構造12eとダイオード構造12fを交互に繰り返し有する。但し、半導体素子12は、RC−IGBT構造に限られず、他のスイッチング素子の構造を有していてもよい。なお、他の実施形態として、半導体素子12は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)構造を有してもよい。この場合、第1主電極12aは、MOSFET構造のソースに接続され、第2主電極12bは、MOSFET構造のドレインに接続され、信号電極12cは、MOSFET構造のゲートに接続されている。
図4に示すように、半導体素子12は、第1主電極12aと同じ側に、保護膜28を備える。保護膜28は絶縁性を有する樹脂材料であって、例えばポリイミドなどを用いて構成される。保護膜28は、半導体素子12の耐圧を維持する機能、及び半導体素子12に異物が接触することを防止する機能を有する。保護膜28は、半導体素子12の外周縁に沿って枠状に伸びており、第1主電極12aの周囲を取り囲んでいる。言い換えると、保護膜28は、複数(本実施例では二つ)の開口28aを有しており、その開口28aにおいて、第1主電極12aが露出される。また、開口28aは、複数の開口角部を有している。複数の開口角部には、第1の開口角部28c1と、第2の開口角部28c2と、第3の開口角部28c3と、第4の開口角部28c4が含まれる。第1の開口角部28c1、第2の開口角部28c2、第3の開口角部28c3、及び第4の開口角部28c4は、それぞれ所定の曲率半径で円弧状に湾曲している。ここで、第1主電極12aは、本明細書が開示する電極の一例である。
半導体装置10は、第1放熱板16及び第2放熱板18を備える。第1放熱板16及び第2放熱板18は、封止体20によって、半導体素子12と一体に封止される。第1放熱板16及び第2放熱板18は、半導体素子12を挟んで対向する。第1放熱板16は、封止体20の第2主表面16bにおいて露出されており、第2放熱板18は、封止体20の第2主表面20bにおいて露出されている。第1放熱板16及び第2放熱板18は、封止体20の内部において、半導体素子12と電気的及び熱的に接続されている。これにより、第1放熱板16、第2放熱板18は、半導体素子12の第1主電極12a、第2主電極12bにそれぞれ接続された電気回路の一部を構成するとともに、半導体素子12の熱を外部へ放熱する放熱板として機能する。
半導体装置10は、導体スペーサ14を備える。導体スペーサ14は、封止体20の内部において、半導体素子12と第2放熱板18との間に介挿されており、半導体素子12の保護膜28の開口28aに露出された第1主電極12aを覆っている。導体スペーサ14は、半導体素子12と電気的及び熱的に接続されている。従って、上記した第2放熱板18は、導体スペーサ14を介して半導体素子12と電気的及び熱的に接続されている。これにより、導体スペーサ14は、半導体素子12の第1主電極12aに接続された電気回路の一部を構成するとともに、半導体素子12の熱を外部へ放熱するための放熱経路の一部を構成する。ここで、導体スペーサ14は、本明細書が開示する導体板の一例である。この導体板は導体スペーサ14のように第2放熱板18とは別体の部材であってもよいし、導体スペーサ14が第2放熱板18と一体に形成された部材であってもよい。
以下に、第1放熱板16と、第2放熱板18と、導体スペーサ14の具体的な構成について説明する。第1放熱板16及び第2放熱板18は、概して板形状を有し、銅又は他の金属を用いて形成されている。第1放熱板16は、第1主表面16aと、第1主表面16aの反対側に位置する第2主表面16bを有している。第1放熱板16の第1主表面16aは、半導体素子12の第2主電極12bにはんだ層30を介して接合される。第1放熱板16の第2主表面16bは、封止体20の第2主表面20bにおいて、外部に露出される。第2放熱板18は、第1主表面18aと、第1主表面18aの反対側に位置する第2主表面18bを有している。第2放熱板18の第1主表面18aは、封止体20の第1主表面20aにおいて、外部に露出される。第2放熱板18の第2主表面18bは、導体スペーサ14の第1主表面14aにはんだ層34を介して接合される。なお、一例ではあるが、第2放熱板18の第2主表面18bには、余剰なはんだを受け入れるはんだ溝18cが設けられていてもよい。
導体スペーサ14は、概してブロック形状又は板形状を有し、銅又は他の金属を用いて形成されている。導体スペーサ14は、第1主表面14aと、第1主表面14aの反対側に位置する第2主表面14bと、第1主表面14aと第2主表面14bとの間に隣接する側面14sを有する。導体スペーサ14の第1主表面14aは、第2放熱板18の第2主表面18bにはんだ層34を介して接合される。導体スペーサ14の第2主表面14bは、半導体素子12の第1主電極12aにはんだ層32を介して接合される。より具体的には、導体スペーサ14の第2主表面14bは、保護膜28の開口28aを通じて、半導体素子12の第1主電極12aに接合されている。ここで、導体スペーサ14の第2主表面14bは、本明細書が開示する導体板の接合面の一例である。
なお、導体スペーサ14の第2主表面14bは、はんだ層に限定されず、導電性を有する他の種類の接合層を介して、半導体素子12の第1主電極12aに接合されてもよい。この種の接合層としては、例えば高耐熱接合材を用いた接合層であって、銀焼結層又はTLPボンディング(Transient Liquid Phase Diffusion Bonding)層等が挙げられる。他の接合(第1放熱板16及び半導体素子12の間と、導体スペーサ14及び第2放熱板18の間との接合)についても、半導体素子12及び導体スペーサ14との間の接合と同様に構成されていてもよい。
導体スペーサ14は、側面14sにおいて、複数の角部を有しており、これらの角部は湾曲している。ここで、この側面14sにおける湾曲した角部は、一例ではあるが、R面加工を施すことによって形成されている。その結果、側面14sに隣接している第2主表面14bについても、同様に湾曲した複数の角部14c1、14c2、14c3、14c4を有する。第2主表面14bの複数の角部14c1、14c2、14c3、14c4には、第1の角部14c1と、第2の角部14c2と、第3の角部14c3と、第4の角部14c4が含まれる。第2主表面14bの複数の角部14c1、14c2、14c3,14c4の各々は、それぞれ所定の曲率半径で円弧状に湾曲している。
上述したように、導体スペーサ14は、半導体素子12の保護膜28の開口28aに露出された第1主電極12aを覆っている。また、保護膜28の開口28aは湾曲した複数の開口角部28c1、28c2、28c3、28c4を有している。導体スペーサ14の第2主表面14bにおいて、第1の角部14c1は、第1の開口角部28c1に対向し、第2の角部14c2は、第2の開口角部28c2に対向し、第3の角部14c3は、第3の開口角部28c3に対向し、第4の角部14c4は、第4の開口角部28c4に対向する。なお、これらの保護膜28の開口28aの各開口角部28c1、28c2、28c3、28c4の曲率半径は、それに対向する第2主表面14bの角部14c1、14c2、14c3,14c4の曲率半径以上である。
上述したように、本実施例の半導体装置10では、半導体装置10の内部応力を緩和することを目的として、導体スペーサ14の側面14sの角部にR面加工が施されている。しかしながら、導体スペーサ14の側面14sにR面加工を施すと、半導体素子12の第1主電極12aに接合される導体スペーサ14の接合面(即ち、第2主表面14b)でも、各々の角部14c1、14c2、14c3、14c4が円弧状に湾曲することになり、その面積が縮小する。その結果、導体スペーサ14の接合面が、半導体素子12の第1主電極12a(特に、当該電極12aの各角部)を完全に覆うことができなくなり、その位置で半導体素子12の温度を意図せず上昇させるおそれがある。
上記課題を解決又は低減するために、保護膜28の開口28aは、導体スペーサ14の第2主表面14bの複数の角部14c1、14c2、14c3、14c4に対向する各位置に、円弧状に湾曲する開口角部28c1、28c2、28c3、28c4を有し、保護膜28の各開口角部28c1、28c2、28c3、28c4の曲率半径は、それに対向する導体スペーサ14の第2主表面14bの角部14c1、14c2、14c3、14c4の曲率半径以上に設計されている。このような構成によると、保護膜28の開口28aから露出する第1主電極12aの全体(特に、第1主電極12aの各開口角部28c1、28c2、28c3、28c4まで)を、導体スペーサ14によって覆うことができる。これにより、例えば第1主電極12aの角部における局所的な温度上昇を抑制することができる。
この保護膜28の各開口角部28c1、28c2、28c3、28c4の曲率半径と、導体スペーサ14の第2主表面14bの角部14c1、14c2、14c3、14c4の曲率半径は、具体的な値に限定されず、設計上の及び/又は製造上の事情などを考慮して、適宜定めることができる。本実施例で図示したように、保護膜28の開口28aの各開口角部28c1、28c2、28c3、28c4の曲率半径は、それに対向する導体スペーサ14の第2主表面14bの角部14c1、14c2、14c3、14c4の曲率半径と等しくてもよい。このような構成によると、半導体素子12の第1主電極12aの角部における温度上昇を抑制しつつ、半導体素子12の第1主電極12aの面積を比較的に大きく設計することができる。これにより、半導体素子12の第1主電極12aに流れる電流の密度を低減することができる。さらに、保護膜28の開口角部28c1、28c2、28c3、28c4の曲率半径と、導体スペーサ14の第2主表面14bの曲率半径とをそれぞれ適宜変更することで、導体スペーサ14の形状は様々に変更することができる。導体スペーサ14の一変形例について、図5、図6を参照して説明する。
図5に示すように、保護膜28の開口28aの各開口角部28c1、28c2、28c3、28c4の曲率半径は、それに対向する導体スペーサ14の第2主表面14bの角部14c1、14c2、14c3、14c4の曲率半径よりも大きくてもよい。このような構成によると、半導体素子12の角部における温度上昇を、より確実に抑制することができる。また、図4、図5に示すように、導体スペーサ14の第2主表面14bの複数の角部14c1、14c2、14c3、14c4の曲率半径は、互いに等しくてもよい。
あるいは、図6に示すように、導体スペーサ14の第1の角部14c1及び第2の角部14c2の曲率半径は、第2主表面14bの第3の角部14c3及び第4の角部14c4の曲率半径と異なっていてもよい。但し、これに限定されず、導体スペーサ14の第2主表面14bの複数の角部14c1、14c2、14c3、14c4の少なくとも一つの曲率半径が、第2主表面14bの複数の角部14c1、14c2、14c3、14c4の他の少なくとも一つの曲率半径と異なっていてよい。
本実施例の半導体装置10では、導体スペーサ14は、半導体素子12の保護膜28によって露出される第1主電極12aの全体(第1主電極12aの各角部まで)を覆っている。しかしながら、導体スペーサ14が、第1主電極12aの全体を必ずしも完全に覆う必要はない。例えば本実施例の半導体素子12はRC−IGBT構造を有しており、半導体素子12の半導体基板には、IGBT構造12eとダイオード構造12fとがストライプ状に繰り返し形成されている。ここで、ダイオード構造12fにおける発熱量は、IGBT構造12eにおける発熱量よりも少ないので、ダイオード構造12fの上方には、導体スペーサ14が必ずしも存在しなくてもよい。従って、保護膜28の開口28aを平面視したときに、開口28aの一端又は両端には、ダイオード構造12fが設けられているとよい。このような構成によると、半導体装置10の製造時において、導体スペーサ14が意図せず位置ずれしたとしても、少なくとも発熱量の多いIGBT構造12eの部分に対しては、その上方に導体スペーサ14を配置することができる。これにより、半導体素子12の温度上昇を実質的に抑制することができる。
本実施例の半導体装置10では、半導体素子12の保護膜28は、第1主電極12aを露出する二つの開口28aを有している。但し、これに限定されず、保護膜28は、少なくとも一つの開口28aを有していればよい。
本実施例の半導体装置10は、一つの半導体素子12を備えているが、半導体素子12の具体的な数については限定されない。半導体装置10は、例えば二以上の半導体素子12を備えていてもよい。
以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書、又は、図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。本明細書又は図面に例示した技術は、複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
10:半導体装置
12:半導体素子
12a:第1主電極
12b:第2主電極
12e:IGBT構造
12f:ダイオード構造
14:導体スペーサ
14a:第1主表面
14b:第2主表面
14c1、14c2、14c3、14c4:角部
14s:側面
16、18:放熱板
20:封止体
22:電力端子
26:信号端子
28:保護膜
28a:開口
28c1、28c2、28c3、28c4:開口角部
30、32、34:はんだ層
12:半導体素子
12a:第1主電極
12b:第2主電極
12e:IGBT構造
12f:ダイオード構造
14:導体スペーサ
14a:第1主表面
14b:第2主表面
14c1、14c2、14c3、14c4:角部
14s:側面
16、18:放熱板
20:封止体
22:電力端子
26:信号端子
28:保護膜
28a:開口
28c1、28c2、28c3、28c4:開口角部
30、32、34:はんだ層
Claims (6)
- 電極を有する半導体素子と、
前記半導体素子を封止する封止体と、
前記封止体の内部において、前記半導体素子の前記電極に接合された導体板と、
を備え、
前記半導体素子は、少なくとも一つの開口を有する保護膜をさらに有し、前記電極は、前記保護膜の前記少なくとも一つの開口において露出されており、
前記導体板は、前記保護膜の前記少なくとも一つの開口を通じて前記電極に接合された接合面を有し、前記接合面は、複数の角部を有するとともに、その複数の角部の各々は、円弧状に湾曲しており、
前記保護膜の前記開口は、前記接合面の前記複数の角部に対向する各位置に、円弧状に湾曲する角部を有しており、
前記保護膜の前記開口の各角部の曲率半径は、それに対向する前記接合面の前記角部の曲率半径以上である、
半導体装置。 - 前記保護膜の前記開口の各角部の曲率半径は、それに対向する前記接合面の前記角部の曲率半径と等しい、請求項1に記載の半導体装置。
- 前記保護膜の前記開口の各角部の曲率半径は、それに対向する前記接合面の前記角部の曲率半径よりも大きい、請求項1に記載の半導体装置。
- 前記接合面の前記複数の角部の曲率半径は、互いに等しい、請求項1から3のいずれか一項に記載の半導体装置。
- 前記接合面の前記複数の角部の少なくとも一つの曲率半径は、前記接合面の前記複数の角部の他の少なくとも一つの曲率半径と異なる、請求項1から3のいずれか一項に記載の半導体装置。
- 前記導体板の前記接合面は、はんだ層を介して前記半導体素子の前記電極に接合されている、請求項1から5のいずれか一項に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019095449A JP2020191367A (ja) | 2019-05-21 | 2019-05-21 | 半導体装置 |
PCT/JP2019/045862 WO2020235122A1 (ja) | 2019-05-21 | 2019-11-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019095449A JP2020191367A (ja) | 2019-05-21 | 2019-05-21 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020191367A true JP2020191367A (ja) | 2020-11-26 |
Family
ID=73455041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019095449A Pending JP2020191367A (ja) | 2019-05-21 | 2019-05-21 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2020191367A (ja) |
WO (1) | WO2020235122A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022249805A1 (ja) * | 2021-05-27 | 2022-12-01 | 株式会社デンソー | 半導体装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6304085B2 (ja) * | 2015-03-19 | 2018-04-04 | 富士電機株式会社 | 半導体装置及び半導体装置の製造方法 |
JP6457663B2 (ja) * | 2016-01-05 | 2019-01-23 | 株式会社日立製作所 | 半導体装置 |
-
2019
- 2019-05-21 JP JP2019095449A patent/JP2020191367A/ja active Pending
- 2019-11-22 WO PCT/JP2019/045862 patent/WO2020235122A1/ja active Application Filing
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2022249805A1 (ja) * | 2021-05-27 | 2022-12-01 | 株式会社デンソー | 半導体装置 |
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Publication number | Publication date |
---|---|
WO2020235122A1 (ja) | 2020-11-26 |
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