JP7310571B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7310571B2
JP7310571B2 JP2019215692A JP2019215692A JP7310571B2 JP 7310571 B2 JP7310571 B2 JP 7310571B2 JP 2019215692 A JP2019215692 A JP 2019215692A JP 2019215692 A JP2019215692 A JP 2019215692A JP 7310571 B2 JP7310571 B2 JP 7310571B2
Authority
JP
Japan
Prior art keywords
region
semiconductor element
electrode
conductor plate
solder layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019215692A
Other languages
English (en)
Other versions
JP2021086958A (ja
Inventor
佳孝 山下
正範 大島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2019215692A priority Critical patent/JP7310571B2/ja
Publication of JP2021086958A publication Critical patent/JP2021086958A/ja
Application granted granted Critical
Publication of JP7310571B2 publication Critical patent/JP7310571B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本明細書が開示する技術は、半導体装置に関する。
特許文献1には、半導体装置が開示されている。この半導体装置では、半導体素子の電極がはんだ層を介して導体板に接合されている。通常、このような構造であると、半導体素子と導体板との間のはんだ層(特に、その端部)やその近傍では、半導体装置の熱変形に伴って比較的に大きな熱応力が生じやすい。
上記の問題に関して、特許文献1の半導体装置では、半導体素子と導体板との間のはんだ層に、半導体素子から導体板へ延びる複数の細隙が設けられている。この細隙によってはんだ層は複数に分断されており、分断されたはんだ層の各々が柔軟に変形することによって、はんだ層やその近傍に生じる熱応力が緩和されると説明されている。
特開2018-67681号公報
上記した半導体装置では、各細隙の幅寸法が、半導体素子側と導体板側との両端で同等に設計されている。従って、細隙によって分断された各はんだ層は、概してブロック形状を有しており、半導体素子への接触角度(いわゆる、フィレット角度)が略直角となっている。はんだ層のフィレット角度、特に、半導体素子側のフィレット角度が大きいと、はんだ層に接続された半導体素子に、比較的に大きな熱応力が生じ得る。従って、はんだ層が複数に分断されており、それぞれが比較的に大きなフィレット角度を有していると、互いに隣接する二つのフィレット(はんだ層の端部)が、その位置で生じる半導体素子の熱応力を局所的に増大させるおそれがある。
従って、本明細書では、はんだ層が複数に分断された半導体装置において、半導体素子に生じる熱応力を抑制し得る技術を提供する。
本明細書が開示する半導体装置は、上面に電極を有する半導体素子と、下面が電極にはんだ層を介して接合された導体板とを備える。半導体素子の上面は、電極が露出する電極領域と、電極領域を分断しながら第1方向に沿って延びる第1領域とを有し、第1領域は電極領域よりもはんだ濡れ性が低い。導体板の下面は、電極領域にはんだ層を介して接合された接合領域と、接合領域を分断しながら第1方向に沿って延びる第2領域とを有し、第2領域は接合領域よりもはんだ濡れ性が低い。第1領域と第2領域とは互いに対向し、それらの間ではんだ層が分断されている。第1方向に垂直な第2方向において、第2領域の寸法は、第1領域の寸法よりも大きい。以下では、第1領域/第2領域の第2方向における寸法を、単に第1領域/第2領域の幅寸法と称することがある。
上記した半導体装置では、半導体素子の第1領域と、それに対向する導体板の第2領域とのそれぞれが、比較的に低いはんだ濡れ性を有しており、それらの間ではんだ層が分断されている。ここで、第2領域の幅寸法は、第1領域の幅寸法よりも大きい。従って、複数に分断されたはんだ層の各々は、比較的に小さなフィレット角度で半導体素子に接触する。このような構造であると、はんだ層が複数に分断され、二つのフィレットが互いに隣接する位置でも、半導体素子に生じる熱応力を有意に抑制することができる。
実施例の半導体装置10の内部構造を示す断面図。構造を明確に図示するために、図1、図2では封止体20が図示省略されている。 図1のII-II線における断面図。 導体スペーサ14の下面14bについて説明する平面図。
図1-図3を参照して、実施例の半導体装置10について説明する。半導体装置10は、電力制御装置に採用され、例えばインバータやコンバータといった電力変換回路の一部を構成することができる。ここでいう電力制御装置は、例えば電気自動車、ハイブリッド自動車、燃料電池車等に搭載されることができる。
図1に示すように、半導体装置10は、半導体素子12と、導体スペーサ14と、上側導体板16と、下側導体板18と、封止体20とを備える。半導体素子12は、封止体20の内部に封止されている。封止体20は、例えばエポキシ樹脂といった絶縁性を有する材料を用いて構成されている。封止体20は、概して板形状を有しており、互いに反対側に位置する上面20a及び下面20bを有する。上面20aには上側導体板16が露出しており、下面20bには下側導体板18が露出している。上側導体板16及び下側導体板18は、封止体20の内部において半導体素子12と電気的及び熱的に接続されている。これにより、上側導体板16及び下側導体板18は、半導体素子12に接続された電力回路の一部を構成するとともに、半導体素子12の熱を外部へ放熱する放熱板として機能する。
図1、2に示すように、半導体素子12は、主に半導体基板で構成されているとともに、互いに反対側に位置する一対の素子電極12b、12cを有する。一対の素子電極12b、12cは、半導体素子12の上面12aに位置する上面電極12bと、半導体素子12の下面に位置する下面電極12cとを含む。一対の素子電極12b、12cは、半導体基板を介して電気的に接続される。半導体素子12は、上面12aに複数の信号電極12dを有する。各信号電極12dは、不図示の信号端子に接続され、信号回路の一部を構成する。各電極12b、12c、12dは、例えばニッケル又は他の金属を用いて構成されている。ここで、上面電極12bは、本明細書が開示する技術における電極の一例である。
半導体素子12は、上面12a上に、保護膜12pを備えており、保護膜12pは、上面電極12bを露出する複数の開口12wを有する。保護膜12pは、半導体素子12の外周縁12eに沿って枠状に伸びており、上面電極12bの周囲を取り囲んでいる。保護膜12pは、絶縁性を有する樹脂材料であって、例えばポリイミドなどを用いて構成される。保護膜12pは、半導体素子12の耐圧を維持する機能、及び半導体素子12に異物が接触することを防止する機能を有する。
半導体素子12は、パワー半導体素子であって、例えば、IGBT(Insulated Gate Bipolar Transistor)である。但し、半導体素子12はIGBTに限られず、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)又はダイオードであってもよい。なお、半導体素子12の数や種類については、特に限定されない。半導体素子12を構成する半導体材料には、例えばケイ素(Si)、炭化ケイ素(SiC)、窒化ガリウム(GaN)又は他の種類の半導体材料を採用することができる。
導体スペーサ14は、上側導体板16と半導体素子12との間に介挿されている。導体スペーサ14は、概してブロック形状を有しており、上面14aと、上面14aの反対側に位置する下面14bを有する。導体スペーサ14は、例えば銅又は他の金属といった導体材料を用いて形成されている。導体スペーサ14の上面14aは、後述する上側導体板16の下面16bにはんだ層22を介して接合される。導体スペーサ14の下面14bは、半導体素子12の上面電極12bにはんだ層24を介して接合される。なお、導体スペーサ14の下面14bには、金属めっき膜が設けられている。金属めっき膜は、例えばニッケル等の金属材料を用いて構成されている。ここで、導体スペーサ14は、本明細書が開示する技術における導体板の一例である。
上側導体板16及び下側導体板18は、半導体素子12を挟んで対向している。上側導体板16及び下側導体板18は、概して板形状又は直方体形状を有しており、例えば銅又は他の金属といった導体材料を用いて形成されている。上側導体板16は、上面16aと、その反対側に位置する下面16bを有する。上側導体板16の上面16aは、封止体20の上面20aにおいて露出されている。前述したが、上側導体板16の下面16bは、導体スペーサ14の上面14aにはんだ層22を介して接合される。これにより、上側導体板16は、導体スペーサ14を介して、半導体素子12と電気的及び熱的に接続されている。
上側導体板16と同様に、下側導体板18は、上面18aと、その反対側に位置する下面18bを有する。下側導体板18の上面18aは、半導体素子12の下面電極12cとはんだ層26を介して接合される。これにより、下側導体板18は、上述したように半導体素子12と電気的及び熱的に接続されている。また、下側導体板18の下面18bは、封止体20の下面20bにおいて露出されている。
ここで、半導体素子12の上面12a及び導体スペーサ14の下面14b詳細について説明する。半導体素子12の上面12aは、電極領域Aeと、第1領域A1とを有する(図2参照)。電極領域Aeは、保護膜12pの開口12w内に位置しており、半導体素子12の上面12aに露出している。第1領域A1は、保護膜12pに覆われた範囲の一部であって、特に、互いに隣接する開口12wの間に位置する部分である。従って、第1領域A1は、電極領域Aeを分断しながら、第1方向d1に沿って延びている。加えて、第1領域A1は、電極領域Aeよりもはんだ濡れ性が低い。
なお、ここでいうはんだ濡れ性は、溶融したはんだに対する親和性を表しており、その領域のはんだ濡れ性が高いほど、はんだはその領域上において濡れ広がりやすい。言い換えると、はんだ濡れ性が低いほど、その領域上においてはんだは濡れ広がり難くなる。
図3に示すように、導体スペーサ14の下面14bは、接合領域Abと、第2領域A2を有する。接合領域Abは、半導体素子12の電極領域Aeに対向する範囲であり、電極領域Aeにはんだ層24を介して接合される。第2領域A2は、接合領域Abを分断しながら第1方向d1に沿って延びている。加えて、第2領域A2では、レーザ照射によって金属めっき膜が酸化されており、接合領域Abよりもはんだ濡れ性が低くなっている。第2領域A2は、半導体素子12の第1領域A1と互いに対向しており、第1領域A1及び第2領域A2との間ではんだ層24が分断されている(図1参照)。なお、第2方向d2において、第2領域A2の寸法(即ち、幅寸法W2)は第1領域A1の寸法(即ち、幅寸法W1)よりも大きい。ここで、第2方向d2は、第1方向d1に垂直な方向である。従って、第2方向d2は、電極領域Aeが露出された複数の位置(即ち、複数の開口12w)を通過する方向を示す。
上記したように、本実施例では、導体スペーサ14の第2領域A2が、レーザ照射によって金属めっき膜が酸化されている。これにより、第2領域A2は、第2領域A2以外の他の金属めっき膜上(即ち、接合領域Ab)よりもはんだ濡れ性が低くなっている。しかしながら、レーザ照射による金属めっき膜の酸化に限られず、第2領域A2のはんだ濡れ性は、他の手法によって低減されてもよい。
本実施例の半導体装置10では、半導体素子12の上面電極12bが、はんだ層24を介して導体スペーサ14に接合されている。一般に、このような構造であると、はんだ層24(特に、その端部)やその近傍では、半導体装置10の熱変形に伴って比較的に大きな熱応力が生じやすい。特に、はんだ層24のフィレット角度、特に、半導体素子12側のフィレット角度が大きいと、はんだ層24に接続された半導体素子12に、比較的に大きな熱応力が生じ得る。この点に関して、本実施例の半導体装置10では、はんだ層24が複数に分断されているので、それぞれのはんだ層24が仮に大きなフィレット角度(例えば90度以上)を有していると、互いに隣接する二つのフィレット(はんだ層24の端部)が、その位置で生じる半導体素子12の熱応力を局所的に増大させるおそれがある。
上記課題を解決するために、本実施例の半導体装置10では、半導体素子12の第1領域A1と、それに対向する導体スペーサ14の第2領域A2とのそれぞれが、比較的に低いはんだ濡れ性を有しており、それらの間ではんだ層24が分断されている。ここで、第2領域A2の幅寸法W2は、第1領域A1の幅寸法W1よりも大きい。従って、複数に分断されたはんだ層24の各々は、比較的に小さなフィレット角度で半導体素子12に接触する。このような構造であると、はんだ層24が複数に分断され、二つのフィレットが互いに隣接する位置でも、半導体素子12に生じる熱応力を有意に抑制することができる。
また、導体スペーサ14が第2領域A2を有していない従来構造の半導体装置の場合、互いに隣接する開口12wの間において、はんだの濡れ広がりに個体差があり、それに起因して、半導体装置の素子電極の寿命にもばらつきが生じていた。本実施例の半導体装置10では、互いに隣接する開口12wの間において、はんだが濡れ広がることはなく、それに起因して素子電極12b、12cの寿命がばらつくことを防止することができる。
本実施例の半導体装置10の製造方法については、従来の導体スペーサ14に代えて、第2領域A2が形成された導体スペーサ14を用意するのみでよい。従って、半導体装置10は、従来の製造工程を利用して製造することができる。
本実施例の半導体装置10は、一つの半導体素子12を備えている。但し、半導体素子12の数は限定されず、半導体装置10は、二つ以上の半導体素子12を備えていてもよい。
本実施例の半導体装置10は、上側導体板16及び下側導体板18が封止体20の両面20a、20bから露出する両面冷却構造を有している。但し、半導体装置10は、両面冷却構造に限定されない。例えば、上側導体板16は、封止体20の上面20aに露出することなく、封止体20の内部に埋設されていてもよい。このような構造であると、半導体装置10は、下側導体板18のみが封止体20の下面20bから露出する片面冷却構造を有することになる。
以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書、又は、図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。本明細書又は図面に例示した技術は、複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
10:半導体装置
12:半導体素子
12a:上面
12b、12c:素子電極
14:導体スペーサ
14a:上面
14b:下面
16、18:導体板
20:封止体
22、24、26:はんだ層
A1:第1領域
A2:第2領域
Ab:接合領域
Ae:電極領域
d1:第1方向
d2:第2方向
W1:第1領域の幅寸法
W2:第2領域の幅寸法

Claims (1)

  1. 上面に電極を有する半導体素子と、
    下面が前記電極にはんだ層を介して接合された導体板と、
    を備え、
    前記半導体素子の前記上面は、前記電極が露出する電極領域と、前記電極領域を分断しながら第1方向に沿って延びる第1領域とを有し、前記第1領域は前記電極領域よりもはんだ濡れ性が低く、
    前記導体板の前記下面は、金属めっき膜で被覆されているとともに、前記電極領域に前記はんだ層を介して接合された接合領域と、前記金属めっき膜を構成する金属の酸化膜で被覆されているとともに、前記接合領域を分断しながら前記第1方向に沿って延びる第2領域とを有し、前記第2領域は前記接合領域よりもはんだ濡れ性が低く、
    前記第1領域と前記第2領域とは互いに対向し、それらの間で前記はんだ層が分断されており、
    前記第1方向に垂直な第2方向において、前記第2領域の寸法は、前記第1領域の寸法よりも大きい、
    半導体装置。
JP2019215692A 2019-11-28 2019-11-28 半導体装置 Active JP7310571B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019215692A JP7310571B2 (ja) 2019-11-28 2019-11-28 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019215692A JP7310571B2 (ja) 2019-11-28 2019-11-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2021086958A JP2021086958A (ja) 2021-06-03
JP7310571B2 true JP7310571B2 (ja) 2023-07-19

Family

ID=76088424

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019215692A Active JP7310571B2 (ja) 2019-11-28 2019-11-28 半導体装置

Country Status (1)

Country Link
JP (1) JP7310571B2 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203096A (ja) 2005-01-24 2006-08-03 Matsushita Electric Ind Co Ltd 実装体およびその製造方法
JP2009200250A (ja) 2008-02-21 2009-09-03 Nec Corp 半導体素子の実装構造
JP2014212265A (ja) 2013-04-19 2014-11-13 新電元工業株式会社 半導体装置およびその製造方法
JP2015176871A (ja) 2014-03-12 2015-10-05 株式会社東芝 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203096A (ja) 2005-01-24 2006-08-03 Matsushita Electric Ind Co Ltd 実装体およびその製造方法
JP2009200250A (ja) 2008-02-21 2009-09-03 Nec Corp 半導体素子の実装構造
JP2014212265A (ja) 2013-04-19 2014-11-13 新電元工業株式会社 半導体装置およびその製造方法
JP2015176871A (ja) 2014-03-12 2015-10-05 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2021086958A (ja) 2021-06-03

Similar Documents

Publication Publication Date Title
US12125823B2 (en) Semiconductor device including inner conductive layer having regions of different surface roughness
US20190103402A1 (en) Semiconductor device
US11201099B2 (en) Semiconductor device and method of manufacturing the same
JP7310571B2 (ja) 半導体装置
US10566295B2 (en) Semiconductor device
US20220392819A1 (en) Semiconductor device and method of manufacturing the same
JP7306248B2 (ja) 半導体モジュール
WO2020235122A1 (ja) 半導体装置
JP7118205B1 (ja) 半導体装置及びそれを用いた半導体モジュール
US11302612B2 (en) Lead frame wiring structure and semiconductor module
JP7172846B2 (ja) 半導体装置
US20230146758A1 (en) Semiconductor device
US10847448B2 (en) Semiconductor device and method of manufacturing the same
WO2021095146A1 (ja) 半導体装置
CN108447917B (zh) 半导体二极管和带有半导体二极管的电子电路组件
JP2021097113A (ja) 半導体装置
JP2019009280A (ja) 半導体装置
JP2020064925A (ja) 半導体装置、半導体装置の製造方法
JP7095641B2 (ja) 半導体装置
JP2021111719A (ja) 半導体装置
JP7272113B2 (ja) 半導体装置
JP7106891B2 (ja) 半導体装置
JP2021034701A (ja) 半導体装置
WO2020144907A1 (ja) 半導体装置
JP2021027241A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20200210

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20200720

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230324

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230606

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230619

R151 Written notification of patent or utility model registration

Ref document number: 7310571

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151