JP2020181915A - 半導体装置および機器 - Google Patents

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章宏 河野
鈴木　幸伸
Yukinobu Suzuki
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Takayasu Kanesada
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Abstract

【課題】 導電体層と絶縁体層との間の剥がれの発生を低減する。【解決手段】 導電体部３１０と絶縁体部４１０の間にシリコンおよび銅を含有する中間領域５１が位置しており、導電体部３２０と絶縁体部４２０の間にシリコンおよび銅を含有する中間領域５２が位置しており、中間領域５１の最高窒素濃度は、中間領域５２の最高窒素濃度よりも高い。【選択図】 図１１

Description

本発明は、半導体装置に関する。
銅を主成分とする導電体層を備える半導体装置においては、導電体層を覆う絶縁体層を設けることで、銅の拡散が抑制される。
特許文献１には、半導体部材同士を接合した半導体装置において、配線層の間には拡散防止膜が形成されていることが開示されている。
特許文献２には、光電変換部を有する半導体基板と、半導体基板の上方に形成された導電層と、導電層の上方に形成された拡散防止層と、入射光を光電変換部に集光する光導光部と、を備えた光電変換装置が開示されている。
特開２０１２−２５６７３６号公報 特開２０１７−１８８５７２号公報
特許文献１の半導体装置において、拡散防止膜が導電層から剥がれてしまう可能性がある。特許文献２の光電変換装置では、導電層と拡散防止膜との間の膜剥がれの発生が低減されるが、改良の余地がある。
そこで本発明は、銅を主成分とする導電体層と、導電体層を覆う絶縁体層との間の剥がれの発生が低減された半導体装置を提供することを目的とする。
上記課題を解決するための手段は、
半導体層と、基板と、を備え、
前記半導体層と前記基板とが互いに積層された半導体装置であって、
銅を主成分とし、第１導電体部を有する第１導電体層と、
前記第１導電体層を覆い、第１絶縁体部を有する第１絶縁体層と、
銅を主成分とし、第２導電体部を有する第２導電体層と、
前記第２導電体層を覆い、第２絶縁体部を有する第２絶縁体層と、
を前記半導体層と前記基板との間に備え、
前記第１導電体部と前記第１絶縁体部との間の距離は、前記第１導電体層の厚さよりも小さく、
前記第１導電体部と前記第１絶縁体部の間にシリコンおよび銅を含有する第１領域が位置しており、
前記第２導電体部と前記第２絶縁体部との間の距離は、前記第２導電体層の厚さよりも小さく、
前記第２導電体部と前記第２絶縁体部の間にシリコンおよび銅を含有する第２領域が位置しており、
前記第１領域の最高窒素濃度は、前記第２領域の最高窒素濃度よりも高い、
ことを特徴とする。
また、上記課題を解決するための手段は、
半導体基板と、
前記半導体基板の上に配された、窒素および炭素の少なくとも一方を含むシリコン化合物からなる誘電体部材と、を備える半導体装置であって、
銅を主成分とし、導電体部を有する第１導電体層と、
前記第１導電体層を覆い、第１絶縁体部を有する第１絶縁体層と、
銅を主成分とし、第２導電体部を有する第２導電体層と、
前記第２導電体層を覆い、第２絶縁体部を有する第２絶縁体層と、
を前記半導体基板と前記誘電体部材との間に備え、
前記誘電体部材の前記半導体層の側の第１面は凹凸を有し、
前記誘電体部材の前記第１面とは反対側の第２面は前記第１面よりも平坦であり、
前記第１導電体部と前記第１絶縁体部との間の距離は、前記第１導電体層の厚さよりも小さく、前記第１導電体部と前記第１絶縁体部の間にシリコンおよび銅を含有する第１領域が位置しており、
前記第２導電体部と前記第２絶縁体部との間の距離は、前記第２導電体層の厚さよりも小さく、前記第２導電体部と前記第２絶縁体部の間にシリコンおよび銅を含有する第２領域が位置しており、
前記第１領域の最高窒素濃度は、前記第２領域の最高窒素濃度よりも高い、
ことを特徴とする。
本発明によれば、半導体装置における導電体層と絶縁体層との間の剥がれの発生を低減するうえで有利な技術を提供することができる。
半導体装置を説明する断面模式図。 中間領域の元素プロファイルを説明する図。 中間領域の形成方法を説明する断面模式図。 中間領域の化学状態を説明する図。 実施例１の半導体装置を説明する断面模式図。 実施例１の半導体装置の製造方法を説明する断面模式図。 実施例１の半導体装置の製造方法を説明する断面模式図。 実施例１の半導体装置の製造方法を説明する断面模式図。 実施例２の半導体装置を説明する断面模式図。 実施例３の半導体装置を説明する断面模式図。 半導体装置を説明する断面模式図、窒素濃度の関係を示す表。 機器を説明する模式図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。なお、同様の名称で異なる符号を付した構成については、適宜、第１構成、第２構成、第３構成などと、「第○」をつけて区別してよい。
図１（ａ）は半導体装置ＡＰＲの形態１に係る断面模式図であり、図１（ｂ）は半導体装置ＡＰＲの形態２に係る断面模式図である。図１１は、半導体装置ＡＰＲの断面の一部の拡大図である。
半導体装置ＡＰＲは、半導体層１０と、基板２０と、を備え、半導体層１０と基板２０とが互いに積層されている。典型的な半導体層１０にはトランジスタやダイオード等の半導体素子が形成されている。基板２０は半導体層を含む半導体基板でありうるが、絶縁体基板であってもよいし、導電体基板であってもよい。半導体基板である典型的な基板２０にはトランジスタやダイオード等の半導体素子が形成されている。本実施形態は、半導体層１０の厚さは、基板２０の厚さよりも小さい場合に好適である。半導体層１０の厚さは例えば１〜１００μｍでありうる。基板２０の厚さは例えば５０〜１０００μｍでありうる。基板２０の厚さは５０〜５００μｍであってもよい。
半導体装置ＡＰＲは、導電体層３１と、絶縁体層４１と、導電体層３２と、絶縁体層４２と、を半導体層１０と基板２０との間に備える。導電体層３１は、銅を主成分とし、導電体部３１０を有する。絶縁体層４１は、導電体層３１を覆い、絶縁体部４１０を有する。導電体層３２は、銅を主成分とし、導電体部３２０を有する。絶縁体層４２は、導電体層３２を覆い、絶縁体部４２０を有する。
また、半導体装置ＡＰＲは、導電体層３３と、絶縁体層４３と、導電体層３４と、絶縁体層４４と、を半導体層１０と基板２０との間に備える。導電体層３３は、銅を主成分とし、導電体部３３０を有する。絶縁体層４３は、導電体層３３を覆い、絶縁体部４３０を有する。導電体層３４は、銅を主成分とし、導電体部３４０を有する。絶縁体層４４は、導電体層３４を覆い、絶縁体部４４０を有する。
また、半導体装置ＡＰＲは、層間絶縁層４６と、層間絶縁層４７と、層間絶縁層４８と、層間絶縁層４９と、を備える。層間絶縁層４６と、層間絶縁層４７と、層間絶縁層４８と、層間絶縁層４９の各々はトレンチを有し、層間絶縁層４６、４７、４８、４９の各々トレンチの中に、導電体層３１、３２、３３、３４が配されている。このように、導電体層３１、３２、３３、３４はダマシン構造を有している。
以下の説明において、導電体層は配線層として機能し、絶縁体層は導電体層に含まれる銅に対する拡散防止層として機能するものとするが、これに限定されるものではない。
導電体部３１０と絶縁体部４１０との間の距離は、導電体層３１の厚さよりも小さい。導電体部３１０と絶縁体部４１０の間にシリコンおよび銅を含有する中間領域５１が位置している。導電体部３２０と絶縁体部４２０との間の距離は、導電体層３２の厚さよりも小さい。導電体部３２０と絶縁体部４２０の間にシリコンおよび銅を含有する中間領域５２が位置している。
導電体部３３０と絶縁体部４３０との間の距離は、導電体層３３の厚さよりも小さい。導電体部３３０と絶縁体部４３０の間にシリコンおよび銅を含有する中間領域５３が位置している。導電体部３４０と絶縁体部４４０との間の距離は、導電体層３４の厚さよりも小さい。導電体部３４０と絶縁体部４４０の間にシリコンおよび銅を含有する中間領域５４が位置している。
上述した、導電体部３１０、３２０、３３０、３４０と絶縁体部４１０、４２０、４３０、４４０との間の距離を満たす場合に、導電体部３１０、３２０、３３０、３４０と絶縁体部４１０、４２０、４３０、４４０は近接しているということができる。同様に、導電体部３１０、３２０、３３０、３４０と絶縁体部４１０、４２０、４３０、４４０との間の距離を満たす場合に、導電体層３１、３２、３３、３４と絶縁体層４１、４２、４３、４４は近接しているということができる。
絶縁体層４１、４２、４３、４４の厚さは、導電体層３１、３２、３３、３４に近接する絶縁体層４１、４２、４３、４４の厚さよりも小さくてもよい。導電体部３１０と絶縁体部４１０との間の距離は、絶縁体層４１の厚さよりも小さくてよい。導電体部３２０と絶縁体部４２０との間の距離は、絶縁体層４２の厚さよりも小さくてよい。導電体部３３０と絶縁体部４３０との間の距離は、絶縁体層４３の厚さよりも小さくてよい。導電体部３４０と絶縁体部４４０との間の距離は、絶縁体層４４の厚さよりも小さくてよい。
図１（ａ）、（ｂ）には不図示だが、図１１（ａ）に示す様に、導電体層３１には、導電体層３１に近接する絶縁体層４１を貫通してプラグ３６が接続されている。導電体層３２には、導電体層３２に近接する絶縁体層４２を貫通してプラグ３７が接続されている。導電体層３３には、導電体層３３に近接する絶縁体層４３を貫通してプラグ３８が接続されている。導電体層３４には、導電体層３４に近接する絶縁体層４４を貫通してプラグ３９が接続されている。プラグ３６、３７、３８、３９は、導電体層３１、３２、３３、３４へ電気的に接続された導電部材であり、中間領域５１、５２、５３、５４に接触している。つまり、導電部材（プラグ３６、３７、３８、３９）が、中間領域５１、５２、５３、５４を介して導電体層３１、３２、３３、３４へ電気的に接されている。プラグ３６、３７、３８、３９は、デュアルダマシン構造を有する導電体層によって構成されうる。例えば、図１（ａ）において、導電体層３２に接続されるプラグ３７はデュアルダマシン構造を有する導電体層３１によって構成されうる。同様に、導電体層３４に接続されるプラグ３９はデュアルダマシン構造を有する導電体層３３によって構成されうる。なお、プラグ３６、３８は無くてもよい。また、導電体層３１、３３に接続するプラグ３６、３８の導電部の材料は、また、導電体層３２、３４に接続するプラグ３７、３９の導電部の材料と異なっていてもよい。例えば、導電体層３１、３３に接続するプラグ３６、３８の導電部の材料がタングステンであり、かつ、導電体層３２、３４に接続するプラグ３７、３９の導電部の材料が銅であってもよい。プラグ３６、３７、３８、３９は主たる部分である導電部の周囲にバリアメタル部を含みうる。バリアメタル部の材料はチタン、窒化タンタル、炭化チタン、タンタル、窒化タンタル、炭化タンタル等の金属あるいは金属化合物である。プラグ３６、３７、３８、３９のバリアメタル部は、プラグ３６、３７、３８、３９の導電部と層間絶縁層４６、４７、４８、４９との間、プラグ３６、３７、３８、３９の導電部と絶縁体層４１、４２、４３、４４との間に配される。また、プラグ３６、３７、３８、３９のバリアメタル部は、プラグ３６、３７、３８、３９の導電部と導電体層３１、３２、３３、３４との間に配される。上述したように、プラグ３６、３７、３８、３９は中間領域５１、５２、５３、５４に接触するが、詳細には、プラグ３６、３７、３８、３９のバリアメタル部が中間領域５１、５２、５３、５４に接触しうる。プラグ３６、３７、３８、３９のバリアメタル部は、プラグ３６、３７、３８、３９の導電部と中間領域５１、５２、５３、５４との間に位置することになる。
本実施形態の半導体装置ＡＰＲは、半導体層１０と、接合部材６１と、接合部材６１と半導体層１０との間の構造体（配線構造体）と、を含む部品１を備える。また、半導体装置ＡＰＲは、基板２０と、接合部材６２と、接合部材６２と基板２０との間の構造体（配線構造体）と、を含む部品２を備える。そして、部品１と部品２とが接合部材６１と接合部材６２とによって接合されている。
接合部材６１と接合部材６２の接合形態は、接着剤を用いたもの、絶縁体同士の直接接合によるもの、導電体同士の直接接合によるもの、絶縁体同士の直接接合と導電体同士の直接接合とが接合面６０内に共存したもの（ハイブリッド接合）などを採用できる。部品２の導電体層３１、３２と、部品１の導電体層３２、３４は、電気的接続手段によって電気的に接続されていてもよい。電気的接続手段としては、半導体層１０および／または基板２０を貫通する貫通電極、パターニングされた導電体同士の直接接合、バンプなどを採用できる。
部品１と部品２の機能は特に限定されない。部品１と部品２の一方がアナログ回路を有し、部品１と部品２の他方がデジタル回路を有してもよい。部品１と部品２の一方がメモリやセンサを有し、部品１と部品２の他方がプロセッサやコントローラを有してもよい。部品１と部品２の一方がメモリを有し、部品１と部品２の他方がセンサを有してもよい。部品１と部品２の一方がプロセッサを有し、部品１と部品２の他方がコントローラを有してもよい。部品２は、支持部材であってもよいし、インターポーザーのような配線部材であってもよい。基板２０に設けられたＭＯＳトランジスタのゲート長が、半導体層１０に設けられたＭＯＳトランジスタのゲート長よりも小さくてもよい。基板２０に設けられたＭＯＳトランジスタのゲート絶縁膜が、半導体層１０に設けられたＭＯＳトランジスタのゲート絶縁膜よりも薄くてもよい。半導体層１０と基板２０の少なくとも一方には、フォトダイオードなどの光電変換部が設けられていてもよい。
図２（ａ）は、中間領域５１あるいは中間領域５３を構成する元素の濃度分布を示しており、図２（ｂ）は、中間領域５２あるいは中間領域５４を構成する元素の濃度分布を示している。図２（ａ）、（ｂ）に示す元素濃度分布は、ＸＰＳ（Ｘ線光電子分光法）により測定したものであるが、ＳＩＭＳ（二次イオン質量分析法）やＥＤＸ（エネルギー分散型Ｘ線分析法）によっても測定することもできる。ここでは、シリコン（Ｓｉ）と窒素（Ｎ）、炭素（Ｃ）、銅（Ｃｕ）の濃度を示している。中間領域５１、５２、５３、５４に含まれる元素は主にシリコン（Ｓｉ）と窒素（Ｎ）と炭素（Ｃ）と銅（Ｃｕ）でありうるが、水素（Ｈ）や酸素（Ｏ）、フッ素（Ｆ）、塩素（Ｃｌ）、アルゴン（Ａｒ）、金属等の他の元素を含んでいてもよい。中間領域５１、５２、５３、５４に含まれうる銅以外の金属元素は、例えばプラグ３６、３７，３８、３９にも含まれうる金属元素であり、例えばチタン（Ｔｉ）やタンタル（Ｔａ）である。
中間領域５１の最高窒素濃度は、中間領域５２の最高窒素濃度よりも高い。中間領域５３の最高窒素濃度は、中間領域５４の最高窒素濃度よりも高い。中間領域５１の最高窒素濃度は、中間領域５４の最高窒素濃度よりも高い。中間領域５３の最高窒素濃度は、中間領域５２の最高窒素濃度よりも高い。このように、導電体層３１、３３と絶縁体層４１、４３は、相対的に最高窒素濃度の高い中間領域５１、５３を介して配置される。導電体層３２、３４と絶縁体層４２、４４は、相対的に最高窒素濃度の低い中間領域５２、５４を介して配置される。このような最高窒素濃度の関係を満たすことにより、導電体層３１、３３と絶縁体層４１、４３との間の密着性は、導電体層３２、３４と絶縁体層４２、４４との間の密着性よりも高くなる。また、このような最高窒素濃度の関係を満たすことにより、導電体層３２、３４とプラグ３７、３９との間の接続抵抗は、導電体層３１、３３とプラグ３６、３８との間の接続抵抗よりも低くなる。このような最高窒素濃度と、密着性と、接続抵抗と、の関係を活用するのが本実施形態の特徴である。
全ての導電体層３１、３２、３３、３４において、それに近接する絶縁体層４１、４２、４３、４４の密着性を高めるために、全ての導電体層３１、３２、３３、３４に付随する中間領域５１、５２、５３、５４の窒素濃度を同様に高くすることも考えられる。しかしそうすると、上述したように接続抵抗が高くなるため、配線抵抗が高くなり、半導体装置ＡＰＲの性能が低くなってしまう。全ての導電体層３１、３２、３３、３４において、それに接続されたプラグ３６、３７、３８、３９と接続抵抗を低くするために、全ての導電体層３１、３２、３３、３４に付随する中間領域５１、５２、５３、５４の窒素濃度を同様に低くすることも考えられる。しかしそうすると、上述したように密着性が低くなるため、半導体装置の信頼性が低くなってしまう。そこで、密着性を高めることが適した導電体層に付随する中間領域の最高窒素濃度を、接続抵抗を低くすることが適した導電体層に付随する中間領域の最高窒素濃度よりも高くするのがよい。
形態１において、半導体層１０と導電体層３１との間の距離は、半導体層１０と導電体層３２との間の距離よりも小さい。形態１において、基板２０と導電体層３１との間の距離は、基板２０と導電体層３２との間の距離よりも大きい。形態１において、半導体層１０と導電体層３３との間の距離は、半導体層１０と導電体層３４との間の距離よりも大きい。形態１において、基板２０と導電体層３３との間の距離は、基板２０と導電体層３４との間の距離よりも小さい。形態１において、半導体層１０と導電体層３１との間の距離、および、半導体層１０と導電体層３２との間の距離は、半導体層１０と導電体層３３との間の距離、および、半導体層１０と導電体層３４との間の距離よりも大きい。形態１において、基板２０と導電体層３１との間の距離、および、基板２０と導電体層３２との間の距離は、基板２０と導電体層３３との間の距離、および、基板２０と導電体層３４との間の距離よりも小さい。
例えば、接合面６０では応力が生じやすく、接合面６０の近くでは導電体層と絶縁体層との間での剥離が生じる可能性が高い。そこで、図１（ａ）に示した形態１では、接合面６０と基板２０との間において、導電体層３２より接合面６０に近い導電体層３１に付随する中間領域５１の最高窒素濃度を、導電体層３２に付随する中間領域５２の最高窒素濃度よりも高くしている。また、接合面６０と半導体層１０との間において、接合面６０と半導体層１０との導電体層３４より接合面６０に近い導電体層３３に付随する中間領域５３の最高窒素濃度を、導電体層３４に付随する中間領域５４の最高窒素濃度よりも高くしている。つまり、これにより、接合面６０の近くの導電体層と、これに近接する絶縁体層との間での剥離を抑制することができる。また、このような接合面６０を介して部品１、２を接合する場合には、部品１、２のそれぞれの接合面に対して研磨による平坦化が行われる。この際の研磨でも力が加わりうるが、中間領域５１、５３の最高窒素濃度を、中間領域５２、５４の最高窒素濃度よりも高くしていることにより、研磨時における接合面の近くの導電体層と、これに近接する絶縁体層との間での剥離を抑制することができる。
半導体層１０、基板２０の表面１１、２１は、配線構造体を構成する絶縁体や導電体と界面を成すため、半導体層１０、基板２０の表面１１、２１の近くでは応力が生じやすい。そのため、半導体層１０、基板２０の表面１１、２１の近くでは導電体層と絶縁体層との間での剥離が生じる可能性がある。そこで、図１（ｂ）に示した形態２では、部品２において、導電体層３２より表面２１に近い導電体層３１に付随する中間領域５１の最高窒素濃度を、導電体層３２に付随する中間領域５２の最高窒素濃度よりも高くしている。また、部品１において、導電体層３４より表面１１に近い導電体層３３に付随する中間領域５３の最高窒素濃度を、導電体層３４に付随する中間領域５４の最高窒素濃度よりも高くしている。これにより、表面１１、２１の近くの導電体層と、これに近接する絶縁体層との間での剥離を抑制することができる。また、半導体層１０、基板２０を所定の厚さに薄化する場合には、部品１、２のそれぞれの半導体層１０、基板２０の裏面１２、２１に対して研磨による薄化が行われる。基板２０の薄化は必須ではないが、基板２０の薄化が行われる場合には、基板２０の厚さは５０〜５００μｍ程度となる。この際の研磨でも力が加わりうるが、中間領域５１、５３の最高窒素濃度を、中間領域５２、５４の最高窒素濃度よりも高くしていることにより、研磨時における裏面１２、２２の近くの導電体層と、これに近接する絶縁体層との間での剥離を抑制することができる。
図１１（ｂ）には形態１〜１０における中間領域Ａ、Ｂ、Ｃ、Ｄの最高窒素濃度の高低関係を示している。ここで、中間領域Ａ、Ｂ、Ｃ、Ｄは、中間領域５１、５２、５３、５４のいずれかに相当する。半導体層１０からの距離が中間領域Ａ、中間領域Ｂ、中間領域Ｃ、中間領域Ｄの順で大きくなるものとする。換言すれば、基板２０からの距離が中間領域Ｄ、中間領域Ｃ、中間領域Ｂ、中間領域Ａの順で大きくなるものとする。また、中間領域Ｃと中間領域Ｂとの間には接合面６０があるものとする。最高窒素濃度が「高」である領域が中間領域５１、５３に相当し、最高窒素濃度が「低」である領域が中間領域５２、５４に相当する。なお、最高窒素濃度が「高」である領域同士の最高窒素濃度は異なっていてもよく、最高窒素濃度が「低」である領域同士の最高窒素濃度も異なっていてもよい。形態１では、上述のように中間領域Ａ，Ｄが中間領域５４、５２に相当し、中間領域Ｂ、Ｃが中間領域５３、５１に相当する。形態２では、上述のように中間領域Ａ，Ｄが中間領域５３、５１に相当し、中間領域Ｂ、Ｃが中間領域５４、５２に相当する。つまり、形態２において、半導体層１０と導電体層３１との間の距離は、半導体層１０と導電体層３２との間の距離よりも大きい。
形態３は、形態１の部品２と形態２の部品１とを組み合わせたものに相当する。半導体層１０は基板２０よりも薄いため、より半導体層１０に近い方で応力の影響を受けやすい。そこで、部品１については半導体層１０の表面１１の近くでの応力や、半導体層１０の薄化時の応力を考慮して、半導体層１０の表面１１の近くでの導電体層とそれに近接する絶縁体層の密着力を高めている。一方、部品２については、形態１と同様に、接合面６０での応力を考慮して、接合面６０の近くでの絶縁体層の密着力を高めている。
形態４は、形態１の部品１と形態２の部品２とを組み合わせたものに相当する。半導体装置ＡＰＲの使用時において、基板２０の温度が半導体層１０の温度より高くなりやすい場合には、基板２０の表面２１の近くで応力が生じやすい。そこで、部品２では、基板２０の表面２１の近くでの導電体層とそれに近接する絶縁体層の密着力を高めている。一方、部品１については、形態１と同様に、接合面６０での応力を考慮して、接合面６０の近くでの導電体層とそれに近接する絶縁体層の密着力を高めている。
形態５では、部品２における複数の導電体層において、相対的に最高窒素濃度の高い中間領域を適用している。半導体装置ＡＰＲの使用時において、基板２０の温度が半導体層１０の温度より高くなりやすい場合には、部品２において応力が生じやすい。そこで、部品２では、複数の導電体層とそれに近接する絶縁体層の密着力を高めている。部品１における複数の導電体層において、相対的に最高窒素濃度の低い中間領域を適用している。これにより、半導体層１０と基板２０との間の配線抵抗の増大を抑制できる。
形態６では、部品２における複数の導電体層において、相対的に最高窒素濃度の低い中間領域を適用している。これにより、部品２における配線抵抗を低減するために、部品２における複数の導電体層において、相対的に最高窒素濃度の低い中間領域を適用して、プラグと導電体層との接触抵抗を低くしている。これにより、部品２の配線構造体におけるＲＣ遅延を低減して、部品２の高速動作を実現できる。部品１では、基板２０に比べて薄い半導体層１０を用いているため、複数の導電体層において、相対的に最高窒素濃度の高い中間領域を適用して、密着力を高めている。
どの導電体層に付随する中間領域の最高窒素濃度を高くし、どの導電体層に付随する中間領域の最高窒素濃度を低くするかは、導電体層から、接合面６０、表面１１、２１、裏面１２、２２までの距離の関係によって決めることが好ましい。これらの面の中でも、研磨面となる接合面６０や裏面１２、裏面２２までの距離によって決めることがより好ましい。部品１においては、接合面６０と裏面１２のいずかに最も近い導電体層を特定し、当該導電体層に付随する中間領域の最高窒素濃度を、他の導電体層に付随する中間領域の最高窒素濃度よりも高くすればよい。部品２においては、接合面６０と裏面２２のいずかに最も近い導電体層を特定し、当該導電体層に付随する中間領域の最高窒素濃度を、他の導電体層に付随する中間領域の最高窒素濃度よりも高くすればよい。たとえば、形態１において、半導体層１０と導電体層３１との間の距離が、半導体層１０の厚さよりも小さい場合には、導電体層３１と接合面６０との距離が、導電体層３１と裏面１２との距離よりも小さくなりうる。
中間領域５１、５３において、窒素とシリコンとが結合していることが、導電体層３１、３３と絶縁体層４１、４３との間の密着性を高めるうえで好ましい。中間領域５１、５３において、銅とシリコンとが結合していることが、導電体層３１、３３と絶縁体層４１、４３との間の密着性を高めるうえで好ましい。
絶縁体層４１、４３および絶縁体層４２、４４はシリコンを含む。典型的には絶縁体層４１、４３および絶縁体層４２、４４は、シリコン化合物層である。絶縁体層４１、４３および絶縁体層４２、４４は炭素を含む。絶縁体層４１、４３および絶縁体層４２、４４はシリコン炭化物層である。絶縁体層４１、４３および絶縁体層４２、４４を構成するシリコン炭化物は、シリコンと炭素以外の元素を含んでよく、例えば酸素および／または窒素を含みうる。絶縁体層４１、４３および絶縁体層４２、４４は、例えばＳｉＣであり、ＳｉＣＮ、ＳｉＣＯである。絶縁体層４１、４３および絶縁体層４２、４４は、シリコン窒化物層であってもよい。
中間領域５１、５３の最高窒素濃度は、導電体部３１０、３３０の窒素濃度よりも高いことが好ましい。導電体部３１０、３３０の窒素濃度が極端に高いと、導電体層３１，３２の抵抗が増大してしまうからである。中間領域５１、５３の最高窒素濃度は、絶縁体部４１０、４３０の窒素濃度よりも高くてよい。絶縁体部４１０、４３０の窒素濃度が極端に高いと、絶縁体層４１、４３の誘電率が高くなり、配線容量が増大してしまうからである。
中間領域５１はシリコン濃度と銅濃度が等しい境界部分５１０を有しうる。中間領域５２はシリコン濃度と銅濃度が等しい境界部分５２０を有しうる。中間領域５３はシリコン濃度と銅濃度が等しい境界部分５３０を有しうる。中間領域５４はシリコン濃度と銅濃度が等しい境界部分５４０を有しうる。境界部分５１０、５３０における窒素濃度が、境界部分５２０、５４０における窒素濃度よりも高いことが、導電体層３１、３３と絶縁体層４１、４３との間の密着性を高めるうえで好ましい。境界部分５１０、５３０における窒素濃度は、境界部分５１０、５３０におけるシリコン濃度および境界部分５１０、５３０における銅濃度よりも低いことが、導電体層３１、３３とプラグ３６、３７との間の接続抵抗を低くするうえで好ましい。中間領域５１、５３の最高窒素濃度は１．０原子％以上１０原子％未満でありうる。中間領域５２の最高窒素濃度は１．０原子％未満でありうる。中間領域５２、５４は窒素を含有しなくてもよく、その場合の中間領域５２、５４の最高窒素濃度は０原子％である。
図１（ｃ）は半導体装置ＡＰＲの形態７に係る断面模式図である。形態７として、接合面６０と基板２０との間に導電体層が存在していない形態があげられる。この場合、基板２０は例えば半導体層１０を支持するための支持基板として用いられ、基板２０は半導体層を有することは必須ではない。部品１の接合面は、支持基板しての基板２０と接合部材６２を含む部品２との接合面６０として用いられる。形態７においては、形態１、４における中間領域Ａと中間領域Ｂの最高窒素濃度の関係を満たす。すなわち、図１（ｃ）に示す様に、相対的に最高窒素濃度が低い中間領域５３に付随する導電体層３３および絶縁体層４３は、相対的に最高窒素濃度が低い中間領域５４に付随する導電体層３４および絶縁体層４４よりも、半導体層１０から遠く、基板２０に近い。形態８は、形態７を変形したもので、形態２、３における中間領域Ａと中間領域Ｂの最高窒素濃度の関係を満たす。しかし、接合面６０の平坦化のことを優先すると、形態１，４における中間領域Ａと中間領域Ｂの最高窒素濃度の関係と同様の関係を満たす形態７が、形態８よりも好ましい。図１（ｃ）に示す形態では、中間領域５３に付随する導電体層３３および絶縁体層４３と接合面６０との距離が、中間領域５４に付随する導電体層３４および絶縁体層４４と裏面１２との距離よりも小さい。そのため、接合面６０の平坦化のことを優先することが好ましい。裏面２０の研磨のことを優先する場合には、中間領域５３に付随する導電体層３３および絶縁体層４３と裏面１２との距離が、中間領域５４に付随する導電体層３４および絶縁体層４４と接合面６０との距離よりも小さくなればよい。 図１（ｄ）は半導体装置ＡＰＲの形態９に係る断面模式図である。形態９として、接合面６０および部品１が存在してない形態があげられる。接合面６０が研磨によって平坦化された研磨面であることを上述したが、このような研磨面は接合面６０のみに適用されるものではない。形態９の半導体装置ＡＰＲは、半導体基板である基板２０の上に配された、窒素および炭素の少なくとも一方を含むシリコン化合物（窒化シリコンや炭化シリコン）からなる誘電体部材７０を備える。基板２０と誘電体部材７０との間には、導電体層３１、３２と絶縁体層４１、４２が位置している。基板２０と導電体層３１との間の距離は、基板２０と導電体層３２との間の距離よりも大きい。誘電体部材７０の基板２０の側の下面は凹凸を有し、誘電体部材７０の下面とは反対側の上面は下面よりも平坦である。例えば、誘電体部材７０の上面の高低差は、下面の高低差の１／１０未満でありうる。誘電体部材７０の上面と導電体層３１との間の距離は、誘電体部材７０の上面と導電体層３２との間の距離よりも小さい。誘電体部材７０は、絶縁体層４１、層間絶縁層４６で囲まれた部分を有する、さらに、誘電体部材７０は、絶縁体層４２、層間絶縁層４７で囲まれた部分を有していてもよい。本例で誘電体部材７０の下面が凹凸を有するのは誘電体部材７０の下地の絶縁体膜（絶縁体層４１、層間絶縁層４６、絶縁体層４２、層間絶縁層４７）に孔が形成されているからである。誘電体部材７０の下面が凹凸を有する形態はこれに限らず、アルミニウム配線などにより形成された凹凸を、パッシベーション膜としての誘電体部材７０が覆うことによって誘電体部材７０の下面が凹凸を有していてもよい。
誘電体部材７０に平坦な上面を形成するために、基板２０の上において、例えば誘電体部材７０の上面を研磨によって平坦化する場合がある。この研磨時に生じうる応力によって、誘電体部材７０と基板２０との間において、導電体層とそれに近接した絶縁体層との間で剥がれが生じうる。そこで、相対的に高い最高窒素濃度を有する中間領域５１を、導電体層３１の導電体部３１０と、導電体層３１に近接した絶縁体層４１の絶縁体部４１０との間に設けることで、剥がれを抑制できる。一方、導電体層３１よりも誘電体部材７０から離れた導電体層３２については、導電体層３１よりも絶縁体層４２が剥がれる可能性が低い。そこで、相対的に低い最高窒素濃度を有する中間領域５２を導電体層３２の導電体部３２０と、導電体層３２に近接した絶縁体層４２の絶縁体部４２０との間に設けることで、配線抵抗の増大を抑制できる。形態１０は、形態９を変形したもので、形態２、４における中間領域Ａと中間領域Ｂの最高窒素濃度の関係を満たす。つまり、誘電体部材７０の上面と導電体層３１との間の距離は、誘電体部材７０の上面と導電体層３２との間の距離よりも大きい。これにより、基板２０の近傍で生じうる応力に対する、導電体層３２と絶縁体層４１の間の剥がれを抑制できる。しかし、誘電体部材７０の上面の平坦化のことを優先すると、形態１，３における中間領域Ｃと中間領域Ｄの最高窒素濃度と同様の関係を満たす、形態９が形態１０よりも好ましい。
図３を用いて、中間領域５１，５２、５３，５４の形成方法を説明する。図３（ａ）に示すのは、層間絶縁層４６、４８にエッチングにより、溝４５を形成する。次に図３（ｂ）に示すように、銅に対する導電性の拡散防止材料（バリアメタル）として、ＴａやＴｉ、ＴａＮ、ＴｉＮなどからなるバリアメタル膜３５をＰＶＤやＣＶＤにより形成する。次に導電体層の材料として、電解メッキにより銅を主成分とする導電体膜３０をバリアメタル膜３５上に形成する。次に図３（ｃ）に示すように、ＣＭＰ（化学機械研磨）にて導電体膜３０とバリアメタル膜３５のうち、溝４５の外に位置する部分を除去する。これにより、銅を主成分とする導電体層３１，３３が形成される。次に、導電体層３１，３３の表面にシリコンを添加する。これは、シリコンを含んだガス、例えばシランガスに、導電体層３１、３３（および層間絶縁層４６）を曝露する。このとき、層間絶縁層４６は反応せずに、銅を主成分とする導電体層３１，３３の表面に選択的にシリコンが導入されうる。次に窒素を含むガス、例えば窒素やアンモニアの混合ガスのプラズマに導電体層３１、３３（および層間絶縁層４６）を曝露する。そうすると、プラズマ中の窒素と導電体層３１、３３に導入されたシリコンとが反応しＳｉ−Ｎ結合が生じる。これにより、銅に窒素を導入することができる。このように、あらかじめシリコンを導入しておくことで、効率的に銅を窒化することができる。次に図３（ｅ）に示すように、絶縁体層４１，４３を形成する。絶縁体層４１、４３は銅の拡散防止性を考慮するだけでなく、配線間容量を考慮し、抵誘電率の材料やストレスマイグレーションの懸念から応力の低い材料を選択することが好ましい。例えば炭素を含むシリコン化合物である、ＳｉＣ、ＳｉＣＮ、またはＳｉＮが適当である。このとき、絶縁体層４１、４３と導電体層３１の界面近傍に窒素濃度が高い中間領域５１、５３があることで、絶縁体層４１、４３と導電体層３１の密着性が向上する。
なお、中間領域５２、５４については、図３（ａ）、（ｂ）、（ｃ）と同様に導電体層３２、３４を形成した後、シリコンの導入や窒素の導入を行わないことで、中間領域５１、５３よりも最高窒素濃度を低くすることができる。中間領域５２、５４におけるシリコンと銅の混合領域は、シリコンを含む絶縁体層４２、４４の一部に導電体層３２、３４の銅が拡散することで形成されうる。
図４に導電体層と絶縁体層と界面近傍の結合状態（化学状態）についてＸＰＳを用いて分析した結果の一例を示す。この分析に当たっては、銅からなる導電体層と、ＳｉＣからなる絶縁体層を用いている。図４（ａ）は上述のシリコン導入と窒素導入を行った場合の中間領域５１，５３の結合プロファイルであり、図４（ｂ）は上述のシリコン導入と窒素導入を行わなかった場合の中間領域５２，５４の結合プロファイルである。界面の結合状態とＸＰＳで測定した結果、窒素濃度が低い、導電体層３２、３４と絶縁体層４２、４４の界面近傍（中間領域５２，５４）には、Ｓｉ−Ｎ結合の強度（任意単位）が３程度である。これに対し、窒素濃度が高い、導電体層３１、３２と絶縁体層４１、４３の界面近傍（中間領域５１，５３）では、Ｓｉ−Ｎ結合の強度が４〜８である。Ｓｉ−Ｎ結合があることで、例えば絶縁体層４１、４３としてＳｉＣを用いた場合、良好な結合であるＣｕ−ＳｉＮとの結合と、さらにＳｉＮ−ＳｉＣの結合を形成することで、密着性の良い導電体層と絶縁体層を形成できる。絶縁体層と導電体層の界面の結合として、Ｓｉとの結合である、Ｓｉ−Ｎ結合とＳｉ−Ｃｕ結合が存在している。深さ方向の位置の比較として図２（ａ）、（ｂ）に示したＣｕの濃度を示している。図４（ｂ）に示すように、中間領域５２、５４では、Ｓｉ−Ｃｕの結合ピークが見られるのに対し、Ｓｉ−Ｎ結合の明瞭なピークが見られず、測定誤差程度のＳｉ−Ｎ結合しか検出されなかった。それに対し図４（ａ）に示すように、中間領域５１、５３では、Ｓｉ−Ｎの結合ピークが明瞭に観測されており、また、Ｓｉ−Ｃｕとは別の結合ピークとして観測されている。これにより絶縁体層（ＳｉＣ）と導電体層（Ｃｕ）との界面近傍に、Ｓｉ−Ｎ結合が１〜１０ｎｍ程度の範囲で存在していることが明確である。
実施例１は形態１に対応する実施例である。
図５は本発明の実施形態に係る半導体装置ＡＰＲの断面模式図である。半導体装置ＡＰＲは、互いに積層された半導体層１００、半導体基板２００を備える。半導体装置ＡＰＲは、半導体層１００と半導体基板２００との間に配された配線構造体０１０と、配線構造体０１０と半導体基板２００との間に配された配線構造体０２０と、を備える。半導体装置ＡＰＲにおいては配線構造体０１０と配線構造体０２０とが接合されている。配線構造体０１０と配線構造体０２０との接合は、配線構造体０１０の接合領域３１１と配線構造体０２０の接合領域３２１で構成された接合面３００で成されている。接合面３００は、接合領域３１１の表面と接合領域３２１の表面とを含む。
配線構造体０１０は、層間絶縁層１０３、コンタクトプラグ１０４、導電体層１０５、絶縁体層１０５９、層間絶縁層１０６、ビアプラグ１０７、導電体層１０８、絶縁体層１０８９、層間絶縁層１０９、ビアプラグ１１０、導電体層１１１を含む。配線構造体０２０は、層間絶縁層２０３、コンタクトプラグ２０４、導電体層２０５、絶縁体層２０５９、層間絶縁層２０６、ビアプラグ２０７、導電体層２０８、絶縁体層２０８９、層間絶縁層２０９、ビアプラグ２１０、導電体層２１１を含む。また、ビアプラグ１０７，２０７は導電体層１０５、導電体層２０５と導電体層１０８、導電体層２０８を各々接続し、ビアプラグ１１０，２１０は、導電体層１０８、導電体層２０８と導電体層１１１、２１１を各々接続する。さらにコンタクトプラグ２０４、導電体層２０５、ビアプラグ２０７、導電体層２０８、ビアプラグ２１０、導電体層２１１を形成する工程で形成されるガードリング２４０があり、ガードリング２４０は開口４００の外側を囲う構成である。
配線構造体０１０、０２０は導電体層１１１、２１１の上に配された絶縁体膜１１２、２１２と、導電体部１１３、２１３を各々含む。導電体部１１３，２１３は絶縁体膜１１２、２１２に設けられた凹部の中に埋め込まれたダマシン構造を有する。導電体部１１３、２１３の少なくとも一部は、配線構造体０１０、０２０の導電体層１１１、２１１に接続している。特に、導電体層１１１は外部から接続するための電極１１１０を含む。本例では導電体部１１３、２１３はデュアルダマシン構造を有している。導電体部１１３、２１３のうち、デュアルダマシン構造のトレンチに対応する領域が、接合領域３１１、３２１に含まれる。導電体部１１３のうち、デュアルダマシン構造のビアに対応する領域が導電体層１１１、２１１への接続領域３１２、３２２に含まれる。
導電体部１１３、２１３の主成分は好ましくは銅であるが、これに限定されることはなく、導電体部１１３、２１３の主成分は金や銀であってもよい。絶縁体膜１１２、２１２の主成分は好ましくはシリコン化合物である。また、ウェハ接合時に生じるアライメントズレによる導電体部１１３、２１３の接合ズレによる金属の拡散が懸念される。この対策として、絶縁体膜１１２、２１２を、金属の拡散を防止する層（例えば窒化シリコン層）と酸化シリコン層を積層して金属の拡散の影響を防ぐ複層膜構造にしてもよい。これに限定されることはなく、絶縁体膜１１２、２１２の主成分は樹脂であってもよい。
半導体層１００、半導体基板２００の素子領域（活性領域）は、ＳＴＩ構造を有する素子分離１０１、２０１により画定される。
半導体層１００には複数のトランジスタ１０２が設けられている。半導体層１００の複数のトランジスタはＣＭＯＳ回路を構成しうる。光電変換装置としての半導体装置ＡＰＲでは、半導体層１００の集積回路は、画素信号を処理する、ＡＤ変換回路やノイズ除去回路などの信号処理回路を含みうる。
半導体基板２００にはフォトダイオード２２０とフローティングディフュージョン２２１が設けられている。半導体基板２００に設けられたゲート電極２０２はフォトダイオード２２０の電荷をフローティングディフュージョン２２１に転送する。このほか、半導体基板２００にはフォトダイオード２２０で生成された電荷を画素信号に変換する画素回路ＰＸＣが設けられている。画素回路ＰＸＣは、リセットトランジスタ、増幅トランジスタ、選択トランジスタなどの画素トランジスタを含みうる。
光電変換装置としての半導体装置ＡＰＲでは、半導体基板２００の上に、金属酸化膜３１７、反射防止膜３１６、絶縁膜３１３、カラーフィルタ３１４、マイクロレンズ３１５が配置されている。絶縁膜３１３中に、例えばタングステンなどの金属膜で形成されるＯＢ領域を形成するための遮光膜や、各画素の光が混色しないように分離のための遮光壁を含みうる。
導電体層と導電材料として主に銅が用いられる。配線構造体０１０において、導電体層１０５と絶縁体層１０５９の界面の窒素濃度よりも、導電体層１０８と絶縁体層１０８９の界面の窒素濃度の方が高い。窒素濃度は、半導体層１００に近い導電体層よりも遠い導電体層と絶縁体層との界面の方が高い。導電体層と絶縁体層の界面の窒素濃度が高いと、導電体層と絶縁体層との密着性が向上するが、配線の抵抗上昇や配線表面のヒロックの発生が起きる懸念がある。そのため、微細な配線が求められる半導体層１００に近い、導電体層１０５には用いない方が良く、微細な配線の必要性が低い導電体層１０８に用いることが望ましい。同様に配線構造体０２０において、導電体層２０５と絶縁体層２０５９の界面の窒素濃度よりも、導電体層２１１と絶縁体層２１１９の界面の窒素濃度の方が高い。窒素濃度は、半導体基板２００に近い導電体層よりも遠い導電体層と絶縁体層との界面の方が高いことが望ましい。半導体基板２００から遠く、接合面３００に近い導電体層と絶縁体層の界面の窒素濃度が高いことが望ましい。例えばＳｉ−Ｎ結合が多いことが挙げられる。これにより薄膜化の機械的負荷に耐えうる半導体装置が実現でき、半導体装置の信頼性を向上することが出来る。
図６〜図８を用いて、図５に示した半導体装置ＡＰＲの製造方法を説明する。
図６（ａ）に示すように、第１部品００１を準備する。第１部品００１は、半導体層１００、素子分離１０１、ゲート電極１０２、層間絶縁膜１０３、コンタクトプラグ１０４を含む。さらに第１部品００１は、導電体層１０５、絶縁体層１０５９、層間絶縁層１０６を含む。導電体層１０５の形成と絶縁体層１０５９の形成の間には、図３を用いて説明したような窒素の導入を行っていない。
次に、図６（ｂ）に示すように、層間絶縁層１０６にデュアルダマシン法によって、ビアプラグ１０７を有する導電体層１０８を形成する。導電体層１０８に対して、図３を用いて説明したような窒素の導入を行う。窒素が導入された導電体層１０８の上に、絶縁体層１０８９、層間絶縁層１０９を形成する。絶縁体層１０８９は例えば、炭化シリコン層である。層間絶縁層１０９は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等である。また膜の層構成としては、１種類の材質からなる単層構成であってもよいし、複数の材質からなる複層構成であってもよい。次に絶縁体膜１１２の表面からエッチングにより溝を形成して、ＰＶＤやＣＶＤにより基板表面の全面にわたり導電体を形成して溝を導電体で埋め込む。導電体を化学機械研磨やエッチバック等により基板表面の導電体を除去することで、層間絶縁層１０９にビアプラグ１１０を形成する。
次に、導電体膜を形成する。導電体膜の材質はアルミニウムなどがあり得る。次に、導電体膜をパターンニングする。パターニングはフォトリソグラフィーとエッチングによりおこない、導電体層１１１を形成する。パターニングによって、導電体膜の一部は電極１１１０となる。本図例では導電体層は３層としたが、導電体層の数は任意に選択可能である。また、本図例では半導体層１００の表面にＭＯＳトランジスタのみを配置しているが、本実施形態はこれに限ったものではない。例えば、ＭＯＳキャパシタ、トレンチキャパシタ、半導体層１００の一部を利用した抵抗、ポリシリコンを利用した抵抗などを配置することも可能である。また、導電体層間にＭＩＭキャパシタなどを配置することも可能である。
次に図６（ｂ）に示すように、絶縁体膜１１２を形成する。絶縁体膜１１２は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等である。例えば、シリコン酸化膜を形成したのちに化学機械研磨による平坦化を行うことで、次の工程以降で、段差起因で低下する問題を軽減することができる。また絶縁体膜１１２の層構成としては、１種類の材質からなる単層構成であってもよいし、ウェハ接合時に生じるアライメントズレによる導電体部２１３と導電体部１１３との接合ズレによる、導電体部２１３の金属の拡散が懸念される。そこで、金属の拡散を防止する層（例えば窒化シリコン層）と酸化シリコン層を積層して金属の拡散の影響を防ぐ膜構造などのように、複数の材質からなる複層構成であってもよい。
次に図６（ｃ）に示すように、絶縁体膜１１２に導電体部を埋め込むための複数の凹部１１３０を形成する。複数の凹部１１３０の少なくとも一部は、導電体層１１１に達するビアホールを有するように形成される。なお、この凹部１１３０はチップ全体で適切な密度で配置する。凹部１１３０はトレンチと、トレンチの底に配されたビアホールを含む。トレンチは接合領域３１１に、ビアホールは接続領域３１２に形成される。
次に図６（ｄ）に示すように、導電体材料１１３１を基板表面の全面にわたって形成する。その際、凹部１１３０は導電体材料１１３１で埋め込まれる。導電体材料１１３１の材質としては銅があり得る。
次に図６（ｅ）に示すように、化学機械研磨法により余分な導電体材料１１３１を除去して、導電体部１１３を形成する。以上により、接合前の部品００１が完成する。なお、この化学機械研磨時に導電体部１１３がチップ全体で適切な密度で形成されるため、化学機械研磨によるディッシングやエロージョンが抑制される。よって、接合前の部品００１の基板表面の平坦性が向上する。ウェハ接合の際の段差起因で生じる問題を低減することができる。
また、図７（ｆ）に示すように、部品００２を準備する。部品００２は、半導体基板２００、素子分離２０１、ゲート電極２０２、層間絶縁層２０３、コンタクトプラグ２０４からなる。半導体基板２００にはフォトダイオード２２０とフローティングディフュージョン２２１が設けられている。また半導体基板２００には、分離領域２３０が形成される。分離領域２３０は、ウェハ接合時の薄化する際に露出する深さが好ましく、ＳＩＮ膜などの絶縁膜で埋め込んで形成する。部品００２は、さらに導電体層２０５、絶縁体層２０５９、層間絶縁層２０６、導電体層２０８、導電体層２０５と導電体層２０８を接続するビアプラグ２０７からなる。部品００２はさらに、層間絶縁層２０９、導電体層２１１、導電体層２０８、絶縁体層２０８９と導電体層２１１、絶縁体層２１１９と、導電体層２１１を接続するビアプラグ２１０からなる。さらにコンタクトプラグ２０４、導電体層２０５、ビアプラグ２０７、導電体層２０８、ビアプラグ２１０、導電体層２１１を形成する工程で形成されるガードリング２４０がある。図では、導電体層数は３層からなるが、導電体層数は任意に選択可能である。
各導電体層と絶縁体層との界面の最高窒素濃度は、半導体基板２００に近い導電体層２０５、絶縁体層２０５９よりも、半導体基板２００から遠い導電体層２１１、絶縁体層２１１９との界面の最高窒素濃度が高い。導電体層２０５の形成と絶縁体層２０５９の形成の間には、図３を用いて説明したような窒素の導入を行っていない。導電体層２０８の形成と絶縁体層２０８９の形成の間には、図３を用いて説明したような窒素の導入を行っていない。導電体層２１０の形成と絶縁体層２１１９の形成の間には、図３を用いて説明したような窒素の導入を行っている。窒素を導入して最高窒素濃度を高くする方法は、図３を用いて説明したのでここでは省略する。
また、本例では半導体基板２００の表面にＭＯＳトランジスタのみを配置しているが、これに限ったものではない。例えば、ＭＯＳキャパシタ、トレンチキャパシタ、半導体基板２００の一部を利用した抵抗、ゲート電極２０２を利用した抵抗などを配置することも可能である。また、導電体層間にＭＩＭキャパシタなども配置することも可能である。
次に絶縁体膜２１２を形成する。絶縁体膜２１２は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等である。また膜の層構成としては、１種類の材質からなる単層構成であってもよいし、ウェハ接合時に生じるアライメントズレによる導電体部１１３、２１３の接合ズレによる金属の拡散が懸念される。そこで、金属の拡散を防止する膜（例えばＳＩＮ膜）と酸化膜を積層して金属の拡散の影響を防ぐ膜構造などのように、複数の材質からなる複層構成であってもよい。
次に図７（ｇ）に示すように、絶縁体膜２１２に導電体部を埋め込むための複数の凹部２１３０を形成する。凹部２１３０はトレンチと、トレンチの底に配されたビアホールを含む。複数の凹部２１３０の少なくとも一部は導電体層２１１に達するビアホールを有するように形成される。トレンチは接合領域３２１に、ビアホールは接続領域３２２に形成される。なお、この凹部２１３０はチップ全体で適切な密度で配置する。
次に図７（ｈ）に示すように、導電体材料２１３１を基板表面の全面にわたって形成する。その際、凹部２１３０は導電体材料２１３１で埋め込まれる。導電体材料２１３１の材質としては銅があり得る。
次に図７（ｉ）に示すように、化学機械研磨により余分な導電体材料２１３１を除去して、導電体層２１１に接続された導電体部２１３を形成する。以上により、接合前の部品００２が完成する。なおこの化学機械研磨時に、凹部２１３０はチップ全体で適切な密度で配置されているので、化学機械研磨によるディッシングやエロージョンが抑制される。よって、接合前の部品００２の基板表面の平坦性が向上する。
次に図８（ｊ）に示すように、部品００２を反転させて、部品００１と部品００２を接合面３００で接合する。接合後は部品００１の上に部品００２が積層された構造となる。その際、部品００１と部品００２の表面が平坦なので、接合不良を低減できる。例えば、ウェハの接合はプラズマ活性化接合法により仮接合を行い、その後、例えば３５０℃の熱処理を行うことで接合面３００の絶縁体膜１１２と絶縁体膜２１２とを接合し、また、導電体部１１３と導電体部２１３とを接合することで行われる。
次に図８（ｋ）に示すように、部品００２の半導体基板２００を数１０〜数μｍ程度の厚さになるまで薄化する。薄化の方法としては、バックグラインド、化学機械研磨、エッチング等がある。また分離領域２３０が露出するまで薄化するのが好ましい。その際、部品００１と部品００２には機械的負荷が大きくかかり、接合面３００や、配線構造体０１０、配線構造体０２０の密着性が低い箇所で剥がれが生じてしまい、信頼性が低下してしまう。本件では、密着性が低くなる半導体層１００、半導体基板２００から遠い、または接合面３００に近い導電体層１０８や導電体層２１１にて密着性と高めているため、剥がれが生じず、信頼性が高い半導体装置が可能となる。次に、部品００２の半導体基板２００表面に金属酸化膜３１７、反射防止膜３１６、絶縁膜３１３を形成する。金属酸化膜３１７は、例えば、酸化ハフニウム膜、酸化アルミニウム膜等である。反射防止膜３１６は、例えば、酸化タンタル膜等である。絶縁膜３１３は、半導体装置において一般的に使用されている材質の中から任意に選択しうる。例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等である。また膜の層構成としては、１種類の材質からなる単層構成であってもよいし、複数の材質からなる積層構成であってもよい。また図示はしないが、絶縁膜３１３中に、例えばタングステンなどの金属膜で形成されるＯＢ領域を形成するための遮光膜や、各画素の光が混色しないように分離のための遮光壁を形成してもよい。次に半導体基板２００の上にカラーフィルタ３１４やマイクロレンズ３１５を形成することができる。
次に図５に示すように、積層された基板の最上層表面から電極１１１０の一部を露出する開口４００をエッチングで形成する。開口４００形成のためのエッチングにはフォトレジストマスクが用いられる。エッチングは、例えばドライエッチングで行うことができる。開口４００の外側に、分離領域２３０があることで半導体基板２００にある素子へのドライエッチングで生じるチャージアップの影響を低減することができる。また、ガードリング２４０も分離領域２３０の外側にあるのでチャージアップの影響を受けて破壊される可能性を低減することができる。その後、ダイシングやワイヤボンディングにより開口４００に電極１１１０に接続した導電部材を形成するなどの後工程の組み立て工程を経て、半導体装置ＡＰＲは完成する。
実施例２は形態７に対応する実施例である。
実施例２について図９を用いて説明する。図９に示すように、実施例２の半導体装置ＡＰＲは、裏面照射型光電変換装置である。実施例２の半導体装置ＡＰＲは半導体基板５０２を備え、半導体基板５０２は、光が入射する裏面と、裏面とは反対側の表面と、を有する。また、半導体基板５０２は、入射した光を光電変換し信号電荷を蓄積する光電変換部６０１と、表面にトランジスタ５０５と、を有する。画素領域５５２には複数の画素が２次元状に配されている。各画素は光電変換部６０１と画素トランジスタを有する。画素トランジスタは例えば、転送トランジスタ、増幅トランジスタ、リセットトランジスタ、選択トランジスタである。画素トランジスタはこれらトランジスタの一部、もしくは全てである。さらに画素トランジスタは公知の他のトランジスタを有していてもよい。画素領域５５２は、撮像用の受光画素が配された受光領域５５０と、暗電流成分の信号を読み出すための遮光画素が配された遮光領域５５１に分けられる。また、半導体基板５０２は、周辺回路領域５５３を有する。周辺回路領域５５３には、画素領域５５２からの読み出し回路や、デジタル信号処理回路などと有する。さらに、半導体基板５０２は、裏面に固定電荷膜６２０を有する。固定電荷膜６２０の上には絶縁層６４０を有し、絶縁層６４０上には遮光層６５０を有する。遮光層６５０は、遮光領域５５１と周辺回路領域５５３上にあり、画素領域５５２上にはない。絶縁層６４０上及び、遮光層６５０上に絶縁層６６０を有する。絶縁層６４０は、遮光層６５０により生じる段差を解消する狙いがある。絶縁層６６０上には、カラー材料層６７０を有し、さらにその上にマイクロレンズ６８０を有する。
半導体基板５０２の表面側には、配線構造体０５０を備える。配線構造体０５０は、層間絶縁層５０６、コンタクトプラグ５０７を含む。配線構造体０５０は、導電体層５０８、絶縁体層５０８９、層間絶縁層５０９、ビアプラグ５１６、導電体層５１１、絶縁体層５１１９、層間絶縁層５１２、ビアプラグ５１３、導電体層５１４、絶縁体層５１４９、絶縁層５１５を含む。ビアプラグ５１６は導電体層５０８と導電体層５１１を接続し、ビアプラグ５１３は導電体層５１１と導電体層５１４を接続する。配線構造体０５０は、半導体装置ＡＰＲの強度を高めるために、支持基板５６０が設けられている。支持基板５６０としては、例えば、シリコン基板を用いることができるがガラス基板でもよい。支持基板５６０と導電体層０５０の絶縁層５１５とは、例えば、プラズマ活性化接合法により接合することができる。
配線構造体０５０において、導電体層５１４は、比較的配線幅が太く、導電体層と絶縁体層との密着性が弱くなる。ここで、導電体層５０８と絶縁体層５０８９の界面近傍の最高窒素濃度よりも、導電体層５１４と絶縁体層５１４９の界面近傍の最高窒素濃度の方が高い。窒素濃度を高める方法としては、図３で説明した方法を採用できる。導電体層５１４と絶縁体層５１４９の界面近傍の最高窒素濃度が高いことで、導電体層５１４と絶縁体層５１４９の密着性が向上する。半導体基板５０２の裏面側は、光電変換効率を向上させるために薄化を図る必要があるが、その際のＣＭＰにより機械的負荷が配線構造体０５０にかかる。その際に導電体層５１４と絶縁体層５１４９が剥がれることを、導電体層５１４と絶縁体層５１４９の界面近傍の最高窒素濃度を高くすることより抑制し、信頼性の高い半導体装置ＡＰＲの提供が可能になる。また、導電体層５１４以外の導電体層５０８、５１１については、絶縁体層５０８９，５１１９との界面近傍の最高窒素濃度を低くすることより、ビアプラグ５１６、５１３との接続抵抗の増大を抑制し、高速な動作や低消費電力を実現することができる。
実施例３は形態９に対応する実施例である。
実施例３について、図１０を用いて説明する。図１０に示すように実施例３の半導体装置ＡＰＲは、半導体基板７０１を備える。ＳＴＩ構造を有する素子分離７０２は半導体基板７０１の素子領域（活性領域）を画定する。半導体装置ＡＰＲは、半導体基板７０１上にトランジスタ７０６を有する。半導体基板７０１は、画素領域７５０と周辺回路領域７５１を有する。画素領域７５０には、複数の画素が２次元状に配されている。また、画素領域７５０には、半導体基板７０１に、入射した光を光電変換し電荷を蓄積する光電変換部７０３を備える。各画素は画素トランジスタを有し、画素トランジスタは例えば、転送トランジスタ、増幅トランジスタ、リセットトランジスタ、選択トランジスタである。周辺回路領域７５１には、画素領域からの読み出し回路や、デジタル信号処理回路などを有する。周辺回路領域７５１の半導体基板７０１のトランジスタのソース・ドレインはコバルトシリサイドやニッケルシリサイドなどのシリサイド層を有しうる。半導体基板７０１のトランジスタのゲート電極はシリサイド層や金属層、金属化合物層を有しうる。半導体基板７０１のトランジスタのゲート絶縁膜は、窒化シリコン膜あるいは金属酸化膜でありうる。
半導体基板７０１の上に配線構造体０７０を有する。配線構造体０７０は、層間絶縁層７０７、コンタクトプラグ７０８を含む。配線構造体０７０は、導電体層７１０、絶縁体層７１０９、層間絶縁層７１１、ビアプラグ７１２、導電体層７１３、絶縁体層７１３９、層間絶縁層７１５、ビアプラグ７１６、導電体層７１７、絶縁体層７１７９、層間絶縁層７２０を含む。ビアプラグ７１２は導電体層７１０と導電体層７１３を接続し、ビアプラグ７１６は導電体層７１３と導電体層７１７を接続する。半導体基板７０１上には窒化シリコンからなる誘電体部材７０が位置する。誘電体部材７０は導光部７２１を有する。導光部７２１は、光電変換部７０３への入射光の光効率を高めることが目的であり、光電変換部７０３上に存在しうる。導光部７２１は、層間絶縁層７０７、絶縁体層７１０９、層間絶縁層７１１、絶縁体層７１３９、層間絶縁層７１５、絶縁体層７１７９、層間絶縁層７２０に囲まれている。導光部７２１と光電変換部７０３との間には、導光部７２１用の孔を形成する際のエッチストップ層７２２が位置している。導光部７２１の上面は、光効率を高めるため、導電体層７１７よりも上に存在する。導光部７２１内部の材料の屈折率は、層間絶縁層７０７〜７２０よりも高くして、導光部に入射した光が導光部内部で反射するようにした方が良い。導光部７２１上には、層間絶縁層７２４、導電体層７３０とビアプラグ７２３を備え、ビアプラグ７２３は、層間絶縁層７２４と層間絶縁層７２０を貫通し、導電体層７３０と導電体層７１７を接続する。導光部７２１上には、層内レンズ７３１を有する。層内レンズ７３１は、複数の絶縁層で形成されても良い。層内レンズ７３１上には、層間絶縁層７３２を有し、一部の導電体層７３０上の層間絶縁層７３２および層内レンズ７３１は、開口している。層間絶縁層７３２上には、カラーフィルタ７６０を有し、さらにその上にマイクロレンズ７７０を有する。
配線構造体０７０において、導電体層７１７は、配線幅が太く、導電体層と絶縁体層との密着性が弱くなる。ここで、導電体層７１７と絶縁体層７１７９の界面の窒素濃度は、導電体層７１０と絶縁体層７１０９の界面の窒素濃度よりも高い。窒素濃度を高める方法としては、図４に示した通りであり、ここでは省略する。導電体層７１７と絶縁体層７１７９の界面近傍の最高窒素濃度が高く、Ｓｉ−Ｎ結合があることで導電体層７１７と絶縁体層７１７９の密着性向上する。導光部７２１は形成時、誘電体材料を導光部用の孔内に埋め込み後、余分な誘電体材料をＣＭＰにより除去する必要がある。その際、配線構造体０５０には、機械的負荷が掛かり、密着性の弱い箇所の剥がれが起きてしまう可能性がある。特にＣＭＰによる研磨時にもっとも機械的負荷がかかる誘電体部材７０の上面に近い、導電体層７１７と絶縁体層７１７９は剥がれてしまう懸念がある。しかしながら、導電体層７１７と絶縁体層７１７９の界面近傍の最高窒素濃度を高くすることにより密着性が向上するため、導光部形成時のＣＭＰによる機械的負荷にも耐えうる導電体層の提供が可能となる。その結果、信頼性の高い半導体装置ＡＰＲの提供が可能になる。
図１２は、半導体装置ＡＰＲを備える機器ＥＱＰを説明する模式図である。半導体装置ＡＰＲは、半導体層１０を含む半導体デバイスＩＣのほかに、半導体デバイスＩＣを実装するためのパッケージＰＫＧを含むことができる。本例の半導体装置ＡＰＲは光電変換装置である。半導体デバイスＩＣは、画素回路ＰＸＣがマトリックス配列された画素領域ＰＸとその周辺の周辺領域ＰＲを有する。周辺領域ＰＲには周辺回路を設けることができる。
半導体装置ＡＰＲを備える機器ＥＱＰを示している。機器ＥＱＰは、光学装置ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹおよび機械装置ＭＣＨＮの少なくともいずれかをさらに備え得る。
機器９１９１は、光学装置９４０、制御装置９５０、処理装置９６０、表示装置９７０、記憶装置９８０、機械装置９９０の少なくともいずれかを備えることができる。光学装置９４０は、半導体装置９３０に対応する。光学装置９４０は、例えばレンズやシャッター、ミラーである。制御装置９５０は、半導体装置９３０を制御する。制御装置９５０は、例えばＡＳＩＣなどの半導体装置である。
処理装置９６０は、半導体装置９３０から出力された信号を処理する。処理装置９６０は、ＡＡＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体装置である。表示装置９７０は、半導体装置９３０で得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置９８０は、半導体装置９３０で得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置９８０は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。
機械装置９９０は、モーターやエンジンなどの可動部あるいは推進部を有する。機器９１９１では、半導体装置９３０から出力された信号を表示装置９７０に表示したり、機器９１９１が備える通信装置（不図示）によって外部に送信したりする。そのために、機器９１９１は、半導体装置９３０が有する記憶回路や演算回路とは別に、記憶装置９８０や処理装置９６０をさらに備えることが好ましい。機械装置９９０は、半導体装置９３０から出力され信号に基づいて制御されてもよい。
また、機器９１９１は、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器に適する。カメラにおける機械装置９９０はズーミングや合焦、シャッター動作のために光学装置９４０の部品を駆動することができる。あるいは、カメラにおける機械装置９９０は防振動作のために半導体装置９３０を移動することができる。
また、機器９１９１は、車両や船舶、飛行体などの輸送機器であり得る。輸送機器における機械装置９９０は移動装置として用いられうる。輸送機器としての機器９１９１は、半導体装置９３０を輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置９６０は、半導体装置９３０で得られた情報に基づいて移動装置としての機械装置９９０を操作するための処理を行うことができる。あるいは、機器９１９１は内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器であってもよい。
本実施形態によれば、窒素濃度が相対的に高い中間領域を有する絶縁体層と導電体層の間での剥がれを低減できる。そして、窒素濃度が相対的に低い中間領域を有する絶縁体層と導電体層の間では、導電体層とプラグの接続抵抗を低減できる。従って、半導体装置における信頼性を向上させることができる。
従って、本実施形態に係る半導体装置を用いれば、半導体装置の高性能化が可能である。そのため、例えば、半導体装置を輸送機器に搭載して、輸送機器の外部の撮影や外部環境の測定を行う際に優れた信頼性を得ることができる。よって、輸送機器の製造、販売を行う上で、本実施形態に係る半導体装置を輸送機器へ搭載することを決定することは、輸送機器自体の性能を高める上で有利である。
以上、説明した実施形態は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、実施形態の開示内容は、本明細書に明記したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。
１０ 半導体層
２０ 基板
ＡＰＲ 半導体装置
３１、３２、３３、３４ 導電体層
３１０、３２０、３３０、３４０ 導電体部
４１、４２、４３、４４ 絶縁体層
４１０、４２０、４３０、４４０ 絶縁体部
５１、５２、５３、５４ 中間領域

Claims (20)

  1. 半導体層と、
    基板と、を備え、
    前記半導体層と前記基板とが互いに積層された半導体装置であって、
    銅を主成分とし、第１導電体部を有する第１導電体層と、
    前記第１導電体層を覆い、第１絶縁体部を有する第１絶縁体層と、
    銅を主成分とし、第２導電体部を有する第２導電体層と、
    前記第２導電体層を覆い、第２絶縁体部を有する第２絶縁体層と、
    を前記半導体層と前記基板との間に備え、
    前記第１導電体部と前記第１絶縁体部との間の距離は、前記第１導電体層の厚さよりも小さく、
    前記第１導電体部と前記第１絶縁体部の間にシリコンおよび銅を含有する第１領域が位置しており、
    前記第２導電体部と前記第２絶縁体部との間の距離は、前記第２導電体層の厚さよりも小さく、
    前記第２導電体部と前記第２絶縁体部の間にシリコンおよび銅を含有する第２領域が位置しており、
    前記第１領域の最高窒素濃度は、前記第２領域の最高窒素濃度よりも高い、
    ことを特徴とする半導体装置。
  2. 前記半導体層の厚さは、前記基板の厚さよりも小さく、
    前記基板と前記第１導電体層との間の距離は、前記基板と前記第２導電体層との間の距離よりも小さい、請求項１に記載の半導体装置。
  3. 前記半導体層と前記第１導電体層との間の距離は、前記半導体層と前記第２導電体層との間の距離よりも大きく、かつ、前記半導体層の厚さよりも小さい、請求項１または２に記載の半導体装置。
  4. 銅を主成分とし、第３導電体部を有する第３導電体層と、
    前記第３導電体層を覆い、第３絶縁体部を有する第３絶縁体層と、
    銅を主成分とし、第４導電体部を有する第４導電体層と、
    前記第４導電体層を覆い、第４絶縁体部を有する第４絶縁体層と、
    を前記半導体層と前記基板との間に備え、
    前記基板と前記第３導電体層との間の距離、および、前記基板と前記第４導電体層との間の距離は、前記基板と前記第１導電体層との間の距離、および、前記基板と前記第２導電体層との間の距離よりも小さく、
    前記第３導電体部と前記第３絶縁体部との間の距離は、前記第３導電体層の厚さよりも小さく、
    前記第３導電体部と前記第３絶縁体部の間にシリコンおよび銅を含有する第３領域が位置しており、
    前記第４導電体部と前記第４絶縁体部との間の距離は、前記第４導電体層の厚さよりも小さく、
    前記第４導電体部と前記第４絶縁体部の間にシリコンおよび銅を含有する第４領域が位置しており、
    前記第３領域の最高窒素濃度は、前記第４領域の最高窒素濃度よりも高い、
    ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記半導体層と前記第３導電体層との間の距離は、前記半導体層と前記第４導電体層との間の距離よりも小さい、請求項４に記載の半導体装置。
  6. 前記半導体層には第１ＭＯＳトランジスタが設けられており、
    前記基板には第２ＭＯＳトランジスタが設けられており、
    前記第２ＭＯＳトランジスタのゲート長が、前記第１ＭＯＳトランジスタのゲート長よりも小さい、
    請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記半導体層には光電変換部が設けられている、
    請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 半導体基板と、
    前記半導体基板の上に配された、窒素および炭素の少なくとも一方を含むシリコン化合物からなる誘電体部材と、を備える半導体装置であって、
    銅を主成分とし、導電体部を有する第１導電体層と、
    前記第１導電体層を覆い、第１絶縁体部を有する第１絶縁体層と、
    銅を主成分とし、第２導電体部を有する第２導電体層と、
    前記第２導電体層を覆い、第２絶縁体部を有する第２絶縁体層と、
    を前記半導体基板と前記誘電体部材との間に備え、
    前記誘電体部材の前記半導体層の側の第１面は凹凸を有し、
    前記誘電体部材の前記第１面とは反対側の第２面は前記第１面よりも平坦であり、
    前記第１導電体部と前記第１絶縁体部との間の距離は、前記第１導電体層の厚さよりも小さく、前記第１導電体部と前記第１絶縁体部の間にシリコンおよび銅を含有する第１領域が位置しており、
    前記第２導電体部と前記第２絶縁体部との間の距離は、前記第２導電体層の厚さよりも小さく、前記第２導電体部と前記第２絶縁体部の間にシリコンおよび銅を含有する第２領域が位置しており、
    前記第１領域の最高窒素濃度は、前記第２領域の最高窒素濃度よりも高い、
    ことを特徴とする半導体装置。
  9. 前記第２面と前記第１導電体層との間の距離は、前記第２面と前記第２導電体層との間の距離よりも小さく、
    前記誘電体部材の前記第２面の高低差は、前記第２面の高低差の１／１０未満である、
    請求項８に記載の半導体装置。
  10. 前記誘電体部材は、前記第１絶縁体層で囲まれた部分を有する、
    請求項８または９に記載の半導体装置。
  11. 前記半導体基板は光電変換部を有し、
    前記誘電体部材は前記光電変換部の上に導光部を有する、
    請求項８乃至１０のいずれか１項に記載の半導体装置。
  12. 前記第１領域において、窒素とシリコンとが結合している、
    請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記第１領域において、銅とシリコンとが結合している、
    請求項１乃至１２のいずれか１項に記載の半導体装置。
  14. 前記第１絶縁体層および前記第２絶縁体層はシリコンと炭素を含む、
    請求項１乃至１３のいずれか１項に記載の半導体装置。
  15. 前記第１領域の前記最高窒素濃度は、
    前記第１導電体部の窒素濃度および前記第１絶縁体部の窒素濃度よりも高い、
    請求項１乃至１４のいずれか１項に記載の半導体装置。
  16. 前記第１領域はシリコン濃度と銅濃度が等しい第１部分を有し、
    前記第２領域はシリコン濃度と銅濃度が等しい第２部分を有し、
    前記第１部分における窒素濃度が、前記第２部分における窒素濃度よりも高い、
    請求項１乃至１５のいずれか１項に記載の半導体装置。
  17. 前記第１部分における窒素濃度は、前記第１部分における前記シリコン濃度および前記第１部分における前記銅濃度よりも低い、
    請求項１６に記載の半導体装置。
  18. 前記第１領域の最高窒素濃度は１．０原子％以上１０原子％未満であり、
    前記第２領域の最高窒素濃度は１．０原子％未満である、
    請求項１乃至１７のいずれか１項に記載の半導体装置。
  19. 前記第２領域は窒素を含有しない、
    請求項１乃至１８のいずれか１項に記載の半導体装置。
  20. 請求項１乃至１９のいずれか１項に記載の半導体装置と、
    前記半導体装置に接続された信号処理装置と、を備える機器。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264343B2 (en) * 2019-08-30 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure for semiconductor device and method of forming same
US11791354B2 (en) * 2020-05-08 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for reducing light leakage at memory nodes in CMOS image sensors
KR20220122891A (ko) * 2021-02-26 2022-09-05 삼성전자주식회사 반도체 소자
KR20220153175A (ko) * 2021-05-10 2022-11-18 삼성전자주식회사 반도체 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058544A (ja) * 1998-08-04 2000-02-25 Matsushita Electron Corp 半導体装置及びその製造方法
JP2006179948A (ja) * 2006-02-14 2006-07-06 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2006287022A (ja) * 2005-04-01 2006-10-19 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP2010258347A (ja) * 2009-04-28 2010-11-11 Kobe Steel Ltd 表示装置およびこれに用いるＣｕ合金膜
JP2012019147A (ja) * 2010-07-09 2012-01-26 Canon Inc 固体撮像装置
WO2016185901A1 (ja) * 2015-05-15 2016-11-24 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
JP2017188572A (ja) * 2016-04-06 2017-10-12 キヤノン株式会社 光電変換装置、光電変換装置の製造方法及び撮像システム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07230991A (ja) 1994-02-17 1995-08-29 Fujitsu Ltd 半導体装置の製造方法
JP4454242B2 (ja) 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
WO2008078649A1 (ja) 2006-12-22 2008-07-03 Nec Corporation 半導体装置およびその製造方法
JP2009117673A (ja) 2007-11-08 2009-05-28 Panasonic Corp 半導体装置およびその製造方法
JP2011124472A (ja) 2009-12-14 2011-06-23 Toshiba Corp 半導体装置の製造方法
JP5919653B2 (ja) 2011-06-09 2016-05-18 ソニー株式会社 半導体装置
JP5734757B2 (ja) * 2011-06-16 2015-06-17 株式会社東芝 半導体装置及びその製造方法
FR2986904A1 (fr) * 2012-02-14 2013-08-16 St Microelectronics Crolles 2 Systeme d'assemblage de puces
US8969197B2 (en) * 2012-05-18 2015-03-03 International Business Machines Corporation Copper interconnect structure and its formation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058544A (ja) * 1998-08-04 2000-02-25 Matsushita Electron Corp 半導体装置及びその製造方法
JP2006287022A (ja) * 2005-04-01 2006-10-19 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP2006179948A (ja) * 2006-02-14 2006-07-06 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2010258347A (ja) * 2009-04-28 2010-11-11 Kobe Steel Ltd 表示装置およびこれに用いるＣｕ合金膜
JP2012019147A (ja) * 2010-07-09 2012-01-26 Canon Inc 固体撮像装置
WO2016185901A1 (ja) * 2015-05-15 2016-11-24 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
JP2017188572A (ja) * 2016-04-06 2017-10-12 キヤノン株式会社 光電変換装置、光電変換装置の製造方法及び撮像システム

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