JP2020170878A - 撮像装置 - Google Patents

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Yoshimoto Kurokawa
義元 黒川
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Abstract

【課題】レンズを必要としない撮像装置を提供する。【解決手段】第１の層と、第２の層と、第３の層と、を有する撮像装置であって、第２の層は、第１の層と第３の層との間に設けられ、第１の層は、回折格子を有し、第２の層は、光電変換素子を有し、第３の層は、活性層に酸化物半導体を有するトランジスタを有する構成とする。【選択図】図１

Description

本発明の一態様は、酸化物半導体を用いた撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を
一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。当該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイス
に広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体
が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いて
トランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、特許文献３では、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素
回路の一部に用い、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が作製可能なシリコンを有するトランジスタを周辺回
路に用いる構成の撮像装置が開示されている。
また、特許文献４では、シリコンを有するトランジスタと、酸化物半導体を有するトラン
ジスタと、結晶性シリコン層を有するフォトダイオードを積層する構成の撮像装置が開示
されている。
また、特許文献５では、レンズの替わりに回折格子を用いる技術を利用した撮像装置が開
示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１１９７１１号公報 特開２０１３−２４３３５５号公報 米国特許公開２０１４／０２５３７８１
撮像装置は、画素が集積化されたチップに対して光を入射させ、当該光を信号化させるこ
とによって画像情報を得る。ここで、当該光は、一般的にレンズを通して当該チップに入
射される。当該レンズは電子機器（例えばカメラなど）の仕様などにあわせて、望遠レン
ズ、広角レンズ、ズームレンズ、またはＦ値（焦点距離／有効口径）が小さい明るいレン
ズなどが用いられる。
一方で、電子機器またはカメラモジュールなどの製造コストにおいて、レンズ部品が占め
る割合が大きいことが課題となっている。電子機器またはカメラモジュールからレンズを
除くことで、それらをより安価に製造することができる。例えば、特許文献５に開示され
ている技術は、レンズを用いない撮像装置の一態様である。
したがって、本発明の一態様では、チップ外のレンズを必要としない撮像装置を提供する
ことを目的の一つとする。または、高速動作に適した撮像装置を提供することを目的の一
つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。または、
集積度の高い撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装
置を提供することを目的の一つとする。または、低照度下で撮像することができる撮像装
置を提供することを目的の一つとする。または、ダイナミックレンジの広い撮像装置を提
供することを目的の一つとする。または、広い温度範囲において使用可能な撮像装置を提
供することを目的の一つとする。または、高開口率の撮像装置を提供することを目的の一
つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、
新規な撮像装置などを提供することを目的の一つとする。または、新規な半導体装置など
を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体用いて形成されたトランジスタを有する撮像装置に関す
る。
本発明の一態様は、第１の層と、第２の層と、第３の層と、を有する撮像装置であって、
第２の層は、第１の層と第３の層との間に設けられ、第１の層は、回折格子を有し、第２
の層は、光電変換素子を有し、第３の層は、活性層に酸化物半導体を有するトランジスタ
を有することを特徴とする撮像装置である。
また、本発明の他の一態様は、第１の層と、第２の層と、第３の層と、第４の層と、を有
する撮像装置であって、第１の層、第２の層、第３の層および第４の層は、当該順序の積
層で設けられ、第１の層は、回折格子を有し、第２の層は、光電変換素子を有し、第３の
層は、活性層に酸化物半導体を有するトランジスタを有し、第４の層は、活性領域または
活性層にシリコンを有するトランジスタを有することを特徴とする撮像装置である。
上記第３の層は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと
、第４のトランジスタと、を有し、第１のトランジスタのソース電極またはドレイン電極
の一方は、光電変換素子の一方の電極と電気的に接続され、第１のトランジスタのソース
電極またはドレイン電極の他方は、第２のトランジスタのゲート電極と電気的に接続され
、第１のトランジスタのソース電極またはドレイン電極の他方は、第３のトランジスタの
ソース電極またはドレイン電極の一方と電気的に接続され、第２のトランジスタのソース
電極またはドレイン電極の一方は、第４のトランジスタのソース電極またはドレイン電極
の一方と電気的に接続されている構成とすることができる。
また、第１のトランジスタのソース電極またはドレイン電極の他方は、容量素子の一方の
電極と電気的に接続されている構成とすることができる。
また、酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、
Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
また、光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を用いることがで
きる。
したがって、本発明の一態様を用いることで、チップ外のレンズを必要としない撮像装置
を提供することすることができる。または、高速動作に適した撮像装置を提供することが
できる。または、解像度の高い撮像装置を提供することができる。または、集積度の高い
撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができ
る。または、低照度下で撮像することができる撮像装置を提供することができる。または
、ダイナミックレンジの広い撮像装置を提供することができる。または、広い温度範囲に
おいて使用可能な撮像装置を提供することができる。または、高開口率の撮像装置を提供
することができる。または、信頼性の高い撮像装置を提供することができる。または、新
規な撮像装置などを提供することができる。または、新規な半導体装置などを提供するこ
とができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態
様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合も
ある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、こ
れらの効果を有さない場合もある。
撮像装置を説明する断面図および上面図。 グローバルシャッタ方式およびローリングシャッタ方式の動作を説明する図。 撮像の方法を説明する図。 撮像装置が有する回路を説明する図。 撮像装置を説明する断面図。 光電変換素子の接続形態を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 回折格子の形状を説明する上面図。 回折格子の形状を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 湾曲した撮像装置を説明する図。 画素回路の構成を説明する図。 画素回路の動作を説明するタイミングチャート。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 グローバルシャッタ方式とローリングシャッタ方式の動作を説明するタイミングチャート。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図。 電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン
（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース（又は第１の端子
など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定すること
ができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
図１（Ａ）は、本発明の一態様の撮像装置の断面模式図である。当該撮像装置は、層１１
００、層１２００および層１５００を有し、層１２００は、層１１００と層１５００との
間に設けられる。
層１１００はトランジスタを有し、層１２００は光電変換素子を有する。ここで、当該ト
ランジスタと当該光電変換素子は回路９０を形成する。回路９０は、画素回路としての機
能を有することができる。また、回路９０は、図１（Ｂ）の上面図に示すように、マトリ
クス状に配置され、画素アレイ９１を構成する。個々の回路９０から信号を取り出すこと
で画像情報を形成することができる。なお、図１（Ｂ）では明瞭化のため層１５００を省
いている。
層１５００は、透光性を有し、層１２００側とは逆側に複数の溝または突起が設けられた
形状を有している。層１５００は、当該溝または突起が設けられた領域を有することで、
回折格子として作用させることができる。
本発明の一態様の撮像装置では、回折格子を介した被写体の像（回折画像）を画素に取り
込み、画素における撮像画像から演算処理により入力画像（被写体の像）を構成する。こ
こで、当該演算処理では、回折格子による入力画像から回折画像への変換の逆変換を行う
。
入力画像を無数の点光源の集まりと定義し、各点光源から発せられた光は、当該回折格子
を介して回折光となる。当該回折光が撮像装置の各画素で検出されると、画素アレイ９１
でどのようなパターンを生じるかを光線追跡法や電磁界シミュレーションなどで算出する
。
これにより、撮像装置の画素が取得するデータと、当該点光源から発せられた光の強度と
を対応させる係数を求めることができる。当該係数を全ての画素において算出することで
、回折格子による入力画像から回折画像への変換係数を構成することができる。
また、入力画像は複数の点光源の光強度に重み付けをしたものと定義することができる。
したがって、撮像装置における撮像画像は、入力画像に対応した重み係数を成分とするベ
クトルと、変数係数を要素とする行列と、の行列演算で算出することができる。つまり、
撮像装置における撮像画像の各画素のデータを成分とするベクトルと、前述した行列の逆
行列と、の行列演算により、入力画像に相当するベクトルが得られることになる。
上記撮像装置では、回折格子による回折光を画素で検出するため、点光源を入力画像とす
る場合でも、撮像装置の全画素のデータを用いた演算処理が必要となる。つまり、撮像中
に点光源が移動した場合には、回折格子による回折光は全く異なるパターンとなるため、
移動前後で撮像した画像の一部同士を組み合わせた画像から演算処理で得られる画像は、
入力画像とは全く異なる画像になる。
一般的に、図１（Ｂ）の上面図に示すような画素がマトリクス状に配置された撮像装置で
は、図２（Ａ）に示す、行毎に撮像動作２１、保持動作２２、読み出し動作２３を行う駆
動方法であるローリングシャッタ方式が用いられる。ローリングシャッタ方式を用いる場
合には、撮像の同時性が失われるため、被写体が移動した場合には、演算処理により入力
画像を構成することは困難である。
したがって、本発明の一態様は、回折格子を用いた撮像装置において、図２（Ｂ）に示す
、全行で同時に撮像動作２１、保持動作２２を行い、行毎に読み出し動作２３を行う駆動
方法であるグローバルシャッタ方式を用いる。グローバルシャッタ方式を用いることで、
撮像装置の各画素における撮像の同時性を確保することができ、被写体が移動する場合で
あっても撮像画像から高品質の入力画像を構成することができる。
ここで、図３（Ａ）、（Ｂ）を用いて、被写体が移動した場合の撮像について説明する。
時刻Ｔ１、Ｔ２で点光源である被写体（Ｔａｒｇｅｔ）の位置がＸ１、Ｘ２に移動したと
する。また、簡単のため、撮像装置の画素はＹ１、Ｙ２とする。図３（Ａ）は、レンズを
有する撮像装置の場合に相当する。なお、被写体からレンズを介した光が撮像装置に入射
するものとする。また、簡単のため、被写体がＸ１、Ｘ２にあるとき、光は画素Ｙ１、Ｙ
２への入射が支配的であるとする。
時刻Ｔ１、時刻Ｔ２における入力画像に相当するベクトルはｔ（１，０）、ｔ（０，１）
であり、撮像装置への入射光に相当するベクトルはｔ（１，０）、ｔ（０，１）である。
撮像装置がグローバルシャッタ方式で駆動される場合において、撮像動作を時刻Ｔ１にお
いて全行一括で行ったとき、撮像画像に相当するベクトルはｔ（１，０）である。これは
、時刻Ｔ１において被写体を歪みが無く撮像できることに相当する。
一方、撮像装置がローリングシャッタ方式で駆動される場合、撮像動作を時刻Ｔ１におい
て画素Ｙ１の行、時刻Ｔ２で画素Ｙ２の行で順次行ったとき、撮像画像に相当するベクト
ルはｔ（１，１）である。これは、時刻Ｔ１と時刻Ｔ２における被写体の像が均等に混ざ
った像に相当し、歪んだ撮像画像に相当する。
図３（Ｂ）は、回折格子を用いた撮像装置の場合に相当する。ここでは、被写体から回折
格子を介した光が撮像装置に入射するものとする。ここで、回折格子に相当する行列をＡ
＝｛（ａ，ｂ），（ｃ，ｄ）｝とし、時刻Ｔ１、時刻Ｔ２における入力画像に相当するベ
クトルはｔ（１，０）、ｔ（０，１）とすると、撮像装置への入射光に相当するベクトル
はｔ（ａ，ｃ）、ｔ（ｂ，ｄ）である。なお、上記行列の逆変換行列はＡ−１＝｛（ｄ，
−ｂ），（−ｃ，ａ）｝（簡単のため、ａｄ−ｂｃ＝１とする）である。
撮像装置がローリングシャッタ方式で駆動される場合、撮像動作を時刻Ｔ１において画素
Ｙ１の行、時刻Ｔ２で画素Ｙ２の行で順次行ったとき、撮像画像に相当するベクトルはｔ
（ａ，ｄ）である。したがって、逆変換行列はＡ−１・ｔ（ａ，ｄ）＝ｔ（（ａ−ｂ）ｄ
，ｄ２−ａｃ）となる。これは、時刻Ｔ１と時刻Ｔ２における被写体の像が単純に混ざっ
た像ではなく、時刻Ｔ１と時刻Ｔ２における被写体の像とは全く異なる像に相当し、被写
体の入力画像を演算処理で容易には構成できないことに相当する。
一方、撮像装置がグローバルシャッタ方式で駆動される場合、撮像動作を時刻Ｔ１におい
て全行一括で行ったとき、撮像画像に相当するベクトルはｔ（ａ，ｃ）である。したがっ
て、逆変換行列はＡ−１・ｔ（ａ，ｃ）＝ｔ（１，０）となる。これは、時刻Ｔ１におけ
る被写体の入力画像を演算処理により構成できることに相当する。したがって、グローバ
ルシャッタ方式で駆動することにより、移動する被写体の撮像も可能なレンズレスの撮像
装置を提供することができる。
グローバルシャッタ方式を実現するには、画素を構成する回路を酸化物半導体を用いたト
ランジスタ（以下、ＯＳトランジスタ）で構成することが好ましい。例えば、回路９０は
、図４（Ａ）に示す構成とすることができる。
回路９０において、トランジスタ５１のソース電極またはドレイン電極の一方は、光電変
換素子６０の一方の電極６６と電気的に接続される。また、トランジスタ５１のソース電
極またはドレイン電極の他方は、トランジスタ５２のゲート電極と電気的に接続される。
また、トランジスタ５１のソース電極またはドレイン電極の他方は、トランジスタ５３の
ソース電極またはドレイン電極の一方と電気的に接続される。また、トランジスタ５２の
ソース電極またはドレイン電極の一方は、トランジスタ５４のソース電極またはドレイン
電極の一方と電気的に接続される。また、容量素子５９は設けない構成としてもよい。
また、各トランジスタのソース電極またはドレイン電極は、配線としての機能を有するこ
とができる。例えば、配線７１および配線７９は、一方が電源線、他方が出力線として機
能させることができる。また、配線７２は電源線として機能させることができる。また、
配線７７は電源線（低電位）としての機能を有することができる。また、配線７５、７６
、７８は、トランジスタのオンオフを制御する信号線として機能させることができる。ま
た、配線７４は接続配線としての機能を有することができる。
ここで、トランジスタ５１は、光電変換素子６０の出力に応じて電荷蓄積部（ＦＤ）の電
位を制御するための転送トランジスタとして機能させることができる。また、トランジス
タ５２は、電荷蓄積部（ＦＤ）の電位に応じた出力を行う増幅トランジスタとして機能さ
せることができる。また、トランジスタ５３は、電荷蓄積部（ＦＤ）の電位を初期化する
リセットトランジスタとして機能させることができる。また、トランジスタ５４は画素を
選択する選択トランジスタとして機能させることができる。
トランジスタ５１乃至トランジスタ５４には、ＯＳトランジスタを用いることが特に好ま
しい。
ＯＳトランジスタは極めて低いオフ電流特性を有するため、撮像のダイナミックレンジを
拡大することができる。図４（Ａ）に示す回路構成では、光電変換素子６０に入射される
光の強度が大きいときに電荷蓄積部（ＦＤ）の電位が小さくなる。ＯＳトランジスタは極
めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応
じた電流を正確に出力することができる。したがって、検出することのできる照度のレン
ジ、すなわちダイナミックレンジを広げることができる。
また、トランジスタ５１およびトランジスタ５３の低いオフ電流特性によって電荷蓄積部
（ＦＤ）で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や
動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッ
タ方式を適用することができる。したがって、被写体が動体であっても歪の小さい画像を
容易に得ることができる。
また、ＯＳトランジスタは、シリコンを活性領域または活性層に用いたトランジスタ（以
下、Ｓｉトランジスタ）よりも電気特性変動の温度依存性が小さいため、極めて広い温度
範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半
導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。
セレン系材料を光電変換層とした光電変換素子では、アバランシェ現象が起こりやすいよ
うに比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。したがって、Ｏ
Ｓトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせること
で、信頼性の高い撮像装置とすることができる。
図５（Ａ）は、本発明の一態様の撮像装置の断面図の一例であり、図４（Ａ）に示す画素
回路における光電変換素子６０、トランジスタ５１、トランジスタ５２および容量素子５
９の具体的な接続形態の一例を示している。なお、上記要素における電気的な接続の形態
は一例である。
本実施の形態において、各配線、各電極および各導電体８１を個別の要素として図示して
いるが、それらが電気的に接続している場合においては、同一の要素として設けられる場
合もある。また、トランジスタのゲート電極、ソース電極、またはドレイン電極が導電体
８１を介して各配線と接続される形態は一例であり、トランジスタのゲート電極、ソース
電極、またはドレイン電極のそれぞれが配線としての機能を有する場合もある。また、図
面に示される配線等の一部が設けられない場合や、上記以外の配線やトランジスタ等が各
層に含まれる場合もある。
また、各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層４１
および４２等が設けられる。例えば、絶縁層４１および４２等は、酸化シリコン膜、酸化
窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイ
ミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層４１および４２等の上面は、必要
に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等
で平坦化処理を行うことが好ましい。
なお、上記配線等の一部が設けられない場合や、上記以外の配線やトランジスタ等が各層
に含まれる場合もある。また、上記以外の層が含まれる場合もある。また、上記の一部の
層が含まれない場合もある。
層１５００においては、上面に段差がある領域を例示しているが、層１５００の上面に設
けられる複数の溝または突起には様々な形態があり、図５（Ａ）に示す位置に段差がある
とは限られず、ある画素上における層１５００には段差がない場合もある。
なお、図５（Ａ）において、各トランジスタはバックゲートを有する形態を例示している
が、図５（Ｂ）に示すように、バックゲートを有さない形態であってもよい。また、図５
（Ｃ）に示すように一部のトランジスタ、例えばトランジスタ５１のみにバックゲートを
有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジス
タのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロン
トゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関
する形態は、本実施の形態で説明する他の撮像装置の形態にも適用することができる。
層１２００に設けられる光電変換素子６０は、様々な形態の素子を用いることができる。
図５（Ａ）では、セレン系材料を光電変換層６１に用いた形態を図示している。セレン系
材料を用いた光電変換素子６０は、可視光に対する外部量子効率が高い特性を有する。当
該光電変換素子では、アバランシェ増倍により入射される光量に対する電子の増幅が大き
い高感度のセンサとすることができる。つまり、セレン系材料を光電変換層６１に用いる
ことで、画素面積が縮小しても十分な光電流を得ることができる。また、光感度が大きい
ことから、セレン系材料を用いた光電変換素子は、低照度環境における撮像にも適してい
るといえる。また、セレン系材料は光吸収係数が高いため、光電変換層６１を薄くしやす
い利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレ
ンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、
結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低
減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感
度や光吸収係数が高い特性を有する。
なお、光電変換層６１は単層として図示しているが、セレン系材料の受光面側に正孔注入
阻止層として酸化ガリウムまたは酸化セリウムなどを設け、電極６６側に電子注入阻止層
として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
また、光電変換層６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であって
もよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であ
ってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ増倍が利用
できる光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子６０は、例えば、金属材料などで形成された電極６６
と透光性導電層６２との間に光電変換層６１を有する構成とすることができる。また、Ｃ
ＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミ
ウムや硫化亜鉛等を接して設けてもよい。
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０
Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレ
イン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易
である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換
層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とす
ることができる。
なお、図５（Ａ）では、光電変換層６１および透光性導電層６２を画素回路間で分離しな
い構成としているが、図６（Ａ）に示すように回路間で分離する構成としてもよい。また
、画素間における電極６６を有さない領域には、絶縁体で隔壁６７を設け、光電変換層６
１および透光性導電層６２に亀裂が入らないようにすることが好ましいが、図６（Ｂ）に
示すように隔壁６７を設けない構成としてもよい。また、図６（Ｃ）、（Ｄ）に示すよう
に透光性導電層６２と配線７７が直接接する形態としてもよい。
また、電極６６および配線７７等は多層としてもよい。例えば、図７（Ａ）に示すように
、電極６６を導電層６６ａ、６６ｂの二層とし、配線７７を導電層７７ａ、７７ｂの二層
とすることができる。図７（Ａ）の構成においては、例えば、導電層６６ａおよび７７ａ
を低抵抗の金属等を選択して形成し、導電層６６ｂおよび７７ｂを光電変換層６１とコン
タクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電
変換素子の電気特性を向上させることができる。また、一部の金属は透光性導電層６２と
接触することにより電蝕を起こすことがある。そのような金属を導電層７７ａに用いた場
合でも導電層７７ｂを介することによって電蝕を防止することができる。
導電層６６ｂおよび導電層７７ｂには、例えば、モリブデンやタングステンなどを用いる
ことができる。また、導電層６６ａおよび導電層７７ａには、例えば、アルミニウム、チ
タン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、絶縁層４１が多層である構成であってもよい。例えば、図７（Ｂ）に示すように、
絶縁層４１が絶縁層４１ａおよび絶縁層４１ｂを有し、かつ絶縁層４１ａと絶縁層４１ｂ
とのエッチングレート等が異なる場合は、導電体８１は段差を有するようになる。層間絶
縁膜や平坦化膜に用いられるその他の絶縁層が多層である場合も同様に導電体８１は段差
を有するようになる。なお、ここでは絶縁層４１が２層である例を示したが、絶縁層４１
およびその他の絶縁層は３層以上の構成であってもよい。また、図７（Ｃ）に示すように
、絶縁層４１の上面を平坦に加工してもよい。
なお、隔壁６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また
、隔壁６７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光
部の面積を確定するために黒色等に着色されていてもよい。
また、光電変換素子６０には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ
型ダイオード素子などを用いてもよい。
例えば、図８は光電変換素子６０にｐｉｎ型の薄膜フォトダイオードを用いた例である。
当該フォトダイオードは、ｎ型の半導体層６５、ｉ型の半導体層６４、およびｐ型の半導
体層６３が順に積層された構成を有している。ｉ型の半導体層６４には非晶質シリコンを
用いることが好ましい。また、ｐ型の半導体層６３およびｎ型の半導体層６５には、それ
ぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用
いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長
領域における感度が高く、微弱な可視光を検知しやすい。
図８に示す光電変換素子６０では、カソードとして作用するｎ型の半導体層６５がトラン
ジスタ５１と電気的な接続を有する電極６６と電気的な接続を有する。また、アノードと
して作用するｐ型の半導体層６３が導電体８１を介して配線７８と電気的な接続を有する
。
なお、図４（Ａ）に示す回路９０では、光電変換素子６０のアノードおよびカソードにお
いて、それぞれに接続される配線等の接続形態が図４（Ａ）とは逆となる場合もある。
なお、いずれの場合においても、ｐ型の半導体層６３が受光面となるように光電変換素子
６０を形成することが好ましい。ｐ型の半導体層６３を受光面とすることで、光電変換素
子６０の出力電流を高めることができる。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子６０の構成、ならび
に光電変換素子６０および配線の接続形態は、図９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（
Ｅ）、（Ｆ）に示す例であってもよい。なお、光電変換素子６０の構成、光電変換素子６
０と配線の接続形態はこれらに限定されず、他の形態であってもよい。
図９（Ａ）は、光電変換素子６０のｐ型の半導体層６３と接する透光性導電層６２を設け
た構成である。透光性導電層６２は電極として作用し、光電変換素子６０の出力電流を高
めることができる。
透光性導電層６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化
物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含
む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン
等を用いることができる。また、透光性導電層６２は単層に限らず、異なる膜の積層であ
っても良い。
図９（Ｂ）は、光電変換素子６０のｐ型の半導体層６３と配線７８が直接的な接続を有す
る構成である。
図９（Ｃ）は、光電変換素子６０のｐ型の半導体層６３と接する透光性導電層６２が設け
られ、配線７８と透光性導電層６２が電気的な接続を有する構成である。
図９（Ｄ）は、光電変換素子６０を覆う絶縁層にｐ型の半導体層６３が露出する開口部が
設けられ、当該開口部を覆う透光性導電層６２と配線７８が電気的な接続を有する構成で
ある。
図９（Ｅ）は、光電変換素子６０を貫通する導電体８１が設けられた構成である。当該構
成では、配線７７は導電体８１を介してｐ型の半導体層６３と電気的に接続される。なお
、図面上では、配線７７と電極６６とは、ｎ型の半導体層６３を介して見かけ上導通して
しまう形態を示している。しかしながら、ｎ型の半導体層６３の横方向の抵抗が高いため
、配線７７と電極６６との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。し
たがって、光電変換素子６０は、アノードとカソードが短絡することなく、ダイオード特
性を有することができる。なお、ｐ型の半導体層６３と電気的に接続される導電体８１は
複数であってもよい。
図９（Ｆ）は、図９（Ｅ）の光電変換素子６０に対して、ｐ型の半導体層６３と接する透
光性導電層６２を設けた構成である。
なお、図９（Ｄ）、図９（Ｅ）、および図９（Ｆ）に示す光電変換素子６０では、受光領
域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
また、光電変換素子６０には、図１０に示すように、シリコン基板４０を光電変換層とし
たフォトダイオードを用いることもできる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子６０は、成膜
工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製す
るこができる。また、セレン系材料は高抵抗であり、図５（Ａ）に示すように、光電変換
層６１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮
像装置は、歩留りが高く、低コストで作製することができる。一方で、結晶性シリコンを
光電変換層６１とするフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程な
どの難度の高い工程が必要となる。
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板４０が積層された構
成としてもよい。例えば、図１１に示すようにシリコン基板４０に活性領域を有するトラ
ンジスタ５５およびトランジスタ５６を有する層１４００が画素回路と重なる構成とする
ことができる。
シリコン基板４０に形成された回路は、画素回路が出力する信号を読み出す機能や当該信
号を変換する処理などを行う機能を有することができ、例えば、図４（Ｂ）に示す回路図
のようなＣＭＯＳインバータを含む構成とすることができる。トランジスタ５５（ｎ−ｃ
ｈ型）およびトランジスタ５６（ｐ−ｃｈ型）のゲート電極は電気的に接続される。また
、一方のトランジスタのソース電極またはドレイン電極の一方は、他方のトランジスタの
ソース電極またはドレイン電極の一方と電気的に接続される。また、両方のトランジスタ
のソース電極またはドレイン電極の他方はそれぞれ別の配線に電気的に接続される。
また、シリコン基板４０はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲル
マニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、
窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
また、トランジスタ５５およびトランジスタ５６は、図１１（Ｂ）に示すように、シリコ
ン薄膜の活性層５８を有するトランジスタであってもよい。また、活性層５８は、多結晶
シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとす
ることができる。
上記積層において、トランジスタ５５およびトランジスタ５６を有する層と、トランジス
タ５１、トランジスタ５２を有する層との間には絶縁層８０が設けられる。ここで、図１
０および図１１（Ａ）に示すように、酸化物半導体を有するトランジスタが形成される領
域と、Ｓｉトランジスタ（図１０ではＳｉフォトダイオード）が形成される領域との間に
は絶縁層８０が設けられる。
トランジスタ５５およびトランジスタ５６の活性領域近傍に設けられる絶縁層中の水素は
シリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ５５お
よびトランジスタ５６の信頼性を向上させる効果がある。一方、トランジスタ５１等の活
性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャ
リアを生成する要因の一つとなる。そのため、当該水素はトランジスタ５１等の信頼性を
低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジ
スタを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場合、これらの
間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０
により、一方の層に水素を閉じ込めることでトランジスタ５５およびトランジスタ５６の
信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制され
ることでトランジスタ５１等の信頼性も向上させることができる。
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム
、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化
窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
なお、図１１に示すような構成では、シリコン基板４０に形成される回路（例えば、駆動
回路）と、トランジスタ５１等と、光電変換素子６０とを重なるように形成することがで
きるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めるこ
とができる。例えば、画素数が４Ｋ２Ｋ、８Ｋ４Ｋまたは１６Ｋ８Ｋなどの撮像装置に用
いることが適する。
また、図１１に示す撮像装置は、シリコン基板４０には光電変換素子を設けない構成であ
る。したがって、各種トランジスタや配線などの影響を受けずに光電変換素子６０に対す
る光路を確保することができ、高開口率の画素を形成することができる。
また、本発明の一態様の撮像装置は、図１２に示す構成とすることができる。
図１２に示す撮像装置は、図１１（Ａ）に示す撮像装置の変形例であり、ＯＳトランジス
タおよびＳｉトランジスタでＣＭＯＳインバータを構成する例を図示している。
ここで、層１４００に設けるＳｉトランジスタであるトランジスタ５６はｐ−ｃｈ型とし
、層１１００に設けるＯＳトランジスタであるトランジスタ５５はｎ−ｃｈ型とする。ｐ
−ｃｈ型トランジスタのみをシリコン基板４０に設けることで、ウェル形成やｎ型不純物
層形成など工程を省くことができる。
なお、図１２に示す撮像装置は、光電変換素子６０にセレンを用いた例を示したが、図８
と同様にｐｉｎ型の薄膜フォトダイオードを用いた構成としてもよい。
図１２に示す撮像装置において、トランジスタ５５は、層１１００に形成するトランジス
タ５１およびトランジスタ５２と同一の工程で作製することができる。したがって、撮像
装置の製造工程を簡略化することができる。
なお、本実施の形態における撮像装置が有するトランジスタおよび光電変換素子の構成は
一例である。したがって、例えば、トランジスタ５１乃至トランジスタ５４の一つ以上を
活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。また
、トランジスタ５５およびトランジスタ５６の両方または一方を活性層に酸化物半導体層
を有するトランジスタで構成することもできる。
図１３（Ａ）乃至図１３（Ｆ）は、回折格子として作用する層１５００の上面図の例であ
る。当該図面のハッチング部が凸部であっても凹部であってもどちらでもよい。なお、図
１３（Ａ）乃至図１３（Ｆ）に示すそれぞれのパターンを画素アレイ上に複数並べて設け
てもよい。
また、凸部または凹部の断面は図１（Ａ）に示すような側面が垂直な形状に限られず、図
１４（Ａ）乃至図１４（Ｄ）に示す形状であってもよい。また、凹部の形状は図１４（Ｅ
）に示すような形状であってもよい。
層１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコン膜、
酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポ
リイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有機絶縁
膜との積層であってもよい。
また、層１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することができる
。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。また、ナ
ノインプリントリソグラフィやレーザスクライブなどを用いて形成することもできる。
図１５（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当
該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子６０が
形成される層１２００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に
対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション
膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハ
フニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部の
カラーフィルタを通る光の混色を防止する機能を有する。遮光層２５１０には、アルミニ
ウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体
膜を積層する構成とすることができる。
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける
構成とすることができる。また、画素別にカラーフィルタ２５３０が形成される。例えば
、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０
ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの
色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができ
る。または、絶縁層２５６０を設けずに層１５００を形成してもよい。
また、図１５（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５
０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られ
る撮像装置とすることができる。
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線
撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮
るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０
に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる
。
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射
線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等
の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可
視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子６０で
検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装
置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収し
て可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Ｇｄ２Ｏ
２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、Ｃ
ｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを
樹脂やセラミクスに分散させたものを用いることができる。
なお、セレン系材料を用いた光電変換素子６０においては、Ｘ線等の放射線を電荷に直接
変換することができるため、シンチレータを不要とする構成とすることもできる。
カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃ
上には、マイクロレンズアレイ２５４０を設けてもよい。マイクロレンズアレイ２５４０
が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子６０に照射
されるようになる。なお、図１５（Ａ）、（Ｂ）、（Ｃ）に示す層１２００以外の領域を
層１６００とする。
図１５（Ａ）に示す撮像装置の具体的な構成は、図５に示す撮像装置を例にすると、図１
６に示すようになる。また、図１０に示す撮像装置を例にすると、図１７に示すようにな
る。
また、図１５（Ｃ）に示す撮像装置の具体的な構成は、図５に示す撮像装置を例にすると
、図１８に示すようになる。また、図１０に示す撮像装置を例にすると、図１９に示すよ
うになる。なお、層１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けても
よい。間隔Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。なお、当
該間隔は空間でもよいし、透光性を有する材料を封止層または接着層として設けてもよい
。例えば、窒素や希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または
、アクリル樹脂、エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。ま
たはシリコーンオイルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０
を設けない場合においても、カラーフィルタ２５３０と層１５００との間に間隔Ｘを設け
てもよい。
また、撮像装置は、図２０（Ａ１）および図２０（Ｂ１）に示すように湾曲させてもよい
。図２０（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を
示している。図２０（Ａ２）は、図２０（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の
断面図である。図２０（Ａ３）は、図２０（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位
の断面図である。
図２０（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同
図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図２０（Ｂ２）は、図
２０（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図２０（Ｂ３）は、
図２０（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮
像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、
収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型
化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事がで
きる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発
明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の
一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有す
る半導体装置に適用してもよい。例えば、本発明の一態様として、回折格子を有する場合
の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状
況に応じて、本発明の一態様では、他の光学素子を有していてもよい。または例えば、場
合によっては、または、状況に応じて、本発明の一態様では、回折格子を有していなくて
もよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、実施の形態１で説明した回路９０について説明する。
図４（Ａ）に示す回路９０および各配線との接続形態の詳細を図２１（Ａ）に示す。図２
１（Ａ）に示す回路は、光電変換素子６０、トランジスタ５１、トランジスタ５２、トラ
ンジスタ５３、およびトランジスタ５４を含んだ構成となっている。
光電変換素子６０のアノードは配線３１６に接続され、カソードはトランジスタ５１のソ
ース電極またはドレイン電極の一方と接続される。トランジスタ５１のソース電極または
ドレイン電極の他方は電荷蓄積部（ＦＤ）と接続され、ゲート電極は配線３１２（ＴＸ）
と接続される。トランジスタ５２のソース電極またはドレイン電極の一方は配線３１４（
ＧＮＤ）と接続され、ソース電極またはドレイン電極の他方はトランジスタ５４のソース
電極またはドレイン電極の一方と接続され、ゲート電極は電荷蓄積部（ＦＤ）と接続され
る。トランジスタ５３のソース電極またはドレイン電極の一方は電荷蓄積部（ＦＤ）と接
続され、ソース電極またはドレイン電極の他方は配線３１７と接続され、ゲート電極は配
線３１１（ＲＳ）と接続される。トランジスタ５４のソース電極またはドレイン電極の他
方は配線３１５（ＯＵＴ）と接続され、ゲート電極は配線３１３（ＳＥ）に接続される。
なお、上記接続は全て電気的な接続とする。
なお、配線３１４には、ＧＮＤ、ＶＳＳ、ＶＤＤなどの電位が供給されていてもよい。こ
こで、電位や電圧は相対的なものである。そのため、ＧＮＤの電位の大きさは、必ずしも
、０ボルトであるとは限らないものとする。
光電変換素子６０は受光素子であり、画素回路に入射した光に応じた電流を生成する機能
を有する。トランジスタ５３は、光電変換素子６０による電荷蓄積部（ＦＤ）への電荷蓄
積を制御する機能を有する。トランジスタ５４は、電荷蓄積部（ＦＤ）の電位に応じた信
号を出力する機能を有する。トランジスタ５５は、電荷蓄積部（ＦＤ）の電位のリセット
する機能を有する。トランジスタ５６は、読み出し時に画素回路の選択を制御する機能を
有する。
なお、電荷蓄積部（ＦＤ）は、電荷保持ノードであり、光電変換素子６０が受ける光の量
に応じて変化する電荷を保持する。
なお、トランジスタ５２とトランジスタ５４とは、配線３１４と配線３１５との間で、直
列接続されていればよい。したがって、配線３１４、トランジスタ５２、トランジスタ５
４、配線３１５の順で並んでもよいし、配線３１４、トランジスタ５４、トランジスタ５
２、配線３１５の順で並んでもよい。
配線３１１（ＲＳ）は、トランジスタ５３を制御するための信号線としての機能を有する
。配線３１２（ＴＸ）は、トランジスタ５１を制御するための信号線としての機能を有す
る。配線３１３（ＳＥ）は、トランジスタ５４を制御するための信号線としての機能を有
する。配線３１４（ＧＮＤ）は、基準電位（例えばＧＮＤ）を供給する信号線としての機
能を有する。配線３１５（ＯＵＴ）は、トランジスタ５２から出力される信号を読み出す
ための信号線としての機能を有する。配線３１６は電荷蓄積部（ＦＤ）から光電変換素子
６０を介して電荷を出力するための信号線としての機能を有し、図２１（Ａ）の回路にお
いては低電位線である。また、配線３１７は電荷蓄積部（ＦＤ）の電位をリセットするた
めの信号線としての機能を有し、図２１（Ａ）の回路においては高電位線である。
ここで、図２１（Ａ）に示す配線と図４（Ａ）に示す配線との関係は次の通りである。配
線７６は配線３１１（ＲＳ）に相当する。配線７５は配線３１２（ＴＸ）に相当する。配
線７８は配線３１３（ＳＥ）に相当する。配線７９は配線３１４（ＧＮＤ）に相当する。
配線７１は配線３１５（ＯＵＴ）に相当する。配線７７は配線３１６に相当する。
また、本発明の一態様の画素回路は、図２１（Ｂ）に示す構成であってもよい。図２１（
Ｂ）に示す回路は、図１０に示す回路と構成要素は同じであるが、光電変換素子６０のア
ノードがトランジスタ５１のソース電極またはドレイン電極の一方と電気的に接続され、
光電変換素子６０のカソードが配線３１６と電気的に接続される点で異なる。この場合、
配線３１６は光電変換素子６０を介して電荷蓄積部（ＦＤ）に電荷を供給するための信号
線としての機能を有し、図２１（Ｂ）の回路においては高電位線となる。また、配線３１
７は低電位線となる。
次に、図２１（Ａ）、（Ｂ）に示す各素子の構成について説明する。
光電変換素子６０には、実施の形態１で説明したように、セレン系材料と導電層で構成さ
れた素子や、シリコン層によってｐｉｎ型の接合が形成された素子を用いることができる
。
トランジスタ５１、トランジスタ５２、トランジスタ５３、およびトランジスタ５４は、
非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導
体を用いて形成することも可能であるが、ＯＳトランジスタで形成することが好ましい。
酸化物半導体でチャネル形成領域を形成したトランジスタは、極めてオフ電流が低い特性
を示す特徴を有している。
特に、電荷蓄積部（ＦＤ）と接続されているトランジスタ５１およびトランジスタ５３の
リーク電流が大きいと、電荷蓄積部（ＦＤ）に蓄積された電荷が保持できる時間が十分で
なくなる。したがって、少なくとも当該二つのトランジスタにＯＳトランジスタを使用す
ることで、電荷蓄積部（ＦＤ）からの不要な電荷の流出を防止することができる。
また、トランジスタ５２およびトランジスタ５４においても、リーク電流が大きいと、配
線３１４または配線３１５に不必要な電荷の出力が起こるため、これらのトランジスタと
して、酸化物半導体でチャネル形成領域を形成したトランジスタを用いることが好ましい
。
図２１（Ａ）の回路の動作の一例について図２２（Ａ）に示すタイミングチャートを用い
て説明する。
図２２（Ａ）では簡易に説明するため、各配線の電位は、二値変化する信号として与える
。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の
値を取り得る。なお、図に示す信号７０１は配線３１１（ＲＳ）の電位、信号７０２は配
線３１２（ＴＸ）の電位、信号７０３は配線３１３（ＳＥ）の電位、信号７０４は電荷蓄
積部（ＦＤ）の電位、信号７０５は配線３１５（ＯＵＴ）の電位に相当する。なお、配線
３１６の電位は常時”Ｌｏｗ”、配線３１７の電位は常時”Ｈｉｇｈ”とする。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（
信号７０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号７０４）は配線
３１７の電位（”Ｈｉｇｈ”）に初期化され、リセット動作が開始される。なお、配線３
１５の電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が
終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加さ
れるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が低下し始める
。光電変換素子６０は、光が照射されると逆方向電流が増大するので、照射される光の量
に応じて電荷蓄積部（ＦＤ）の電位（信号７０４）の低下速度は変化する。すなわち、光
電変換素子６０に照射する光の量に応じて、トランジスタ５４のソース電極とドレイン電
極間のチャネル抵抗が変化する。
時刻Ｃにおいて、配線３１２の電位（信号７０２）を”Ｌｏｗ”とすると蓄積動作が終了
し、電荷蓄積部（ＦＤ）の電位（信号７０４）は一定となる。ここで、当該電位は、蓄積
動作中に光電変換素子６０が生成した電荷量により決まる。すなわち、光電変換素子に照
射されていた光の量に応じて変化する。また、トランジスタ５１およびトランジスタ５３
は、酸化膜半導体層でチャネル形成領域を形成したオフ電流が極めて低いトランジスタで
構成されているため、後の選択動作（読み出し動作）を行うまで、電荷蓄積部（ＦＤ）の
電位を一定に保つことが可能である。
なお、配線３１２の電位（信号７０２）を”Ｌｏｗ”とする際に、配線３１２と電荷蓄積
部（ＦＤ）との間における寄生容量により、電荷蓄積部（ＦＤ）の電位に変化が生じるこ
とがある。当該電位の変化量が大きい場合は、蓄積動作中に光電変換素子６０が生成した
電荷量を正確に取得できないことになる。当該電位の変化量を低減するには、トランジス
タ５１のゲート電極−ソース電極（もしくはゲート電極−ドレイン電極）間容量を低減す
る、トランジスタ５２のゲート容量を増大する、電荷蓄積部（ＦＤ）に保持容量を設ける
、などの対策が有効である。なお、本実施の形態では、これらの対策により当該電位の変
化を無視できるものとしている。
時刻Ｄに、配線３１３の電位（信号７０３）を”Ｈｉｇｈ”にすると、トランジスタ５４
が導通して選択動作が開始され、配線３１４と配線３１５が、トランジスタ５２とトラン
ジスタ５４とを介して導通する。そして、配線３１５の電位（信号７０５）は、低下して
いく。なお、配線３１５のプリチャージは、時刻Ｄ以前に終了しておけばよい。ここで、
配線３１５の電位（信号７０５）が低下する速さは、トランジスタ５２のソース電極とド
レイン電極間の電流に依存する。すなわち、蓄積動作中に光電変換素子６０に照射されて
いる光の量に応じて変化する。
時刻Ｅにおいて、配線３１３の電位（信号７０３）を”Ｌｏｗ”にすると、トランジスタ
５４が遮断されて選択動作は終了し、配線３１５の電位（信号７０５）は、一定値となる
。ここで、一定値となる値は、光電変換素子６０に照射されていた光の量に応じて変化す
る。したがって、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に
照射されていた光の量を知ることができる。
より具体的には、光電変換素子６０に照射されている光が強いと、電荷蓄積部（ＦＤ）の
電位、すなわちトランジスタ５２のゲート電圧は低下する。そのため、トランジスタ５２
のソース電極−ドレイン電極間に流れる電流は小さくなり、配線３１５の電位（信号７０
５）はゆっくりと低下する。したがって、配線３１５からは比較的高い電位を読み出すこ
とができる。
逆に、光電変換素子６０に照射されている光が弱いと、電荷蓄積部（ＦＤ）の電位、すな
わち、トランジスタ５２のゲート電圧は高くなる。そのため、トランジスタ５２のソース
電極−ドレイン電極間に流れる電流は大きくなり、配線３１５の電位（信号７０５）は速
く低下する。したがって、配線３１５からは比較的低い電位を読み出すことができる。
次に、図２１（Ｂ）の回路の動作の例について図２２（Ｂ）に示すタイミングチャートを
用いて説明する。なお、配線３１６の電位は常時”Ｈｉｇｈ”、配線３１７の電位は常時
”Ｌｏｗ”とする。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（
信号７０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号７０４）は配線
３１７の電位（”Ｌｏｗ”）に初期化され、リセット動作が開始される。なお、配線３１
５の電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が
終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加さ
れるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が上昇し始める
。
時刻Ｃ以降の動作は、図２２（Ａ）のタイミングチャートの説明を参照することができ、
時刻Ｅにおいて、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に
照射されていた光の量を知ることができる。
なお、図２１（Ａ）に示す画素回路は、図２６に示すようにトランジスタ５２乃至トラン
ジスタ５４を複数の画素で共用する形態としてもよい。図２６は垂直方向の複数の画素で
トランジスタ５２乃至トランジスタ５４を共用する構成を例示しているが、水平方向また
は水平垂直方向の複数の画素でトランジスタ５２乃至トランジスタ５４を共用してもよい
。このような構成とすることで、一画素あたりが有するトランジスタ数を削減させること
ができる。なお、図２６ではトランジスタ５２乃至トランジスタ５４が４画素で共用され
る形態を図示しているが、２画素、３画素または５画素以上であってもよい。また、図２
１（Ｂ）に示す画素回路においても同様な構成とすることができる。
また、本発明の一態様の画素回路は、図２３（Ａ）、（Ｂ）に示す構成であってもよい。
図２３（Ａ）に示す回路は、図２１（Ａ）に示す回路の構成からトランジスタ５３、配線
３１６および配線３１７を省いた構成であり、配線３１１（ＲＳ）は光電変換素子６０の
アノードに電気的に接続される。その他の構成は、図２１（Ａ）に示す回路と同じである
。
図２３（Ｂ）に示す回路は、図２３（Ａ）に示す回路と構成要素は同じであるが、光電変
換素子６０のアノードがトランジスタ５２のソース電極またはドレイン電極の一方と電気
的に接続され、光電変換素子６０のカソードが配線３１１（ＲＳ）と電気的に接続される
点で異なる。
図２３（Ａ）の回路は図２１（Ａ）の回路と同様に、図２２（Ａ）に示すタイミングチャ
ートで動作させることができる。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（
信号７０２）を”Ｈｉｇｈ”とすると、光電変換素子６０に順方向バイアスが印加され、
電荷蓄積部（ＦＤ）の電位（信号７０４）が”Ｈｉｇｈ”となる。すなわち、電荷蓄積部
（ＦＤ）の電位は配線３１１（ＲＳ）の電位（”Ｈｉｇｈ”）に初期化され、リセット状
態となる。以上がリセット動作の開始である。なお、配線３１５の電位（信号７０５）は
、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が
終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加さ
れるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が低下し始める
。
時刻Ｃ以降の動作は、図２１（Ａ）の回路動作の説明を参照することができ、時刻Ｅにお
いて、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に照射されて
いた光の量を知ることができる。
図２３（Ｂ）の回路は、図２２（Ｃ）に示すタイミングチャートで動作させることができ
る。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”、配線３１２の電位（信
号７０２）を”Ｈｉｇｈ”とすると、光電変換素子６０に順方向バイアスが印加され、電
荷蓄積部（ＦＤ）の電位（信号７０４）が”Ｌｏｗ”のリセット状態となる。以上がリセ
ット動作の開始である。なお、配線３１５電位（信号７０５）は、”Ｈｉｇｈ”にプリチ
ャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”とするとリセット動作
が終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加
されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が上昇し始め
る。
時刻Ｃ以降の動作は、図２１（Ａ）の回路動作の説明を参照することができ、時刻Ｅにお
いて、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に照射されて
いた光の量を知ることができる。
なお、図２３（Ａ）に示す画素回路は、図２７に示すようにトランジスタ５２およびトラ
ンジスタ５４を複数の画素で共用する形態としてもよい。図２７は垂直方向の複数の画素
でトランジスタ５２およびトランジスタ５４を共用する構成を例示しているが、水平方向
または水平垂直方向の複数の画素でトランジスタ５２およびトランジスタ５４を共用して
もよい。なお、図２７ではトランジスタ５２およびトランジスタ５４が４画素で共用され
る形態を図示しているが、２画素、３画素または５画素以上であってもよい。また、図２
３（Ｂ）に示す画素回路においても同様な構成とすることができる。
また、図２１（Ａ）、（Ｂ）および図２３（Ａ）、（Ｂ）では、トランジスタ５１が設け
られている場合の例を示したが、本発明の一態様は、これに限定されない。図２４（Ａ）
、（Ｂ）に示すように、トランジスタ５１を省くことも可能である。
また、画素回路に用いるトランジスタは、図２５（Ａ）または図２５（Ｂ）に示すように
、トランジスタ５１、トランジスタ５２、およびトランジスタ５４にバックゲートを設け
た構成であってもよい。図２５（Ａ）はバックゲートに定電位を印加する構成であり、し
きい値電圧を制御することができる。また、図２５（Ｂ）はフロントゲートと同じ電位が
バックゲートに印加される構成であり、オン電流を増加させることができる。なお、図２
５（Ａ）においては、バックゲートが配線３１４（ＧＮＤ）と電気的に接続される構成を
例示したが、定電位が供給される別の配線と電気的に接続されていてもよい。なお、図２
５（Ａ）、（Ｂ）は図２３（Ａ）に示す回路においてトランジスタにバックゲートを設け
た例を示したが、同様の構成を図２１（Ａ）、（Ｂ）、図２３（Ｂ）、図２４（Ａ）、（
Ｂ）に示す回路にも適用することもできる。また、一つの回路に含まれるトランジスタに
対し、フロントゲートと同じ電位がバックゲートに印加される構成、バックゲートに定電
位を印加する構成、またはバックゲートを設けない構成を必要に応じて任意に組み合わせ
た回路構成としてもよい。
なお、図２５（Ａ）に示す画素回路は、図２８に示すようにトランジスタ５１およびトラ
ンジスタ５４を複数の画素で共用する形態としてもよい。また、図２５（Ｂ）に示す画素
回路は、図２９に示すようにトランジスタ５２およびトランジスタ５４を複数の画素で共
用する形態としてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、実施の形態１で説明したグローバルシャッタ方式およびローリングシ
ャッタ方式の詳細について説明する。
実施の形態２で説明したように、画素回路の動作は、リセット動作、蓄積動作、および選
択動作の繰り返しである。画素マトリクス全体を制御する撮像方法としては、グローバル
シャッタ方式とローリングシャッタ方式が知られている。
図３０（Ａ）は、グローバルシャッタ方式におけるタイミングチャートである。なお、図
３０（Ａ）は、マトリクス状に複数の画素回路を有し、当該画素回路に図２１（Ａ）の回
路を有する撮像装置を例として、第１行目から第ｎ行目（ｎは３以上の自然数）の画素回
路の動作を説明するものである。なお、下記の動作説明は、図２１（Ｂ）、図２３（Ａ）
、（Ｂ）、および図２４（Ａ）、（Ｂ）に示す回路にも適用することができる。
図３０（Ａ）において、信号５０１、信号５０２、信号５０３は、第１行目、第２行目、
第ｎ行目の各画素回路に接続された配線３１１（ＲＳ）に入力される信号である。また、
信号５０４、信号５０５、信号５０６は、第１行目、第２行目、第ｎ行目の各画素回路に
接続された配線３１２（ＴＸ）に入力される信号である。また、信号５０７、信号５０８
、信号５０９は、第１行目、第２行目、第ｎ行目の各画素回路に接続された配線３１３（
ＳＥ）に入力される信号である。
また、期間５１０は、１回の撮像に要する期間である。また、期間５１１は、各行の画素
回路がリセット動作を同時に行っている期間である。また、期間５２０は、各行の画素回
路が蓄積動作を同時に行っている期間である。なお、選択動作は各行の画素回路で順次行
われる。一例として、期間５３１は、第１行目の画素回路が選択動作を行っている期間で
ある。このように、グローバルシャッタ方式では、全画素回路で略同時にリセット動作が
行われた後、全画素回路で略同時に蓄積動作が行われ、１行毎に順次読み出し動作が行わ
れる。
つまり、グローバルシャッタ方式では、全ての画素回路において蓄積動作が略同時に行わ
れているため、各行の画素回路における撮像の同時性が確保される。したがって、被写体
が動体であっても歪の小さい画像を取得することができる。
一方、図３０（Ｂ）は、ローリングシャッタ方式を用いた場合のタイミングチャートであ
る。なお、信号５０１乃至５０９は図３０（Ａ）の説明を参照することができる。期間６
１０は１回の撮像に要する期間である。また、期間６１１、期間６１２、期間６１２は、
それぞれ第１行目、第２行目、第ｎ行目のリセット期間である。また、期間６２１、期間
６２２、期間６２３は、それぞれ第１行目、第２行目、第ｎ行目の蓄積動作期間である。
また、期間６３１は、１行目の画素回路が選択動作を行っている期間である。このように
、ローリングシャッタ方式では、蓄積動作が全ての画素回路では同時に行われず、行毎に
順次行われるため、各行の画素回路における撮像の同時性が確保されない。したがって、
一行目の最終行目では撮像のタイミングが異なるため、動体が被写体である場合は歪の大
きい画像となってしまう。
グローバルシャッタ方式を実現するためには、各画素からの信号の読み出しが順次終了す
るまで、電荷蓄積部（ＦＤ）の電位を長時間保つ必要がある。電荷蓄積部（ＦＤ）の電位
の長時間の保持は、トランジスタ５３などにチャネル形成領域を酸化物半導体で形成した
極めてオフ電流の低いトランジスタを用いることで実現できる。一方、トランジスタ５３
などにチャネル形成領域をシリコンなどで形成したトランジスタを適用した場合は、オフ
電流が高いために電荷蓄積部（ＦＤ）の電位を長時間保持できず、グローバルシャッタ方
式を用いることが困難となる。
以上のように、画素回路にチャネル形成領域を酸化物半導体で形成したトランジスタを用
いることでグローバルシャッタ方式を容易に実現することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジ
スタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のた
めに一部の要素を拡大、縮小、または省略して図示している。
図３１（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図で
ある。図３１（Ａ）は上面図であり、図３１（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面
が図３１（Ｂ）に相当する。また、図３１（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が
図３７（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ
３−Ｂ４方向をチャネル幅方向と呼称する。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電
層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１
６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１
６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい
。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図３１（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２
３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導
電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０
として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化す
ることができる。
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで
酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残
留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵
抗のｎ型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることも
できる。
また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示し
ているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明す
る他のトランジスタにも適用できる。
また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以
上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用
できる。
また、本発明の一態様のトランジスタは、図３２（Ａ）、（Ｂ）に示す構成であってもよ
い。図３２（Ａ）はトランジスタ１０２の上面図であり、図３２（Ａ）に示す一点鎖線Ｃ
１−Ｃ２方向の断面が図３２（Ｂ）に相当する。また、図３２（Ａ）に示す一点鎖線Ｃ３
−Ｃ４方向の断面は、図３７（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネ
ル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する。
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層
として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同
様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶
縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０と
の間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の
幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当
該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高
いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図３３（Ａ）、（Ｂ）に示す構成であってもよ
い。図３３（Ａ）はトランジスタ１０３の上面図であり、図３３（Ａ）に示す一点鎖線Ｄ
１−Ｄ２方向の断面が図３３（Ｂ）に相当する。また、図３３（Ａ）に示す一点鎖線Ｄ３
−Ｄ４方向の断面は、図３７（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネ
ル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する。
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接
する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶
縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０
に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０およ
び導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層
１５０に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図３３（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２
３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶
縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域
２３１および領域２３２を低抵抗化することができる。
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生
じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互
作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁
材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
また、本発明の一態様のトランジスタは、図３４（Ａ）、（Ｂ）に示す構成であってもよ
い。図３４（Ａ）はトランジスタ１０４の上面図であり、図３４（Ａ）に示す一点鎖線Ｅ
１−Ｅ２方向の断面が図３４（Ｂ）に相当する。また、図３４（Ａ）に示す一点鎖線Ｅ３
−Ｅ４方向の断面は、図３７（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネ
ル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する。
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部
を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
また、図３４（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および
領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる
。
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３
２と同様に低抵抗化することができる。
また、領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領
域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４
および領域３３５の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート
電界の寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３
５の低抵抗化を行わない場合もある。
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のト
ランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小
さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図３５（Ａ）、（Ｂ）に示す構成であってもよ
い。図３５（Ａ）はトランジスタ１０５の上面図であり、図３５（Ａ）に示す一点鎖線Ｆ
１−Ｆ２方向の断面が図３５（Ｂ）に相当する。また、図３５（Ａ）に示す一点鎖線Ｆ３
−Ｆ４方向の断面は、図３７（Ａ）に相当。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長
方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電
層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０
と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電
層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電
層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５
２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接す
る絶縁層などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面
には接しない構成となっている。
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５およ
び絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４
１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有
する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１
および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電
層１５１および導電層１５２）はドレイン電極層として作用させることができる。
また、本発明の一態様のトランジスタは、図３６（Ａ）、（Ｂ）に示す構成であってもよ
い。図３６（Ａ）はトランジスタ１０６の上面図であり、図３６（Ａ）に示す一点鎖線Ｇ
１−Ｇ２方向の断面が図３６（Ｂ）に相当する。また、図３６（Ａ）に示す一点鎖線Ｇ３
−Ｇ４方向の断面は、図３７（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネ
ル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する。
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電
層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電
層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁
層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電
層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、
必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜
）などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面
には接しない構成となっている。
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジス
タ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソ
ース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５
２）はドレイン電極層として作用させることができる。
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１
５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０お
よび導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸
素の供給を容易とすることができる。
なお、トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４お
よびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導
電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純
物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素
、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チ
タン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該
不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラ
ズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、
酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導
電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体と
いう。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致して
いると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層とし
て機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およ
びドレイン電極層として機能する導電層との接触抵抗を低減することができる。
また、本発明の一態様のトランジスタは、図３８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ
）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３７（Ｃ）、（Ｄ）に示すチャネ
ル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を
備えていてもよい。導電層１７３を第２のゲート電極層（バックゲート）として用いるこ
とで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３８（Ａ）
、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を
酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０
の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブル
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１
７３を同電位とするには、例えば、図３７（Ｄ）に示すように、導電層１７０と導電層１
７３とをコンタクトホールを介して電気的に接続すればよい。
また、図３１乃至図３６におけるトランジスタ１０１乃至トランジスタ１０６では、酸化
物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であっても
よい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図３９（
Ｂ）、（Ｃ）または図３９（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えること
ができる。
図３９（Ａ）は酸化物半導体層１３０の上面図であり、図３９（Ｂ）、（Ｃ）は、二層構
造である酸化物半導体層１３０の断面図である。また、図３９（Ｄ）、（Ｅ）は、三層構
造である酸化物半導体層１３０の断面図である。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それ
ぞれ組成の異なる酸化物半導体層などを用いることができる。
また、本発明の一態様のトランジスタは、図４０（Ａ）、（Ｂ）に示す構成であってもよ
い。図４０（Ａ）はトランジスタ１０７の上面図であり、図４０（Ａ）に示す一点鎖線Ｈ
１−Ｈ２方向の断面が図４０（Ｂ）に相当する。また、図４０（Ａ）に示す一点鎖線Ｈ３
−Ｈ４方向の断面が図４６（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル
長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する。
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５
０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層
１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機
能を付加してもよい。
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０１と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４１（Ａ）、（Ｂ）に示す構成であってもよ
い。図４１（Ａ）はトランジスタ１０８の上面図であり、図４１（Ａ）に示す一点鎖線Ｉ
１−Ｉ２方向の断面が図４１（Ｂ）に相当する。また、図４１（Ａ）に示す一点鎖線Ｉ３
−Ｉ４方向の断面が図４６（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル
長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する。
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７
０の端部と一致しない点がトランジスタ１０７と異なる。
また、本発明の一態様のトランジスタは、図４２（Ａ）、（Ｂ）に示す構成であってもよ
い。図４２（Ａ）はトランジスタ１０９の上面図であり、図４２（Ａ）に示す一点鎖線Ｊ
１−Ｊ２方向の断面が図４２（Ｂ）に相当する。また、図４２（Ａ）に示す一点鎖線Ｊ３
−Ｊ４方向の断面が図４６（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル
長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する。
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸
化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６
０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導
電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５
および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４
０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および
導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４３（Ａ）、（Ｂ）に示す構成であってもよ
い。図４３（Ａ）はトランジスタ１１０の上面図であり、図４３（Ａ）に示す一点鎖線Ｋ
１−Ｋ２方向の断面が図４３（Ｂ）に相当する。また、図４３（Ａ）に示す一点鎖線Ｋ３
−Ｋ４方向の断面が図４６（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル
長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
トランジスタ１１０は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４４（Ａ）、（Ｂ）に示す構成であってもよ
い。図４４（Ａ）はトランジスタ１１１の上面図であり、図４４（Ａ）に示す一点鎖線Ｋ
１−Ｋ２方向の断面が図４４（Ｂ）に相当する。また、図４４（Ａ）に示す一点鎖線Ｋ３
−Ｋ４方向の断面が図４６（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル
長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５
１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化
物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層
１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を
通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および
導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１
５２に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４１および導電層１５１と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４５（Ａ）、（Ｂ）に示す構成であってもよ
い。図４５（Ａ）はトランジスタ１１２の上面図であり、図４５（Ａ）に示す一点鎖線Ｍ
１−Ｍ２方向の断面が図４５（Ｂ）に相当する。また、図４５（Ａ）に示す一点鎖線Ｍ３
−Ｍ４方向の断面が図４６（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル
長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する。
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において
酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）であ
る点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化
物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と
同様の構成を有する。
また、本発明の一態様のトランジスタは、図４７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ
）、（Ｆ）に示すチャネル長方向の断面図、ならびに図４６（Ｃ）、（Ｄ）に示すチャネ
ル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を
備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いること
で、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図４７（Ａ）、
（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸
化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の
幅よりも短くしてもよい。
また、本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電
層１５０（ドレイン電極層）は、図４８（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１
３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層１３０の幅
（ＷＯＳ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていて
もよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とするこ
とで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気
特性を向上させることができる。
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１２）では、い
ずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層
１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が
高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ
（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、な
らびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃ
を有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材
料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半
導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得
ることができる。なお、酸化物半導体層１３０ｂを厚くすると、オン電流を向上させるこ
とができる。例えば、酸化物半導体層１３０ｂの膜厚を１００ｎｍ乃至２００ｎｍとして
もよい。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与する
ことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態５）
本実施の形態では、実施の形態４に示したトランジスタの構成要素について詳細を説明す
る。
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処
理された金属基板などを用いることができる。または、トランジスタやフォトダイオード
が形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラ
グとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン
基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基
板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板
であってもよい。また、当該シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合
、トランジスタを形成する面の面方位は、（１１０）面であることが好ましい。（１１０
）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有する
ほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶
縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。絶縁層１２０は、ＴＤＳ法で測定した酸素原子に換
算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましい
。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１
００℃以上５００℃以下の範囲とする。また、基板１１５が他のデバイスが形成された基
板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が
平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
なお、本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層
１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から
順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３
０ｂに相当する層を用いればよい。
また、酸化物半導体層１３０が二層の場合は、本実施の形態に示す、酸化物半導体層１３
０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に
積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層
１３０ｂとを入れ替えることもできる。
また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する
三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を付加する構成とすること
ができる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導
体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸
化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン
化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャッ
プ）を差し引いた値として求めることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構
成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３
０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上で
あって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近
い酸化物半導体で形成することが好ましい。
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のう
ち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成され
る。
また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と
比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形
成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのし
きい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることに
より、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接
した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面
ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設ける
ことにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ
、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原
子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好
ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合する
ため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸
素欠損が生じにくいということができる。
また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０
ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが
好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを
含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のス
タビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇ
ｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉ
ｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ
酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−
Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化
物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ
−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−
Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化
物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ
−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−
Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ
酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜と
も呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの
金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且
つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃが、
少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ
、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１
３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１３０ｂをＩ
ｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層１３０ｃをＩｎ：Ｍ：Ｚ
ｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２
よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半
導体層１３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させる
ことができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度
が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにおけるＺｎおよびＯを除いた場
合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、
Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７
５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１３０ｂのＺｎおよびＯを除いての
ＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔ
ｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉ
ｃ％未満とする。
また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０
ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌
道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌
道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組
成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１３０ｂにイン
ジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現
することができる。
酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５
０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１
３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１５０ｎｍ以下、
さらに好ましくは１５ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの
厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましく
は３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１
３０ａより厚い方が好ましい。
酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、
酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にす
ることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１
×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、
さらに好ましくは１×１０１３／ｃｍ３未満であって、１×１０−９／ｃｍ３以上である
こととする。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層
１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が
１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
であって、１×１０１８ａｔｏｍｓ／ｃｍ３以上となる領域を有するように制御する。ま
た、水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏ
ｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下であって、１×
１０１７ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。また、窒素濃度は
、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以
下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下であって、５×１０１６ａｔｏ
ｍｓ／ｃｍ３以上となる領域を有するように制御する。
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させること
がある。酸化物半導体層の結晶性を低下させないためには、例えばシリコン濃度を１×１
０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満であっ
て、１×１０１８ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。また、炭
素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃ
ｍ３未満であって、６×１０１７ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御
する。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数
ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるた
め、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジ
スタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート
絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱
が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも
、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる
。
したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ
、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネル
を形成することができ、高い電界効果移動度および安定した電気特性を有したトランジス
タを形成することができる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構
造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１
３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより
、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ
、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではある
が、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面
は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく
連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の
井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層
の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しな
いように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結
合により消滅してしまう。
例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝
１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：
９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸
化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、ま
たは３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
なお、上記酸化物をスパッタターゲットとして成膜を行った場合、成膜される酸化物半導
体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃの原子数比は必
ずしも同一とならず、±２０％程度の差を有する。
酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、酸化物
半導体層１３０を用いたトランジスタにおいて、チャネルは酸化物半導体層１３０ｂに形
成される。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化してい
るため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネル
を埋め込みチャネルということもできる。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの
絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物
半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３
０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギ
ーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半
導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子
がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタ
のしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、
結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタ
に安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、
フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１
５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ
、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる
。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできるこ
となどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍ
ｎなどの合金と上記材料との積層を用いてもよい。なお、トランジスタ１０５、トランジ
スタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４
１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜な
どを用いることができる。
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接し
た酸化物半導体層の一部の領域では酸化物半導体膜中の酸素が脱離し、酸素欠損が形成さ
れる。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著に
ｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインと
して作用させることができる。
また、導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしても
よい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型
化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０お
よび導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接
触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことがで
きる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、
酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、
絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒ
などを、不純物として含んでいてもよい。
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素
、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化
シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比
誘電率が高い。したがって、酸化シリコンを用いた場合と比べて絶縁層１６０の膜厚を大
きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ
電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフ
ニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがっ
て、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを
用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。
ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の
放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半
導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０
および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜また
は酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放
出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０
１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、
膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理
による放出量とする。
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジス
タのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動
を低減することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ
、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を
用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。
また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材
料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層
、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕま
たはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用い
てもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステ
ンを用いて導電層１７０を形成する。
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いるこ
とができる。実施の形態４に示したトランジスタ１０３、トランジスタ１０４、トランジ
スタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では
、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化す
ることができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、ト
ランジスタの信頼性を向上させることができる。
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形
態４に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジ
スタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化ア
ルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物
、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミ
ニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物
の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１
２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している
。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもでき
る。
また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体
層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成され
る酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャ
ネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲ
ート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電
流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャ
ネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているた
め、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面
に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的
にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を
高められる。
また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタで
は、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成す
ることで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化
物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間
に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有
する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定
化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート
電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また
、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上さ
せることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性
の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的に
はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱
ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏ
ｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａ
ｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバ
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（
アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層
を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に
積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数
回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガ
ス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり
、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメ
チルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる
ことができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチ
ルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル
亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド
）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（
Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３
）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材
料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、ア
ルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）など
がある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供
給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ
２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４
ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形
成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更に
その後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これ
らの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ
−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変え
てＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含ま
ないＯ３ガスを用いる方が好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態６）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する
。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともい
う。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認
することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒ
ｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結
晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば
、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計
測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は
層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４
の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９
層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は
、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその
値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目
し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれ
の格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ−ｌｉｋ
ｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜
であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態７）
本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置は、表示機器、パー
ソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａ
ｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディス
プレイを有する装置）に用いることができる。その他に、本発明の一態様に係る撮像装置
および当該撮像装置を含む半導体装置を用いることができる電子機器として、携帯電話、
携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチル
カメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲー
ションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、
複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）
、自動販売機などが挙げられる。これら電子機器の具体例を図４９に示す。
図４９（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ
９０９等を有する。なお、図３８（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３
と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定さ
れない。カメラ９０９には本発明の一態様のレンズレスの撮像装置を用いることができる
。
図４９（Ｂ）は携帯データ端末であり、第１筐体９１１、表示部９１２、カメラ９１９等
を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができ
る。カメラ９１９には本発明の一態様のレンズレスの撮像装置を用いることができる。
図４９（Ｃ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９
３３、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメ
ラ９３９には本発明の一態様のレンズレスの撮像装置を用いることができる。
図４９（Ｄ）は携帯電話であり、筐体９５１に、表示部９５２、マイク９５７、スピーカ
ー９５４、カメラ９５９、入出力端子９５６、操作用のボタン９５５等を有する。カメラ
９５９には本発明の一態様のレンズレスの撮像装置を用いることができる。
図４９（Ｅ）は自動車であり、車体９６１、車輪９６２、ダッシュボード９６３、ライト
９６４、カメラ９６５等を有する。カメラ９６５は近接する物体の位置を検出する機能も
有しており、本発明の一態様のレンズレスの撮像装置を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
２１ 撮像動作
２２ 保持動作
２３ 読み出し動作
４０ シリコン基板
４１ 絶縁層
４１ａ 絶縁層
４１ｂ 絶縁層
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５５ トランジスタ
５６ トランジスタ
５８ 活性層
５９ 容量素子
６０ 光電変換素子
６１ 光電変換層
６２ 透光性導電層
６３ 半導体層
６４ 半導体層
６５ 半導体層
６６ 電極
６６ａ 導電層
６６ｂ 導電層
６７ 隔壁
７１ 配線
７２ 配線
７４ 配線
７５ 配線
７６ 配線
７７ 配線
７７ａ 導電層
７７ｂ 導電層
７８ 配線
７９ 配線
８０ 絶縁層
８１ 導電体
９０ 回路
９１ 画素アレイ
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１４０ 導電層
１４１ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
２３１ 領域
２３２ 領域
２３３ 領域
３１１ 配線
３１２ 配線
３１３ 配線
３１４ 配線
３１５ 配線
３１６ 配線
３１７ 配線
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
５０１ 信号
５０２ 信号
５０３ 信号
５０４ 信号
５０５ 信号
５０６ 信号
５０７ 信号
５０８ 信号
５０９ 信号
５１０ 期間
５１１ 期間
５２０ 期間
５３１ 期間
６１０ 期間
６１１ 期間
６１２ 期間
６２１ 期間
６２２ 期間
６２３ 期間
６３１ 期間
７０１ 信号
７０２ 信号
７０３ 信号
７０４ 信号
７０５ 信号
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３９ カメラ
９５１ 筐体
９５２ 表示部
９５４ スピーカー
９５５ ボタン
９５６ 入出力端子
９５７ マイク
９５９ カメラ
９６１ 車体
９６２ 車輪
９６３ ダッシュボード
９６４ ライト
９６５ カメラ
１１００ 層
１２００ 層
１４００ 層
１５００ 層
１６００ 層
２５００ 絶縁層
２５１０ 遮光層
２５２０ 有機樹脂層
２５３０ カラーフィルタ
２５３０ａ カラーフィルタ
２５３０ｂ カラーフィルタ
２５３０ｃ カラーフィルタ
２５４０ マイクロレンズアレイ
２５５０ 光学変換層
２５６０ 絶縁層

Claims (1)

  1. 第１の層と、第２の層と、第３の層と、第４の層を有する撮像装置であって、
    前記第１の層は、回折格子を有し、
    前記第２の層は、カラーフィルターを有し、
    前記第３の層は、遮光層を有し、
    前記第４の層は、光電変換素子を有し、
    前記第１の層、前記第２の層、前記第３の層、及び前記第４の層は、当該順序の積層で設けられる、撮像装置。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016092413A (ja) * 2014-10-29 2016-05-23 株式会社半導体エネルギー研究所 撮像装置および電子機器
US9773832B2 (en) 2014-12-10 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10495793B2 (en) * 2015-02-12 2019-12-03 Rambus Inc. Systems and methods for lensless image acquisition
JP6688116B2 (ja) 2015-03-24 2020-04-28 株式会社半導体エネルギー研究所 撮像装置および電子機器
TWI713367B (zh) 2015-07-07 2020-12-11 日商半導體能源研究所股份有限公司 成像裝置及其運作方法
US10163948B2 (en) * 2015-07-23 2018-12-25 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US10090344B2 (en) 2015-09-07 2018-10-02 Semiconductor Energy Laboratory Co., Ltd. Imaging device, method for operating the same, module, and electronic device
US10896923B2 (en) 2015-09-18 2021-01-19 Semiconductor Energy Laboratory Co., Ltd. Method of operating an imaging device with global shutter system
US10109667B2 (en) 2015-10-09 2018-10-23 Semiconductor Energy Laboratory Co., Ltd. Imaging device, module, and electronic device
US11522098B2 (en) * 2016-04-01 2022-12-06 Trustees Of Dartmouth College UV/VIS/IR backside-illuminated photon-counting sensor
US20190215473A1 (en) * 2016-07-13 2019-07-11 Sony Corporation Imaging apparatus, imaging device, and image processing apparatus
JP6685887B2 (ja) * 2016-12-13 2020-04-22 株式会社日立製作所 撮像装置
JP7139327B2 (ja) 2017-06-27 2022-09-20 株式会社半導体エネルギー研究所 半導体装置および電子部品
JP2019057649A (ja) * 2017-09-21 2019-04-11 株式会社リコー 撮像素子、撮像装置および画像入力装置
EP3700195A4 (en) * 2017-10-19 2020-12-16 Sony Corporation INFORMATION PROCESSING DEVICE, INFORMATION PROCESSING METHOD, IMAGING DEVICE AND PROGRAM
US11631713B2 (en) 2017-10-19 2023-04-18 Sony Corporation Information processing device, information processing method, image capturing device, and program
WO2019078340A1 (ja) * 2017-10-19 2019-04-25 ソニー株式会社 撮像装置および方法、並びに、画像処理装置および方法
WO2019078338A1 (ja) * 2017-10-19 2019-04-25 ソニー株式会社 電子機器
WO2019078334A1 (ja) * 2017-10-19 2019-04-25 ソニー株式会社 撮像素子、画像処理装置、画像処理方法、および、プログラム
EP3700182A4 (en) * 2017-10-19 2020-12-30 Sony Corporation ELECTRONIC DEVICE
WO2019078335A1 (ja) * 2017-10-19 2019-04-25 ソニー株式会社 撮像装置および方法、並びに、画像処理装置および方法
EP3700192B1 (en) * 2017-10-19 2023-08-30 Sony Group Corporation Imaging device and signal processing device
KR20200094741A (ko) * 2017-11-30 2020-08-07 소니 주식회사 촬상 장치, 촬상 방법 및 촬상 소자
US11283993B2 (en) * 2017-12-22 2022-03-22 Sony Corporation Image-capturing apparatus, image-capturing method, and image-capturing device
CN108766989B (zh) * 2018-06-01 2021-09-03 京东方科技集团股份有限公司 一种光学传感器件及其制作方法、显示器件、显示设备
WO2020021399A1 (ja) 2018-07-27 2020-01-30 株式会社半導体エネルギー研究所 表示装置、表示モジュール、及び電子機器
FR3124310A1 (fr) * 2021-06-18 2022-12-23 Stmicroelectronics (Crolles 2) Sas Capteur de lumière

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006351972A (ja) * 2005-06-17 2006-12-28 Matsushita Electric Ind Co Ltd 固体撮像素子、固体撮像装置およびその製造方法
JP2007109801A (ja) * 2005-10-12 2007-04-26 Sumitomo Electric Ind Ltd 固体撮像装置とその製造方法
JP2012080065A (ja) * 2010-09-07 2012-04-19 Sony Corp 固体撮像素子、固体撮像装置、撮像機器、及び、偏光素子の製造方法
US20140253781A1 (en) * 2013-03-05 2014-09-11 Rambus Inc. Phase Gratings with Odd Symmetry for High-Resolution Lensed and Lensless Optical Sensing

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0732245B2 (ja) * 1986-01-24 1995-04-10 キヤノン株式会社 フオトセンサの製造方法
JPH05152553A (ja) * 1991-11-28 1993-06-18 Hitachi Ltd 二次元イメージセンサ
TWM249381U (en) * 2003-12-19 2004-11-01 Hon Hai Prec Ind Co Ltd Image sensor
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5280671B2 (ja) * 2006-12-20 2013-09-04 富士フイルム株式会社 画像検出器および放射線検出システム
JP2010074137A (ja) * 2008-08-19 2010-04-02 Fujifilm Corp 撮像装置
US8400537B2 (en) 2008-11-13 2013-03-19 Omnivision Technologies, Inc. Image sensors having gratings for color separation
JP5342862B2 (ja) * 2008-12-16 2013-11-13 株式会社島津製作所 光マトリックスデバイスの製造方法
US8558182B2 (en) 2009-10-09 2013-10-15 University Of Rochester Optical element, device, method, and applications
KR101824123B1 (ko) 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011086848A1 (en) 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
KR101924318B1 (ko) 2010-02-12 2018-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
JP5771079B2 (ja) * 2010-07-01 2015-08-26 株式会社半導体エネルギー研究所 撮像装置
TWI575494B (zh) 2011-08-19 2017-03-21 半導體能源研究所股份有限公司 半導體裝置的驅動方法
JP2013093371A (ja) 2011-10-24 2013-05-16 Sony Corp 半導体装置、および、その製造方法、固体撮像装置
JP2013098503A (ja) * 2011-11-07 2013-05-20 Toshiba Corp 固体撮像素子
US9029863B2 (en) * 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9236408B2 (en) 2012-04-25 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device including photodiode
JP5972065B2 (ja) * 2012-06-20 2016-08-17 富士フイルム株式会社 薄膜トランジスタの製造方法
US8872120B2 (en) 2012-08-23 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device and method for driving the same
JP6325229B2 (ja) * 2012-10-17 2018-05-16 株式会社半導体エネルギー研究所 酸化物膜の作製方法
TWI612321B (zh) * 2013-02-27 2018-01-21 半導體能源研究所股份有限公司 成像裝置
JP5939184B2 (ja) * 2013-03-22 2016-06-22 ソニー株式会社 半導体装置の製造方法
CN106537898B (zh) 2014-07-25 2020-07-28 株式会社半导体能源研究所 成像装置
JP2016092413A (ja) * 2014-10-29 2016-05-23 株式会社半導体エネルギー研究所 撮像装置および電子機器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006351972A (ja) * 2005-06-17 2006-12-28 Matsushita Electric Ind Co Ltd 固体撮像素子、固体撮像装置およびその製造方法
JP2007109801A (ja) * 2005-10-12 2007-04-26 Sumitomo Electric Ind Ltd 固体撮像装置とその製造方法
JP2012080065A (ja) * 2010-09-07 2012-04-19 Sony Corp 固体撮像素子、固体撮像装置、撮像機器、及び、偏光素子の製造方法
US20140253781A1 (en) * 2013-03-05 2014-09-11 Rambus Inc. Phase Gratings with Odd Symmetry for High-Resolution Lensed and Lensless Optical Sensing

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