JP2020166001A

JP2020166001A - 表示装置

Info

Publication number: JP2020166001A
Application number: JP2019063283A
Authority: JP
Inventors: 照久中川; Teruhisa Nakagawa
Original assignee: Panasonic Liquid Crystal Display Co Ltd
Current assignee: Panasonic Liquid Crystal Display Co Ltd
Priority date: 2019-03-28
Filing date: 2019-03-28
Publication date: 2020-10-08
Also published as: US11398503B2; CN111752058A; US20200312884A1

Abstract

【課題】表示の不具合の発生を抑制する。【解決手段】本開示の表示装置は、第１の方向に配列された第１、第２の画素電極を含む第１の画素行と、第１の方向に配列された第３、第４の画素電極を含み、第２の方向において第１の画素行と隣り合う第２の画素行と、第１の方向に配列された第５、第６の画素電極を含み、第２の方向において第２の画素行と隣り合う第３の画素行と、第１、第２の画素電極間、第３、第４の画素電極間、及び第５、第６の画素電極間において、第２の方向に延伸する第１、第２のソース線と、第１、第２の画素行間において、第１の方向に延伸する第１のゲート線と、第２、第３の画素行間において、第１の方向に延伸する第２のゲート線と、第２の画素行の端部で、第１、第２のゲート線間を接続する第１の端部接続配線と、第２の画素行を横切り、第１、第２のゲート線間を接続する１以上の第１の交差接続配線と、を含む。【選択図】図２

Description

本発明は、表示装置に関する。

下記特許文献１に記載の液晶表示装置は、第１の方向に延伸する複数のゲート線と、第１の方向に交差する第２の方向に延伸する複数のソース線と、を備えている。隣り合う２本のゲート線と、隣り合う２本のソース線と、により囲まれた領域に画素電極が配置されており、複数の画素電極が第１の方向、及び第２の方向に配列されている。各画素電極は、ゲート線、及びソース線と電気的に接続されている。

特開２０１７−０９７０５３号公報

特許文献１に開示された構成では、暗線が発生することが課題となっていた。即ち、上記従来の構成においては、ゲート線の一部に断線が生じた場合、当該ゲート線に接続された複数の画素電極にはゲート信号が供給されず、暗線が発生してしまい、表示に不具合が生じていた。

本開示は、上記実情に鑑みてなされたものであり、その目的は、表示の不具合の発生を抑制することにある。

本開示に係る表示装置は、第１の方向に配列された第１の画素電極、第２の画素電極を含む第１の画素行と、前記第１の方向に配列された第３の画素電極、第４の画素電極を含み、前記第１の方向に交差する第２の方向において前記第１の画素行と隣り合う第２の画素行と、前記第１の方向に配列された第５の画素電極、第６の画素電極を含み、前記第２の方向において前記第２の画素行と隣り合う第３の画素行と、前記第１の画素電極と前記第２の画素電極の間、前記第３の画素電極と前記第４の画素電極の間、及び前記第５の画素電極と前記第６の画素電極の間において、前記第２の方向に延伸する第１のソース線、第２のソース線と、前記第１の画素行と前記第２の画素行との間において、前記第１の方向に延伸する第１のゲート線と、前記第２の画素行と前記第３の画素行との間において、前記第１の方向に延伸する第２のゲート線と、前記第２の画素行の端部で、前記第１のゲート線と前記第２のゲート線とを接続する第１の端部接続配線と、前記第２の画素行を横切り、前記第１のゲート線と前記第２のゲート線とを接続する１以上の第１の交差接続配線と、を含む。

本開示に係る表示装置の構成によれば、表示の不具合の発生を抑制することができる。

図１は第１の実施形態に係る表示装置の概略構成を示す平面図である。図２は第１の実施形態に係る表示パネルの画素領域の概略構成を示す回路図である。図３は第１の実施形態に係る画素電極と交差接続配線との配置関係を示す模式的な平面図である。図４は図３に示すＡ−Ａ’線における断面を示す模式的な断面図ある。図５は第１の実施形態の他の実施例における画素電極と交差接続配線との配置関係を示す模式的な平面図である。図６は第１の実施形態に係る画素電極、ゲート線、及び交差接続配線の配置関係を示す模式図である。

本開示の第１の実施形態について、図面を用いて以下に説明する。以下では、表示装置１００として液晶表示装置を例に挙げて説明するが、本発明に係る表示装置は、液晶表示装置に限定されるものではなく、例えば有機ＥＬ（エレクトロルミネセンス）表示装置等であってもよい。

［第１の実施形態］
図１は、第１の実施形態に係る表示装置の概略構成を示す平面図である。表示装置１００は、主に、表示パネル２００と、表示パネル２００の背面側に配置されるバックライト（図示せず）とを含んで構成されている。表示パネル２００は、領域で大別すると、画像を表示する表示領域３００と、表示領域３００の外側周囲に位置する額縁領域４００とを含む。

額縁領域４００の一辺には、複数のソース線にソース信号を供給するソースドライバ４１０が配置されており、額縁領域４００の他の一辺には、複数のゲート線にゲート信号を供給するゲートドライバ４２０が配置されている。なお、本実施形態においてはソースドライバ４１０と、ゲートドライバ４２０とが、互いに交差する方向に延伸する二辺に配置される構成を例に挙げるが、ソースドライバ４１０が配置される一辺と、ゲートドライバ４２０が配置される一辺とが、互いに対向する構成としてもよい。また、ソースドライバ４１０と、ゲートドライバ４２０とが、共通する一辺に配置される構成としてもよい。

図２は、本実施形態における表示パネル２００の画素領域の概略構成を示す回路図である。

図２に示すように、表示装置１００は、複数のゲート線ＧＬ（ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４等）と、各ゲート線ＧＬにゲート信号を供給するゲートドライバ４２０と、を含む。各ゲート線ＧＬは、ゲートドライバ４２０に接続され、第１の方向に延伸する。より具体的には、複数のゲート線ＧＬは、第１の方向に交差する第２の方向に略等間隔に配置され、複数の画素間を横切るよう、第１の方向に延伸する。

また、図２に示すように、表示装置１００は、複数のソース線ＳＬ（ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４等）と、各ソース線ＳＬにソース信号を供給するソースドライバ４１０と、を含む。各ソース線ＳＬは、ソースドライバ４１０に接続され、複数の画素間を横切るよう、第２の方向に延伸する。より具体的には、各画素間において２本のソース線ＳＬが第２の方向に延伸する構成となっている。

表示パネル２００の表示領域３００には、複数のゲート線ＧＬ及び複数のソース線ＳＬによって区画された複数の画素領域がマトリクス状に配置されている。表示パネル２００は、図２に示すように、複数の画素領域に形成された複数の画素電極ＰＥ（ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、ＰＥ６、ＰＥ７、ＰＥ８、ＰＥ９、ＰＥ１０等）と、該複数の画素電極ＰＥに対応する共通電極ＣＥと、各ゲート線ＧＬ及び各ソース線ＳＬの交差部近傍に形成された複数の薄膜トランジスタＴＦＴとを含んでいる。共通電極ＣＥには、共通電位が供給されている。

図２に示すように、第１の方向に配列された複数の画素電極ＰＥの群が画素行ＰＲ（ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４等）を構成している。本実施形態においては、第１の方向に配列された第１の画素電極ＰＥ１、及び第２の画素電極ＰＥ２を含む画素行を第１の画素行ＰＲ１とし、第１の方向に配列された第３の画素電極ＰＥ３、及び第４の画素電極ＰＥ４を含む画素行を第２の画素行ＰＲ２とし、第１の方向に配列された第５の画素電極ＰＥ５、及び第６の画素電極ＰＥ６を含む画素行を第３の画素行ＰＲ３とし、第１の方向に配列された第７の画素電極ＰＥ７、及び第８の画素電極ＰＥ８を含む画素行を第４の画素行ＰＲ４とし、第１の方向に配列された第９の画素電極ＰＥ９、及び第１０の画素電極ＰＥ１０を含む画素行を第５の画素行ＰＲ５とする。第１の画素行ＰＲ１、第２の画素行ＰＲ２、第３の画素行ＰＲ３、第４の画素行ＰＲ４、及び第５の画素行ＰＲ５は、第２の方向に順に配置されている。そのため、第２の画素行ＰＲ２は、第２の方向において第１の画素行ＰＲ１と隣り合い、第３の画素行ＰＲ３は、第２の方向において第２の画素行ＰＲ２と隣り合い、第４の画素行ＰＲ４は、第２の方向において第３の画素行ＰＲ３と隣り合い、第５の画素行ＰＲ５は、第２の方向において第４の画素行ＰＲ４と隣り合う。

また、図２に示すように、第２の方向に配列された複数の画素電極ＰＥの群が画素列ＰＣ（ＰＣ１、ＰＣ２等）を構成している。本実施形態においては、第２の方向に配列された第１の画素電極ＰＥ１、第３の画素電極ＰＥ３、第５の画素電極ＰＥ５、第７の画素電極ＰＥ７、及び第９の画素電極ＰＥ９を含む画素列を第１の画素列ＰＣ１とし、第２の方向に配列された第２の画素電極ＰＥ２、第４の画素電極ＰＥ４、第６の画素電極ＰＥ６、第８の画素電極ＰＥ８、及び第１０の画素電極ＰＥ１０を含む画素列を第２の画素列ＰＣ２とする。第１の画素列ＰＣ１と第２の画素列ＰＣ２は第１の方向において隣り合っている。

第１のソース線ＳＬ１と第２のソース線ＳＬ２は、第１の画素列ＰＣ１と第２の画素列ＰＣ２の間において、第２の方向に延伸している。即ち、第１のソース線ＳＬ１と第２のソース線ＳＬ２は、第１の画素電極ＰＥ１と第２の画素電極ＰＥ２の間、第３の画素電極ＰＥ３と第４の画素電極ＰＥ４の間、第５の画素電極ＰＥ５と第６の画素電極ＰＥ６の間、第７の画素電極ＰＥ７と第８の画素電極ＰＥ８の間、及び第９の画素電極ＰＥ９と第１０の画素電極ＰＥ１０の間において、第２の方向に延伸している。第１のソース線ＳＬ１は、第２のソース線ＳＬ２よりも第１の画素列ＰＣ１に近い位置に配置され、第２のソース線ＳＬ２は、第１のソース線ＳＬ１よりも第２の画素列ＰＣ２に近い位置に配置されている。即ち、第１のソース線ＳＬ１は、第２のソース線ＳＬ２よりも第１の画素電極ＰＥ１に近い位置に配置され、第２のソース線ＳＬ２は、第１のソース線ＳＬ１よりも第２の画素電極ＰＥ２に近い位置に配置されている。

第３の画素電極ＰＥ３、及び第７の画素電極ＰＥ７は、薄膜トランジスタＴＦＴを介して、第１のソース線ＳＬ１と電気的に接続され、第２の画素電極ＰＥ２、第６の画素電極ＰＥ６、及び第１０の画素電極ＰＥ１０は、薄膜トランジスタＴＦＴを介して、第２のソース線ＳＬ２と電気的に接続されている。

第１の画素列ＰＣ１の左側には、第２の方向に延伸する第３のソース線ＳＬ３が配置されており、第３のソース線ＳＬ３は、第１のソース線ＳＬ１と共に第１の画素列ＰＣ１を挟むように配置されている。第１の画素電極ＰＥ１、第５の画素電極ＰＥ５、及び第９の画素電極ＰＥ９は、薄膜トランジスタＴＦＴを介して、この第３のソース線ＳＬ３と電気的に接続されている。

第２の画素列ＰＣ２の右側には、第２の方向に延伸する第４のソース線ＳＬ４が配置されており、第４のソース線ＳＬ４は、第２のソース線ＳＬ２と共に第２の画素列ＰＣ２を挟むように配置されている。第４の画素電極ＰＥ４、及び第８の画素電極ＰＥ８は、薄膜トランジスタＴＦＴを介して、この第４のソース線ＳＬ４と電気的に接続されている。

第１のゲート線ＧＬ１は、第１の画素行ＰＲ１と第２の画素行ＰＲ２との間、即ち第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間、及び第２の画素電極ＰＥ２と第４の画素電極ＰＥ４との間において、第１の方向に延伸している。第２のゲート線ＧＬ２は、第２の画素行ＰＲ２と第３の画素行ＰＲ３との間、即ち第３の画素電極ＰＥ３と第５の画素電極ＰＥ５との間、及び第４の画素電極ＰＥ４と第６の画素電極ＰＥ６との間において、１の方向に延伸している。第３のゲート線ＧＬ３は、第３の画素行ＰＲ３と第４の画素行ＰＲ４との間、即ち第５の画素電極ＰＥ５と第７の画素電極ＰＥ７との間、及び第６の画素電極ＰＥ６と第８の画素電極ＰＥ８との間において、第１の方向に延伸している。第４のゲート線ＧＬ４は、第４の画素行ＰＲ４と第５の画素行ＰＲ５との間、即ち第７の画素電極ＰＥ７と第９の画素電極ＰＥ９との間、及び第８の画素電極ＰＥ８と第１０の画素電極ＰＥ１０との間において、第１の方向に延伸している。

第１の画素電極ＰＥ１と第２の画素電極ＰＥ２は、薄膜トランジスタＴＦＴを介して、第１のゲート線ＧＬ１と電気的に接続され、第３の画素電極ＰＥ３と第４の画素電極ＰＥ４は、薄膜トランジスタＴＦＴを介して、第２のゲート線ＧＬ２と電気的に接続されている。第５の画素電極ＰＥ５と第６の画素電極ＰＥ６は、薄膜トランジスタＴＦＴを介して、第３のゲート線ＧＬ３と電気的に接続され、第７の画素電極ＰＥ７と第８の画素電極ＰＥ８は、薄膜トランジスタＴＦＴを介して、第４のゲート線ＧＬ４と電気的に接続されている。

第２の画素行ＰＲ２の端部において、第１のゲート線ＧＬ１と第２のゲート線ＧＬ２とは、第１の端部接続配線ＥＣＷ１により接続されており、ゲートドライバ４２０から、共通のゲート信号が供給される。同様に、第４の画素行ＰＲ４の端部において、第３のゲート線ＧＬ３と第４のゲート線ＧＬ４とは、第２の端部接続配線ＥＣＷ２により接続されており、ゲートドライバ４２０から、共通のゲート信号が供給される。

このような構成とすることにより、高精細、大画面の表示装置においても、各画素において所望の明るさを再現することが可能となる。通常、高精細の表示装置においては、１本当たりのゲート線ＧＬにゲート信号を供給する書き込み時間が短くなってしまう。即ち、ゲート信号のパルス幅が小さくなってしまう。また、大画面の表示装置においては、ゲート抵抗・容量の増加に伴う遅延により、十分な書き込みができなくなる可能性がある。この課題に対し、上述のように２本のゲート線ＧＬに共通のゲート信号を入力する構成とすることにより、上述した書き込み時間を２倍にすることができ、ゲート信号のパルス幅を２倍にすることができる。その結果として、高精細、大画面の表示装置においても、各画素において所望の明るさを再現することができる。

更に、本実施形態においては、上述したような構成において、表示装置１００が、第２の画素行ＰＲ２を横切り、第１のゲート線ＧＬ１と第２のゲート線ＧＬ２とを接続する１以上の第１の交差接続配線ＣＣＷ１を更に含む。このような構成とすることにより、暗線の発生を抑制することができる。例えば、第１のゲート線ＧＬ１か第２のゲート線ＧＬ２のいずれかに断線が発生した場合においても、第１のゲート線ＧＬ１と第２のゲート線ＧＬ２とを接続する１以上の第１の交差接続配線ＣＣＷ１を含むことにより、この第１の交差接続配線ＣＣＷ１を介してゲート信号を供給することができ、その結果として、暗線の発生を抑制することができ、表示の不具合の発生を抑制することができる。

同様に、本実施形態においては、表示装置１００が、第４の画素行ＰＲ４を横切り、第３のゲート線ＧＬ３と第４のゲート線ＧＬ４とを接続する１以上の第２の交差接続配線ＣＣＷ２を更に含む。このような構成とすることにより、例えば、第３のゲート線ＧＬ３か第４のゲート線ＧＬ４のいずれかに断線が発生した場合においても、第３のゲート線ＧＬ３と第４のゲート線ＧＬ４とを接続する１以上の第２の交差接続配線ＣＣＷ２を介してゲート信号を供給することができ、その結果として、暗線の発生を抑制することができる。

図３は、本実施形態における画素電極と交差接続配線との配置関係を示す模式的な平面図である。図３に示すように、第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間には第１のゲート線ＧＬ１が第１の方向に延伸するよう配置されており、第１のゲート線ＧＬ１と第１の画素電極ＰＥ１とは、薄膜トランジスタＴＦＴを介して電気的に接続されている。また、第３の画素電極ＰＥ３と第２のゲート線ＧＬ２とは、薄膜トランジスタＴＦＴを介して電気的に接続されている。第３の画素電極ＰＥ３と第４の画素電極ＰＥ４との間には、第１のソース線ＳＬ１と第２のソース線ＳＬ２とが第２の方向に延伸するよう配置されている。そして、図３に示す例においては、第１の交差接続配線ＣＣＷ１の少なくとも一部が、第１のソース線ＳＬ１と第２のソース線ＳＬ２との間と、平面視で重畳する構成となっている。

この図３に示す例においては、ブラックマトリクスＢＭを、第１の方向において隣り合う二つの画素電極ＰＥ間、及び第２の方向において隣り合う二つの画素電極ＰＥ間と平面視で重畳するように配置する。

図４は、図３に示すＡ−Ａ’線における断面を示す模式的な断面図である。表示パネル２００は、背面側に配置される薄膜トランジスタ基板２３０と、表示面側に配置され、薄膜トランジスタ基板２３０に対向する対向基板２４０と、薄膜トランジスタ基板２３０及び対向基板２４０の間に挟持される液晶層２５０と、を含んでいる。

薄膜トランジスタ基板２３０は、ガラス基板２３１と、このガラス基板２３１の表示面側に形成されたゲート絶縁膜２３７を含む。ガラス基板２３１の表示面側には、第１の交差接続配線ＣＣＷ１が形成されており、ゲート絶縁膜２３７が、第１の交差接続配線ＣＣＷ１を覆うように形成されている。ゲート絶縁膜２３７の表示面側には第１のソース線ＳＬ１、第２のソース線ＳＬ２が形成されており、第１の絶縁膜２３２が、第１のソース線ＳＬ１、第２のソース線ＳＬ２を覆うように形成されている。ここで、上述したように、第１の交差接続配線ＣＣＷ１の少なくとも一部が、第１のソース線ＳＬ１と第２のソース線ＳＬ２との間と、平面視で重畳する構成となっている。

第１の絶縁膜２３２の表示面側には、第２の絶縁膜２３３が形成されており、第２の絶縁膜２３３の表示面側には、共通電極ＣＥが形成されている。共通電極ＣＥの表示面側には、共通電位を供給する共通電極配線ＣＭＴが接続されている。共通電極ＣＥ、及び共通電極配線ＣＭＴの表示面側には、第３の絶縁膜２３４が形成されており、第３の絶縁膜２３４の表示面側には、第３の画素電極ＰＥ３と第４の画素電極ＰＥ４が形成されている。第３の絶縁膜２３４、第３の画素電極ＰＥ３、及び第４の画素電極ＰＥ４の表示面側には、配向膜２３５が形成されている。ガラス基板２３１の背面側には偏光板２３６が形成されている。

対向基板２４０は、ガラス基板２４１上に形成されたブラックマトリクスＢＭ、カラーフィルタＣＦを含む。更に、対向基板２４０は、ブラックマトリクスＢＭ、カラーフィルタＣＦの背面側を覆うように設けられたオーバーコート膜２４２と、オーバーコート膜２４２の背面側に設けられた配向膜２４３とを含む。ガラス基板２４１の表示面側には、偏光板２４４が形成されている。

なお、上述の説明では、図２、３、４に示したように、第１の交差接続配線ＣＣＷ１の少なくとも一部が、第１のソース線ＳＬ１と第２のソース線ＳＬ２との間と、平面視で重畳する例を示したが、本発明はそのような実施例に限定されない。

図５は、本実施形態の他の実施例における画素電極と交差接続配線との配置関係を示す模式的な平面図である。図５に示す例においては、画素電極ＰＥを挟むように、２本のゲート線ＧＬが第１の方向に延伸するよう配置されている。そして、２本のゲート線ＧＬを接続する交差接続配線ＣＣＷが、画素電極ＰＥと平面視で重畳するよう配置されている。

図５に示す例においては、画素電極ＰＥが、第１の方向に対して第１の角度θ１の傾きで延伸する第１の領域ＡＲ１と、第１の方向に対して第１の角度θ１とは異なる第２の角度θ２の傾きで延伸する第２の領域ＡＲ２と、を有しており、第１の領域ＡＲ１と第２の領域ＡＲ２との境界で画素電極ＰＥが屈曲する構成を有している。そして、交差接続配線ＣＣＷが、当該境界領域と平面視で重畳する構成としている。

この第１の領域ＡＲ１と第２の領域ＡＲ２とでは、電界をかけたときの液晶の回転の向きが逆転する。そのため、第１の領域ＡＲ１と第２の領域ＡＲ２の境界では、電界をかけても、液晶は回転せず、画素の開口率に寄与しない領域となっている。従って、この開口率に寄与しない境界領域に平面視で重畳するように交差接続配線ＣＣＷを配置しても、交差接続配線ＣＣＷの存在により開口率を下げることが無いため望ましい。

また、図４に示すように、薄膜トランジスタ基板２３０に垂直な方向において、交差接続配線ＣＣＷ（ＣＣＷ１）とソース線ＳＬ（ＳＬ１、ＳＬ２）との距離は、交差接続配線ＣＣＷ（ＣＣＷ１）と画素電極ＰＥ（ＰＥ３、ＰＥ４）との距離よりも近い。そのため、図５に示すように、薄膜トランジスタ基板２３０に平行な方向において、ソース線ＳＬの配置位置と交差接続配線ＣＣＷの配置位置とを離す構成とすることによって、図３に示した構成よりも、ソース線ＳＬと交差接続配線ＣＣＷとの間における寄生容量の発生を抑制することができる。

この図５に示す例においては、ブラックマトリクスＢＭを、第１の方向において隣り合う二つの画素電極ＰＥ間、及び第２の方向において隣り合う二つの画素電極ＰＥ間のみならず、画素電極ＰＥにおける第１の領域ＡＲ１と第２の領域ＡＲ２との境界領域とも平面視で重畳するように配置している。

図６は、本実施形態における表示装置に含まれる画素電極ＰＥ、ゲート線ＧＬ、及び交差接続配線ＣＣＷの配置関係を示す模式図である。なお、図６においては、ソース線ＳＬの表示を省略している。

図６に示すように、本実施形態における表示装置１００は、第１の方向に互いに並走する複数の画素行ＰＲ（ＰＲＡ、ＰＲＢ、ＰＲＣ、ＰＲＤ、ＰＲＥ、ＰＲＦ、ＰＲＧ）と、第１の方向に互いに並走し、複数の画素行ＰＲの内、隣り合う二つの画素行ＰＲ間を延伸する複数のゲート線ＧＬ（ＧＬＡ、ＧＬＢ、ＧＬＣ、ＧＬＤ、ＧＬＥ、ＧＬＦ）と、を含む。各画素行ＰＲは、第１の方向に配列された複数の画素電極ＰＥを含む。そして、複数の画素行ＰＲのいずれかを横切り、第２の方向において隣り合う二つのゲート線ＧＬ間を接続する複数の交差接続配線ＣＣＷを更に含む。

複数の画素行ＰＲは、複数の交差接続配線ＣＣＷと平面視で重畳する画素行ＰＲと、複数の交差接続配線ＣＣＷと平面視で重畳しない画素行ＰＲと、を交互に含む。例えば、画素行ＰＲＡ、ＰＲＣ、ＰＲＥ、ＰＲＧは、交差接続配線ＣＣＷと平面視で重畳しておらず、画素行ＰＲＢ、ＰＲＤ、ＰＲＦは、交差接続配線ＣＣＷと平面視で重畳している。画素行ＰＲＢを挟むように配置されたゲート線ＧＬＡ、ＧＬＢには共通のゲート信号が伝達され、画素行ＰＲＤを挟むように配置されたゲート線ＧＬＣ、ＧＬＤには共通のゲート信号が伝達され、画素行ＰＲＦを挟むように配置されたゲート線ＧＬＥ、ＧＬＦには共通のゲート信号が伝達されている。

ここで、図６に示すように、複数のゲート線ＧＬのそれぞれに接続される交差接続配線ＣＣＷの本数が等しい構成とすることが望ましい。例えば、図６に示す範囲においては、ゲート線ＧＬＡ、ＧＬＢに接続される交差接続配線ＣＣＷの本数、ゲート線ＧＬＣ、ＧＬＤに接続される交差接続配線ＣＣＷの本数、ゲート線ＧＬＥ、ＧＬＦに接続される交差接続配線ＣＣＷの本数は、それぞれ２本としている。このような構成とすることにより、各画素行ＰＲにおいて発生する寄生容量、及び各画素行ＰＲにおける抵抗値をそろえることができ、表示パネル２００内における表示ムラの発生を抑制することができる。

図２に示した例においては、第１のゲート線ＧＬ１、第２のゲート線ＧＬ２と接続される第１の交差接続配線ＣＣＷ１の本数と、第３のゲート線ＧＬ３、第４のゲート線ＧＬ４と接続される第２の交差接続配線ＣＣＷ２の本数とが同じ構成とすることが望ましい。このような構成とすることにより、第２の画素行ＰＲ２において発生する寄生容量と、第４の画素行ＰＲ４において発生する寄生容量と、をそろえることができ、また、第２の画素行ＰＲ２における抵抗値と、第４の画素行ＰＲ４において発生する抵抗値と、をそろえることができる。その結果として、表示パネル２００内における表示ムラの発生を抑制することができる。

また、図６に示すように、本実施形態における表示装置１００は、第２の方向に互いに並走する複数の画素列ＰＣ（ＰＣＡ、ＰＣＢ、ＰＣＣ、ＰＣＤ、ＰＣＥ、ＰＣＦ）を含む。各画素列ＰＣは、第２の方向に配列された複数の画素電極ＰＥを含む。

ここで、図６に示すように、隣り合う二つの画素列ＰＣ間に配置された交差接続配線ＣＣＷの本数が等しい構成とすることが望ましい。例えば、画素列ＰＣＡと画素列ＰＣＢとの間に配置された交差接続配線ＣＣＷの本数が、画素列ＰＣＢと画素列ＰＣＣとの間に配置された交差接続配線ＣＣＷの本数と等しい構成とすることが望ましい。このような構成とすることにより、各画素列ＰＣ間において発生する寄生容量をそろえることができ、表示パネル２００内における表示ムラの発生を抑制することができる。

なお、図５に示したように、交差接続配線ＣＣＷが画素電極ＰＥと平面視で重畳する構成においては、各画素列ＰＣと平面視で重畳する交差接続配線ＣＣＷの本数が等しい構成とすることが望ましい。具体例としては、第１の画素列ＰＣ１と平面視で重畳する交差接続配線ＣＣＷの本数が、第２の画素列ＰＣ２と平面視で重畳する交差接続配線ＣＣＷの本数と等しい構成とすることが望ましい。このような構成とすることにより、各画素列ＰＣにおいて発生する寄生容量をそろえることができ、表示パネル２００内における表示ムラの発生を抑制することができる。

以上、本発明の一実施形態について説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記各実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。

１００表示装置、２００表示パネル、３００表示領域、４００額縁領域、４１０ソースドライバ、４２０ゲートドライバ、２３０薄膜トランジスタ基板、２３１ガラス基板、２３２第１の絶縁膜、２３３第２の絶縁膜、２３４第３の絶縁膜、２３５配向膜、２３６偏光板、２３７ゲート絶縁膜、２４０対向基板、２４１ガラス基板、２４２オーバーコート膜、２４３配向膜、２４４偏光板、２５０液晶層、θ１第１の角度、θ２第２の角度、ＧＬゲート線、ＧＬ１第１のゲート線、ＧＬ２第２のゲート線、ＧＬ３第３のゲート線、ＧＬ４第４のゲート線、ＳＬソース線、ＳＬ１第１のソース線、ＳＬ２第２のソース線、ＳＬ３第３のソース線、ＳＬ４第４のソース線、ＰＥ画素電極、ＰＥ１第１の画素電極、ＰＥ２第２の画素電極、ＰＥ３第３の画素電極、ＰＥ４第４の画素電極、ＰＥ５第５の画素電極、ＰＥ６第６の画素電極、ＰＥ７第７の画素電極、ＰＥ８第８の画素電極、ＰＥ９第９の画素電極、ＰＥ１０第１０の画素電極、ＰＲ画素行、ＰＲ１第１の画素行、ＰＲ２第２の画素行、ＰＲ３第３の画素行、ＰＲ４第４の画素行、ＰＲ５第５の画素行、ＰＣ画素列、ＰＣ１第１の画素列、ＰＣ２第２の画素列、ＥＣＷ１第１の端部接続配線、ＥＣＷ２第２の端部接続配線、ＣＣＷ交差接続配線、ＣＣＷ１第１の交差接続配線、ＣＣＷ２第２の交差接続配線、ＡＲ１第１の領域、ＡＲ２第２の領域、ＴＦＴ薄膜トランジスタ、ＣＭＴ共通電極配線、ＣＥ共通電極、ＢＭブラックマトリクス、ＣＦカラーフィルタ。

Claims

第１の方向に配列された第１の画素電極、第２の画素電極を含む第１の画素行と、
前記第１の方向に配列された第３の画素電極、第４の画素電極を含み、前記第１の方向に交差する第２の方向において前記第１の画素行と隣り合う第２の画素行と、
前記第１の方向に配列された第５の画素電極、第６の画素電極を含み、前記第２の方向において前記第２の画素行と隣り合う第３の画素行と、
前記第１の画素電極と前記第２の画素電極の間、前記第３の画素電極と前記第４の画素電極の間、及び前記第５の画素電極と前記第６の画素電極の間において、前記第２の方向に延伸する第１のソース線、第２のソース線と、
前記第１の画素行と前記第２の画素行との間において、前記第１の方向に延伸する第１のゲート線と、
前記第２の画素行と前記第３の画素行との間において、前記第１の方向に延伸する第２のゲート線と、
前記第２の画素行の端部で、前記第１のゲート線と前記第２のゲート線とを接続する第１の端部接続配線と、
前記第２の画素行を横切り、前記第１のゲート線と前記第２のゲート線とを接続する１以上の第１の交差接続配線と、を含む、
表示装置。
前記第１の交差接続配線の少なくとも一部は、前記第１のソース線と前記第２のソース線との間と、平面視で重畳する、
請求項１に記載の表示装置。
前記第１の交差接続配線は、前記第３の画素電極と、平面視で重畳する、
請求項１に記載の表示装置。
前記第３の画素電極は、
前記第１の方向に対して第１の角度の傾きで延伸する第１の領域と、
前記第１の方向に対して前記第１の角度とは異なる第２の角度の傾きで延伸する第２の領域と、を有し、
前記第１の交差接続配線は、前記第１の領域と前記第２の領域との境界と、平面視で重畳する、
請求項３に記載の表示装置。
前記第１の方向に配列された第７の画素電極、第８の画素電極を含む第４の画素行と、
前記第１の方向に配列された第９の画素電極、第１０の画素電極を含む第５の画素行と、
前記第３の画素行と前記第４の画素行との間において、前記第１の方向に延伸する第３のゲート線と、
前記第４の画素行と前記第５の画素行との間において、前記第１の方向に延伸する第４のゲート線と、
前記第４の画素行の端部で、前記第３のゲート線と前記第４のゲート線とを接続する第２の端部接続配線と、
前記第４の画素行を横切り、前記第３のゲート線と前記第４のゲート線とを接続する１以上の第２の交差接続配線と、を更に含み、
前記第１の交差接続配線の数と前記第２の交差接続配線の数が等しい、
請求項１に記載の表示装置。
前記第１の画素行、前記第２の画素行、及び前記第３の画素行を含み、前記第１の方向に互いに並走する複数の画素行と、
前記第１のゲート線、前記第２のゲート線を含み、前記第１の方向に互いに並走し、前記複数の画素行の内、隣り合う二つの画素行間を延伸する複数のゲート線と、
前記第１の交差接続配線を含み、前記複数の画素行のいずれかを横切り、前記第２の方向において隣り合う二つのゲート線間を接続する複数の交差接続配線と、を更に含む、
請求項１に記載の表示装置。
前記複数の画素行は、
前記複数の交差接続配線と平面視で重畳する画素行と、
前記複数の交差接続配線と平面視で重畳しない画素行と、を交互に含む、
請求項６に記載の表示装置。
前記複数のゲート線のそれぞれに接続される前記交差接続配線の数が等しい、
請求項６に記載の表示装置。
前記第２の方向に配列された前記第１の画素電極、前記第３の画素電極、及び前記第５の画素電極を含む第１の画素列と、
前記第２の方向に配列された前記第２の画素電極、前記第４の画素電極、及び前記第６の画素電極を含み、前記第１の方向において前記第１の画素列と隣り合う第２の画素列と、を更に含み、
前記第１の画素列と平面視で重畳する前記交差接続配線の数が、前記第２の画素列と平面視で重畳する前記交差接続配線の数と等しい、
請求項６に記載の表示装置。
前記第２の方向に配列された前記第１の画素電極、前記第３の画素電極、及び前記第５の画素電極を含む第１の画素列と、
前記第２の方向に配列された前記第２の画素電極、前記第４の画素電極、及び前記第６の画素電極を含み、前記第１の方向において前記第１の画素列と隣り合う第２の画素列と、
前記第２の方向に配列された複数の画素電極を含み、前記第１の方向において前記第２の画素列と隣り合う第３の画素列と、を更に含み、
前記第１の画素列と前記第２の画素列との間に配置された前記交差接続配線の数と、前記第２の画素列と前記第３の画素列との間に配置された前記交差接続配線の数とが等しい、
請求項６に記載の表示装置。
前記第１のソース線は、前記第２のソース線よりも前記第１の画素電極に近い位置に配置され、
前記第２のソース線は、前記第１のソース線よりも前記第２の画素電極に近い位置に配置された、
請求項１に記載の表示装置。