KR102648559B1 - 액정 표시패널 및 이를 포함하는 액정 표시장치 - Google Patents

Abstract

액정 표시장치는 표시패널 및 상기 표시패널에 광을 제공하는 백라이트 유닛을 포함한다. 상기 표시패널은 액정층을 포함하고, 제1 화소영역, 제2 화소영역, 및 제3 화소영역이 정의된다. 상기 제1 화소영역에서는 레드 컬러를 갖는 광이 방출되고, 상기 제2 화소영역에서는 그린 컬러를 갖는 광이 방출되며, 상기 제3 화소영역에서는 블루 컬러를 갖는 광이 방출된다. 상기 제3 화소영역의 광 투과율은 상기 제1 화소영역의 광 투과율 및 상기 제2 화소영역의 광 투과율보다 작다.

Description

액정 표시패널 및 이를 포함하는 액정 표시장치{LIQUID CRYSTAL DISPLAY PANEL AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME}

본 발명은 시야각 특성 및 광 투과율이 우수한 액정 표시패널 및 상기 액정 표시패널을 포함하는 표시장치에 관한 것이다.

액정 표시장치는 서로 마주하는 두 개의 기판들 및 기판들 사이에 배치된 액정층을 포함하는 액정 표시패널을 포함한다. 액정 표시장치는 전기장 생성 전극에 전압을 제공하여 액정층에 전기장을 인가한다. 이에 따라 액정층의 액정 분자들의 배향 방향이 결정되고, 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시장치 중에서 전기장이 인가되지 않은 상태에서 액정 분자의 장축을 두 개의 기판들에 대하여 수직을 이루도록 배열한 수직 배향 방식(vertically aligned mode)의 액정 표시장치는 대비비가 크고 넓은 기준 시야각 구현이 용이하다.
액정 표시장치의 시야각 특성을 개선하기 위해서 화소 영역을 복수의 도메인들로 구분하여 제어하는 기술들이 개발되었으며, 이와 같은 기술들의 일 예로, CS 방식(Charge Share 방식) 및 RD 방식(Resistivity Devision 방식)이 있다.
이와 같이 복수의 도메인들을 이용하여 시야각 특성을 개선하기 위해서는 다수의 트랜지스터들과 다수의 커패시터들이 요구되어, 액정 표시패널의 투과율이 감소되는 문제점이 발생되었다.

본 발명은 시인성 및 시야각 특성이 우수하면서, 광 투과율이 높은 액정 표 시패널 및 상기 액정 표시패널을 포함하는 액정 표시장치를 제공하는 것을 목적으로 한다.

본 발명의 일 실시예에 따른 액정 표시장치는 표시패널 및 백라이트 유닛을 포함할 수 있다. 상기 표시패널은 액정층을 포함하고, 제1 화소영역, 제2 화소영역, 및 제3 화소영역이 정의될 수 있다. 상기 백라이트 유닛은 상기 표시패널에 광을 제공할 수 있다.
상기 광이 상기 제1 화소영역을 투과하여 생성된 제1 컬러광의 파장 및 상기 광이 상기 제2 화소영역을 투과하여 생성된 제2 컬러광의 파장 각각은 상기 광이 상기 제3 화소영역을 투과하여 생성된 제3 컬러광의 파장보다 길 수 있다.
상기 광이 상기 제1 화소영역을 투과하는 제1 비율 및 상기 광이 상기 제2 화소영역을 투과하는 제2 비율은 상기 광이 상기 제3 화소영역을 투과하는 제3 비율보다 클 수 있다.
상기 제1 컬러광은 레드 컬러를 갖고, 상기 제2 컬러광은 그린 컬러를 가지며, 상기 제3 컬러광은 블루 컬러를 가질 수 있다.
상기 제3 화소영역은 고계조 영역 및 저계조 영역을 포함하고, 상기 제3 컬러광 중 상기 고계조 영역에서 방출되는 광의 계조는 상기 제3 컬러광 중 상기 저계조 영역에서 방출되는 광의 계조보다 높을 수 있다.
본 발명의 일 실시예에서, 상기 표시패널은 복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들 중 상기 제1 화소영역에 배치되는 트랜지스터의 개수는 상기 복수의 트랜지스터들 중 상기 제2 화소영역에 배치되는 트랜지스터의 개수와 같으며, 상기 복수의 트랜지스터들 중 상기 제3 화소영역에 배치되는 트랜지스터의 개수는 상기 복수의 트랜지스터들 중 상기 제1 화소영역에 배치되는 트랜지스터의 개수보다 많을 수 있다.
상기 제1 화소영역에 배치되는 상기 트랜지스터의 개수는 1개이고, 상기 제3 화소영역에 배치되는 상기 트랜지스터의 개수는 3개일 수 있다.
본 발명의 일 실시예에서, 상기 표시패널은 상기 제1 화소영역에 중첩하고, 상기 광 중 640nm 이상 730nm 이하의 파장을 갖는 광을 투과시키는 제1 컬러필터, 상기 제2 화소영역에 중첩하고, 상기 광 중 492nm 이상 580nm 이하의 파장을 갖는 광을 투과시키는 제2 컬러필터, 및 상기 제3 화소영역에 중첩하고, 상기 광 중 420nm 이상 490nm 이하의 파장을 갖는 광을 투과시키는 제3 컬러필터를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 표시패널은 복수의 화소전극들 및 상기 복수의 화소전극들에 중첩하는 공통전극을 더 포함하고, 상기 액정층은 상기 복수의 화소전극들 및 상기 공통전극 사이에 배치될 수 있다.
상기 복수의 화소전극들 중 상기 제1 화소영역에 배치되는 화소전극의 개수는 상기 복수의 화소전극들 중 상기 제2 화소영역에 배치되는 화소전극의 개수와 같으며, 상기 복수의 화소전극들 중 상기 제3 화소영역에 배치되는 화소전극의 개수는 상기 제1 화소영역에 배치되는 화소전극의 개수보다 많을 수 있다.
상기 제1 화소영역에 배치되는 상기 화소전극의 개수는 1개이며, 상기 제3 화소영역에 배치되는 상기 화소전극의 개수는 2개 일 수 있다.
본 발명의 일 실시예에 따른 액정 표시패널은 제1 화소영역, 제2 화소영역, 및 제3 화소영역이 정의된 제1 기판, 상기 제1 기판과 마주하여 배치되는 제2 기판, 및 상기 제1 기판 및 상기 제2 기판 사이에 배치되는 액정층을 포함할 수 있다.
상기 제1 화소영역에서 방출되는 제1 컬러광은 레드 컬러를 갖고, 상기 제2 화소영역에서 방출되는 제2 컬러광은 그린 컬러를 가지며, 상기 제3 화소영역에서 방출되는 제3 컬러광은 블루 컬러를 가질 수 있다.
상기 제3 화소영역의 광투과율은 상기 제1 화소영역의 광투과율 및 상기 제2 화소영역의 광투과율보다 작을 수 있다.
본 발명의 일 실시예에 따른 액정 표시장치는 표시패널 및 백라이트 유닛을 포함할 수 있다. 상기 표시패널은 액정층을 포함하고, 제1 화소영역, 제2 화소영역, 및 제3 화소영역이 정의될 수 있다. 상기 백라이트 유닛은 상기 표시패널은 광을 제공할 수 있다.
상기 제1 화소영역 및 상기 제2 화소영역 각각은 1개의 트랜지스터만을 포함하고, 상기 제3 화소영역은 3개의 트랜지스터들을 포함할 수 있다.
상기 광이 상기 제1 화소영역을 투과하여 생성된 제1 컬러광의 파장 및 상기 광이 상기 제2 화소영역을 투과하여 생성된 제2 컬러광의 파장 각각은 상기 광이 상기 제3 화소영역을 투과하여 생성된 제3 컬러광의 파장보다 길 수 있다.

본 발명의 일 실시예에 따르면, 시인성 및 시야각 특성이 우수한 액정 표시패널 및 상기 액정 표시패널을 포함하는 액정 표시장치를 제공할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 고해상도에서도 우수한 광 투과율을 갖는 액정 표시패널 및 상기 액정 표시패널을 포함하는 액정 표시장치를 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소들의 등가회로도이다.
도 3a는 도 2에 도시된 제1 화소에 대응하는 제1 화소영역의 레이아웃을 예시적으로 도시한 것이다.
도 3b는 도 2에 도시된 제2 화소에 대응하는 제2 화소영역의 레이아웃을 예시적으로 도시한 것이다.
도 3c는 도 2에 도시된 제3 화소에 대응하는 제3 화소영역의 레이아웃을 예시적으로 도시한 것이다.
도 4는 도 2에 도시된 제1 화소의 구성요소들 중 일부에 대응하는 단면도를 예시적으로 도시한 것이다.
도 5는 제1 화소영역, 제2 화소영역, 및 제3 화소영역이 배치되는 모습을 예시적으로 도시한 것이다.
도 6은 도 5와 같은 화소영역들을 포함하는 표시패널을 구동하기 위한, 휘도 조절방식을 예시적으로 도시한 것이다.
도 7 및 도 8 각각은 제1 화소영역, 제2 화소영역, 및 제3 화소영역이 배치되는 모습을 예시적으로 도시한 것이다.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도면들에 있어서, 구성요소들의 비율 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
"포함하다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 화소들(PX1~PX3)의 등가회로도이다. 도 3a는 도 2에 도시된 제1 화소(PX1)에 대응하는 제1 화소영역(PXA1)의 레이아웃을 예시적으로 도시한 것이다. 도 3b는 도 2에 도시된 제2 화소(PX2)에 대응하는 제2 화소영역(PXA2)의 레이아웃을 예시적으로 도시한 것이다. 도 3c는 도 2에 도시된 제3 화소(PX3)에 대응하는 제3 화소영역(PXA3)의 레이아웃을 예시적으로 도시한 것이다. 도 4는 도 2에 도시된 제1 화소(PX1)의 구성요소들 중 일부에 대응하는 단면도를 예시적으로 도시한 것이다.
도 1에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시패널(DP), 게이트 구동회로(100), 데이터 구동회로(200), 신호 제어부(300), 전력관리회로(400), 및 백라이트 유닛(500)을 포함한다.
본 실시예에서 표시패널(DP)은 액정 표시패널로 설명된다. 한편, 액정 표시패널을 포함하는 액정 표시장치는 미 도시된 편광자 등을 더 포함할 수 있다.
표시패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2), 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의되는 평면 상에서, 표시패널(DP)은 복수 개의 화소들(PX)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다. 또한, 표시패널(DP)은 제1 기판(DS1)의 비표시영역(NDA)에 배치된 더미 게이트 라인(GLd)을 더 포함할 수 있다.
도 1에는 복수 개의 화소들(PX) 중 일부만이 도시되었다. 복수 개의 화소들(PX)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다. 다만, 더미 게이트 라인(GLd)은 복수 개의 화소들(PX)에 연결되지 않는다.
복수 개의 화소들(PX)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX) 각각은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(100) 및 데이터 구동회로(200)는 신호 제어부(300, 예컨대 타이밍 컨트롤러)로부터 제어 신호를 수신한다. 신호 제어부(300)는 제1 회로기판(PBA-C)에 실장되고, 전력관리회로(400)로부터 전원을 공급받을 수 있다. 제1 회로기판(PBA-C)은 PBA(Printed Board Assembly) 일 수 있다. 전력관리회로(400)는 PMIC(Power Management IC) 일 수 있다.
신호 제어부(300)는 외부의 그래픽 제어부(미도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들을 구별하는 신호인 수직 동기 신호, 수평 구간들을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호, 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
게이트 구동회로(100)는 신호 제어부(300)로부터 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들을 생성하고, 생성된 게이트 신호들을 게이트 라인들(GL1~GLn)에 출력한다.
도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(100)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(200)는 신호 제어부(300)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 신호 제어부(300)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(200)는 계조 전압들을 데이터 전압들로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
본 명세서 내에서, 외부의 그래픽 제어부에서 송신되어, 신호 제어부(300), 데이터 구동회로(200), 및 화소(PX)에 전달되는 신호를 통칭하여 데이터 신호라고 지칭 될 수 있다. 데이터 신호는 외부의 그래픽 제어부에서부터 화소(PX)로 전달되기 까지 신호의 형태는 변경 또는 가공될 수 있으나, 결국 표시영역(DA)에 영상을 표시하기 위한 데이터들을 포함하는 신호이다.
데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 구동칩(210) 및 연성회로기판(220)은 각각 복수 개로 제공될 수 있다. 연성회로기판(220)은 제2 회로기판(PBA-S)과 제1 기판(DS1)을 전기적으로 연결할 수 있다.
인접한 두 개의 제2 회로기판들(PBA-S)는 다른 연성회로기판(FPC)에 의해 연결될 수 있다.
제2 회로기판(PBA-S)은 제1 회로기판(PBA-C)과 연성 플랫 케이블(Flexible Flat Cable, FFC)에 의해 연결될 수 있다.
복수 개의 구동칩들(210)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
신호 제어부(300)와 구동칩들(210)은 인터페이스들(USI)에 의해 연결될 수 있다. 인터페이스들(USI)은 신호 제어부(300)를 가까운 구동칩(210)과 연결시키는 센터 인터페이스(USI-C) 및 신호 제어부(300)를 먼 구동칩(210)과 연결시키는 사이드 인터페이스(USI-S)를 포함할 수 있다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 구동칩(210)은 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
평면상에서, 표시패널(DP)의 하부에는 백라이트 유닛(500)이 배치될 수 있다. 백라이트 유닛(500)은 복수의 광원들(미도시)을 포함할 수 있다. 백라이트 유닛(500)은 표시패널(DP)에 광을 제공할 수 있으며, 백라이트 유닛(500)으로부터 방출된 광이 표시패널(DP)을 통과하여 표시장치(DD)의 사용자들에게 시인될 수 있다.
도 2에서는 도 1의 화소들(PX) 중 제1 내지 제3 데이터 라인들(DL1~DL3) 및 i번째 게이트 라인(GLi)에 연결된 화소들(PX1, PX2, PX3)에 대응하는 등가회로도를 예시적으로 도시한 것이다.
도 2를 참조하면, 제1 화소(PX1)는 제1 트랜지스터(TR1), 제1 액정 커패시터(Clc1), 및 제1 스토리지 커패시터(Cst1)를 포함한다. 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미할 수 있다. 본 발명의 일 실시예에서, 제1 스토리지 커패시터(Cst1)는 생략될 수 있다.
제1 트랜지스터(TR1)는 i번째 게이트 라인(GLi)과 첫번째 데이터 라인(DL1)에 전기적으로 연결된다. 제1 트랜지스터(TR1)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 첫번째 데이터 라인(DL1)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
제1 액정 커패시터(Clc1)는 제1 트랜지스터(TR1)로부터 출력된 화소 전압을 충전한다. 제1 액정 커패시터(Clc1)에 충전된 전하량에 따라 액정층(LCL, 도 4 참조)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
제1 화소(PX1)에 대응하는 영역에서 방출되는 광은 레드 컬러를 가질 수 있다. 본 발명의 일 실시예에서, 백라이트 유닛(500)에서 방출되는 광이 제1 화소(PX1)에 대응하는 영역을 투과하면, 레드 컬러를 가지는 광이 생성될 수 있다. 본 발명의 일 실시예에서, 백라이트 유닛(500)에서 방출되는 광이 제1 화소(PX1)에 대응하는 영역을 투과하면, 640nm 이상 730nm 이하의 파장을 갖는 광만이 투과될 수 있다.
제1 스토리지 커패시터(Cst1)는 제1 액정 커패시터(Clc1)에 병렬로 연결된다. 제1 스토리지 커패시터(Cst1)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
제2 화소(PX2)는 제2 트랜지스터(TR2), 제2 액정 커패시터(Clc2), 및 제2 스토리지 커패시터(Cst2)를 포함한다. 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미할 수 있다. 본 발명의 일 실시예에서, 제2 스토리지 커패시터(Cst2)는 생략될 수 있다.
제2 트랜지스터(TR2)는 i번째 게이트 라인(GLi)과 두번째 데이터 라인(DL2)에 전기적으로 연결된다. 제2 트랜지스터(TR2)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 두번째 데이터 라인(DL2)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
제2 액정 커패시터(Clc2)는 제2 트랜지스터(TR2)로부터 출력된 화소 전압을 충전한다. 제2 액정 커패시터(Clc2)에 충전된 전하량에 따라 액정층(LCL, 도 4 참조)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
제2 화소(PX2)에 대응하는 영역에서 방출되는 광은 그린 컬러를 가질 수 있다. 본 발명의 일 실시예에서, 백라이트 유닛(500)에서 방출되는 광이 제2 화소(PX2)에 대응하는 영역을 투과하면, 그린 컬러를 가지는 광이 생성될 수 있다. 본 발명의 일 실시예에서, 백라이트 유닛(500)에서 방출되는 광이 제2 화소(PX2)에 대응하는 영역을 투과하면, 492nm 이상 580nm 이하의 파장을 갖는 광만이 투과될 수 있다.
제2 스토리지 커패시터(Cst2)는 제2 액정 커패시터(Clc2)에 병렬로 연결된다. 제2 스토리지 커패시터(Cst2)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
제3 화소(PX3)는 제1 서브 화소(PX-S1) 및 제2 서브 화소(PX-S2)를 포함할 수 있다.
제1 서브 화소(PX-S1)는 제3 트랜지스터(TR3), 제3 액정 커패시터(Clc3), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다. 제2 서브 화소(PX-S2)는 제4 트랜지스터(TR4), 제5 트랜지스터(TR5), 제4 액정 커패시터(Clc4), 및 제4 스토리지 커패시터(Cst4)를 포함할 수 있다.
제3 트랜지스터(TR3)의 제어 전극은 i번째 게이트 라인(GLi)에 연결되고, 제3 트랜지스터(TR3)의 입력 전극은 세번째 데이터 라인(DL3)에 연결되며, 제3 트랜지스터(TR3)의 출력 전극은 제3 액정 커패시터(Clc3) 및 제3 스토리지 커패시터(Cst3)에 연결된다.
제3 액정 커패시터(Clc3)의 제1 전극은 제3 트랜지스터(TR3)의 출력 전극에 연결되고, 제3 액정 커패시터(Clc3)의 제2 전극은 공통 전압(Vcom)을 수신한다. 제3 스토리지 커패시터(Cst3)의 제1 전극은 제3 트랜지스터(TR3)의 출력 전극에 연결되고, 제3 스토리지 커패시터(Cst3)의 제2 전극은 스토리지 전압(Vcst)을 수신한다.
제4 트랜지스터(TR4)의 제어 전극은 i번째 게이트 라인(GLi)에 연결되고, 제4 트랜지스터(TR4)의 입력 전극은 세번째 데이터 라인(DL3)에 연결되며, 제4 트랜지스터(TR4)의 출력 전극은 제4 액정 커패시터(Clc4) 및 제4 스토리지 커패시터(Cst4)에 연결된다.
제5 트랜지스터(TR5)의 제어 전극은 i번째 게이트 라인(GLi)에 연결되고, 제5 트랜지스터(TR5)의 입력 전극은 스토리지 전압(Vcst)을 수신하며, 제5 트랜지스터(TR5)의 출력 전극은 제4 트랜지스터(TR4)의 출력 전극에 연결된다.
제4 액정 커패시터(Clc4)의 제1 전극은 제4 트랜지스터(TR4)의 출력 전극에 연결되고, 제4 액정 커패시터(Clc4)의 제2 전극은 공통 전압(Vcom)을 수신한다. 제4 스토리지 커패시터(Cst4)의 제1 전극은 제4 트랜지스터(TR4)의 출력 전극에 연결되고, 제4 스토리지 커패시터(Cst4)의 제2 전극은 스토리지 전압(Vcst)을 수신한다.
공통 전압(Vcom)과 스토리지 전압(Vcst)은 실질적으로 동일한 전압을 가질 수 있다.
게이트 라인(GLi)을 통해 제공된 게이트 신호에 의해 제3 내지 제5 트랜지스터들(TR3, TR4, TR5)은 턴-온 된다.
턴-온 된 제3 트랜지스터(TR3)를 통해 제3 데이터 라인(DL3)의 데이터 전압이 제1 서브 화소(PX-S1)에 제공된다. 제3 액정 커패시터(Clc3)에는 제공된 데이터 전압과 공통 전압(Vcom)의 레벨 차이에 대응되는 화소 전압(이하, 제1 화소 전압)이 충전된다. 제3 액정 커패시터(Clc3)에 충전된 전하량에 따라 액정층(LCL)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다. 제3 스토리지 커패시터(Cst3)는 제3 액정 커패시터(Clc3)에 병렬로 연결되어 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
턴-온 된 제4 트랜지스터(TR4)를 통해 제3 데이터 라인(DL3)의 데이터 전압이 제2 서브 화소(PX-S2)에 제공된다. 또한, 턴-온 된 제5 트랜지스터(TR5)을 통해 스토리지 전압(Vcst)이 제2 서브 화소(PX-S2)에 제공된다.
제4 트랜지스터(TR4) 및 제5 트랜지스터(TR5)가 연결된 접점 노드(CN)에서의 전압(이하, 분배 전압)은 제4 및 제5 트랜지스터(TR4, TR5) 각각이 턴-온시 갖는 저항값 비율에 따라 분배된 값을 갖는다. 즉, 분배 전압은 턴-온 된 제4 트랜지스터(TR4)를 통해 제공되는 데이터 전압 및 턴-온 된 제5 트랜지스터(TR5)를 통해 제공되는 스토리지 전압(Vcst) 사이의 값을 가진다.
따라서, 제4 액정 커패시터(Clc4)에는 분배 전압과 공통 전압(Vcom)의 레벨 차이에 대응되는 화소 전압(이하, 제2 화소 전압)이 충전된다. 제2 액정 커패시터(Clc2)에 충전된 전하량에 따라 액정층(LCL)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다. 제4 스토리지 커패시터(Cst4)는 제4 액정 커패시터(Clc4)에 병렬로 연결되어 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
제3 액정 커패시터(Clc3)에 충전되는 제1 화소 전압과 제4 액정 커패시터(Clc4) 에 충전되는 제2 화소 전압이 서로 다르므로, 제1 서브 화소(PX-S1)에서 표시되는 계조는 제2 서브 화소(PX-S2)에서 표시되는 계조와 다르다. 이와 같이, 상기 제1 및 제2 서브 화소들(PX-S1, PX-S2)에서 서로 다른 계조의 영상을 표시함으로써, 제3 화소(PX3) 의 시인성을 향상시킬 수 있다.
제3 화소(PX3)에 대응하는 영역에서 방출되는 광은 블루 컬러를 가질 수 있다. 본 발명의 일 실시예에서, 백라이트 유닛(500)에서 방출되는 광이 제3 화소(PX3)에 대응하는 영역을 투과하면, 블루 컬러를 가지는 광이 생성될 수 있다. 본 발명의 일 실시예에서, 백라이트 유닛(500)에서 방출되는 광이 제3 화소(PX3)에 대응하는 영역을 투과하면, 420nm 이상 490nm 이하의 파장을 갖는 광만이 투과될 수 있다.
도 2에 도시된 제3 화소(PX3)의 등가회로도는 예시적으로 도시한 것이며, 이에 제한되지 않는다. 본 발명의 다른 실시예에는 제3 및 제4 스토리지 커패시터들(Cst3, Cst4)이 생략될 수 있다.
도 3a 내지 도 3bc 참조하면, 표시영역(DA)은 제1 화소영역(PXA1), 제2 화소영역(PXA2), 및 제3 화소영역(PXA3)을 포함할 수 있다.
도 3a를 참조하면, 제1 화소영역(PXA1)에는 제1 화소전극(PE1), 제1 트랜지스터(TR1), 제1 데이터 라인(DL1)의 일부분, 및 게이트 라인(GLi)의 일부분이 배치될 수 있다.
제1 화소전극(PE1)은 수직전극(VP), 수평전극(HP), 제1 가지전극들(B1), 제2 가지전극들(B2), 제3 가지전극들(B3) 및 제4 가지전극들(B4)을 포함할 수 있다. 수직전극(VP), 수평전극(HP), 제1 가지전극들(B1), 제2 가지전극들(B2), 제3 가지전극들(B3) 및 제4 가지전극들(B4)은 서로 연결되어 하나의 제1 화소전극(PE1)을 구성할 수 있다.
수직 전극(VP)은 제2 방향(DR2)을 따라 연장되고, 수평전극(HP)은 제1 방향(DR1)을 따라 연장된다. 제1 가지전극들(B1), 제2 가지전극들(B2), 제3 가지전극들(B3) 및 제4 가지전극들(B4) 각각은 수직 전극(VP) 또는 수평전극(HP)으로부터 연장될 수 있다. 도 3a에 도시된 제1 화소전극(PE1)의 구성 및 형상은 예시적인 것이며, 제1 화소전극(PE1)의 구성 및 형상은 변경될 수 있다.
도 3b를 참조하면, 제2 화소영역(PXA2)에는 제2 화소전극(PE2), 제2 트랜지스터(TR2), 제2 데이터 라인(DL2)의 일부분, 및 게이트 라인(GLi)의 일부분이 배치될 수 있다.
제2 화소영역(PXA2)에 대한 설명은 제1 화소영역(PXA1)에 대한 설명과 실질적으로 동일하므로, 생략한다.
도 3c를 참조하면, 제3 화소영역(PXA3)에는 제3 화소전극(PE3), 제3 트랜지스터(TR3), 제4 트랜지스터(TR4), 제5 트랜지스터(TR5), 제3 데이터 라인(DL3)의 일부분 및 게이트 라인(GLi)의 일부분이 배치될 수 있다.
제3 화소전극(PE3)은 제1 서브 화소전극(PE31) 및 제2 서브 화소전극(PE32)를 포함할 수 있다. 본 발명의 일 실시예에서, 제2 서브 화소전극(PE32)의 면적은 제1 서브 화소전극(PE31)의 면적보다 클 수 있다.
제1 서브 화소전극(PE31) 및 제2 서브 화소전극(PE32) 각각이 갖는 구조 및 형상은 도 3a에서 설명한 제1 화소전극(PE1)이 갖는 구조 및 형상과 실질적으로 유사할 수 있다.
제3 화소영역(PXA3)은 고계조 영역(PXA3-H) 및 저계조 영역(PXA3-L)을 포함할 수 있다. 고계조 영역(PXA3-H)은 제1 서브 화소전극(PE31)이 배치되는 영역으로 정의되고, 저계조 영역(PXA3-L)은 제2 서브 화소전극(PE32)이 배치되는 영역으로 정의될 수 있다. 고계조 영역(PXA3-H)은 도 2의 제1 서브 화소(PX-S1)에 대응하는 영역이고, 저계조 영역(PXA3-L)은 도 2의 제2 서브 화소(PX-S2)에 대응하는 영역일 수 있다.
본 명세서 내에서 제1 서브 화소전극(PE31) 및 제2 서브 화소전극(PE32)은 서로 다른 서브 화소 전극으로 이해 될 수도 있다. 이 경우, 제1 화소영역(PXA1) 및 제2 화소영역(PXA2)에는 각각 1개의 화소전극이 배치되고, 제3 화소영역(PXA3)에는 2개의 화소전극이 배치되는 것으로 이해될 수 있다.
고계조 영역(PXA3-H)에서 방출되는 광이 갖는 계조는 저계조 영역(PXA3-L)에서 방출되는 광이 갖는 계조보다 높을 수 있다.
도 4에서는 제1 화소(PX1)의 단면 중 일부분을 도시하였다. 제2 화소(PX2) 및 제3 화소(PX3)의 단면은 제1 화소(PX1)의 단면과 실질적으로 동일하므로, 본 명세서에서는 제1 화소(PX1)의 단면을 기준으로 설명 표시패널(DP)의 적층구조에 대해서 설명한다.
도 3a 및 도 4에 도시된 것과 같이, 제1 트랜지스터(TR1)는 i번째 게이트 라인(GLi)에 연결된 제어전극(CTE), 제어전극(CTE)에 중첩하는 활성화층(AL), 첫번째 데이터 라인(DL1)에 연결된 입력전극(IE), 및 입력전극(IE)과 이격되어 배치된 출력전극(OE)을 포함한다.
제1 액정 커패시터(Clc1)는 제1 화소전극(PE1)과 공통전극(CE)에 의해 형성될 수 있다. 제1 스토리지 커패시터(Cst1)는 제1 화소전극(PE1)과 제1 화소전극(PE1)에 중첩하는 스토리지 라인(STL)에 의해 형성될 수 있다.
제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(CTE)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 기판(DS1)의 일면 상에 제어전극(CTE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 제어전극(CTE)과 중첩하는 활성화층(AL)이 배치된다. 활성화층(AL)은 반도체층(미도시)과 오믹 컨택층(미도시)을 포함할 수 있다.
활성화층(AL)은 아몰포스 실리콘, 폴리 실리콘, 또는 금속 산화물 반도체를 포함할 수 있다.
활성화층(AL) 상에 출력전극(OE)과 입력전극(IE)이 배치된다.
도 4에는 스태거 구조를 갖는 제1 트랜지스터(TR1)를 예시적으로 도시하였으나, 제1 트랜지스터(TR1)의 구조는 이에 제한되지 않는다. 제1 트랜지스터(TR1)는 플래너 구조를 가질 수도 있다.
제1 절연층(10) 상에 활성화층(AL), 출력전극(OE), 및 입력전극(IE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 평탄면을 제공한다. 제2 절연층(20)은 유기물을 포함할 수 있다.
제2 절연층(20) 상에 제1 화소전극(PE1)이 배치된다. 제1 화소전극(PE1)은 제2 절연층(20) 및 제2 절연층(20)을 관통하는 제1 컨택홀(CH1)을 통해 출력전극(OE)에 연결된다. 도 3b에 도시된 제2 컨택홀(CH2) 및 도 3c에 도시된 제3 및 제4 컨택홀(CH3, CH4) 역시 제1 컨택홀(CH1)과 같은 역할을 수행할 수 있다.
제2 절연층(20) 상에 제1 화소전극(PE1)을 커버하는 배향막(30)이 배치될 수 있다.
제2 기판(DS2)의 일면 상에 제1 컬러필터(CF1)가 배치된다. 제1 컬러필터(CF1)는 제1 화소전극(PE1)에 중첩하게 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미도시)이 배치될 수 있다. 제1 컬러필터(CF1)와 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.
제1 컬러필터(CF1)는 입사되는 광 중 640nm 이상 730nm 이하의 파장을 갖는 광을 투과시킬 수 있다. 본 발명의 일 실시예에서, 제1 컬러필터(CF1)는 입사되는 광 중 특정한 파장대의 광만을 투과시켜서, 레드 컬러를 갖는 광을 생성할 수 있다.
도시되지는 않았으나, 표시패널(DP)은 제2 화소영역(PXA2)에 배치되고, 제2 화소전극(PE2)과 중첩하는 제2 컬러필터(미도시)를 더 포함할 수 있다. 제2 컬러필터는 입사되는 광 중 492nm 이상 580nm 이하의 파장을 갖는 광을 투과시킬 수 있다. 본 발명의 일 실시예에서, 제2 컬러필터는 입사되는 광 중 특정한 파장대의 광만을 투과시켜서, 그린 컬러를 갖는 광을 생성할 수 있다.
도시되지는 않았으나, 표시패널(DP)은 제3 화소영역(PXA3)에 배치되고, 제3 화소전극(PE3)과 중첩하는 제3 컬러필터(미도시)를 더 포함할 수 있다. 제3 컬러필터는 입사되는 광 중 420nm 이상 490nm 이하의 파장을 갖는 광을 투과시킬 수 있다. 본 발명의 일 실시예에서, 제3 컬러필터는 입사되는 광 중 특정한 파장대의 광만을 투과시켜서, 블루 컬러를 갖는 광을 생성할 수 있다.
한편, 도 4에 도시된 제1 화소(PX1)의 단면은 하나의 예시에 불과하다. 도 4에 도시된 것과 달리, 제1 컬러필터(CF1) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 3c에 도시된 제3 화소영역(PXA3)의 레이아웃 구조를 갖는 경우, 도 3a 및 도 3c에 도시된 제1 및 제2 화소영역(PXA1, PXA2)의 레이아웃 구조를 갖는 경우보다 시인성 또는 시야각 특성이 더 좋아지게 된다. 반면에, 도 3c에 도시된 제3 화소영역(PXA3)의 레이아웃 구조를 갖는 경우, 도 3a 및 도 3c에 도시된 제1 및 제2 화소영역(PXA1, PXA2)의 레이아웃 구조를 갖는 경우보다 더 많은 트랜지스터들이 배치되고, 이에 따라, 제3 화소영역(PXA3)의 광 투과율이 제1 및 제2 화소영역(PXA1, PXA2)의 광 투과율보다 낮아지게 된다.
즉, 백라이트 유닛(500)에서 방출되는 광이 제1 화소영역(PXA1)을 투과하는 비율(이하, 제1 비율)은 백라이트 유닛(500)에서 방출되는 광이 제2 화소영역(PXA2)을 투과하는 비율(이하, 제2 비율)과 실질적으로 동일 할 수 있다. 그러나, 백라이트 유닛(500)에서 방출되는 광이 제3 화소영역(PXA3)을 투과하는 비율(이하, 제3 비율)은 제1 비율 또는 제2 비율보다 작을 수 있다.
이와 같이, 시인성 및 시야각 특징과 광 투과율 특징은 서로 트레이드 오프(trade off) 관계에 있음 알 수 있다.
그런데, 각각이 같은 면적을 갖는 레드 광, 그린 광, 및 블루 광이 발광된다고 가정할 때, 레드 광이 전체 휘도에 미치는 비율은 약 15% 정도이고, 그린 광이 전체 휘도에 미치는 비율은 약 80% 정도이며, 블루 광이 전체 휘도에 미치는 비율은 약 5% 정도이다. 따라서, 레드 광, 그린 광, 및 블루 광 중에서 그린 광의 양이 줄어들게 되면, 전체휘도에 크게 영향을 미치나, 블루 광의 양이 줄어든다면, 전체 휘도에 크게 영향을 미치지 않는다.
따라서, 도 2에 도시된 것과 같이, 블루 광이 방출되는 제3 화소(PX3)에만 시인성 및 시야각 특성을 향상시키기 위한 구조를 적용하고, 제1 화소(PX1) 및 제2 화소(PX2)에는 높은 광 투과율을 확보하기 위한 구조를 적용할 수 있다. 이와 같은 제1 내지 제3 화소들(PX1~PX3)의 조합에 의해, 시야각 및 시인성 특성이 향상되고, 광 투과율이 높은 표시패널(DP)을 제공할 수 있다.
도 5는 제1 화소영역(PXA1), 제2 화소영역(PXA2), 및 제3 화소영역(PXA3)이 배치되는 모습을 예시적으로 도시한 것이다. 도 6은 도 5와 같은 화소영역들(PXA1~PXA3)을 포함하는 표시패널(DP)을 구동하기 위한, 휘도 조절방식을 예시적으로 도시한 것이다.
도 5를 참조하면, 제1 화소영역(PXA1), 제2 화소영역(PXA2), 및 제3 화소영역(PXA3) 각각을 제1 방향(DR1) 상에서 측정한 가로 길이는 제2 방향(DR2) 상에서 특정한 세로 길이보다 짧을 수 있다.
제1 화소영역(PXA1), 제2 화소영역(PXA2), 및 제3 화소영역(PXA3)은 제1 방향(DR1)으로 순서대로 배열될 수 있다.
도 6을 참조하면, 블루 광을 방출하는 제3 화소영역(PXA3)이 레드 광을 방출하는 제1 화소영역(PXA1) 및 그린 광을 방출하는 제2 화소영역(PXA2) 보다 낮은 광 투과율을 갖기 때문에, 블루 광이 가질 수 있는 최대 휘도(B max 휘도)는 레드 광 및 그린 광이 가질 수 있는 최대 휘도(R/G max 휘도) 보다 낮다. 따라서, 제1 내지 제3 화소영역들(PXA1~PXA3) 각각에서 방출되는 광들의 휘도 조절을 하지 않는다면, 레드 광, 그린 광, 및 블루 광이 본래 예상했던 비율대로 조합되지 않아서 원하는 색상이 나오지 않는 문제점이 발생한다.
따라서, 블루 광이 가질 수 있는 최대 휘도(B max 휘도)에 맞춰서 레드 광 및 그린 광이 갖는 휘도를 줄이는 경우, 이들의 조합을 통해서 원하는 색상을 구현할 수 있게 된다.
도 7은 제1 화소영역(PXA1-1), 제2 화소영역(PXA2-1), 및 제3 화소영역(PXA3-1)이 배치되는 모습을 예시적으로 도시한 것이다. 제3 화소영역(PXA3-1)은 고계조영역(PXA3-1H) 및 저계조영역(PXA3-1L)을 포함한다.
제1 화소영역(PXA1-1), 제2 화소영역(PXA2-1), 및 제3 화소영역(PXA3-1) 각각을 제1 방향(DR1) 상에서 측정한 가로 길이는 제2 방향(DR2) 상에서 특정한 세로 길이보다 길 수 있다.
제1 화소영역(PXA1-1), 제2 화소영역(PXA2-1), 및 제3 화소영역(PXA3-1)은 제2 방향(DR2)으로 순서대로 배열될 수 있다.
그 외, 제1 화소영역(PXA1-1), 제2 화소영역(PXA2-1), 및 제3 화소영역(PXA3-1) 각각에 대한 설명은 앞에서 설명한 제1 화소영역(PXA1), 제2 화소영역(PXA2), 및 제3 화소영역(PXA3) 각각에 대한 설명과 실질적으로 동일하므로, 생략한다.
도 8은 제1 화소영역(PXA1-2), 제2 화소영역(PXA2), 및 제3 화소영역(PXA3)이 배치되는 모습을 예시적으로 도시한 것이다. 도 8은 도 7의 제1 화소영역(PXA1)이 제1 화소영역(PXA1-2)으로 변경된 것이다.
제1 화소영역(PXA1-2)은 고계조영역(PXA1-2H) 및 저계조영역(PXA-2L)을 포함할 수 있다.
제1 화소영역(PXA1-2)은 레드 컬러를 갖는 광을 방출하는 영역임에도 불구하고, 도 3c에서 도시된 것과 같은 시인성 및 시야각 특성을 향상시키기 위한 구조를 가질 수 있다. 앞에서 설명한 것처럼 레드 광이 전체 휘도에 미치는 비율은 약 15% 정도로 그린 광이 전체 휘도에 미치는 비율보다 작기 때문에, 도 8에 도시된 화소영역들(PXA1-2, PXA2, PXA3)의 배열에 의해서, 시인성 및 시야각 특성이 좋으면서 광 투과율이 우수한 표시패널(DP)을 제공할 수 있다.
실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

DD: 표시장치 DP: 표시패널
100: 게이트 구동회로 200: 데이터 구동회로
300: 신호 제어부 400: 전력관리회로
500: 백라이트 유닛 PX1: 제1 화소
PX2: 제2 화소 PX3: 제3 화소
PXA1: 제1 화소영역 PX2: 제2 화소영역
PXA3: 제3 화소영역

Claims (20)

1. 액정층을 포함하고, 제1 화소영역, 제2 화소영역, 및 제3 화소영역이 정의된 표시패널; 및
   상기 표시패널에 광을 제공하는 백라이트 유닛을 포함하고,
   상기 광이 상기 제1 화소영역을 투과하여 생성된 제1 컬러광의 파장 및 상기 광이 상기 제2 화소영역을 투과하여 생성된 제2 컬러광의 파장 각각은 상기 광이 상기 제3 화소영역을 투과하여 생성된 제3 컬러광의 파장보다 길고,
   상기 광이 상기 제1 화소영역을 투과하는 제1 비율 및 상기 광이 상기 제3 화소영역을 투과하는 제3 비율은 상기 광이 상기 제2 화소영역을 투과하는 제2 비율보다 작고,
   상기 제1 화소영역은 제1 고계조 영역 및 제1 저계조 영역을 포함하고,
   상기 제3 화소영역은 제3 고계조 영역 및 제3 저계조 영역을 포함하고,
   상기 제1 컬러광 중 상기 제1 고계조 영역에서 방출되는 광의 계조는 상기 제1 컬러광 중 상기 제1 저계조 영역에서 방출되는 광의 계조보다 높고,
   상기 제3 컬러광 중 상기 제3 고계조 영역에서 방출되는 광의 계조는 상기 제3 컬러광 중 상기 제3 저계조 영역에서 방출되는 광의 계조보다 높은 액정 표시장치.
2. 제1 항에 있어서,
   상기 제1 컬러광은 레드 컬러를 갖고, 상기 제2 컬러광은 그린 컬러를 가지며, 상기 제3 컬러광은 블루 컬러를 갖는 액정 표시장치.
3. 삭제
4. 제1 항에 있어서,
   상기 표시패널은 복수의 트랜지스터들을 포함하고,
   상기 복수의 트랜지스터들 중 상기 제1 화소영역에 배치되는 트랜지스터의 개수는 상기 복수의 트랜지스터들 중 상기 제3 화소영역에 배치되는 트랜지스터의 개수와 같으며,
   상기 복수의 트랜지스터들 중 상기 제3 화소영역에 배치되는 트랜지스터의 개수는 상기 복수의 트랜지스터들 중 상기 제2 화소영역에 배치되는 트랜지스터의 개수보다 많은 액정 표시장치.
5. 제4 항에 있어서,
   상기 제2 화소영역에 배치되는 상기 트랜지스터의 개수는 1개이고, 상기 제3 화소영역에 배치되는 상기 트랜지스터의 개수는 3개인 액정 표시장치.
6. 제1 항에 있어서,
   상기 표시패널은,
   상기 제1 화소영역에 중첩하고, 상기 광 중 640nm 이상 730nm 이하의 파장을 갖는 광을 투과시키는 제1 컬러필터;
   상기 제2 화소영역에 중첩하고, 상기 광 중 492nm 이상 580nm 이하의 파장을 갖는 광을 투과시키는 제2 컬러필터; 및
   상기 제3 화소영역에 중첩하고, 상기 광 중 420nm 이상 490nm 이하의 파장을 갖는 광을 투과시키는 제3 컬러필터를 더 포함하는 액정 표시장치.
7. 제1 항에 있어서,
   상기 표시패널은,
   복수의 화소전극들; 및
   상기 복수의 화소전극들에 중첩하는 공통전극을 더 포함하고,
   상기 액정층은 상기 복수의 화소전극들 및 상기 공통전극 사이에 배치되는 액정 표시장치.
8. 제7 항에 있어서,
   상기 복수의 화소전극들 중 상기 제1 화소영역에 배치되는 화소전극의 개수는 상기 복수의 화소전극들 중 상기 제3 화소영역에 배치되는 화소전극의 개수와 같으며,
   상기 복수의 화소전극들 중 상기 제3 화소영역에 배치되는 화소전극의 개수는 상기 제2 화소영역에 배치되는 화소전극의 개수보다 많은 액정 표시장치.
9. 제8 항에 있어서,
   상기 제2 화소영역에 배치되는 상기 화소전극의 개수는 1개이며, 상기 제3 화소영역에 배치되는 상기 화소전극의 개수는 2개인 액정 표시장치.
10. 제1 화소영역, 제2 화소영역, 및 제3 화소영역이 정의된 제1 기판;
    상기 제1 기판과 마주하여 배치되는 제2 기판; 및
    상기 제1 기판 및 상기 제2 기판 사이에 배치되는 액정층을 포함하고,
    상기 제1 화소영역에서 방출되는 제1 컬러광은 레드 컬러를 갖고, 상기 제2 화소영역에서 방출되는 제2 컬러광은 그린 컬러를 가지며, 상기 제3 화소영역에서 방출되는 제3 컬러광은 블루 컬러를 갖고,
    상기 제2 화소영역의 광투과율은 상기 제1 화소영역의 광투과율 및 상기 제3 화소영역의 광투과율보다 크고,
    상기 제1 화소영역은 제1 고계조 영역 및 제1 저계조 영역을 포함하고,
    상기 제3 화소영역은 제3 고계조 영역 및 제3 저계조 영역을 포함하고,
    상기 제1 컬러광 중 상기 제1 고계조 영역에서 방출되는 광의 계조는 상기 제1 컬러광 중 상기 제1 저계조 영역에서 방출되는 광의 계조보다 높고,
    상기 제3 컬러광 중 상기 고계조 영역에서 방출되는 광의 계조는 상기 제3 컬러광 중 상기 저계조 영역에서 방출되는 광의 계조보다 높은 액정 표시패널.
11. 삭제
12. 제10 항에 있어서,
    상기 제1 기판 상에 배치되는 복수의 트랜지스터들을 더 포함하고,
    상기 복수의 트랜지스터들 중 상기 제1 화소영역에 배치되는 트랜지스터의 개수는 상기 복수의 트랜지스터들 중 상기 제3 화소영역에 배치되는 트랜지스터의 개수와 같으며,
    상기 복수의 트랜지스터들 중 상기 제3 화소영역에 배치되는 트랜지스터의 개수는 상기 복수의 트랜지스터들 중 상기 제2 화소영역에 배치되는 상기 트랜지스터의 개수보다 많은 액정 표시패널.
13. 제12 항에 있어서,
    상기 제2 화소영역에 배치되는 상기 트랜지스터의 개수는 1개이고, 상기 제3 화소영역에 배치되는 상기 트랜지스터의 개수는 3개인 액정 표시패널.
14. 제12 항에 있어서,
    각각이 상기 복수의 트랜지스터들과 전기적으로 연결되는 복수의 화소전극들; 및
    상기 복수의 화소전극들에 중첩하는 공통전극을 더 포함하고,
    상기 액정층은 상기 복수의 화소전극들 및 상기 공통전극 사이에 배치되는 액정 표시패널.
15. 제14 항에 있어서,
    상기 복수의 화소전극들 중 상기 제1 화소영역에 배치되는 화소전극의 개수는 상기 복수의 화소전극들 중 상기 제3 화소영역에 배치되는 화소전극의 개수와 같으며,
    상기 복수의 화소전극들 중 상기 제3 화소영역에 배치되는 화소전극의 개수는 상기 제2 화소영역에 배치되는 상기 화소전극의 개수보다 많은 액정 표시패널.
16. 제15 항에 있어서,
    상기 제2 화소영역에 배치되는 상기 화소전극의 개수는 1개이며, 상기 제3 화소영역에 배치되는 상기 화소전극의 개수는 2개인 액정 표시패널.
17. 액정층을 포함하고, 제1 화소영역, 제2 화소영역, 및 제3 화소영역이 정의된 표시패널; 및
    상기 표시패널에 광을 제공하는 백라이트 유닛을 포함하고,
    상기 제2 화소영역은 1개의 트랜지스터만을 포함하고, 상기 제1 화소영역 및 상기 제3 화소영역 각각은 3개의 트랜지스터들을 포함하며,
    상기 광이 상기 제1 화소영역을 투과하여 생성된 제1 컬러광의 파장 및 상기 광이 상기 제2 화소영역을 투과하여 생성된 제2 컬러광의 파장 각각은 상기 광이 상기 제3 화소영역을 투과하여 생성된 제3 컬러광의 파장보다 길고,
    상기 제1 화소영역은 제1 고계조 영역 및 제1 저계조 영역을 포함하고,
    상기 제3 화소영역은 제3 고계조 영역 및 제3 저계조 영역을 포함하고,
    상기 제1 컬러광 중 상기 제1 고계조 영역에서 방출되는 광의 계조는 상기 제1 컬러광 중 상기 제1 저계조 영역에서 방출되는 광의 계조보다 높고,
    상기 제3 컬러광 중 상기 고계조 영역에서 방출되는 광의 계조는 상기 제3 컬러광 중 상기 저계조 영역에서 방출되는 광의 계조보다 높은 액정 표시장치.
18. 제17 항에 있어서,
    상기 제1 컬러광은 레드 컬러를 갖고, 상기 제2 컬러광은 그린 컬러를 갖으며, 상기 제3 컬러광은 블루 컬러를 갖는 액정 표시장치.
19. 삭제
20. 제17 항에 있어서,
    상기 광이 상기 제1 화소영역을 투과하는 제1 비율 및 상기 광이 상기 제3 화소영역을 투과하는 제3 비율은 상기 광이 상기 제2 화소영역을 투과하는 제2 비율보다 작은 액정 표시장치.
    

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