KR102015269B1 - 표시장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는 제1 방향으로 연장된 제1 게이트 라인과 상기 제1 방향과 상이한 제2 방향으로 연장된 제1 데이터 라인이 교차하는 교차 영역에 배치된 제1 박막 트랜지스터와 상기 제1 박막 트랜지스터와 연결된 제1 화소 전극을 포함하는 제1 서브화소 및 제1 게이트 라인과 상기 제2 방향으로 연장된 제2 데이터 라인이 교차하는 교차 영역에 배치된 제2 박막 트랜지스터와 상기 제2 박막 트랜지스터와 연결된 제2 화소 전극을 포함하는 제2 서브화소를 포함하고, 제1 화소 전극과 상기 제2 화소 전극은 상기 제1 게이트 라인을 기준으로 각각 상기 게이트 라인의 상부와 하부에 배치되고, 제1 데이터 라인과 상기 제2 데이터 라인은 중첩되어 배치될 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 명세서는 표시장치에 관한 것으로서, 보다 상세하게는 초고해상도를 구현하면서 개구율을 향상시킬 수 있는 표시장치에 관한 것이다.
정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비 전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Device)가 개발되고 있다. 이와 같은 표시 장치의 예로는 액정 표시 장치(Liquid Crystal Display device: LCD), 유기 발광 표시 장치(Organic Light Emitting Display Device: OLED) 등을 들 수 있다.
최근에는 표시장치의 해상도가 높아져 단위 면적당 표시되는 화소수(PPI: Pixel Per Inch)가 증가함에 따라 픽셀의 크기와 피치(Pitch)가 감소되고 있는 추세이다.
이상에서 살펴본 바와 같이, 초고해상도를 구현하기 위해서는 단위 면적당 구현되는 화소의 수를 늘려야 하는데, 이를 실현하기 위해서는 각 화소 영역, 보다 상세하게 서브화소의 크기와 피치를 줄여야 하지만 화소 영역의 크기와 피치를 줄이는 것은 표시장치를 이루는 구성요소와 이들 구성요소의 배치 및 화소 영역의 개구율 등이 고려되어야 하므로 어려움이 있는 실정이다.
본 명세서가 해결하고자 하는 과제는 초고해상도를 구현하면서 개구율을 향상시킬 수 있는 표시장치를 제공하는 것이다.
본 명세서가 해결하고자 하는 과제는 인접하는 공정 마진을 확보하여 공정 수를 저감시킬 수 있는 표시장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시장치는 제1 방향으로 연장된 제1 게이트 라인과 상기 제1 방향과 상이한 제2 방향으로 연장된 제1 데이터 라인이 교차하는 교차 영역에 배치된 제1 박막 트랜지스터와 상기 제1 박막 트랜지스터와 연결된 제1 화소 전극을 포함하는 제1 서브화소 및 제1 게이트 라인과 상기 제2 방향으로 연장된 제2 데이터 라인이 교차하는 교차 영역에 배치된 제2 박막 트랜지스터와 상기 제2 박막 트랜지스터와 연결된 제2 화소 전극을 포함하는 제2 서브화소를 포함하고, 제1 화소 전극과 상기 제2 화소 전극은 상기 제1 게이트 라인을 기준으로 각각 상기 게이트 라인의 상부와 하부에 배치되고, 제1 데이터 라인과 상기 제2 데이터 라인은 중첩되어 배치될 수 있다.
본 발명의 다른 실시예에 따른 표시장치는 제1 방향으로 연장된 제1 게이트 라인과 상기 제1 방향과 상이한 제2 방향으로 연장된 제1 데이터 라인 및 제2 데이터 라인 중 상기 제2 데이터 라인과 교차하는 영역에 배치된 제1 박막 트랜지스터와 상기 제1 박막 트랜지스터와 연결된 제1 화소 전극을 포함하는 제1 서브화소 및 제1 방향으로 연장된 제2 게이트 라인과 상기 제2 방향으로 연장된 제3 데이터 라인 및 제4 데이터 라인 중 상기 제3 데이터 라인과 교차하는 영역에 배치된 제2 박막 트랜지스터와 상기 제2 박막 트랜지스터와 연결된 제2 화소 전극을 포함하는 제2 서브화소를 포함하고, 제1 데이터 라인과 상기 제2 데이터 라인은 중첩되어 제1 데이터 라인 쌍을 이루고, 상기 제3 데이터 라인과 상기 제4 데이터 라인은 중첩되어 제2 데이터 라인 쌍을 이루며, 제1 서브화소와 상기 제2 서브화소는 상기 제1 게이트 라인, 상기 제2 게이트 라인, 상기 제1 데이터 라인 쌍 및 상기 제2 데이터 라인 쌍에 의해 정의된 영역 내에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 인접하는 데이터 라인이 중첩되도록 배치하여 종래에 비해 데이터 라인의 배치 영역 수를 감소시킴으로써 공정 마진을 확보할 수 있다.
본 발명은 인접하는 데이터 라인이 중첩되도록 배치함으로써 3000PPI 이상의 초고해상도 표시장치의 구현이 용이할 수 있다.
본 발명은 인접하는 데이터 라인이 중첩되도록 배치하고, 액티브층을 형태와 배치를 개선함으로써 표시장치의 개구율을 향상시킬 수 있다.
본 발명은 인접하는 데이터 라인이 중첩되도록 배치함으로써 충분한 공정 마진이 확보될 수 있어 하나의 박막 트랜지스터를 이루는 소스 전극과 드레인 전극을 동일한 공정에서 형성할 수 있어 표시장치를 제조하는데 있어 마스크 수를 줄일 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시패널의 일부를 나타낸 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.
도 4는 도 3의 IV-IV'선에 따른 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 표시패널의 박막 트랜지스터 제조 과정을 설명하기 위한 평면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시장치의 개구율을 설명하기 위한 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 발명의 실시예들은 액정표시장치를 기초로 설명하였으나, 본 발명은 액정표시장치에 한정되지 않고 단위 면적당 화소 수가 3000PPI 이상인 초고해상도의 모든 표시장치에 적용 가능하다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시장치는 표시패널(110), 타이밍 컨트롤러(120), 데이터 구동부(130) 및 게이트 구동부(140)를 포함한다.
표시패널(110)은 복수의 서브화소(SP)들이 배치되고, 각각의 서브화소(SP)들이 표시하는 계조를 기반으로 화상을 표시한다.
표시패널(110)에는 제1 방향으로 배치된 n개의 게이트 라인(GL1, GL2, … GLn)과 제1 방향과 다른 방향으로 배치된 m개의 데이터 라인(DL1, DL2, … DL(m-1), DLm)이 배열된다. 이때, m개의 데이터 라인(DL1, DL2, … DL(m-1), DLm)은 이웃하는 서브화소(SP) 사이에 2개의 데이터 라인(DL1, DL2)이 배치될 수 있다. 도 1에서는 설명의 용이성을 위해 이웃하는 서브화소(SP) 사이에 2개의 데이터 라인(DL1, DL2)이 근접하여 배치된 것으로 도시하였으나, 실질적으로는, 2개의 데이터 라인(DL1, DL2)이 중첩되어 배치될 수 있다. 이에 대한 보다 상세한 설명은 다음 도 2 내지 도 4를 참조하여 보다 상세히 살펴보기로 한다.
복수 개의 서브화소(SP)는 n개의 게이트 라인(GL1, GL2, … GLn) 및 m개의 데이터 라인(DL1, DL2, … DL(m-1), DLm)과 전기적으로 연결되고, 게이트 라인(GL1, GL2, … GLn)과 데이터 라인(DL1, DL2, … DL(m-1), DLm)을 통해 인가된 구동 신호 또는 구동 전압에 의해 화상을 표시한다. 복수 개의 서브화소(SP)는 이웃하는 두 개의 서브화소(SP) 사이에 2개의 데이터 라인이 중첩되어 배치되고, 각각의 서브화소(SP)는 서로 다른 데이터 라인 및 게이트 라인과 전기적으로 연결될 수 있다. 이때, 중첩되는 2개의 데이터 라인에는 서로 다른 데이터 신호가 인가된다. 예를 들어, 어느 하나의 서브화소가 제1 데이터 라인(DL1) 및 제1 게이트 라인(GL1)과 전기적으로 연결된다면, 어느 하나의 서브화소와 인접한 다른 서브화소는 제1 데이터 라인(DL1)과 중첩되어 배치된 제2 데이터 라인(DL2) 및 제2 게이트 라인(GL2)과 전기적으로 연결될 수 있다. 이에 따라, 제2 데이터 라인(DL1)과 전기적으로 연결된 서브화소와 제2 데이터 라인(DL2)과 전기적으로 연결된 서브화소는 서로 다른 데이터 신호를 인가받을 수 있다. 이에 대한 보다 상세한 설명은 다음 도 2 내지 도 4를 참조하여 보다 상세히 살펴보기로 한다.
타이밍 컨트롤러(120)는 호스트 시스템으로부터 수신된 입력 영상신호(RGB)를 데이터 구동부(130)로 전송한다. 타이밍 컨트롤러(120)는 입력영상신호(RGB)와 함께 수신되는 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE) 등의 타이밍 신호를 이용하여 데이터 구동부(130) 및 게이트 구동부(140)의 동작 타이밍을 제어하기 위한 타이밍 제어 신호를 생성한다. 타이밍 컨트롤러(120)는 타이밍 신호에 동기하여 데이터 구동부(130)의 제어신호(DCS) 및 게이트 구동부(140)의 제어신호(GCS)를 생성한다.
데이터 구동부(130)는 타이밍 컨트롤러(120)로부터 전송된 데이터 구동 제어 신호(DCS)에 의해 샘플링 신호를 생성하고, 타이밍 컨트롤러(120)로부터 입력되는 영상 데이터를 샘플링 신호에 따라 래치하여 데이터 신호로 변경한 후, 소스 출력 인에이블(Source Output Enable; SOE) 신호에 응답하여 데이터 신호를 데이터 라인(DL1, DL2, … DL(m-1), DLm)들에 공급한다. 데이터 구동부(130)는 칩 온 글래스(Chip On Glass; COG) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 데이터 구동부(130)는 칩 온 필름(Chip On Film; COF) 방식으로 배치될 수 있다.
게이트 구동부(140)는 타이밍 컨트롤러(120)로부터 전송된 게이트 구동 제어 신호(GCS)에 따라 순차적으로 게이트 배선(GL1, GL2, … GLn)들에 게이트 신호를 공급한다. 게이트 구동부(140)는 시프트 레지스터 및 레벨 시프터 등을 포함할 수 있다. 게이트 구동회로(140)는 표시패널(110)과 독립되어 배치될 수도 있고, 표시패널(110)의 기판 제조시 박막 형태로 표시패널(110)의 서브화소(SP)가 배치되지 않는 비표시영역 상에 게이트 인 패널(Gate In Panel; GIP) 방식으로 내장될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시패널의 일부를 나타낸 평면도이다.
도 2를 살펴보기 전에, 도 1과의 도면 연계성 없이 설명의 편의성을 위해 도면상에서 데이터 라인은 6개의 라인만 도시하고 첫번째 데이터 라인을 제1 데이터 라인이라고 지칭하며, 게이트 라인은 4개의 라인만 도시하고 첫번째 게이트 라인을 제1 게이트 라인이라고 지칭하기로 한다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 표시패널(110)은 복수의 데이터 라인(DL1, … DL6)과 복수의 게이트 라인(GL1, … GL4) 및 복수의 서브화소(SP1, … SP12)가 배치될 수 있다.
복수의 데이터 라인(DL1, … DL6)은 제2 방향으로 연장되어 배치되고, 두 개의 데이터 라인이 쌍을 이루고, 쌍을 이룬 데이터 라인은 중첩되어 배치될 수 있다. 예를 들어, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)이 제1 데이터 라인 쌍(DL12)을 이룰 수 있고, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 중첩되어 배치될 수 있다. 이때, 쌍을 이룬 두 개의 데이터 라인에는 서로 다른 데이터 신호가 인가될 수 있다. 즉, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)에는 서로 다른 데이터 신호가 인가될 수 있다. 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4)이 제2 데이터 라인 쌍(DL34)을 이룰 수 있고, 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4)은 중첩되어 배치될 수 있다. 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4)에는 서로 다른 데이터 신호가 인가될 수 있다. 제5 데이터 라인(DL5)과 제6 데이터 라인(DL6)도 제3 데이터 라인 쌍(DL56)을 이룰 수 있고, 제5 데이터 라인(DL5)과 제6 데이터 라인(DL6)은 중첩되어 배치될 수 있다. 제5 데이터 라인(DL5)과 제6 데이터 라인(DL6)은 서로 다른 데이터 신호가 인가될 수 있다. 이에 따라, 하나의 데이터 라인 쌍이 서로 다른 서브화소를 공유할 수 있다. 예를 들어, 제2 데이터 라인 쌍(DL34)은 제2 서브화소(SP2)와 제3서브화소(SP3)가 공유할 수 있다. 그러나, 실질적으로 제2 서브화소(SP2)와 제3 서브화소(SP3)는 서로 다른 데이터 신호를 인가하는 서로 다른 데이터 라인에 전기적으로 연결될 수 있다. 즉, 제2 서브화소(SP2)는 제3 데이터 라인(DL3)과 전기적으로 연결될 수 있고, 제3 서브화소(SP3)는 제4 데이터 라인(DL4)과 전기적으로 연결될 수 있다.
한편, 본 발명의 일 실시예에 따른 표시패널(110)에 배치된 복수의 데이터 라인(DL1, … DL6)은 서로 다른 층에 배치될 수 있다. 보다 상세하게, 서로 쌍을 이루어 중첩되도록 배치된 데이터 라인들은 서로 다른 층에 배치될 수 있다. 예를 들어, 제1 데이터 라인 쌍(DL12)을 이루는 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 서로 다른 층(또는 레벨)에 배치될 수 있다. 이에 따라, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 서로 다른 금속 물질로 이루어질 수 있고, 서로 다른 공정에서 형성될 수 있다. 이러한 배치 관계를 다르게 표현하면, 본 발명의 일 실시예에 따른 표시패널(110)에 배치된 복수의 데이터 라인(DL1, … DL6)은 홀수번째 데이터 라인들(DL1, DL3, DL5)과 짝수번째 데이터 라인들(DL2, DL4, DL6)은 서로 다른 층에 배치될 수 있다. 예를 들어, 제1 데이터 라인(DL1), 제3 데이터 라인(DL3) 및 제5 데이터 라인(DL5)과 제2 데이터 라인(DL2), 제4 데이터 라인(DL4) 및 제6 데이터 라인(DL6)은 서로 다른 층에 배치될 수 있다. 한편, 제1 데이터 라인(DL1), 제3 데이터 라인(DL3) 및 제5 데이터 라인(DL5)은 동일한 층에 배치될 수 있고, 제2 데이터 라인(DL2), 제4 데이터 라인(DL4) 및 제6 데이터 라인(DL6)은 동일한 층에 배치될 수 있다.
복수의 서브화소(SP1, … SP12)는 제1 방향으로 배열된 인접하는 게이트 라인과 제2 방향으로 배열된 인접하는 데이터 라인 쌍에 의해 복수의, 예를 들어, 두 개의 서브화소(SP)가 배치된 단위 서브화소 영역이 정의될 수 있다. 예를 들어, 제1 방향으로 배열된 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이 및 제2 방향으로 배열된 제1 데이터 라인 쌍(DL12)과 제2 데이터 라인 쌍(DL34) 사이에 제1 방향으로 배치된 제1 서브화소(SP1)와 제2 서브화소(SP2)가 배치되는 단위 서브화소 영역이 정의될 수 있다. 본 발명의 일 실시예에 따른 표시장치는 3000PPI 이상의 초고해상도의 표시장치에 관한 것으로, 각 서브화소(SP)의 제2 방향의 길이는 8.4㎛ 이하의 길이를 가질 수 있고, 제1 방향의 길이는 4.2㎛ 이하의 길이를 가질 수 있다.
복수의 서브화소(SP1, … SP12)는 서로 다른 게이트 라인에 전기적으로 연결된 인접하는 서브화소가 하나의 데이터 라인 쌍을 공유할 수 있다. 예를 들어, 도 2를 참조하면, 제2 서브화소(SP2)와 제3 서브화소(SP3)은 제2 데이터 라인 쌍(DL34)를 공유하되, 제2 서브화소(SP2)는 제2 게이트 라인(GL2)과 전기적으로 연결되고, 제3 서브화소(SP3)는 제1 게이트 라인(GL1)과 전기적으로 연결될 수 있다. 그러나, 실질적으로, 제2 데이터 라인 쌍(DL34)은 제3 데이터 라인(DL3)와 제4 데이터 라인(DL4)이 중첩되어 배치된 데이터 라인 쌍이므로, 제2 서브화소(SP2)는 제3 데이터 라인(DL3)에 전기적으로 연결되고, 제3 서브화소(SP3)은 제4 데이터 라인(DL4)에 전기적으로 연결될 수 있다. 이때, 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4)에는 서로 다른 데이터 신호가 인가될 수 있다.
복수의 게이트 라인(GL1, … GL4)은 제2 방향과 다른 방향인 제1 방향으로 연장되어 배치되고, 이웃하는 게이트 라인은 제1 방향으로 배치된 서브화소와 교대로 전기적으로 연결될 수 있다. 예를 들어, 제1 방향으로 제1 서브화소(SP1), 제2 서브화소(SP2), 제3 서브화소(SP3) 및 제4 서브화소(SP4)가 배치된다면, 제1 서브화소(SP1) 및 제3 서브화소(SP3)는 제1 게이트 라인(GL1)에 전기적으로 연결되고, 제2 서브화소(SP2) 및 제4 서브화소(SP4)는 제2 게이트 라인(GL2)에 전기적으로 연결될 수 있다.
이와 같이 본 발명의 일 실시예에 따른 표시장치(100)는 두 개의 데이터 라인이 쌍을 이루어 배치되고, 하나의 데이터 라인 쌍을 인접하는 서브화소가 공유하도록 배치됨으로써 종래의 표시장치에 비해 하나의 서브화소가 갖는 개구 영역의 크기를 증가시킬 수 있다.
이상에서는 본 발명의 일 실시예에 따른 표시장치의 표시패널의 구성을 개략적으로 설명하였다. 이하에서는 표시패널의 화소 어레이 구조에 대해 보다 상세히 살펴보기로 한다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 표시패널(110)의 박막 트랜지스터 어레이 기판은 제1 방향으로 연장된 복수 개의 게이트 라인(GL1, GL2)과 제1 방향과 다른 방향의 제2 방향으로 연장된 복수 개의 데이터 라인 쌍(DL12, DL34)을 구비한다. 복수의 게이트 라인(GL1, GL2)과 복수의 데이터 라인 쌍(DL12, DL34)이 교차하는 구조에 의해 정의된 장방향의 영역이 단위 서브화소 영역으로 정의될 수 있다. 예를 들어, 도 3을 참조하면, 제1 게이트 라인(GL1)을 기준으로 제1 게이트 라인(GL1) 하부에 배치된 서브화소를 제1 서브화소(SP1)라고 정의하고, 제1 게이트 라인(GL1) 상부에 배치된 서브화소를 제2 서브화소(SP2)라고 정의하며, 제2 게이트 라인(GL2)을 기준으로 제2 게이트 라인(GL2) 하부에 배치된 서브화소를 제3 서브화소(SP3)라고 정의하고, 제2 게이트 라인(GL2) 상부에 배치된 서브화소를 제4 서브화소(SP4)라고 정의한다면, 제1 및 제2 게이트 라인(GL1, GL2)과 제1 및 제2 데이터 라인쌍(DL12, DL34)에 의해 정의된 장방향의 영역인 서브화소 영역에 제1 서브화소(SP1)와 제4 서브화소(SP4)가 정의될 수 있다.
도 3을 참조하면, 제1 서브화소(SP1)는 제1 게이트 라인(GL1)과 제1 데이터 라인쌍(DL12)이 교차하는 영역 부근에 배치된 제1 박막 트랜지스터(TR1)와 제1 박막 트랜지스터(TR1)과 전기적으로 연결된 제1 화소 전극(PE1)을 구비한다.
제1 박막 트랜지스터(TR1)는 제1 액티브층(ACT1), 게이트 전극으로 작용하는 제1 게이트 라인(GL1), 제1 소스 전극(SE11) 및 제1 드레인 전극(DE11)을 포함한다.
제1 액티브층(ACT1)은 제1 소스 전극(SE11) 및 제1 드레인 전극(DE11)과 일부 중첩될 수 있고, 일자형(1) 또는 아이(I)자 형으로 이루어질 수 있다. 이러한 제1 액티브층(ACT1)은 제1 게이트 라인(GL1)과 교차되는 영역에 채널(미도시)을 형성할 수 있다.
제1 소스 전극(SE11)은 제1 데이터 라인 쌍(DL12)으로부터 분기되어 배치될 수 있다. 보다 상세하게, 제1 데이터 라인 쌍(DL12)을 이루는 제2 데이터 라인(DL2)으로부터 분기되어 형성될 수 있다. 제1 소스 전극(SE11)은 제2 데이터 라인(DL2)으로부터 분기되어 형성되므로, 제2 데이터 라인(DL2)과 동일한 금속 물질로 이루어질 수 있고, 동일한 공정에서 형성될 수 있다. 제1 소스 전극(SE11)은 제1 소스 콘택홀(SH11)에 의해 제1 액티브층(ACT1)의 일단과 컨택한다.
제1 드레인 전극(DE11)은 제1 소스 전극(SE11)과 이격되어 배치된다. 이때, 제1 드레인 전극(DE11)과 제1 소스 전극(SE11)은 동일한 금속 물질로 이루어질 수 있고, 동일한 공정에서 형성될 수 있다. 다시 말해, 제1 드레인 전극(DE11)은 제2 데이터 라인(DL2)과 동일한 물질로 이루어질 수 있고, 제2 데이터 라인(DL2)과 동일한 공정에서 형성될 수 있다. 제1 드레인 전극(DE11)은 제1 드레인 콘택홀(DH11)에 의해 제1 액티브층(ACT1)의 일단과 컨택한다. 제1 드레인 콘택홀(DH11)은 제1 게이트 라인(GL1)과 중첩되지 않고 이격된다.
제1 화소 전극(PE1)은 제1 게이트 라인(GL1)의 하부에 배치될 수 있고, 제1 데이터 라인 쌍(DL12)과 나란하게 배열될 수 있다. 제1 콘택홀(CTH11)을 통해 제1 박막 트랜지스터(TR1)의 제1 드레인 전극(DE11)과 연결된다. 도 3에서는 제1 콘택홀(CTH11)과 제1 드레인 콘택홀(DH11)이 이격되어 형성된 것으로 도시하였으나, 서로 중첩되어 배치될 수도 있다. 제1 화소 전극(PE1)은 공통 전극(Vcom)과 대향하여 전계를 형성한다.
공통 전극(Vcom)은 박막 트랜지스터 어레이 기판 전면을 덮도록 형성될 수 있다. 공통 전극(Vcom)은 제1 화소 전극(PE1)과 절연막, 예를 들어 패시베이션막을 사이에 두고 중첩함으로써, 프린지 필드에 의한 수평 전계를 형성할 수 있다.
제2 서브화소(SP2)는 제1 게이트 라인(GL1)과 제2 데이터 라인 쌍(DL34)이 교차하는 영역 부근에 배치된 제2 박막 트랜지스터(TR2)와 제2 박막 트랜지스터(TR12)와 전기적으로 연결된 제2 화소 전극(PE2)을 구비한다. 이때, 제2 서브화소(SP2)의 화소전극(PE2)은 제1 게이트 라인(GL1)을 기준으로 제1 게이트 라인(GL1)의 상부에 배치되고, 제1 서브화소(SP1)의 화소전극(PE1)은 제1 게이트 라인(GL1)을 기준으로 제1 게이트 라인(GL1)의 하부에 배치될 수 있다.
제2 박막 트랜지스터(TR2)는 제2 액티브층(ACT1), 게이트 전극으로 작용하는 제1 게이트 라인(GL1), 제2 소스 전극(SE21) 및 제2 드레인 전극(DE21)을 포함한다.
제2 액티브층(ACT2)은 제2 소스 전극(SE21) 및 제2 드레인 전극(DE21)과 일부 중첩될 수 있고, 일자형(1) 또는 아이(I)자 형으로 이루어질 수 있다. 이러한 제2 액티브층(ACT1)은 제1 게이트 라인(GL1)과 교차되는 영역에 채널(미도시)을 형성할 수 있다.
제2 소스 전극(SE21)은 제2 데이터 라인 쌍(DL34)으로부터 분기되어 배치될 수 있다. 보다 상세하게, 제2 데이터 라인 쌍(DL34)을 이루는 제3 데이터 라인(DL3)으로부터 분기되어 형성될 수 있다. 제2 소스 전극(SE21)은 제3 데이터 라인(DL3)으로부터 분기되어 형성되므로, 제3 데이터 라인(DL3)과 동일한 금속 물질로 이루어질 수 있고, 동일한 공정에서 형성될 수 있다. 이때, 제3 데이터 라인(DL3)은 제2 데이터 라인(DL2)과 서로 다른 공정에서 형성될 수 있다. 이에 따라, 제3 데이터 라인(DL3)는 제2 데이터 라인(DL2)과 서로 다른 층에 배치될 수 있다. 제2 소스 전극(SE21)은 제1 소스 전극(SE11)과 서로 다른 층에 배치될 수 있다. 제2 소스 전극(SE21)은 제1 소스 전극(SE11)과 사선 방향으로 배치되되, 서로 대향하는, 즉 마주보도록 배치될 수 있다. 제2 소스 전극(SE21)은 제2 소스 콘택홀(SH21)에 의해 제2 액티브층(ACT2)의 일단과 컨택한다.
제2 드레인 전극(DE21)은 제2 소스 전극(SE21)과 이격되어 배치된다. 이때, 제12 드레인 전극(DE21)과 제2 소스 전극(SE21)은 동일한 금속 물질로 이루어질 수 있고, 동일한 공정에서 형성될 수 있다. 다시 말해, 제2 드레인 전극(DE21)은 제3 데이터 라인(DL3)과 동일한 물질로 이루어질 수 있고, 제3 데이터 라인(DL3)과 동일한 공정에서 형성될 수 있다. 제2 드레인 전극(DE21)은 제2 드레인 콘택홀(DH21)에 의해 제2 액티브층(ACT2)의 일단과 컨택한다. 제2 드레인 콘택홀(DH21)은 제1 게이트 라인(GL1)과 중첩되지 않고 이격된다. 제2 드레인 전극(DE21)은 제1 드레인 전극(DE11)과 서로 다른 층에 배치될 수 있다.
제2 화소 전극(PE2)은 제1 게이트 라인(GL1)의 상부에 배치될 수 있고, 제2 데이터 라인 쌍(DL34)와 나란하게 배열될 수 있다. 제2 콘택홀(CTH21)을 통해 제2 박막 트랜지스터(TR2)의 제2 드레인 전극(DE21)과 연결된다. 도 3에서는 제2 콘택홀(CTH21)과 제2 드레인 콘택홀(DH21)이 이격되어 형성된 것으로 도시하였으나, 서로 중첩되어 배치될 수도 있다. 제2 화소 전극(PE2)은 공통 전극(Vcom)과 대향하여 전계를 형성한다.
공통 전극(Vcom)은 박막 트랜지스터 어레이 기판 전면을 덮도록 형성될 수 있다. 공통 전극(Vcom)은 제2 화소 전극(PE1)과 절연막을 사이에 두고 중첩함으로써, 프린지 필드에 의한 수평 전계를 형성할 수 있다.
제3 서브화소(SP3)는 제2 게이트 라인(GL2)과 제1 데이터 라인쌍(DL12)이 교차하는 영역 부근에 배치된 제3 박막 트랜지스터(TR3)와 제3 박막 트랜지스터(TR3)과 전기적으로 연결된 제3 화소 전극(PE3)을 구비한다.
제3 박막 트랜지스터(TR3)는 제3 액티브층(ACT3), 게이트 전극으로 작용하는 제2 게이트 라인(GL2), 제3 소스 전극(SE12) 및 제3 드레인 전극(DE12)을 포함한다.
제3 액티브층(ACT3)은 제3 소스 전극(SE12) 및 제3 드레인 전극(DE12)과 일부 중첩될 수 있고, 일자형(1) 또는 아이(I)자 형으로 이루어질 수 있다. 이러한 제3 액티브층(ACT3)은 제2 게이트 라인(GL2)과 교차되는 영역에 채널(미도시)을 형성할 수 있다.
제3 소스 전극(SE12)은 제1 데이터 라인 쌍(DL12)으로부터 분기되어 배치될 수 있다. 보다 상세하게, 제1 데이터 라인 쌍(DL12)을 이루는 제2 데이터 라인(DL2)으로부터 분기되어 형성될 수 있다. 제3 소스 전극(SE12)은 제2 데이터 라인(DL2)으로부터 분기되어 형성되므로, 제2 데이터 라인(DL2)과 동일한 금속 물질로 이루어질 수 있고, 동일한 공정에서 형성될 수 있다. 이때, 제2 데이터 라인(DL1)은 제3 데이터 라인(DL3)과 서로 다른 공정에서 형성될 수 있다. 제3 소스 전극(SE12)는 제1 소스 전극(SE11)과 동일한 층에 배치될 수 있고, 제2 소스 전극(SE21)과는 다른 층에 배치될 수 있다. 제3 소스 전극(SE12)은 제2 소스 전극(SE21)과 사선 방향으로 배치되되, 서로 대향하는, 즉 마주보도록 배치될 수 있다. 제3 소스 전극(SE12)은 제3 소스 콘택홀(SH12)에 의해 제3 액티브층(ACT3)의 일단과 컨택한다.
제3 드레인 전극(DE12)은 제3 소스 전극(SE12)과 이격되어 배치된다. 이때, 제3 드레인 전극(DE12)과 제3 소스 전극(SE12)은 동일한 금속 물질로 이루어질 수 있고, 동일한 공정에서 형성될 수 있다. 다시 말해, 제3 드레인 전극(DE12)은 제2 데이터 라인(DL2)과 동일한 물질로 이루어질 수 있고, 제2 데이터 라인(DL2)과 동일한 공정에서 형성될 수 있다. 제3 드레인 전극(DE12)은 제1 소스 전극(SE11), 제1 드레인 전극(DE11) 및 제3 소스 전극(SE12)와 동일한 층에 배치될 수 있고, 제2 소스 전극(SE21) 및 제2 드레인 전극(DE21)과 다른 층에 배치될 수 있다. 제3 드레인 전극(DE12)은 제3 드레인 콘택홀(DH12)에 의해 제3 액티브층(ACT3)의 일단과 컨택한다. 제3 드레인 콘택홀(DH12)은 제2 게이트 라인(GL2)과 중첩되지 않고 이격된다.
제3 화소 전극(PE3)은 제2 게이트 라인(GL2)의 하부에 배치될 수 있고, 제1 데이터 라인 쌍(DL12)와 나란하게 배열될 수 있다. 제3 콘택홀(CTH12)을 통해 제3 박막 트랜지스터(TR3)의 제3 드레인 전극(DE12)과 연결된다. 도 3에서는 제3 콘택홀(CTH12)과 제3 드레인 콘택홀(DH12)이 이격되어 형성된 것으로 도시하였으나, 서로 중첩되어 배치될 수도 있다. 제3 화소 전극(PE3)은 공통 전극(Vcom)과 대향하여 전계를 형성한다.
공통 전극(Vcom)은 박막 트랜지스터 어레이 기판 전면을 덮도록 형성될 수 있다. 공통 전극(Vcom)은 제3 화소 전극(PE3)과 절연막을 사이에 두고 중첩함으로써, 프린지 필드에 의한 수평 전계를 형성할 수 있다.
제4 서브화소(SP4)는 제2 게이트 라인(GL2)과 제2 데이터 라인쌍(DL34)이 교차하는 영역 부근에 배치된 제4 박막 트랜지스터(TR4)와 제4 박막 트랜지스터(TR4)과 전기적으로 연결된 제4 화소 전극(PE4)을 구비한다.
제4 박막 트랜지스터(TR4)는 제4 액티브층(ACT4), 게이트 전극으로 작용하는 제2 게이트 라인(GL2), 제4 소스 전극(SE22) 및 제4 드레인 전극(DE22)을 포함한다.
제4 액티브층(ACT4)은 제4 소스 전극(SE22) 및 제4 드레인 전극(DE22)과 일부 중첩될 수 있고, 일자형(1) 또는 아이(I)자 형으로 이루어질 수 있다. 이러한 제4 액티브층(ACT34)은 제2 게이트 라인(GL2)과 교차되는 영역에 채널(미도시)을 형성할 수 있다.
제4 소스 전극(SE22)은 제2 데이터 라인 쌍(DL34)으로부터 분기되어 배치될 수 있다. 보다 상세하게, 제2 데이터 라인 쌍(DL34)을 이루는 제3 데이터 라인(DL3)으로부터 분기되어 형성될 수 있다. 제4 소스 전극(SE22)은 제3 데이터 라인(DL3)으로부터 분기되어 형성되므로, 제3 데이터 라인(DL3)과 동일한 금속 물질로 이루어질 수 있고, 동일한 공정에서 형성될 수 있다. 이때, 제3 데이터 라인(DL1)은 제2 데이터 라인(DL2)과 서로 다른 공정에서 형성될 수 있다. 제4 소스 전극(SE22)는 제2 소스 전극(SE21)과 동일한 층에 배치될 수 있고, 제1 및 제3 소스 전극(SE11, SE12)와는 다른 층에 배치될 수 있다. 제4 소스 전극(SE22)은 제4 소스 콘택홀(SH22)에 의해 제4 액티브층(ACT4)의 일단과 컨택한다.
제4 드레인 전극(DE22)은 제4 소스 전극(SE22)과 이격되어 배치된다. 이때, 제4 드레인 전극(DE22)과 제4 소스 전극(SE22)은 동일한 금속 물질로 이루어질 수 있고, 동일한 공정에서 형성될 수 있다. 다시 말해, 제4 드레인 전극(DE22)은 제3 데이터 라인(DL3)과 동일한 물질로 이루어질 수 있고, 제3 데이터 라인(DL3)과 동일한 공정에서 형성될 수 있다. 즉, 제4 드레인 전극(DE22)은 제2 드레인 전극(DE21)과 동일한 층에 배치될 수 있고, 제1 및 제3 드레인 전극(DE11, DE12)과 서로 다른 층에 배치될 수 있다. 제4 드레인 전극(DE22)은 제4 드레인 콘택홀(DH22)에 의해 제4 액티브층(ACT4)의 일단과 컨택한다. 제4 드레인 콘택홀(DH22)은 제2 게이트 라인(GL2)과 중첩되지 않고 이격된다.
제4 화소 전극(PE4)은 제2 게이트 라인(GL2)의 상부에 배치될 수 있고, 제2 데이터 라인 쌍(DL34)와 나란하게 배열될 수 있다. 제4 콘택홀(CTH22)을 통해 제4 박막 트랜지스터(TR4)의 제4 드레인 전극(DE22)과 연결된다. 도 3에서는 제4 콘택홀(CTH22)과 제4 드레인 콘택홀(DH22)이 이격되어 형성된 것으로 도시하였으나, 서로 중첩되어 배치될 수도 있다. 제4 화소 전극(PE4)은 공통 전극(Vcom)과 대향하여 전계를 형성한다.
공통 전극(Vcom)은 박막 트랜지스터 어레이 기판 전면을 덮도록 형성될 수 있다. 공통 전극(Vcom)은 제4 화소 전극(PE4)과 절연막을 사이에 두고 중첩함으로써, 프린지 필드에 의한 수평 전계를 형성할 수 있다.
도 3을 참조하면, 제1 액티브층(ACT1), 제2 액티브층(ACT2), 제3 액티브층(ACT3) 및 제4 액티브층(ACT4)는 지그재그 방식으로 배치될 수 있다. 즉, 제1 액티브층(ACT1)의 사선 방향에 제2 액티브층(ACT2)이 배치될 수 있고, 제2 액티브층(ACT2)의 사선 방향에 제3 액티브층(ACT3)이 배치될 수 있으며, 제3 액티브층(ACT3)의 사선 방향에 제4 액티브층(ACT4)이 배치될 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 제1 게이트 라인(GL1)과 중첩되는 영역에 채널을 형성할 수 있고, 제3 액티브층(ACT3)과 제4 액티브층(ACT4)은 제2 게이트 라인(GL2)과 중첩되는 영역에 채널을 형성할 수 있다.
제1 내지 제4 액티브층(ACT1, … ACT4)의 배치 방식과 동일하게 제1 내지 제4 화소 전극(PE1, … PE4)도 지그재그 방식으로 배치될 수 있다. 제1 및 제2 화소 전극(PE1, PE2)은 제1 게이트 라인(GL1)에서 인가되는 신호에 동기되어 구동될 수 있고, 제3 및 제4 화소 전극(PE3, PE4)은 제2 게이트 라인(GL2)에서 인가되는 신호에 동기되어 구동될 수 있다. 다만, 동일한 게이트 라인에서 인가되는 신호에 의해 구동되는 화소 전극은 동일한 게이트 라인을 중심으로 상하부에 나뉘어 배치될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 표시장치는 각 서브화소의 액티브층과 화소전극들을 지그재그 방식으로 배치함으로써 일반적인 표시장치에 비해 보다 넓은 화소전극 영역, 즉 발광 영역을 확보할 수 있다.
이와 같이 구성되는 도 3의 단면 구조를 보다 상세히 살펴보기로 한다.
도 4는 도 3의 IV-IV'선에 따른 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 액티브층 상부에 게이트 전극이 배치된 코플라나(coplanar type) 구조를 갖는 박막 트랜지스터로 구성될 수 있다. 일반적으로 초고해상도를 이루기 위해서는 미세 공정에 유리한 저온 폴리실리콘(Low Temperature Poly-Silicon; LTPS)로 이루어진 액티브층을 이용하기 때문에 코플라나 구조를 일례로 설명하나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
도 4를 참조하면, 기판(410) 상에 제2 액티브층(ACT2)이 배치된다. 기판(410)은 투명하거나 불투명한 유리, 플라스틱 등으로 이루어질 수 있다. 도 4에서 도시하지는 않았으나, 기판(410) 상에는 외부 광이 내부로 입사되는 것을 방지하기 위한 차광막이 배치될 수 있고, 차광막이 배치된 기판(410) 전면에 기판(410) 또는 하부 층들에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성되는 버퍼층이 더 배치될 수 있다.
제2 액티브층(ACT2)은, 예를 들어, 저온 폴리실리콘(Low Temperature Poly-Silicon; LTPS)으로 이루어질 수 있다. 그러나, 이에 한정되지 않고, 제2 액티브층(ACT2)은 산화물 반도체로도 이루어질 수 있다. 제2 액티브층(ACT2)은 채널(CH2)을 포함한다. 채널(CH2)은 게이트 전극으로 작용하는 제1 게이트 라인(GL1)과 중첩되는 영역에 해당한다. 제2 액티브층(ACT2) 상에는 게이트 절연막(420)이 배치된다.
게이트 절연막(420)은 제1 게이트 라인(GL1)과 제2 액티브층(ACT2)을 전기적으로 절연시킨다. 게이트 절연막(420)은, 예를 들어, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어질 수 있다. 게이트 절연막(420) 상에는 제1 게이트 라인(GL1)이 배치된다.
제1 게이트 라인(GL1)은 제2 액티브층(ACT2)의 채널(CH2)과 대응되도록 배치된다. 제1 게이트 라인(GL1)은, 예를 들어, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 도 3의 제2 게이트 라인(GL2) 또한 제1 게이트 라인(GL2)과 동일한 물질로 형성될 수 있다. 제1 게이트 라인(GL1) 상에는 층간절연막(430)이 배치된다.
층간절연막(430)은 제2 액티브층(ACT2)의 소스 영역과 드레인 영역을 노출하기 위한 제2 소스 콘택홀(SH21)과 제2 드레인 콘택홀(DH21)이 구비된다. 층간절연막(430)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어질 수 있다. 층간절연막(430) 상에는 제2 소스 전극(SE21)과 제2 드레인 전극(DE21)이 배치된다.
제2 소스 전극(SE21)과 제2 드레인 전극(DE21)은 제2 소스 전극(SE21)과 제2 드레인 전극(DE21)은 층간절연막(430)에 형성된 제2 소스 콘택홀(SH21)과 제2 드레인 콘택홀(DH21)을 통해 제2 액티브층(ACT2)의 각 소스 영역과 드레인 영역에 각각 접속된다. 제2 소스 전극(SE21)과 제2 드레인 전극(DE21)은 제3 데이터 라인(DL3)과 동일한 물질로 이루어지고, 단일층 또는 다층으로 이루어질 수 있다. 제2 소스 전극(SE21)과 제2 드레인 전극(DE21)은, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 본 발명의 일 실시예에 따른 제2 소스 전극(SE21)과 제2 드레인 전극(DE21)은 동일한 물질로 동일한 공정에서 형성될 수 있다. 일반적인 표시장치에서 3000PPI 이상의 초고해상도를 구현하기 위해서는 제2 소스 전극(SE21)과 제2 드레인 전극(DE21)을 서로 다른 공정에서 형성하고 서로 다른 층에 배치하였다. 이에 따라, 동일한 트랜지스터를 형성하는데 있어 소스 전극과 드레인 전극을 별도의 공정에서 형성하였기 때문에 마스크의 수가 증가하는 단점이 있었다. 그러나, 본 발명의 일 실시예에서는 제2 박막 트랜지스터(TR2)를 이루는 제2 소스 전극(SE21)과 제2 드레인 전극(DE21)을 동일한 공정에서 형성함으로써 별도의 마스크가 필요하지 않기 때문에 공정 마진을 향상시킬 수 있다. 제2 소스 전극(SE21)과 제2 드레인 전극(DE21) 상에는 제1 패시베이션막(440)이 배치된다.
제1 패시베이션막(440)은 박막 트랜지스터를 보호하기 위해 배치된다. 제1 패시베이션막(440)은, 예를 들어, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어질 수 있다. 제1 패시베이션막(440) 상에는 제4 데이터 라인(DL4)이 배치된다.
제4 데이터 라인(DL4)은 제2 소스 전극(SE21) 및 제2 드레인 전극(DE21)과 서로 다른 층에 배치된다. 이때, 제2 소스 전극(SE21)은 제3 데이터 라인(DL3)이라고 할 수 있고, 제2 드레인 전극(DE21)은 제3 데이터 라인(DL3)과 동일한 공정에서 형성될 수 있다. 제4 데이터 라인(DL4)는 평면적으로 제2 소스 전극(SE21)을 포함하는 제3 데이터 라인(DL3)과 중첩되어 배치될 수 있으나, 도 4에 도시된 바와 같이, 서로 다른 층에 배치될 수 있다. 제4 데이터 라인(DL4)는, 도 3에서 도시하지는 않았으나, 제2 서브화소(SP2)와 제1 방향으로 인접하게 배치되는 서브화소와 전기적으로 연결되어 데이터 신호를 해당 서브화소에 인가할 수 있다. 제4 데이터 라인(DL4)는 제3 데이터 라인(DL3)과 동일한 물질로 이루어질 수도 있고, 다른 물질로 이루어질 수 있다. 제4 데이터 라인(DL4)은, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 제4 데이터 라인(DL4) 상부에는 평탄화막(450)이 배치된다.
평탄화막(450)은 하부의 단차를 평탄화하기 위한 것으로, 예를 들어, 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate resin) 등의 유기물로 이루어질 수 있다. 평탄화막(450) 상에는 공통전극(Vcom)이 배치된다.
공통전극(Vcom)은 기판(410) 전면에 일체로 형성되어 공통 전압을 인가하는 것으로, 투명 도전막으로 이루어질 수 있다. 투명 도전막은, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명하면서도 도전성을 가진 재료일 수 있다. 공통전극(Vcom) 상에는 제2 패시베이션막(460)이 배치된다.
제2 패시베이션막(460)은, 예를 들어, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어질 수 있다. 제2 패시베이션막(460) 상에는 제2 화소 전극(PE2)이 배치된다.
제2 화소 전극(PE2)은 공통전극(Vcom)과 동일하게 투명 도전막으로 이루어질 수 있다. 제2 화소 전극(PE2)은 제2 콘택홀(CTH21)을 통해 제2 박막 트랜지스터(TR2)의 제2 드레인 전극(DE21)과 컨택된다.
다음으로, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 과정을 살펴보기로 한다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 표시패널의 박막 트랜지스터 제조 과정을 설명하기 위한 평면도이다.
도 5a를 참조하면, 먼저, 박막 트랜지스터 어레이 기판 상에 제1 내지 제4 서브화소(SP1, … SP4)의 제1 내지 제4 액티브층(ACT1, … ACT4)이 형성된다. 이때, 제1 내지 제4 액티브층(ACT1, … ACT4)은 평면적으로 지그재그 패턴이 되도록 형성될 수 있다. 이후, 제1 내지 제4 액티브층(ACT1, … ACT4) 상에는 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)이 형성된다. 제1 게이트 라인(GL1)은 제1 액티브층(ACT1) 및 제3 액티브층(ACT3)의 일부와 중첩되도록 형성되고, 제2 게이트 라인(GL2)은 제2 액티브층(ACT2) 및 제4 액티브층(ACT4)의 일부와 중첩되도록 형성될 수 있다.
이후, 도 5b를 참조하면, 홀수번째 데이터 라인, 즉 제1 데이터 라인(DL1)과 제3 데이터 라인(DL3)이 형성된다. 제1 데이터 라인(DL1)과 제3 데이터 라인(DL3)은 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)과 교차하도록 형성된다. 제1 데이터 라인(DL1)은 제1 데이터 라인(DL1)으로부터 분기된 제1 박막 트랜지스터(TR1)의 제1 소스 전극(SE11)과 제2 박막 트랜지스터(TR2)의 제2 소스 전극(SE12)를 포함하여 형성된다. 제1 데이터 라인(DL1)이 형성될 때 제1 박막 트랜지스터(TR1)의 제1 드레인 전극(DE11)과 제2 박막 트랜지스터(TR2)의 제2 드레인 전극(DE12)이 동시에 형성된다.
이후, 도 5c를 참조하면, 짝수번째 데이터 라인, 즉 제2 데이터 라인(DL2)과 제4 데이터 라인(DL4)이 형성된다. 이때, 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)과 중첩되어 형성되고, 제4 데이터 라인(DL4)은 제3 데이터 라인(DL3)과 중첩되어 형성된다. 제2 데이터 라인(DL2)과 제4 데이터 라인(DL4)은 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)과 교차하도록 형성된다. 제4 데이터 라인(DL4)은 제4 데이터 라인(DL4)으로부터 분기된 제3 박막 트랜지스터(TR3)의 제3 소스 전극(SE21)과 제4 박막 트랜지스터(TR4)의 제4 소스 전극(SE22)를 포함하여 형성된다. 제3 소스 전극(SE21)은 제1 소스 전극(SE11)과 대향하도록 배치되되 제1 게이트 라인(GL1)을 중심으로 제1 소스 전극(SE11)은 제1 게이트 라인(GL1)의 상부에 형성되고, 제3 소스 전극(SE21)은 제1 게이트 라인(GL1)의 하부에 형성된다. 제4 소스 전극(SE22)은 제2 소스 전극(SE12)과 대향하도록 배치되되 제2 게이트 라인(GL2)을 중심으로 제2 소스 전극(SE12)은 제2 게이트 라인(GL2)의 상부에 형성되고, 제4 소스 전극(SE22)은 제2 게이트 라인(GL2)의 하부에 형성된다.
중첩되는 데이터 라인을 중심으로 살펴보면, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)이 중첩되어 배치되되, 제1 데이터 라인(DL1)에서 분기된 제1 소스 전극(SE11)과 제2 데이터 라인(DL2)에서 분기된 소스전극은 서로 반대방향으로 분기되도록 형성될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 일 실시예에 따라 박막 트랜지스터 어레이 기판을 제조하면, 개구 영역이 지그재그 패턴을 갖도록 형성되어 개구율을 종래에 비해 증가시킬 수 있고, 하나의 박막 트랜지스터에 포함된 소스 전극과 드레인 전극을 동일한 공정에서 형성할 수 있어 박막 트랜지스터 어레이 기판 제조 공정이 용이해질 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시장치의 개구율을 설명하기 위한 평면도이다.
보다 상세하게, 도 6a는 일반적인 표시장치의 박막 트랜지스터 어레이 기판을 나타낸 도면이고, 도 6b는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 도면이다.
먼저, 도 6a를 참조하면, 일반적인 표시장치의 박막 트랜지스터 어레이 기판은 데이터 라인들이 중첩되도록 배치되지 않는다. 보다 상세하게, 도 6a에 도시된 바와 같이, 일반적인 표시장치의 박막 트랜지스터 어레이 기판은 제1 데이터 라인(DL1), 제2 데이터 라인(DL2) 및 제3 데이터 라인(DL3)이 배치되고, 제1 내지 제3 데이터 라인(DL1, … DL3)과 교차하도록 배치된 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)이 배치된다. 이때, 액티브층은 'ㄴ'자 형상을 갖도록 배치되고, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 개구 영역, 즉, 발광 영역이 형성될 수 있다. 도 6a에서 개구 영역은 화소 전극(PE)이 형성되는 영역을 일컫을 수 있다. 일반적인 표시장치의 개구 영역은, 도 6a에 도시된 바와 같이, 제1 폭(W1)을 가질 수 있다.
또한, 도 6a를 참조하면, 제1 데이터 라인(DL1), 제2 데이터 라인(DL2) 및 제3 데이터 라인(DL3) 각각이 각 서브화소의 소스전극이 될 수 있고, 제1 데이터 라인(DL1), 제2 데이터 라인(DL2) 및 제3 데이터 라인(DL3) 간 간격이 좁기 때문에 제1 데이터 라인(DL1), 제2 데이터 라인(DL2) 및 제3 데이터 라인(DL3)이 형성될 때 각 서브화소의 드레인 전극을 동시에 형성하기 어렵다. 이에 따라, 도 6a의 경우 드레인 전극(DE)의 형성 공정은 데이터 라인 형성 공정과 별도로 이루어질 수밖에 없다.
한편, 도 6b를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판은 인접하는 데이터 라인들을 중첩하도록 배치하여 도 6a에 비해 데이터 라인들간의 영역을 확보하여 데이터 라인 형성 공정과 드레인 전극 형성 공정이 동시에 이루어질 수 있다.
도 6b를 참조하면, 본 발명의 일 실시예에 따른 표시장치의 제1 데이터 라인(DL1)과 제2 데이터 라인(DL)은 도 6a의 제1 데이터 라인(DL1)이 형성된 영역에 중첩되어 배치되고, 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4)은 도 6a의 제3 데이터 라인(DL3)이 형성된 영역에 중첩되어 배치될 수 있다. 즉, 도 6b는 도 6a의 제2 데이터 라인(DL2)이 배치되는 영역을 제거할 수 있어 초고해상도를 구현하기 위한 공정에서 공정 마진을 확보할 수 있다. 또한, 본 발명의 일 실시예에 따른 표시 장치는 공정 마진을 확보함으로써 동일한 박막 트랜지스터를 이루는 소스 전극과 드레인 전극을 동시에 형성할 수 있어 마스크 수를 저감시킬 수 있다.
또한, 도 6b를 참조하면, 본 발명의 일 실시예에 따른 표시장치는 박막 트랜지스터(TR)의 액티브층(ACT)을 일자형(1) 또는 아이(I)자 형으로 배치하고, 액티브층(ACT)과 콘택하기 위해 소스 전극(SE)은 각 데이터 라인(DL1, … DL4)에서 분기되어 형성되며, 각 서브화소의 화소전극(PE)이 지그재그 패턴을 갖도록 형성됨으로써 종래에 비해 넓은 개구 영역을 가질 수 있다. 도 6b를 참조하면, 본 발명의 일 실시예에 따른 표시장치의 개구 영역, 즉 화소전극(PE)의 폭은 제2 폭(W2)을 가질 수 있고, 제2 폭(W2)은 제1 폭(W1)보다 넓은 폭일 수 있다.
본 발명의 다양한 실시예들에 따른 표시장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 제1 방향으로 연장된 제1 게이트 라인과 상기 제1 방향과 상이한 제2 방향으로 연장된 제1 데이터 라인이 교차하는 교차 영역에 배치된 제1 박막 트랜지스터와 상기 제1 박막 트랜지스터와 연결된 제1 화소 전극을 포함하는 제1 서브화소 및 제1 게이트 라인과 상기 제2 방향으로 연장된 제2 데이터 라인이 교차하는 교차 영역에 배치된 제2 박막 트랜지스터와 상기 제2 박막 트랜지스터와 연결된 제2 화소 전극을 포함하는 제2 서브화소를 포함하고, 제1 화소 전극과 상기 제2 화소 전극은 상기 제1 게이트 라인을 기준으로 각각 상기 게이트 라인의 상부와 하부에 배치되고, 제1 데이터 라인과 상기 제2 데이터 라인은 중첩되어 배치될 수 있다.
제1 데이터 라인과 상기 제2 데이터 라인은 서로 다른 층에 배치될 수 있다.
제1 박막 트랜지스터는 제1 데이터 라인으로부터 분기되어 형성된 제1 소스 전극을 포함하고, 제2 박막 트랜지스터는 상기 제2 데이터 라인으로부터 분기되어 형성된 제2 소스 전극을 포함할 수 있다.
제1 소스 전극과 상기 제2 소스 전극이 분기되는 방향은 서로 반대일 수 있다.
제1 박막 트랜지스터는 상기 제1 소스 전극과 이격되어 배치되고 상기 제1 소스 전극과 동일한 공정에서 형성되는 제1 드레인 전극을 포함하고, 제2 박막 트랜지스터는 상기 제2 소스 전극과 이격되어 배치되고 상기 제2 소스 전극과 동일한 공정에서 형성되는 제2 드레인 전극을 포함할 수 있다.
제1 박막 트랜지스터는 일자형(1) 또는 아이자(I) 형상의 제1 액티브층을 더 포함하고, 제2 박막 트랜지스터는 일자형(1) 또는 아이자(I) 형상의 제2 액티브층을 더 포함할 수 있다.
제1 액티브층은 상기 제1 소스 전극과 상기 제1 드레인 전극 각각과 컨택되고, 제2 액티브층은 상기 제2 소스 전극과 상기 제2 드레인 전극 각각과 컨택될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 제1 방향으로 연장된 제1 게이트 라인과 상기 제1 방향과 상이한 제2 방향으로 연장된 제1 데이터 라인 및 제2 데이터 라인 중 상기 제2 데이터 라인과 교차하는 영역에 배치된 제1 박막 트랜지스터와 상기 제1 박막 트랜지스터와 연결된 제1 화소 전극을 포함하는 제1 서브화소 및 제1 방향으로 연장된 제2 게이트 라인과 상기 제2 방향으로 연장된 제3 데이터 라인 및 제4 데이터 라인 중 상기 제3 데이터 라인과 교차하는 영역에 배치된 제2 박막 트랜지스터와 상기 제2 박막 트랜지스터와 연결된 제2 화소 전극을 포함하는 제2 서브화소를 포함하고, 제1 데이터 라인과 상기 제2 데이터 라인은 중첩되어 제1 데이터 라인 쌍을 이루고, 상기 제3 데이터 라인과 상기 제4 데이터 라인은 중첩되어 제2 데이터 라인 쌍을 이루며, 제1 서브화소와 상기 제2 서브화소는 상기 제1 게이트 라인, 상기 제2 게이트 라인, 상기 제1 데이터 라인 쌍 및 상기 제2 데이터 라인 쌍에 의해 정의된 영역 내에 배치될 수 있다.
제1 박막 트랜지스터는 상기 제2 데이터 라인으로부터 분기된 제1 소스 전극, 상기 제1 소스 전극과 이격되어 배치된 제1 드레인 전극 및 상기 제1 소스 전극 및 상기 제1 드레인 전극 각각과 컨택되는 제1 액티브층을 포함하고, 제2 박막 트랜지스터는 상기 제3 데이터 라인으로부터 분기된 제2 소스 전극, 상기 제2 소스 전극과 이격되어 배치된 제2 드레인 전극 및 상기 제2 소스 전극과 상기 제2 드레인 전극 각각과 컨택되는 제2 액티브층을 포함할 수 있다.
제1 소스 전극과 제2 소스 전극은 서로 대향하도록 배치될 수 있다.
제1 소스 전극과 제2 소스 전극은 제1 게이트 라인, 상기 제2 게이트 라인, 상기 제1 데이터 라인 쌍 및 상기 제2 데이터 라인 쌍에 의해 정의된 영역 내에서 사선 방향으로 배치될 수 있다.
제1 소스 전극은 제1 드레인 전극과 동일한 층에 배치되고 제2 소스 전극과는 서로 다른 층에 배치될 수 있다.
제1 드레인 전극은 제1 게이트 라인과 인접하여 배치되고, 제2 드레인 전극은 상기 제2 게이트 라인과 인접하여 배치될 수 있다.
제1 액티브층과 상기 제2 액티브층은 일자형(1) 패턴 또는 아이자형(I) 패턴을 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 표시패널
120: 타이밍 컨트롤러
130: 데이터 구동부
140: 게이트 구동부
SP: 서브화소
DL: 데이터 라인
GL: 게이트 라인
ACT: 액티브층
SE: 소스전극
DE: 드레인 전극
TR: 박막 트랜지스터
PE: 화소전극
Vcom: 공통전극

Claims (14)

  1. 제1 방향으로 연장된 제1 게이트 라인 및 상기 제1 방향과 상이한 제2 방향으로 연장된 제1 데이터 라인과 전기적으로 연결된 제1 박막 트랜지스터와, 상기 제1 박막 트랜지스터와 연결된 제1 화소 전극을 포함하는 제1 서브화소; 및
    상기 제1 게이트 라인 및 상기 제2 방향으로 연장된 제2 데이터 라인과 전기적으로 연결된 제2 박막 트랜지스터와, 상기 제2 박막 트랜지스터와 연결된 제2 화소 전극을 포함하는 제2 서브화소를 포함하고,
    상기 제1 화소 전극과 상기 제2 화소 전극은 상기 제1 게이트 라인을 기준으로 각각 상기 제1 게이트 라인의 상부와 하부에 배치되고,
    상기 제1 데이터 라인과 상기 제2 데이터 라인은 중첩되어 배치되고,
    상기 제1 데이터 라인과 상기 제2 데이터 라인에는 서로 다른 데이터 신호가 인가되는, 표시장치.
  2. 제1항에 있어서,
    상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 다른 층에 배치된, 표시장치.
  3. 제1항에 있어서,
    상기 제1 박막 트랜지스터는 상기 제1 데이터 라인으로부터 분기되어 형성된 제1 소스 전극을 포함하고,
    상기 제2 박막 트랜지스터는 상기 제2 데이터 라인으로부터 분기되어 형성된 제2 소스 전극을 포함하는, 표시장치.
  4. 제3항에 있어서,
    상기 제1 소스 전극과 상기 제2 소스 전극이 분기되는 방향은 서로 반대되는, 표시장치.
  5. 제4항에 있어서,
    상기 제1 박막 트랜지스터는 상기 제1 소스 전극과 이격되어 배치되고 상기 제1 소스 전극과 동일한 공정에서 형성되는 제1 드레인 전극을 포함하고,
    상기 제2 박막 트랜지스터는 상기 제2 소스 전극과 이격되어 배치되고 상기 제2 소스 전극과 동일한 공정에서 형성되는 제2 드레인 전극을 포함하는, 표시장치.
  6. 제5항에 있어서,
    상기 제1 박막 트랜지스터는 일자형(1) 또는 아이자(I) 형상의 제1 액티브층을 더 포함하고,
    상기 제2 박막 트랜지스터는 일자형(1) 또는 아이자(I) 형상의 제2 액티브층을 더 포함하는, 표시장치.
  7. 제6항에 있어서,
    상기 제1 액티브층은 상기 제1 소스 전극과 상기 제1 드레인 전극 각각과 컨택되고,
    상기 제2 액티브층은 상기 제2 소스 전극과 상기 제2 드레인 전극 각각과 컨택되는, 표시장치.
  8. 제1 방향으로 연장된 제1 게이트 라인 및 상기 제1 방향과 상이한 제2 방향으로 연장된 제1 데이터 라인 및 제2 데이터 라인 중 상기 제2 데이터 라인과 전기적으로 연결된 제1 박막 트랜지스터와, 상기 제1 박막 트랜지스터와 연결된 제1 화소 전극을 포함하는 제1 서브화소; 및
    상기 제1 방향으로 연장된 제2 게이트 라인 및 상기 제2 방향으로 연장된 제3 데이터 라인 및 제4 데이터 라인 중 상기 제3 데이터 라인과 전기적으로 연결된 제2 박막 트랜지스터와, 상기 제2 박막 트랜지스터와 연결된 제2 화소 전극을 포함하는 제2 서브화소를 포함하고,
    상기 제1 데이터 라인과 상기 제2 데이터 라인은 중첩되어 제1 데이터 라인 쌍을 이루고, 상기 제3 데이터 라인과 상기 제4 데이터 라인은 중첩되어 제2 데이터 라인 쌍을 이루며,
    상기 제1 데이터 라인과 상기 제2 데이터 라인에는 서로 다른 데이터 신호가 인가되고, 상기 제3 데이터 라인과 상기 제4 데이터 라인에는 서로 다른 데이터 신호가 인가되고,
    상기 제1 서브화소와 상기 제2 서브화소는 상기 제1 게이트 라인, 상기 제2 게이트 라인, 상기 제1 데이터 라인 쌍 및 상기 제2 데이터 라인 쌍에 의해 정의된 영역 내에 배치된, 표시장치.
  9. 제8항에 있어서,
    상기 제1 박막 트랜지스터는 상기 제2 데이터 라인으로부터 분기된 제1 소스 전극, 상기 제1 소스 전극과 이격되어 배치된 제1 드레인 전극 및 상기 제1 소스 전극 및 상기 제1 드레인 전극 각각과 컨택되는 제1 액티브층을 포함하고,
    상기 제2 박막 트랜지스터는 상기 제3 데이터 라인으로부터 분기된 제2 소스 전극, 상기 제2 소스 전극과 이격되어 배치된 제2 드레인 전극 및 상기 제2 소스 전극과 상기 제2 드레인 전극 각각과 컨택되는 제2 액티브층을 포함하는, 표시장치.
  10. 제9항에 있어서,
    상기 제1 소스 전극과 상기 제2 소스 전극은 서로 대향하도록 배치되는, 표시장치.
  11. 제10항에 있어서,
    상기 제1 소스 전극과 상기 제2 소스 전극은 상기 제1 게이트 라인, 상기 제2 게이트 라인, 상기 제1 데이터 라인 쌍 및 상기 제2 데이터 라인 쌍에 의해 정의된 영역 내에서 사선 방향으로 배치되는, 표시장치.
  12. 제11항에 있어서,
    상기 제1 소스 전극은 상기 제1 드레인 전극과 동일한 층에 배치되고 상기 제2 소스 전극과는 서로 다른 층에 배치되는, 표시장치.
  13. 제12항에 있어서,
    상기 제1 드레인 전극은 상기 제1 게이트 라인과 인접하여 배치되고, 상기 제2 드레인 전극은 상기 제2 게이트 라인과 인접하여 배치되는, 표시장치.
  14. 제9항에 있어서,
    상기 제1 액티브층과 상기 제2 액티브층은 일자형(1) 패턴 또는 아이자형(I) 패턴을 갖는, 표시장치.
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