JP2020155929A - 増幅回路 - Google Patents

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謙 若木
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Abstract

【課題】ＮＦ及び増幅率の劣化を抑制する。【解決手段】高周波信号を増幅する増幅回路１００は、ＩＣ素子２０に内蔵される増幅器の一例であるトランジスタＴｒ１と、トランジスタＴｒ１の入力端子に直列に接続されたインダクタＬ１とを備え、インダクタＬ１は、ＩＣ素子２０に内蔵される第１インダクタＬ１１と、第１インダクタＬ１１に直列に接続され、かつ、ＩＣ素子２０とは異なる第１部品３０に含まれる第２インダクタＬ１２とを含む。【選択図】図１

Description

本発明は、増幅回路に関する。
従来、高周波信号を増幅する増幅回路が知られている。例えば、特許文献１には、増幅器の入力側に整合回路が接続されたＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）増幅回路が開示されている。
特開平８−３２１７２６号公報
上記従来の増幅回路では、増幅器の入力側に直列接続されたインダクタは、ＩＣに内蔵されたスパイラルインダクタで構成されている。ＩＣに内蔵されたスパイラルインダクタは、配線の厚みの制約などによって寄生抵抗成分を小さくすることが難しい。このため、ＩＣに内蔵されたスパイラルインダクタのＱ値は低くなるので、増幅回路の雑音指数（以下、ＮＦと記載する）が劣化する。
一方、増幅器の入力側に直列接続されたインダクタを、増幅回路が形成されたＩＣとは別のチップ部品等の外付け部品で形成した場合、インダクタのＱ値を高くすることができる。しかしながら、ＩＣと外付け部品との接続部分において発生する寄生容量の影響を受けて、増幅器の入力インピーダンスが低くなりやすい。入力インピーダンスが低くなった場合、例えば、増幅器を構成するＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース端子に接続されたインダクタを大きくするなどによって、増幅器の入力インピーダンスを高める必要がある。しかしながら、その場合、増幅回路の増幅率等の特性が劣化する。
そこで、本発明は、ＮＦ及び増幅率の劣化を抑制することができる増幅回路を提供することを目的とする。
上記目的を達成するため、本発明の一態様に係る増幅回路は、高周波信号を増幅する増幅回路であって、ＩＣ素子に内蔵される増幅器と、前記増幅器の入力端子に直列に接続されたインダクタとを備え、前記インダクタは、前記ＩＣ素子に内蔵される第１インダクタと、前記第１インダクタに直列に接続され、かつ、前記ＩＣ素子とは異なる部品に含まれる第２インダクタとを含む。
本発明に係る増幅回路によれば、ＮＦ及び増幅率の劣化を抑制することができる。
図１は、実施の形態１に係る増幅回路の回路図である。 図２は、実施の形態１に係る増幅回路の構成を示す断面図である。 図３は、比較例１に係る増幅回路の回路図である。 図４は、比較例１に係る増幅回路の入力インピーダンスの整合を説明するためのスミスチャートである。 図５は、実施の形態１に係る増幅回路の入力インピーダンスの整合を説明するためのスミスチャートである。 図６は、実施の形態１の変形例１に係る増幅回路の構成を示す断面図である。 図７は、実施の形態１の変形例２に係る増幅回路の構成を示す断面図である。 図８は、実施の形態２に係る増幅回路の回路図である。 図９は、比較例２に係る増幅回路の回路図である。 図１０は、比較例２に係る増幅回路の入力インピーダンスの整合を説明するためのスミスチャートである。 図１１は、実施の形態２に係る増幅回路の入力インピーダンスの整合を説明するためのスミスチャートである。
以下では、本発明の実施の形態に係る増幅回路について、図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、いずれも本発明の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する趣旨ではない。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
また、本明細書において、平行又は垂直などの要素間の関係性を示す用語、及び、要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
（実施の形態１）
［１．構成］
まず、実施の形態１に係る増幅回路の構成について、図１及び図２を用いて説明する。
図１は、本実施の形態に係る増幅回路１００の回路図である。図２は、本実施の形態に係る増幅回路１００の構成を示す断面図である。なお、図２では、説明を分かりやすくするため、断面を表す網掛けを一部の構成要素（具体的には、接地電極５０、ボンディングパッド６０、６１及び６２、並びにバンプ７０）のみに付している。また、図１には、増幅器の入力インピーダンスを見るときの基準となる位置をＰ１〜Ｐ５で表している。これは、後述する図３、図８及び図９においても同様である。
増幅回路１００は、高周波信号を増幅する。高周波信号は、例えば、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）などの通信規格に準拠した信号である。増幅回路１００は、例えば、アンテナ素子に接続され、アンテナ素子が受信した高周波信号を増幅する増幅回路である。増幅回路１００は、例えば、マルチモード／マルチバンド対応の携帯電話のフロントエンド部に配置される。
図１に示されるように、増幅回路１００は、トランジスタＴｒ１と、トランジスタＴｒ２と、インダクタＬ１と、インダクタＬ２と、キャパシタＣと、入力端子Ｐｉｎと、出力端子Ｐｏｕｔとを備える。入力端子Ｐｉｎには、例えば、アンテナ素子（図示せず）が接続される。出力端子Ｐｏｕｔには、例えばスイッチ回路などを介してＲＦＩＣなどが接続される。
また、詳細については図２を用いて後述するが、ＩＣ素子２０のＩＣ入力端子２３と接地電極５０との間に寄生容量Ｃｓが発生する。このため、図１に示されるように、増幅回路１００は、寄生容量Ｃｓを備える。
また、図１には示されていないが、増幅回路１００は、ＤＣカット用のキャパシタを備える。ＤＣカット用のキャパシタは、例えば、入力端子ＰｉｎとトランジスタＴｒ１の入力端子との間に直列に接続されている。
本実施の形態では、トランジスタＴｒ１、トランジスタＴｒ２及びインダクタＬ２は、ＩＣ素子２０に内蔵される増幅器を構成する。当該増幅器は、例えば、低雑音増幅器（ＬＮＡ）である。
トランジスタＴｒ１は、増幅器に含まれる増幅素子の一例であり、例えばトランスコンダクタンス型の素子である。例えば、トランジスタＴｒ１は、電界効果トランジスタ（ＦＥＴ）である。具体的には、トランジスタＴｒ１は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。本実施の形態では、トランジスタＴｒ１は、ｎチャネルＭＯＳＦＥＴである。
トランジスタＴｒ１のゲートは、増幅器の入力端子であり、インダクタＬ１に接続されている。トランジスタＴｒ１のドレインは、トランジスタＴｒ２のソースに接続されている。トランジスタＴｒ１のソースは、インダクタＬ２を介して接地されている。つまり、トランジスタＴｒ１のソースと接地電極５０との間には、インダクタＬ２が直列接続されている。
なお、インダクタＬ２の代わりに、キャパシタ及び抵抗素子の少なくとも一方が直列接続されていてもよい。あるいは、インダクタＬ２に、キャパシタ及び抵抗素子の少なくとも一方が並列又は直列接続されていてもよい。キャパシタ及び抵抗素子は、互いに直列接続されていてもよく、互いに並列接続されていてもよい。また、インダクタＬ２が設けられておらず、トランジスタＴｒ１のソースが直接接地されていてもよい。
トランジスタＴｒ２は、増幅器に含まれる増幅素子の一例であり、トランジスタＴｒ１と同じ構成を有する。例えば、トランジスタＴｒ２は、ｎチャネルＭＯＳＦＥＴである。なお、トランジスタＴｒ２は、トランジスタＴｒ１と異なる構成を有してもよい。
トランジスタＴｒ２のゲートは、接地されている。具体的には、トランジスタＴｒ２のゲートは高周波的に接地されている。トランジスタＴｒ２のドレインは、増幅回路１００の出力端子Ｐｏｕｔに接続されている。図１には示されていないが、トランジスタＴｒ２のドレインは、バイアス電圧を供給するバイアス回路に接続されている。本実施の形態では、トランジスタＴｒ１とトランジスタＴｒ２とがカスコード接続されている。
ＩＣ素子２０に内蔵された増幅器の構成は、図１に示される例に限られない。例えば、トランジスタＴｒ２が設けられていなくてもよい。
インダクタＬ１は、増幅器の入力端子に直列に接続されたシリーズインダクタである。インダクタＬ１は、増幅器の入力側のインピーダンスを整合させるために設けられている。図１に示されるように、インダクタＬ１は、一端が増幅回路１００の入力端子Ｐｉｎに接続され、他端がトランジスタＴｒ１のゲートに接続されている。
本実施の形態では、インダクタＬ１は、２つに分割されている。インダクタＬ１の一部がＩＣ素子２０に内蔵され、残りの部分が第１部品３０に含まれている。具体的には、図１に示されるように、インダクタＬ１は、第１インダクタＬ１１と、第２インダクタＬ１２とを含む。第１インダクタＬ１１と第２インダクタＬ１２とは、互いに直列接続されている。
第１インダクタＬ１１は、増幅器に直列接続されるインダクタＬ１の一部であり、ＩＣ素子２０に内蔵されている。第１インダクタＬ１１は、例えば、ＩＣ素子２０の回路基板に形成されたスパイラルインダクタである。第１インダクタＬ１１は、一端がトランジスタＴｒ１のゲートに接続され、他端が第２インダクタＬ１２に接続されている。
第２インダクタＬ１２は、インダクタＬ１の残りの部分であり、ＩＣ素子２０には内蔵されていない。第２インダクタＬ１２は、第１部品３０に含まれている。第２インダクタＬ１２は、例えばチップインダクタである。第２インダクタＬ１２は、一端が増幅回路１００の入力端子Ｐｉｎに接続され、他端が第１インダクタＬ１１に接続されている。
インダクタＬ１のインダクタンス値は、増幅回路１００が増幅する高周波信号の周波数帯に基づいて定められる。具体的には、高周波信号の周波数帯が高くなる程、インダクタンス値は小さくなる。例えば、高周波信号の周波数帯が１ＧＨｚ帯である場合、インダクタＬ１のインダクタンス値は、約２０ｎＨである。また例えば、高周波信号の周波数帯が２．５ＧＨｚ帯である場合、インダクタＬ１のインダクタンス値は、約１０ｎＨである。また例えば、高周波信号の周波数帯が５ＧＨｚ帯である場合、インダクタＬ１のインダクタンス値は、約５ｎＨである。
本実施の形態では、第１インダクタＬ１１のインダクタンス値は、第２インダクタＬ１２のインダクタンス値以下である。具体的には、第１インダクタＬ１１のインダクタンス値は、第２インダクタＬ１２のインダクタンス値より小さい。例えば、第１インダクタＬ１１のインダクタンス値は、第２インダクタＬ１２のインダクタンス値の半分以下である。あるいは、第１インダクタＬ１１のインダクタンス値は、第２インダクタＬ１２のインダクタンス値の１／４以下であってもよい。一例として、第１インダクタＬ１１のインダクタンス値が１ｎＨであり、第２インダクタＬ１２のインダクタンス値が４ｎＨである。
キャパシタＣは、一端が接地されたシャントキャパシタである。キャパシタＣの他端は、増幅回路１００の入力端子Ｐｉｎに接続されている。キャパシタＣは、例えば、第２部品４０に含まれている。キャパシタＣは、例えば積層セラミックキャパシタである。
キャパシタＣは、増幅回路１００の入力インピーダンスを所定の値にするために設けられている。所定の値は、例えば、レジスタンス成分が５０Ωで、リアクタンス成分が０Ωである。キャパシタＣの容量値は、例えば０．３ｐＦ以上０．６ｐＦ以下の範囲であるが、これに限らない。
本実施の形態では、第１インダクタＬ１１と第２インダクタＬ１２との間に寄生容量Ｃｓが存在する。寄生容量Ｃｓは、ＩＣ素子２０の実装に用いるボンディングパッドに起因して不可避的に発生する。具体的には、寄生容量Ｃｓは、第１インダクタＬ１１と第２インダクタＬ１２とを接続する配線と接地電極５０との間に発生する。
以下では、増幅回路１００において、寄生容量Ｃｓが発生する具体的な構造について説明する。
図２に示されるように、増幅回路１００は、基板１０と、ＩＣ素子２０と、第１部品３０と、第２部品４０と、接地電極５０と、ボンディングパッド６０、６１及び６２と、複数のバンプ７０とを備える。
基板１０は、ＩＣ素子２０、第１部品３０及び第２部品４０が実装される実装基板の一例である。基板１０は、例えば、複数の層が積層された多層基板である。基板１０は、例えば、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）基板又はセラミックス多層基板などである。セラミックス多層基板としては、例えばＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃｓ）基板を用いることができる。また、基板１０は、熱可塑性樹脂又は熱硬化性樹脂と金属材料とを組み合わせて形成された多層基板であってもよい。
ＩＣ素子２０は、増幅器用の集積回路である。具体的には、ＩＣ素子２０は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）半導体基板を用いたプロセスで製作される。ＩＣ素子２０は、例えば、回路基板として機能する高抵抗シリコン（Ｓｉ）基板２１と、当該高抵抗Ｓｉ基板上に順に設けられたトラップリッチ層、ＢＯＸ層とも呼ばれる絶縁層、及び、機能用のＳｉ層２２とを備える。なお、図２では、トラップリッチ層及び絶縁層の図示が省略されている。
ＩＣ素子２０、例えば、Ｓｉ層２２の内部又は表面に、増幅器が設けられている。具体的には、図２に示されるように、Ｓｉ層２２の内部又は表面にトランジスタＴｒ１、トランジスタＴｒ２（図示せず）及びインダクタＬ２が設けられている。本実施の形態では、さらに、Ｓｉ層２２の内部又は表面に第１インダクタＬ１１が設けられている。ここで、Ｓｉ層２２の表面は、基板１０の実装面に対向する面である。
なお、増幅回路１００がＤＣカット用キャパシタを備える場合には、当該ＤＣカット用のキャパシタも、トランジスタＴｒ１、トランジスタＴｒ２、インダクタＬ２、及び、第１インダクタＬ１１とともにＩＣ素子２０に設けられている。ＤＣカット用キャパシタは、例えば、第１インダクタＬ１１とトランジスタＴｒ１のゲートとに直列接続されている。あるいは、ＤＣカット用キャパシタは、ＩＣ入力端子２３と第１インダクタＬ１１とに直列接続されていてもよい。
なお、ＩＣ素子２０は、使用する周波数帯と性能の要求とに応じて、バルクＣＭＯＳと呼ばれるＳｉ基板を用いたプロセスで製作されてもよい。あるいは、ＩＣ素子２０は、ＧａＡｓなどの化合物半導体を用いたプロセスで製作されてもよい。
図２では、ＩＣ素子２０のＩＣ入力端子２３のみが明示されている。図２には明示されていないが、ＩＣ素子２０には、増幅回路１００の出力端子Ｐｏｕｔに接続するための出力端子、増幅器のバイアス電圧が入力される電源用端子、及び、接地電極５０に接続するための接地用端子などが設けられている。各端子は、バンプ７０を介して実装面のボンディングパッドに接続されている。
このように、ＩＣ素子２０は、複数のバンプ７０を介して基板１０に実装されている。このとき、ＩＣ素子２０のＳｉ層２２の表面は、基板１０の実装面に対して平行である。ＩＣ素子２０の実装は、例えばフリップチップ実装、フェイスダウン実装又はＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）実装などであるが、これに限らない。複数のバンプ７０は、例えば、はんだバンプである。第１部品３０及び第２部品４０は、はんだを介して基板１０に実装されている。例えば、ＩＣ素子２０、第１部品３０及び第２部品４０は、同時にリフローされることで基板１０に実装される。
リフロー後のＩＣ素子２０は、１種類以上の熱硬化性の樹脂等を用いてモールドされてもよい。また、樹脂の表面に金属膜を設けることで、電磁シールド機能を付与してもよい。金属膜は、例えばチタン、銅又はニッケルなどの１種類以上の金属を用いて形成される。樹脂を用いたモールドは、ＩＣ素子２０だけでなく、第１部品３０及び第２部品４０の各々に行われてもよい。あるいは、樹脂を用いたモールドは、ＩＣ素子２０、第１部品３０及び第２部品４０をまとめて行われてもよい。
第１部品３０は、ＩＣ素子２０とは異なる外付け部品である。本実施の形態では、第１部品３０は、インダクタＬ１の一部である第２インダクタＬ１２を含んでいる。第１部品３０は、チップ部品又は集積化受動部品（ＩＰＤ：Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）である。
第２部品４０は、ＩＣ素子２０とは異なる外付け部品である。本実施の形態では、第２部品４０は、キャパシタＣを含んでいる。第２部品４０は、チップ部品又はＩＰＤである。
接地電極５０は、例えば基板１０の内部に設けられている。なお、接地電極５０は、基板１０の実装面とは反対側の面に設けられていてもよい。あるいは、接地電極５０は、基板１０の実装面に設けられていてもよい。接地電極５０は、例えば銅などの金属材料を用いて形成されている。
ボンディングパッド６０、６１及び６２は、基板１０の実装面に設けられており、基板１０に実装される各部品の端子が接続される。ボンディングパッド６０は、ＩＣ素子２０と第１部品３０とを基板１０に実装する際に、ＩＣ素子２０及び第１部品３０の各々の端子が接続される導電パターンである。ボンディングパッド６０は、ＩＣ素子２０に内蔵される第１インダクタＬ１１と第１部品３０に含まれる第２インダクタＬ１２とを電気的に接続する配線としても機能する。
ボンディングパッド６１は、第１部品３０と第２部品４０とを基板１０に実装する際に、第１部品３０及び第２部品４０の各々の端子が接続される導電パターンである。ボンディングパッド６１は、第１部品３０に含まれる第２インダクタＬ１２と第２部品４０に含まれるキャパシタＣとを電気的に接続する配線としても機能する。
ボンディングパッド６２は、第２部品４０の端子が接続される導電パターンである。ボンディングパッド６２は、第２部品４０に含まれるキャパシタＣを電気的に接地する配線としても機能する。
図２に示されるように、実装面に設けられたボンディングパッド６０と接地電極５０との間には、寄生容量Ｃｓが発生する。ボンディングパッド６０は第１インダクタＬ１１と第２インダクタＬ１２とを電気的に接続する配線に相当する。このため、図１に示されるように、寄生容量Ｃｓは、第１インダクタＬ１１と第２インダクタＬ１２との接続点と接地電極５０との間に並列接続された容量になる。
なお、本明細書における「ボンディングパッド」とは、図２に示されるような基板１０の実装面に設けられたもののみに限らず、ボンディングワイヤ、各種バンプ、はんだ、などによる接続のための一定面積を持った導電性の接続部材のことを意味する。
また、寄生容量Ｃｓは、ボンディングパッド６０があれば、接地電極５０がなくとも発生しうる。例えば、ボンディングパッド６０と、ボンディングパッド６０と隣接する他の配線部との間などにも発生しうる。つまり、増幅回路１００は、接地電極５０を備えていなくてもよい。
寄生容量Ｃｓは、ＩＣ素子２０を実装する際に不可避的に発生する。寄生容量Ｃｓは、増幅回路１００の入力インピーダンスの整合に影響を与えるので、以下の比較例１に係る構成において増幅回路１００の損失の増大及びＮＦの劣化に繋がる。
［２．比較例１の構成及び問題点］
まず、図３を用いて比較例１に係る増幅回路の構成について説明する。
図３は、比較例１に係る増幅回路１００ｘの回路図である。図３に示されるように、比較例１に係る増幅回路１００ｘは、実施の形態１に係る増幅回路１００と比較して、ＩＣ素子２０ｘにインダクタが内蔵されていない点が相違する。
具体的には、図３に示されるように、増幅回路１００ｘは、インダクタＬ１ｘを備える。インダクタＬ１ｘは、トランジスタＴｒ１の入力端子に接続されるシリーズインダクタであり、第１部品３０に含まれている。つまり、比較例１に係るインダクタＬ１ｘは、２つに分割されておらず、全てが外付けの第１部品３０に含まれており、ＩＣ素子２０ｘには内蔵されていない。このため、インダクタＬ１ｘのＱ値を高めることができる。
しかしながら、比較例１に係る増幅回路１００ｘでは、ＩＣ素子２０ｘのボンディングパッドに発生する寄生容量Ｃｓによって増幅回路１００ｘの損失が大きくなるという問題が発生する。
続いて、比較例１に係る増幅回路１００ｘの問題について、図４を用いて詳細に説明する。図４は、比較例１に係る増幅回路１００ｘの入力インピーダンスの整合を説明するためのスミスチャートである。
比較例１に係る増幅回路１００ｘでは、トランジスタＴｒ１がＦＥＴであるので、トランジスタＴｒ１の入力インピーダンスは、容量性に偏る。このため、図４に示されるように、Ｐ２から見たトランジスタＴｒ１の入力インピーダンスは、スミスチャートの外周寄りの位置Ａ１に位置する。
比較例１に係る増幅回路１００ｘでは、ＩＣ素子２０ｘのボンディングパッドの影響によって発生する寄生容量ＣｓがトランジスタＴｒ１のゲート（入力端子）と接地電極との間に並列接続されている。このため、Ｐ３から見た入力インピーダンスは、寄生容量Ｃｓによって等コンダクタンス円上を時計回りに位置Ａ１から位置Ｂ１に移動する。位置Ｂ１は、位置Ａ１よりも外周に近くなる。
次に、インダクタＬ１ｘがトランジスタＴｒ１のゲートに直列接続されているので、Ｐ４から見た入力インピーダンスは、等抵抗円上を時計回りに位置Ｂ１から位置Ｃ１に移動する。最後に、キャパシタＣによって、Ｐ５から見た入力インピーダンスは、位置Ｃ１からスミスチャートの中央の位置Ｄ１（例えば５０Ω）に移動する。
このとき、比較例１では、位置Ｂ１が位置Ａ１よりも外周寄りに位置しているので、入力インピーダンスをキャパシタＣで整合可能な位置Ｃ１まで移動させるために必要とされるインダクタＬ１ｘのインダクタンス値が大きくなる。このため、インダクタＬ１ｘに含まれる直列抵抗成分によって増幅回路１００における損失が大きくなって、ＮＦが劣化する。
また、位置Ｃ１から位置Ｄ１まで移動させるのに要するキャパシタＣの容量値も大きくなる。すると、キャパシタＣのインピーダンスが低くなるので、キャパシタＣの一端が接続されるグランドが、入力端子Ｐｉｎから出力端子Ｐｏｕｔまでの信号ラインに対してより大きな影響を及ぼすようになる。具体的には、入力端子Ｐｉｎから出力端子Ｐｏｕｔまでの信号ラインに、キャパシタＣの一端が接続されるグランドを介して不要な信号が回り込むようになる。これにより、ＮＦが劣化する。例えば、０．５ｐＦのキャパシタＣを用いた場合には、ＮＦが０．２ｄＢ増加する。さらに、周波数幅あたりのインピーダンスの移動軌跡が長くなるため、整合が取れる帯域幅が減少する。つまり、増幅回路１００ｘが良好な整合及び利得で動作可能な帯域が減少する。
なお、ＩＣ素子２０ｘをワイヤボンディングで外付けの第１部品３０に接続することも考えられる。しかしながら、この場合においても、ワイヤを接続するためのボンディングパッドがＩＣ素子２０ｘに設けられるので、当該ボンディングパッドに基づく寄生容量Ｃｓが増幅器の入力端子に発生する。この寄生容量Ｃｓは、バンプ実装に比べて小さいため、図４において位置Ａ１から位置Ｂ１への軌跡が短くなるものの、図４で示した通りに、ＮＦの劣化及び動作帯域の減少を抑制することができない。
また、ワイヤを張るスペースが必要になるため、増幅回路１００ｘが高背化及び大面積化されてしまい、小型化が困難である。また、ワイヤによる浮遊インダクタンスの発生、及び、ワイヤ同士の誘導結合の発生によって、端子間のアイソレーションが低下する。このため、増幅回路１００ｘの動作が不安定になり、又は、利得の低下が発生しやすくなる。
以上のように、比較例１に係る増幅回路１００ｘでは、インダクタＬ１ｘが外付けの第１部品３０に含まれるため、インダクタＬ１ｘ自体のＱ値を高めることができる。しかしながら、上述したように、入力インピーダンスが低くなりやすいため、損失の増大、ＮＦの劣化及び動作帯域の減少を抑制することができないという問題がある。
［３．効果］
上記比較例１に係る増幅回路１００ｘの問題に対して、本実施の形態に係る増幅回路１００では、上述したように、インダクタＬ１の一部をＩＣ素子２０に内蔵し、残りを外付けの第１部品３０に含めている。これにより、インダクタＬ１の大部分を外付け部品で構成した場合でも、入力インピーダンスの低下を抑制することができるため、損失の増大、ＮＦの劣化及び良好な整合および利得を有する動作帯域の減少を抑制することができる。以下では、図５を用いて詳細に説明する。
図５は、本実施の形態に係る増幅回路１００の入力インピーダンスの整合を説明するためのスミスチャートである。トランジスタＴｒ１のゲートの入力インピーダンスは、位置Ａ２であり、図４で示した比較例１に係る増幅回路１００ｘの場合の位置Ａ１と同じである。
本実施の形態に係る増幅回路１００では、トランジスタＴｒ１のゲートに第１インダクタＬ１１が直列接続されている。このため、図５に示されるように、Ｐ２から見た入力インピーダンスは、等抵抗円上を時計回りに位置Ａ２から位置Ｂ２に移動する。位置Ｂ２は、位置Ａ２よりも外周から離れ、中央に近い位置になる。
次に、ＩＣ素子２０のボンディングパッド６０の影響によって発生する寄生容量Ｃｓが第１インダクタＬ１１と接地電極との間に並列接続されている。このため、Ｐ３から見た入力インピーダンスは、寄生容量Ｃｓによって等コンダクタンス円上を時計回りに位置Ｂ２から位置Ｃ２に移動する。位置Ｃ２は、位置Ｂ２よりも外周に近くなる。しかしながら、位置Ｂ２が中央に近くなっているため、寄生容量Ｃｓによる移動の軌跡が短くなる。このため、図４と図５とを比較して分かるように、図５の位置Ｃ２は、図４の位置Ｂ１よりも中央に近い位置になる。
次に、図５に示されるように、第２インダクタＬ１２が第１インダクタＬ１１に直列接続されているので、Ｐ４から見た入力インピーダンスは、等抵抗円上を時計回りに位置Ｃ２から位置Ｄ２に移動する。最後に、キャパシタＣによって、Ｐ５から見た入力インピーダンスは、位置Ｄ２からスミスチャートの中央の位置Ｅ２（例えば５０Ω）に移動する。
このとき、本実施の形態では、位置Ｃ２が中央に近い位置に位置しているので、入力インピーダンスをキャパシタＣで整合可能な位置Ｄ２まで移動させるために必要とされる第２インダクタＬ１２のインダクタンス値が小さくなる。このため、第２インダクタＬ１２に含まれる直列抵抗成分による増幅回路１００における損失の増大を抑制することができる。
具体的には、目標とするインピーダンスが本実施の形態と比較例１とで同じである場合、第２インダクタＬ１２のインダクタンス値は、比較例１に係るインダクタＬ１ｘのインダクタンス値から第１インダクタＬ１１のインダクタンス値を引いた値よりも小さい。つまり、目標とするインピーダンスが本実施の形態と比較例１とで同じである場合、本実施の形態では、第１インダクタＬ１１のインダクタンス値と第２インダクタＬ１２のインダクタンス値との和、すなわち、インダクタＬ１のインダクタンス値を、比較例１に係るインダクタＬ１ｘのインダクタンス値よりも小さくすることができる。
また、位置Ｄ２から位置Ｅ２への軌跡も短くなるので、キャパシタＣの容量値も小さくすることができる。このため、キャパシタＣでの損失を小さくすることができ、ＮＦを向上させることができる。また、キャパシタＣによる軌跡が小さい円弧を描くので、周波数幅あたりのインピーダンスの移動軌跡が短くなるため、整合が取れる帯域幅が増大する。つまり、増幅回路１００が良好な整合及び利得で動作可能な帯域を広く維持することができる。
なお、第１インダクタＬ１１は、ＩＣ素子２０に内蔵されているので、Ｑ値が低い。しかしながら、本実施の形態では、第１インダクタＬ１１のみならず第２インダクタＬ１２を用いてインダクタＬ１を形成している。このため、ＩＣ素子２０に内蔵されるインダクタのみを用いてインダクタＬ１を形成する場合に比べて、第１インダクタＬ１１のインダクタンス値を小さくしやすい。したがって、ＩＣ素子２０に内蔵されるインダクタのみを用いてインダクタＬ１を形成する場合に比べて、Ｑ値の低さによる影響が軽減されるので、第１インダクタＬ１１による損失を抑制することができ、ＮＦの劣化も抑えることができる。さらに、本実施の形態では、第１インダクタＬ１１のインダクタンス値が第２のインダクタＬ１２のインダクタンス値より低くなっている。このため、第１インダクタＬ１のＱ値の低さによる影響がさらに軽減されるので、増幅回路１００の損失をさらに抑制することができ、かつ、ＮＦの劣化をさらに抑制することができる。
また、Ｑ値が低い第１インダクタＬ１１は、抵抗成分を有しているため、スミスチャートで等抵抗円よりも内側に沿った軌跡を描く。このため、位置Ｂ２は、より中央に近い位置になる。したがって、第２インダクタＬ１２のインダクタンス値及びキャパシタＣの容量値をそれぞれ、小さくすることができる。これにより、第１インダクタＬ１１のＱ値の影響による損失の増大よりも、第２インダクタＬ１２及びキャパシタによる損失の増大の抑制効果の方が大きく、増幅回路１００の全体として損失の増大及びＮＦの劣化を抑制することができる。
また、トランジスタＴｒ１の入力端子に直列接続されるインダクタの全てをＩＣ素子２０に内蔵する場合に比べて、本実施の形態では、ＩＣ素子２０に内蔵される第１インダクタＬ１１のインダクタンス値が小さい。このため、第１インダクタＬ１１のサイズを小さくすることができるので、ＩＣ素子２０の大型化を抑制することができる。
［４．まとめ］
以上のように、本実施の形態に係る増幅回路１００は、高周波信号を増幅する増幅回路であって、ＩＣ素子２０に内蔵される増幅器と、増幅器の入力端子に直列に接続されたインダクタＬ１とを備える。インダクタＬ１は、ＩＣ素子２０に内蔵される第１インダクタＬ１１と、第１インダクタＬ１１に直列に接続され、かつ、ＩＣ素子２０とは異なる第１部品３０に含まれる第２インダクタＬ１２とを含む。
これにより、増幅回路１００のＮＦ及び増幅率の劣化を抑制することができる。具体的には、図５に示されるように、ＩＣ素子２０に内蔵された第１インダクタＬ１１によって入力インピーダンスを中央に寄せておくことができるので、入力インピーダンスの、寄生容量Ｃｓによるスミスチャートの外周方向への移動を少なくすることができる。したがって、入力インピーダンスを整合させるための第２インダクタＬ１２のインダクタンス値を小さくすることができるので、損失の増大を抑制することができ、ＮＦの劣化を抑制することができる。
このように、本実施の形態によれば、ＩＣ素子２０内に第１インダクタＬ１１が設けられていることにより、寄生容量Ｃｓによる入力インピーダンスの低下を抑制することができる。このため、増幅回路１００の入力整合用のインダクタの一部を、第２インダクタＬ１２のようなＩＣ素子２０の外部に形成される外付け部品を用いて形成した場合でも、入力インピーダンスの低下を抑制しながら、増幅回路１００の入力整合回路用のインダクタのＱ値を高めに保って損失の増大を抑制することができる。その結果、増幅回路１００の利得などの特性劣化を抑制することができる。
なお、インダクタＬ１の一部のみがＩＣ素子２０に内蔵され、残りを外付けの第１部品３０に含ませることで、ＩＣ素子２０の大型化を抑制することができる。ＩＣ素子２０を小型化することができるので、基板からの取り数を増やすことができ、低コスト化も実現される。
また、例えば、増幅回路１００は、さらに、ＩＣ素子２０及び第１部品３０が実装された基板１０を備える。ＩＣ素子２０は、基板１０にバンプ７０を介して実装されている。
これにより、ＩＣ素子２０の基板１０への実装によって寄生容量Ｃｓが不可避的に発生する。本実施の形態では、ＩＣ素子２０に第１インダクタＬ１１が内蔵されていることで、入力インピーダンスがスミスチャートの中央寄りに予め移動しているので、寄生容量Ｃｓによる外周方向への移動を抑制することができる。したがって、増幅回路１００の損失の増大及びＮＦの劣化を抑制することができる。
なお、バンプを介して実装することにより、ＩＣ素子２０と外付けの第１部品３０との同時リフローが可能になり、製造工程のシンプル化が実現される。また、ワイヤボンディングで接続する場合に比べて、増幅回路１００の高背化及び大型化を抑制することができる。つまり、増幅回路１００の小型化を実現することができる。
また、例えば、増幅器は、電界効果トランジスタを含む。
これにより、ＦＥＴを利用することで、Ｓｉバイポーラトランジスタより高周波で優れたＮＦを実現することができる。特に、携帯電話のように多くの信号を扱う用途においては、混変調又は相互変調などの３次歪の影響を少なくすることができる。ＦＥＴは、入力インピーダンスが容量性に偏る性質を有するが、本実施の形態によれば、損失の増大及びＮＦの劣化を抑制しつつ、入力インピーダンスの整合を適切に行うことができる。
また、例えば、第１インダクタＬ１１のインダクタンス値は、第２インダクタＬ１２のインダクタンス値以下である。
これにより、ＩＣ素子２０に内蔵される第１インダクタＬ１１を小型化することができるので、ＩＣ素子２０の大型化を抑制することができる。また、第１インダクタＬ１１のＱ値の低さが与える影響を小さくすることができるので、増幅回路１００の全体として損失の増大及びＮＦの劣化を抑制することができる。
［５．変形例］
続いて、実施の形態１の変形例について説明する。以下に示す変形例では、ＩＣ素子２０に内蔵される第１インダクタＬ１１の巻軸方向と第１部品３０に含まれる第２インダクタＬ１２との巻軸方向とが所定の関係を有する点が、実施の形態１とは相違する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
［５−１．変形例１］
まず、変形例１に係る増幅回路について、図６を用いて説明する。図６は、本実施の形態の変形例１に係る増幅回路１０１の構成を示す断面図である。
図６に示されるように、本変形例に係る増幅回路１０１は、実施の形態１に係る増幅回路１００に比べて、インダクタＬ１の代わりにインダクタＬ３を備える点が相違する。インダクタＬ３は、ＩＣ素子２０に内蔵された第１インダクタＬ３１と、第１部品３０に含まれる第２インダクタＬ３２とを含む。なお、増幅回路１０１の回路構成は、図１に示される増幅回路１００の回路構成と同じである。
第１インダクタＬ３１は、実施の形態１に係る第１インダクタＬ１１と同じであり、ＩＣ素子２０の内部、具体的には、ＩＣ素子２０の回路基板に形成されたスパイラルインダクタである。
図６には、第１インダクタＬ３１の巻軸方向Ｌ３ａを一点鎖線で表している。巻軸方向Ｌ３ａは、ＩＣ素子２０の高抵抗Ｓｉ基板２１の主面に対して垂直である。本変形例では、巻軸方向Ｌ３ａは、基板１０の実装面に対して垂直である。
第２インダクタＬ３２は、第１部品３０に含まれている。第２インダクタＬ３２は、例えば、チップ部品である第１部品３０に含まれるチップインダクタである。例えば、第２インダクタＬ３２は、セラミック製のボビンに、銅などの金属細線を巻いて両端を厚膜電極に熱圧着した構成を有する。金属細線による巻線型のインダクタは、高いＱ値が容易に実現されるので、増幅回路１０１のＮＦを向上させることができる。
なお、第２インダクタＬ３２の構成はこれに限らず、巻線として厚膜電極を用いたインダクタであってもよい。巻線として厚膜電極を用いたインダクタでは、小型化が容易である。増幅回路１０１に要求される性能に応じて第２インダクタＬ３２の構成を適宜選択すればよい。
図６には、第２インダクタＬ３２の巻軸方向Ｌ３ｂを一点鎖線で表している。巻軸方向Ｌ３ｂは、第１インダクタＬ３１の巻軸方向Ｌ３ａに直交している。第２インダクタＬ３２の巻軸方向Ｌ３ｂは、例えばチップ部品の長辺と平行である。なお、図６では、チップ部品である第１部品３０の外形を破線で表している。
第１インダクタＬ３１の巻軸方向Ｌ３ａと、第２インダクタＬ３２の巻軸方向Ｌ３ｂとが直交しているので、第１インダクタＬ３１の発生磁束は、第２インダクタＬ３２の発生磁束と直交する。このため、第１インダクタＬ３１と第２インダクタＬ３２とは、互いの磁束同士が強め合う、又は、弱め合う相互誘導を起こさない。このため、第１インダクタＬ３１及び第２インダクタＬ３２の各々のインダクタンス値には、設計外の増減がなく、設計通りの整合動作が期待できる。また、磁束の弱め合いによるインダクタンス値の減少を補うためにインダクタンス値を増加させる必要もないので、ＮＦの劣化を抑制することができる。
なお、２つの方向が“直交”及び“垂直”とは、２つの方向のなす角度が９０°の場合のみを意味せず、実質的に“直交”及び“垂直”とみなせる範囲であればよい。例えば、２つの方向のなす角度は、８５°以上９５°以下の範囲も“直交”及び“垂直”とみなすことができる。
以上のように、本変形例に係る増幅回路１０１では、第１インダクタＬ３１は、ＩＣ素子２０の回路基板に形成されたスパイラルインダクタである。第２インダクタＬ３２の巻軸方向Ｌ３ｂは、第１インダクタＬ３１の巻軸方向Ｌ３ａに直交している。
これにより、第１インダクタＬ３１と第２インダクタＬ３２との相互誘導を抑制することができるので、設計通りの動作が増幅回路１０１に期待できる。したがって、増幅回路１０１の信頼性を高めることができる。
［５−２．変形例２］
次に、変形例２に係る増幅回路について、図７を用いて説明する。図７は、本実施の形態の変形例２に係る増幅回路１０２の構成を示す断面図である。
図７に示されるように、本変形例に係る増幅回路１０２は、実施の形態１に係る増幅回路１００に比べて、インダクタＬ１の代わりにインダクタＬ４を備える点が相違する。インダクタＬ４は、ＩＣ素子２０に内蔵された第１インダクタＬ４１と、第１部品３０に含まれる第２インダクタＬ４２とを含む。なお、増幅回路１０２の回路構成は、図１に示される増幅回路１００の回路構成と同じである。
第１インダクタＬ４１は、実施の形態１に係る第１インダクタＬ１１と同じであり、ＩＣ素子２０の回路基板に形成されたスパイラルインダクタである。
図７には、第１インダクタＬ４１の巻軸方向Ｌ４ａを一点鎖線で表している。巻軸方向Ｌ４ａは、ＩＣ素子２０の高抵抗Ｓｉ基板２１の主面に対して垂直である。本変形例では、巻軸方向Ｌ４ａは、基板１０の実装面に対して垂直である。
第２インダクタＬ４２は、第１部品３０に含まれている。第２インダクタＬ４２は、例えば、チップ部品である第１部品３０に含まれるチップインダクタである。なお、第２インダクタＬ４２は、ＩＰＤインダクタであってもよい。
図７には、第２インダクタＬ４２の巻軸方向Ｌ４ｂを一点鎖線で表している。巻軸方向Ｌ４ｂは、第１インダクタＬ４１の巻軸方向Ｌ４ａに平行である。具体的には、第２インダクタＬ４２の巻軸方向Ｌ４ｂは、基板１０の実装面に対して垂直である。
本変形例では、第２インダクタＬ４２の巻き方向は、第１インダクタＬ４１の巻き方向と同じである。このため、第２インダクタＬ４２は、第１インダクタＬ４１と相互結合し、インダクタンス値が増加する。図７には、第１インダクタＬ４１及び第２インダクタＬ４２の各々で発生する磁束の方向を破線の矢印で示している。
なお、本明細書における「第１インダクタの巻き方向と第２インダクタの巻き方向とが同じ」である状態とは、次の２つの状態のいずれかを意味する。２つの状態とは、（ｉ）同一方向から見た場合において、第１インダクタの巻き軸を中心とした第１インダクタの巻き方向が時計回りであり、第２インダクタの巻き軸を中心とした第２インダクタの巻き方向も時計回りである状態、及び、（ｉｉ）同一方向から見た場合において、第１インダクタの巻き軸を中心とした第１インダクタの巻き方向が反時計回りであり、第２インダクタの巻き軸を中心として第２インダクタの巻き方向も反時計回りである状態である。
第１インダクタＬ４１と第２インダクタＬ４２との間で磁束の向きが同じになるので、互いの磁束同士が強め合う。このため、第１インダクタＬ４１と第２インダクタＬ４２とを所望の周波数において相互誘導でインダクタンスを高めるように設計することで、巻線の長さを長くせずに抵抗成分を増加させることなく、インダクタンス値を大きくすることができる。
以上のように、本変形例に係る増幅回路１０２では、例えば、第１インダクタＬ４１は、ＩＣ素子２０の回路基板に形成されたスパイラルインダクタである。第２インダクタＬ４２の巻軸方向Ｌ４ｂは、第１インダクタＬ４１の巻軸方向Ｌ４ａに平行である。第２インダクタＬ４２の巻き方向は、第１インダクタＬ４１の巻き方向と同じである。
これにより、インダクタＬ４のＱ値を高めることができるので、増幅回路１０２のＮＦの劣化を抑制することができる。
（実施の形態２）
続いて、実施の形態２について説明する。実施の形態２に係る増幅回路では、シャントキャパシタの代わりにシャントインダクタを備える点が、実施の形態１とは相違する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
［１．構成］
図８は、本実施の形態に係る増幅回路１０３の回路図である。図８に示されるように、増幅回路１０３は、実施の形態１に係る増幅回路１００と比較して、キャパシタＣの代わりにインダクタＬ５を備える点が相違する。
インダクタＬ５は、一端が接地されたシャントインダクタである。インダクタＬ５の他端は、増幅回路１０３の入力端子Ｐｉｎに接続されている。インダクタＬ５は、例えば、第２部品４０に含まれている。インダクタＬ５は、例えばチップインダクタである。
増幅回路１０３の具体的な構成は、図２に示される構成と同様である。具体的には、第２部品４０には、キャパシタＣの代わりにインダクタＬ５が形成されている点が相違している。なお、インダクタＬ５は、第２インダクタＬ１２と同様に、第１部品３０に含まれていてもよい。これにより、増幅回路１０３は、第２部品４０を備えなくてよいので、部品点数を削減し、小型化及び軽量化を実現することができる。
［２．比較例２の構成及び問題点］
次に、図９を用いて比較例２に係る増幅回路の構成について説明する。
図９は、比較例２に係る増幅回路１０３ｘの回路図である。図９に示されるように、比較例２に係る増幅回路１０３ｘは、実施の形態２に係る増幅回路１０３と比較して、ＩＣ素子２０ｘにインダクタが内蔵されていない点が相違する。つまり、増幅回路１０３ｘは、比較例１に係る増幅回路１００ｘと比較した場合、キャパシタＣの代わりにインダクタＬ５を備える点が相違する。
図１０は、比較例２に係る増幅回路１０３ｘの入力インピーダンスの整合を説明するためのスミスチャートである。図１０に示されるように、比較例２に係る増幅回路１０３ｘでは、寄生容量Ｃｓによって位置Ｂ１が位置Ａ１よりも外周に近くなっている。このため、インダクタＬ１ｘによる位置Ｂ１から位置Ｃ３への軌跡が大きくなる。
このとき、比較例２では、位置Ｂ１が位置Ａ１よりも外周寄りに位置しているので、入力インピーダンスをインダクタＬ５で整合可能な位置Ｃ３まで移動させるために必要とされるインダクタＬ１ｘのインダクタンス値が大きくなる。このため、インダクタＬ１ｘに含まれる直列抵抗成分によって増幅回路１００における損失が大きくなって、ＮＦが劣化する。
また、位置Ｃ３から位置Ｄ１まで移動させるのに要するインダクタＬ５のインダクタンス値も大きくなるので、インダクタＬ５での損失も大きくなって、ＮＦが劣化する。さらに、周波数幅あたりのインピーダンスの移動軌跡が長くなるため、整合が取れる帯域幅が減少する。つまり、増幅回路１０３ｘが良好な整合及び利得で動作可能な帯域が減少する。
［３．効果］
上記比較例２に係る増幅回路１０３ｘの問題に対して、本実施の形態に係る増幅回路１０３では、上述したように、インダクタＬ１の一部をＩＣ素子２０に内蔵し、残りを外付けの第１部品３０に含めている。これにより、損失の増大、ＮＦの劣化及び動作帯域の減少を抑制することができる。以下では、図１１を用いて詳細に説明する。
図１１は、本実施の形態に係る増幅回路１０３の入力インピーダンスの整合を説明するためのスミスチャートである。トランジスタＴｒ１のゲートの入力インピーダンスは、位置Ａ２であり、図１０で示した比較例２に係る増幅回路１０３ｘの場合の位置Ａ１と同じである。
本実施の形態に係る増幅回路１０３では、実施の形態１に係る増幅回路１００と同様に、入力インピーダンスは位置Ａ２、位置Ｂ２、位置Ｃ２の順に移動する。位置Ｂ２は、位置Ａ２よりも外周から離れ、中央に近い位置になる。このため、図１１の位置Ｃ２は、図１０の位置Ｂ１よりも中央に近い位置になる。
次に、図１１に示されるように、第２インダクタＬ１２が第１インダクタＬ１１に直列接続されているので、Ｐ４から見た入力インピーダンスは、等抵抗円上を時計回りに位置Ｃ２から位置Ｄ４に移動する。最後に、インダクタＬ５によって、Ｐ５から見た入力インピーダンスは、位置Ｄ４からスミスチャートの中央の位置Ｅ２（例えば５０Ω）に移動する。
このとき、本実施の形態では、位置Ｃ２が中央に近い位置に位置しているので、入力インピーダンスをインダクタＬ５で整合可能な位置Ｄ４まで移動させるために必要とされる第２インダクタＬ１２のインダクタンス値が小さくなる。このため、実施の形態１と同様に、第２インダクタＬ１２に含まれる直列抵抗成分による増幅回路１０３における損失の増大を抑制することができる。
また、位置Ｄ４から位置Ｅ２への移動の軌跡も短くなるので、インダクタＬ５のインダクタンス値も小さくすることができる。このため、インダクタＬ５での損失を小さくすることができ、ＮＦを向上させることができる。また、インダクタＬ５による移動の軌跡が小さい円弧を描くので、周波数幅あたりの軌跡が短くなるため、整合が取れる帯域幅が増大する。つまり、増幅回路１０３が良好な整合及び利得で動作可能な帯域を広く維持することができる。
このように、シャントキャパシタの代わりにシャントインダクタを用いた場合であっても、増幅回路１０３のＮＦ及び増幅率の劣化を抑制することができる。
（その他）
以上、本発明に係る増幅回路について、上記の実施の形態に基づいて説明したが、本発明は、上記の実施の形態に限定されるものではない。
例えば、第１インダクタＬ１１、Ｌ３１又はＬ４１は、巻線が積層されたソレノイドインダクタであってもよい。あるいは、第１インダクタＬ１１、Ｌ３１又はＬ４１は、ソレノイドインダクタとスパイラルインダクタとを組み合わせた構成を有してもよい。
また、例えば、第１インダクタＬ１１、Ｌ３１又はＬ４１の巻軸方向は、高抵抗Ｓｉ基板２１の主面に対して斜めに交差していてもよく、平行であってもよい。例えば、第１インダクタＬ１１、Ｌ３１又はＬ４１は、高抵抗Ｓｉ基板２１の主面に対して平行な方向に巻軸方向を有するソレノイドインダクタであってもよい。
また、例えば、ＩＣ素子２０にはスルーシリコンビア（ＴＳＶ）が設けられていてもよく、第１インダクタＬ１１、Ｌ３１又はＬ４１が接続されたＩＣ入力端子２３は、ＴＳＶを介してＩＣ素子２０の裏面に設けられていてもよい。ＩＣ素子２０の裏面に設けられたＩＣ入力端子２３と第１部品３０とは、ワイヤボンディングなどによって接続されてもよい。
また、例えば、第２インダクタＬ１２、Ｌ３２又はＬ４２を含む第１部品３０は、基板１０の実装面に実装されていなくてもよい。例えば、第１部品３０は、基板１０の内部に内蔵されていてもよい。
また、例えば、ＩＣ素子２０に内蔵される第１インダクタＬ１１、Ｌ３１又はＬ４１は、極小のチップインダクタであってもよい。つまり、ＩＣ素子２０のＳｉ層２２の一部に空間を設け、当該空間に極小のチップインダクタである第１インダクタＬ１１、Ｌ３１又はＬ４１が配置されてもよい。
また、例えば、キャパシタＣは、第２部品４０に含まれていなくてもよい。例えば、キャパシタＣは、基板１０に内蔵されていてもよい。キャパシタＣは、基板１０に設けられた配線パターンによって形成されていてもよい。
また、例えば、増幅回路は、シャント用のキャパシタＣ及びインダクタＬ５のいずれも備えなくてもよい。例えば、第１インダクタＬ１のインダクタンス値又は寄生容量Ｃｓの容量値などを調整することによって、図５に示される位置Ｃ２を、位置Ｅ２の等抵抗円上及びその近傍になるようにする。これにより、図１又は図８においてＰ４（又はＰ５）から見た入力インピーダンスを、第２インダクタＬ２によって位置Ｃ２から位置Ｅ２へ移動させることができる。
また、例えば、トランジスタＴｒ１又はＴｒ２は、ｐチャネルＭＯＳＦＥＴであってもよい。あるいは、トランジスタＴｒ１又はＴｒ２は、ジャンクションＦＥＴ（ＪＦＥＴ）であってもよい。
また、トランジスタＴｒ１又はＴｒ２は、バイポーラトランジスタであってもよい。この場合、バイポーラトランジスタのベース、エミッタ及びコレクタはそれぞれ、ＦＥＴのゲート、ソース及びドレインに対応する。例えば、トランジスタＴｒ１又はＴｒ２は、ＳｉＧｅバイポーラトランジスタであってもよい。
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
本発明は、ＮＦ及び増幅率の劣化を抑制することができる増幅回路として利用でき、例えば、マルチバンド対応のフロントエンド部に配置される高周波モジュールの増幅回路として携帯電話などの通信機器に広く利用することができる。
１０ 基板
２０、２０ｘ ＩＣ素子
２１ 高抵抗Ｓｉ基板
２２ Ｓｉ層
２３ ＩＣ入力端子
３０ 第１部品
４０ 第２部品
５０ 接地電極
６０、６１、６２ ボンディングパッド
７０ バンプ
１００、１００ｘ、１０１、１０２、１０３、１０３ｘ 増幅回路
Ｃ キャパシタ
Ｃｓ 寄生容量
Ｌ１、Ｌ１ｘ、Ｌ２、Ｌ３、Ｌ４、Ｌ５ インダクタ
Ｌ１１、Ｌ３１、Ｌ４１ 第１インダクタ
Ｌ３ａ、Ｌ４ａ 第１巻軸方向
Ｌ１２、Ｌ３２、Ｌ４２ 第２インダクタ
Ｌ３ｂ、Ｌ４ｂ 第２巻軸方向
Ｐｉｎ 入力端子
Ｐｏｕｔ 出力端子
Ｔｒ１、Ｔｒ２ トランジスタ

Claims (6)

  1. 高周波信号を増幅する増幅回路であって、
    ＩＣ素子に内蔵される増幅器と、
    前記増幅器の入力端子に直列に接続されたインダクタとを備え、
    前記インダクタは、
    前記ＩＣ素子に内蔵される第１インダクタと、
    前記第１インダクタに直列に接続され、かつ、前記ＩＣ素子とは異なる部品に含まれる第２インダクタとを含む
    増幅回路。
  2. さらに、前記ＩＣ素子及び前記部品が実装された実装基板を備え、
    前記ＩＣ素子は、前記実装基板にバンプを介して実装されている
    請求項１に記載の増幅回路。
  3. 前記第１インダクタは、前記ＩＣ素子の回路基板に形成されたスパイラルインダクタであり、
    前記第２インダクタの巻軸方向は、前記第１インダクタの巻軸方向に直交している
    請求項１又は２に記載の増幅回路。
  4. 前記第１インダクタは、前記ＩＣ素子の回路基板に形成されたスパイラルインダクタであり、
    前記第２インダクタの巻軸方向は、前記第１インダクタの巻軸方向に平行であり、
    前記第２インダクタの巻き方向は、前記第１インダクタの巻き方向と同じである
    請求項１又は２に記載の増幅回路。
  5. 前記増幅器は、電界効果トランジスタを含む
    請求項１〜４のいずれか１項に記載の増幅回路。
  6. 前記第１インダクタのインダクタンス値は、前記第２インダクタのインダクタンス値以下である
    請求項１〜５のいずれか１項に記載の増幅回路。
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