JP2020155641A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2020155641A
JP2020155641A JP2019053678A JP2019053678A JP2020155641A JP 2020155641 A JP2020155641 A JP 2020155641A JP 2019053678 A JP2019053678 A JP 2019053678A JP 2019053678 A JP2019053678 A JP 2019053678A JP 2020155641 A JP2020155641 A JP 2020155641A
Authority
JP
Japan
Prior art keywords
wiring layer
semiconductor element
semiconductor device
conductive pillar
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019053678A
Other languages
English (en)
Inventor
康男 竹本
Yasuo Takemoto
康男 竹本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019053678A priority Critical patent/JP2020155641A/ja
Priority to TW108130606A priority patent/TW202105672A/zh
Priority to CN201910802324.XA priority patent/CN111725175A/zh
Priority to US16/559,520 priority patent/US20200303299A1/en
Publication of JP2020155641A publication Critical patent/JP2020155641A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】本発明の実施形態は、半導体装置の小型化、薄型化に貢献する。【解決手段】 実施形態の半導体装置１００は、第１面及び第１面と対向する第２面を有する第１配線層１と、第１配線層１の第１面側に搭載された第１半導体素子２と、第１配線層１の第１面側に設けられ、第１半導体素子２の厚さ以上の高さを有する導電性ピラー３と、第３面及び第３面と対向する第４面を有し、導電性ピラー３上に設けられ、第４面側において導電性ピラー３に接合された第２配線層５と、第２配線層５の第３面側に搭載され、第２配線層５と第１ボンディングワイヤ７で接続された第２半導体素子６と、第１配線層１の第１面、第１の半導体素子２、導電性ピラー３及び第２配線層５の第４面を封止する第１封止材４と、第２配線層５の第３面、第２半導体素子６及び第１ボンディングワイヤ７を封止する第２封止材８と、を備える。【選択図】 図１

Description

本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
不揮発性メモリチップを用いた半導体装置において、様々なパッケージレイアウトが検討されている。不揮発性メモリの半導体装置は、大容量化、小型化や読み書きの高速化といった特性が求められている。
特表２０１８−５１４０８８号公報
本発明の実施形態は、半導体装置の小型化、薄型化に貢献する。
実施形態の半導体装置は、第１面及び第１面と対向する第２面を有する第１配線層と、第１配線層の第１面側に搭載された第１半導体素子と、第１配線層の第１面側に設けられ、第１半導体素子の厚さ以上の高さを有する導電性ピラーと、第３面及び第３面と対向する第４面を有し、導電性ピラー上に設けられ、第４面側において導電性ピラーに接合された第２配線層と、第２配線層の第３面側に搭載され、第２配線層と第１ボンディングワイヤで接続された第２半導体素子と、第１配線層の第１面、第１の半導体素子、導電性ピラー及び第２配線層の第４面を封止する第１封止材と、第２配線層の第３面、第２半導体素子及び第１ボンディングワイヤを封止する第２封止材と、を備える。
実施形態に係る半導体装置の断面図。 実施形態に係る半導体装置の製造方法のフローチャート。 実施形態に係る半導体装置の工程図。 実施形態に係る半導体装置の工程図。 実施形態に係る半導体装置の工程図。 実施形態に係る半導体装置の製造方法のフローチャート。 実施形態に係る半導体装置の工程図。 実施形態に係る半導体装置の工程図。 実施形態に係る半導体装置の断面図。 実施形態に係る半導体装置の断面図。 実施形態に係る半導体装置の断面図。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。
（第１実施形態）
図１は実施形態の半導体装置１００の断面図を示す。半導体装置１００は、半導体パッケージである。より具体的には、半導体装置１００は、例えば、いわゆるＢＧＡ−ＳＳＤ（Ball Grid Array-Solid State Drive）である種類の異なる半導体素子が一つのＢＧＡタイプのパッケージとして一体に構成される。
図１の半導体装置１００は、第１配線層１、第１半導体素子２、導電性ピラー３、第１封止材４、第２配線層５、第２半導体素子６、第１ボンディングワイヤ７、第２封止材８と電極部９とを有する。
第１配線層１は、半導体装置１００に設けられていて、第１半導体素子２等を保持している。第１配線層１は、いわゆる再配線層である。第１配線層１は、樹脂層にＣｕ等の導電部材で構成された配線を含む。第１配線層１は、第１面及び第１面と対向する第２面を有する。第１配線層１の第１面は、第１半導体素子２が搭載された面である。第１配線層１の第１面には、導電性ピラー３も形成されている。第１半導体素子２も導電性ピラーも第１配線層１の配線と直接的に接続し、電気的につながっている。第１配線層１の第１面は、封止材４に封止されている。また、第１配線層１の第１面には導電性ピラー３と接続するパッド部と、第１半導体素子２と接続するパッド部が設けられ、第２面には、複数の半球状の電極からなる電極部９が設けられている。電極部はＬＧＡ（land Grid Array）の場合は平坦な電極であってもよく、半導体装置１００の外部と電気的接続がとれればどのようなものでもよい
第１半導体素子２は、第１配線層１の第１面側に搭載されている。第１半導体素子２は、第１配線層１と第２配線層５の間に配置される。第１半導体素子２は、いわゆるフリップチップであり、第１半導体素子２は第１配線層１の第１面側にバンプ電極を有し、バンプ電極と第１配線層１の配線に形成されたパッド部が接続している。第１半導体素子２は、例えば、第２半導体素子６を制御するコントローラ素子である。
導電性ピラー３は、第１配線層１と第２配線層５を接続する配線である。導電性ピラー３は、第１配線層３と第２配線層５との間に配置され、第１配線層３と第２配線層５との両方に直接的に接続する。図１に示すように、少なくとも２個以上の導電性ピラー３が半導体装置１００に含まれ、第１半導体素子２は、導電性ピラー３の間に位置している。導電性ピラー３は、第１配線層１の第１面側の配線と接合し、第２配線層５の第４面と接合している。導電性ピラー３は、例えば、Ｃｕ等の導電性の金属で構成される。導電性ピラー３の高さ（第１配線層１から第２配線層５までの距離）は、第１半導体素子の厚さ以上である。第１配線層１の配線がＣｕで構成され、導電性ピラー３がＣｕで構成されているとき、Ｃｕ同士が接合している。
第１封止材４は、第１配線層１の第１面、第１の半導体素子２、導電性ピラー３及び第２配線層５の第１配線層１側を向く面である第４面を封止する。第１封止材４は、例えば、モールド樹脂である。
第２配線層５は、半導体装置１００に設けられていて、第２半導体素子６等を保持している。第２配線層５は、いわゆる再配線層である。第２配線層５は、導電性ピラー３及び第１ボンディングワイヤ７を介して、第１半導体素子２と第２半導体素子６を接続している。第２配線層５も第１配線層１と同様に、樹脂層に配線が形成された構造を有する。第２配線層５は、第３面及び第３面に対向する第４面を有する。第２配線層５の第３面側には、第２半導体素子６が搭載されている。第２配線層５の第４面側は、導電性ピラー３と接合している。
第２配線層５と導電性ピラー３が半田ボールなどを介さずに直接的に接続することで、半田ボールなどの接合部材の分だけ高さを低くすることが出来る。第１半導体素子側と第２半導体素子側で別々のサブパッケージを製造した後に、これらのサブパッケージを接合させる場合、強度の観点から少なくともいずれか一方のサブパッケージには、例えばガラスエポキシ基板が用いられる。もしも、サブパッケージのいずれにもガラスエポキシ基板などの無機系の配線基板を用いないと、サブパッケージを作製する際に強度が不足するか、サブパッケージを接合する際に強度が不足する。従って、ガラスエポキシ基板などの無機系の配線層を用いないと、サブパッケージを接合して１つのパッケージを得ることは、実用的ではない。実施形態の半導体装置１００は、サブパッケージを接合して得たものではないため、第２配線層５と第１封止材４との間に間隙が生じていない。
第２配線層５と第１半導体素子２を被覆する第１封止材４は、これらの積層方向において、１直線上に並ぶように位置している。また、第１配線層１と第２半導体素子５を封止する第２封止材は、これらの積層方向において、１直線上に並ぶように位置している。
第２半導体素子６は、第２配線層５の第３面側に搭載されている。第２半導体素子６の第２配線層５を向く面と対向する側の面に設けられている電極パッドが第２配線層５と接続している。第２半導体素子６は、第２配線層５と第２封止材８の間に位置している。第２半導体素子６は、例えば、第２配線層５上に設けられたダイアタッチフィルムなどの接着層で固定されている。第２半導体素子６と第２配線層５は、第１ボンディングワイヤ７によって接続されている。第２半導体素子６は、例えば、メモリ素子である。メモリ素子としては、不揮発性メモリ素子又は不揮発性メモリ素子並びに揮発性メモリ素子を組み合わせた形態が挙げられる。不揮発性メモリ素子としては、ＮＡＮＤメモリチップ、相変化メモリチップ、抵抗変化メモリチップ、強誘電体メモリチップや磁気メモリチップ等を用いることができる。揮発性メモリ素子としては、ＤＲＡＭ（Dynamic Random Access Memory）チップ等を用いることが出来る。
第１ボンディングワイヤ７は、第２配線層５と第２半導体素子６を接続する配線である。第１ボンディングワイヤ７は、第２配線層５の配線と接続している。第１ボンディングワイヤ７は、例えばＡｕなどのワイヤである。
第２封止材８は、第２配線層５の第３面、第２半導体素子６及び第１ボンディングワイヤ７を封止している。第２封止材８は、例えば、モールド樹脂である。
電極部９は、第１配線層１の第２面側に設けられた電極である。電極部９は、例えばボールパッド電極である。
次に、半導体装置１００の製造方法について説明する。製造方法の説明において、一部工程図を参照する。半導体装置１００の製造方法は、基板上に第１配線層１、第１半導体素子２、導電性ピラー３及び第１封止材４を設ける第１工程と、第１工程の後に第１封止材４上に第２配線層５、第２半導体素子６、第１ボンディングワイヤ７及び第２封止材８を形成する第２工程と、第２工程の後にガラス基板を剥離させ、基板が剥離された面に、電極部９を形成する工程と、を有する。
図２に半導体装置１００の製造方法のフローチャートを示す。図２のフローチャートに示す製造方法は、半導体装置１００の製造方法の一例である。図２に示すように、半導体装置１００の製造方法は、より具体的には、基板１０上に第１配線層１を形成する工程、第１配線層１上に第１半導体素子２を設置する工程、第１封止材４を形成する工程、第１封止材４にホールＨを形成する工程、ホールＨに導電性材料を埋め込む工程、平坦化する工程、第１封止材４上に第２配線層を５形成する工程、第２配線層５上に第２半導体素子６を設置し、ワイヤボンディングで配線する工程、第２封止材８を形成する工程、反転させ、基板１０を剥離して、電極部９を形成する工程を有する。
まず、基板１０上に第１配線層１を形成する。基板１０上に配線部材を形成し、パターニングを行ない、樹脂層を形成する。樹脂層をさらにパターニングして、さらに導電部材を形成し、パターニングを行なう等して第１配線層１を得る。配線部材の材料は、ＡｌやＣｕを用いてもよい。配線形成にはスパッタリングやメッキを用いても良い。樹脂層は光感光性のポリイミド等を用いてもよい。第１配線層１には第１半導体素子２と接続するパッド部と、導電性ピラー３と接続するパッド部とが形成される。そして、別プロセスで作製した第１半導体素子２を第１配線層１の第１面に設置して、第１配線層１のパッド部と第１半導体素子２のバンプ電極とをフリップチップで接続する。そして、第１封止材４で第１配線層１の第１面と第１半導体素子２を封止し、レーザー加工またはドライエッチング加工するなどして、第１封止材４にホールＨを形成して、図３の工程図に示す部材を得る。
そして、図３の工程図に示す部材のホールＨに導電性ピラー３の材料である導電性材料を埋め込み、導電性ピラー３と第１封止材４とを平坦化して図４の工程図に示す部材を得る。このとき、導電性ピラー３をメッキで形成してもよいし、スクリーン印刷や、インクジェットなどで導電性の材料を穴に埋め込んで形成してもよい。平坦化後、ホールＨ内の導電性材料は、導電性ピラー３となる。導電性材料を埋め込み、導電性ピラー３と第１配線層１を電気的に接続する。より具体的には、第１配線層１の配線材料と導電性ピラー３を接合させる。
また、平坦化しなくても例えば、導電性ピラー３が第１封止材４よりも多少突出している、あるいは窪んでいてもよい。次の第２配線層５を形成する工程において、導電性ピラー３と第２配線層５の配線とが電気的に接続が取れていればよい。
そして、図４の工程図に示す部材の第１封止材４上に第２配線層５を形成して、導電性ピラー３と第２配線層５を電気的に接続する。導電性ピラー３と第１封止材４との上に配線部材を形成し、パターニングを行ない、樹脂層を形成する。樹脂層をさらにパターニングして、さらに導電部材を形成し、パターニングを行なう等して第２配線層５を得る。配線部材の材料は、ＡｌやＣｕを用いてもよい。配線形成にはスパッタリングやメッキを用いても良い。樹脂層は光感光性のポリイミド等を用いてもよい。第２配線層５の第３面には第２半導体素子６に形成されたパッドと接続するパッド部と、第４面には導電性ピラー３と接続するパッド部とが形成される。そして、第２配線層５上に第２半導体素子６を設置し、第２半導体素子６のパッド部と第２配線層５のパッド部とを第１ボンディングワイヤ７で接続させる。第２配線層５と第２半導体素子６とはダイアタッチフィルム等の粘着性のフィルムで接着されてもよいし、液状接着剤等で接着されてもよい。
そして、第２封止材８で、第２配線層５の第３面と、第２半導体素子６と、第１ボンディングワイヤ７とを封止し任意に平坦化処理を行なう。そして、図５の工程図に示すように、基板１０を剥離させる。基板１０を剥離させる前後に得られた部材を反転させてもよい。そして、第１配線層１の基板１０が剥離した面に半球状の電極部９を形成して図１の半導体装置１００を得る。
基板１０には、上記のプロセスにおいて十分な強度を有するものであれば特に限定されず、典型的には、ガラス板を用いることが出来る。他にシリコンでもよい。また、基板１０の上に剥離剤を塗布しておき、第１配線層１と基板１０とを剥離しやすくしてもよい。基板１０に第１配線層１を形成する前に、光吸収性の高い剥離層を形成していてもよい。このとき、基板１０は例えば光透過性であり、基板１０を剥離する際にはレーザ光を基板１０を介して照射し、剥離層の熱分解により剥離してもよい。
また、図６のフローチャートと図７、８の工程図を参照して、半導体装置１００の他の製造方法の一例を説明する。図２に示すように、半導体装置１００の製造方法は、より具体的には、基板１０上に第１配線層１を形成する工程、第１配線層１上に第１半導体素子２を設置する工程、犠牲層１１を形成する工程、犠牲層１１にホールＨを形成する工程、ホールＨに導電性材料を埋め込む工程、犠牲層１１を除去する工程、第１封止材４を形成する工程、平坦化する工程、第１封止材４上に第２配線層を５形成する工程、第２配線層５上に第２半導体素子６を設置し、ワイヤボンディングで配線する工程、第２封止材８を形成する工程、反転させ、基板１０を剥離して、電極部９を形成する工程を有する。
まず、基板１０上に第１配線層１を形成する。基板１０上に配線部材を形成し、パターニングを行ない、樹脂層を形成する。樹脂層をさらにパターニングして、さらに導電部材を形成し、パターニングを行なう等して第１配線層１を得る。そして、別プロセスで作製した第１半導体素子２を第１配線層１の第１面に設置して、第１配線層１と第１半導体素子２の配線を行なう。そして、犠牲層１１を形成する。犠牲層１１をエッチングするなどして、犠牲層１１にホールＨを形成して、図７の工程図に示す部材を得る。
そして、図７の工程図に示す部材のホールＨに導電性ピラー３の材料である導電性材料を埋め込む。そして、犠牲層１１を除去して、図８の工程図に示す部材を得る。このとき、導電性ピラー３をメッキで形成してもよいし、スクリーン印刷や、インクジェットなどで導電性の材料を穴に埋め込んで形成してもよい。
そして、第１封止材４を形成し、平坦化して図４の工程図に示す部材を得る。以降、上記と同様にして図１の半導体装置１００を得る。
（第２実施形態）
第２実施形態の半導体装置は、第１実施形態の半導体装置の変形例である。図９に第２実施形態の半導体装置１０１の断面模式図を示す。図９の半導体装置１０１は、第１半導体素子２の表面と第２配線層５の第４面が接している。第２実施形態の半導体装置１０１と第１実施形態の半導体装置１００では、第１封止材４の厚さが薄く、そして、導電性ピラー３が低くなっている。第１半導体素子２の第２配線層５側の面は、第２配線層５と接しているか接する程度に第１封止材４の厚さは薄くなっている。これらのこと以外は、第１実施形態と第２実施形態で共通する。第１実施形態と第２実施形態で共通する内容の説明は省略される。
第１封止材４を薄くすることで、半導体装置１００の高さを低く抑えることができる。メモリ素子の大容量化やコントローラ素子の高機能化に伴い、メモリのパッケージサイズが大きくなる傾向にあるが、パッケージそのものの大きさの制限もあるため、パッケージサイズを抑えつつ、要求される機能を満たす半導体装置を提供することが出来る。
（第３実施形態）
第３実施形態の半導体装置は、第１実施形態の半導体装置の変形例である。図１０に第３実施形態の半導体装置１０２の断面模式図を示す。図１０の半導体装置１０２は、第２半導体素子６上に搭載された１以上の第３半導体素子１２を有する。第２半導体素子６と第３半導体素子１２は、第２ボンディングワイヤ１３で接続されている。これらのこと以外は、第１実施形態と第３実施形態で共通する。第１実施形態と第３実施形態で共通する内容の説明は省略される。
図１０では、１つの第３半導体素子１２が第２半導体素子６上に設けられているが、２以上の第３半導体素子１２をさらに積層するように設けることが出来る。第２半導体素子６と第３半導体素子１２は、図示しないダイアタッチフィルム等の接着層で接着されている。
第２配線層５の第３面と第３半導体素子１２と第２ボンディングワイヤ１３とが第２封止材８によって封止されている。第２半導体素子６と第３半導体素子１２は同じ機能の半導体素子であることが好ましい。第２半導体素子６及び第３半導体素子１２が例えばメモリ素子である場合、パッケージ高さを抑えつつ、大容量のメモリチップを得ることが出来る。
（第４実施形態）
第４実施形態の半導体装置は、第１実施形態の半導体装置の変形例である。図１１に第４実施形態の半導体装置１０３の断面模式図を示す。第４実施形態の半導体装置１０３は、第２配線層５の第３面上に搭載された第４半導体素子を有する。第４半導体素子１４と第２配線層５は、第３ボンディングワイヤ１５で接続されている。第２配線層５上の第２半導体素子６と第４半導体素子１４は、並んで搭載されている。第４半導体素子及び第３ボンディングワイヤ１５も第２封止材８に封止されている。これらのこと以外は、第１実施形態と第４実施形態で共通する。第１実施形態と第４実施形態で共通する内容の説明は省略される。
第２半導体素子６と第４半導体素子１４は、同じ素子でもよいし、異なる素子でもよい。例えば、第２半導体素子６にＮＡＮＤメモリを用い、第４半導体素子１５にＤＲＡＭを用いることが出来る。ＮＡＮＤは読み書きがＤＲＡＭと比べて遅いので、ＤＲＡＭをキャッシュとして用いることで、半導体装置１００の読み書きを高速化することが出来る。第２半導体素子６も第４半導体素子１４も第３実施形態の半導体装置１０２のように積層させることができ、かかる構造は、大容量化の観点から好ましい。例えば、第２半導体素子６と第４半導体素子１４の両方にＮＡＮＤメモリを用い、第２半導体素子６と第４半導体素子１４に交互に書き込むことで、書き込み速度を向上させることが出来る。第４実施形態の半導体装置１０３も、パッケージ高さを抑えつつ大容量や高速読み書きといった機能の両立させることができる。
以下に実施形態の半導体装置１００〜１０３を作製する方法の変形例を複数示す。
導電性ピラー３を形成してから第１封止材４で第１配線層１の第１面と第１半導体素子２と導電性ピラー３を封止し、その後平坦化して図４の工程図に示す部材を得てもよい。このとき導電性ピラー３は既知の電解メッキ法にて形成してもよい。
導電性ピラー３が形成されるべき位置に犠牲層ピラーを形成してから第１封止材４で第１配線層１の第１面と第１半導体素子２と犠牲層ピラーを封止し、その後平坦化して、犠牲層を溶解して図３の工程図に示す部材を得てもよい。
他にも様々な手法で図３や図４に示す部材を得ることができる。
導電性ピラー３はＣｕの他、Ｎｉ、Ａｕ等のメッキで形成されていてもよい。またＡｇペースト等の導電性様々な導電性ペーストを埋め込みこむことで形成されていてもよい。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０１〜１０３…半導体装置
１…第１配線層
２…第１半導体素子
３…導電性ピラー
４…第１封止材
５…第２配線層
６…第２半導体素子
７…第１ボンディングワイヤ
８…第２封止材
９…電極部
１０…基板
１１…犠牲層
１２…第３半導体素子
１３…第２ボンディングワイヤ
１４…第４半導体素子
１５…第３ボンディングワイヤ

Claims (5)

  1. 第１面及び前記第１面と対向する第２面を有する第１配線層と、
    前記第１配線層の前記第１面側に搭載された第１半導体素子と、
    前記第１配線層の前記第１面側に設けられ、前記第１半導体素子の厚さ以上の高さを有する導電性ピラーと、
    第３面及び前記第３面と対向する第４面を有し、導電性ピラー上に設けられ、前記第４面側において前記導電性ピラーに接合された第２配線層と、
    前記第２配線層の前記第３面側に搭載され、前記第２配線層と第１ボンディングワイヤで接続された第２半導体素子と、
    前記第１配線層の第１面、前記第１の半導体素子、前記導電性ピラー及び前記第２配線層の第４面を封止する第１封止材と、
    前記第２配線層の第３面、前記第２半導体素子及び前記第１ボンディングワイヤを封止する第２封止材と、
    を備えた半導体装置。
  2. 前記第１半導体素子は、コントローラ素子であり、
    前記第２半導体素子は、メモリ素子である請求項１に記載の半導体装置。
  3. 前記第２半導体素子上に１以上搭載された第３半導体素子であるメモリ素子をさらに有し、
    前記第２半導体素子と前記第３半導体素子は、第２ボンディングワイヤで接続された請求項２に記載の半導体装置。
  4. 前記第２配線層の前記第３面上に搭載された第４半導体素子であるメモリ素子をさらに有し、
    前記第４半導体素子と前記第２配線層は、第３ボンディングワイヤで接続された請求項２に記載の半導体装置。
  5. ガラス基板上に第１配線層、第１半導体素子、導電性ピラー及び第１封止材を設ける第１工程と、
    第１工程の後に前記第１封止材上に第２配線層、第２半導体素子、第１ボンディングワイヤ及び第２封止材を形成する第２工程と、
    第２工程の後に前記基板を剥離させ、前記基板が剥離された面に、電極部を形成する工程と、
    を有する半導体装置の製造方法。
JP2019053678A 2019-03-20 2019-03-20 半導体装置及び半導体装置の製造方法 Pending JP2020155641A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019053678A JP2020155641A (ja) 2019-03-20 2019-03-20 半導体装置及び半導体装置の製造方法
TW108130606A TW202105672A (zh) 2019-03-20 2019-08-27 半導體裝置及半導體裝置之製造方法
CN201910802324.XA CN111725175A (zh) 2019-03-20 2019-08-28 半导体装置及半导体装置的制造方法
US16/559,520 US20200303299A1 (en) 2019-03-20 2019-09-03 Semiconductor Device and Method of Manufacturing Semiconductor Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019053678A JP2020155641A (ja) 2019-03-20 2019-03-20 半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2020155641A true JP2020155641A (ja) 2020-09-24

Family

ID=72513709

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019053678A Pending JP2020155641A (ja) 2019-03-20 2019-03-20 半導体装置及び半導体装置の製造方法

Country Status (4)

Country Link
US (1) US20200303299A1 (ja)
JP (1) JP2020155641A (ja)
CN (1) CN111725175A (ja)
TW (1) TW202105672A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114975418A (zh) * 2022-04-29 2022-08-30 盛合晶微半导体(江阴)有限公司 三维扇出型内存的pop封装结构及其封装方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114975418A (zh) * 2022-04-29 2022-08-30 盛合晶微半导体(江阴)有限公司 三维扇出型内存的pop封装结构及其封装方法
CN114975418B (zh) * 2022-04-29 2024-02-27 盛合晶微半导体(江阴)有限公司 三维扇出型内存的pop封装结构及其封装方法

Also Published As

Publication number Publication date
CN111725175A (zh) 2020-09-29
TW202105672A (zh) 2021-02-01
US20200303299A1 (en) 2020-09-24

Similar Documents

Publication Publication Date Title
JP5529371B2 (ja) 半導体装置及びその製造方法
JP2008166373A (ja) 半導体装置およびその製造方法
JP2008166439A (ja) 半導体装置およびその製造方法
US7858520B2 (en) Semiconductor package with improved size, reliability, warpage prevention, and heat dissipation and method for manufacturing the same
JP2015177061A (ja) 半導体装置の製造方法および半導体装置
WO2014175133A1 (ja) 半導体装置及びその製造方法
US9972560B2 (en) Lead frame and semiconductor device
JP4930699B2 (ja) 半導体装置
JP2009049118A (ja) 半導体素子とそれを用いた半導体パッケージ
JP5547703B2 (ja) 半導体装置の製造方法
JP2020155641A (ja) 半導体装置及び半導体装置の製造方法
JP4602223B2 (ja) 半導体装置とそれを用いた半導体パッケージ
JP6486855B2 (ja) 半導体装置および半導体装置の製造方法
JP5068133B2 (ja) 半導体チップ積層構造体及び半導体装置
KR100650728B1 (ko) 스택 패키지 및 그 제조방법
JP2004006670A (ja) スペーサ付き半導体ウェハ及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2007173655A (ja) 半導体装置
JP4881369B2 (ja) 半導体装置の製造方法
KR101096441B1 (ko) 박형 패키지 및 이를 이용한 멀티 패키지
JP2006013555A (ja) 半導体装置
JP2006040983A (ja) 半導体装置の製造方法
JP4473668B2 (ja) 半導体装置およびその製造方法
TWI514483B (zh) 可堆疊半導體封裝構造之平板模封方法
JP2023088006A (ja) 半導体装置及び半導体装置の製造方法
TW202023003A (zh) 雙晶片記憶體封裝