JP2020155557A - 半導体ユニット、半導体モジュール及び半導体装置 - Google Patents
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Abstract
Description
なお、非特許文献1には、半波整流回路として機能する2素子入り半導体モジュールを並列に配置して大電流容量化を図った電力用半導体装置が開示されている。
また、特許文献8には、ケースの互いに反対側に位置する2つの辺側に、同一機能の2つの電極をそれぞれ配置した半導体モジュールを直列に接続した半導体装置が開示されている。
<半導体ユニット>
まず、本発明の第1実施形態に係る半導体ユニットについて説明する。この第1実施形態では、トランジスタチップの第1主電極をドレイン電極とし、第2主電極をソース電極として説明する。
制御端子7cは、一端側が樹脂封止体9の凹部17cの底部から突出している。補助端子7dは、一端側が樹脂封止体9の凹部17dの底部から突出している。
3層目の配線層22cには、図5に示すように、制御端子7cと第5導電ポスト5eとを電気的に接続するゲート配線22c1や、補助端子7dと第6導電ポスト5fとを電気的に接続する補助ソース配線22c2等が設けられている。
図2に示すように、第1実施形態の半導体ユニット1は、樹脂封止体9の一方の短辺9a側に「D端子(第1主回路端子7a1)−S端子(第2主回路端子7b1)−D端子(第1主回路端子7a2)」が配置され、樹脂封止体9の他方の辺9b側に「S端子(第2主回路端子7b2)−D端子(第1主回路端子7a3)−S端子(第2主回路端子7b3)」が配置されている。したがって、この第1実施形態では、一例として、樹脂封止体9の一方の短辺9a側の第1主回路端子7a1及び7a2を正極、樹脂封止体9の他方の短辺9b側の第2主回路端子7b2及び7b3を負極として直流電圧を印加する場合について説明する。
次に、第1実施形態に係る半導体ユニット1を2つ備えた第1半導体モジュール2A及び第2半導体モジュール2Bについて説明する。
まず、第1半導体モジュール1Aについて説明する。
図7及び図8に示すように、第1実施形態に係る第1半導体モジュール2Aは、第1実施形態に係る半導体ユニット1を第1半導体ユニット1a及び第2半導体ユニット1bとして備えている。この第1半導体モジュール1Aは、第1実施形態に係る第1半導体ユニット1a及び第2半導体ユニット1bを備えた2素子入り半導体モジュールであり、第1半導体ユニット1aを上アーム、第2半導体ユニット1bを下アームとする半波整流回路として使用可能である。
また、第1半導体モジュール2Aは、第2半導体ユニット1bの第2端子配列(他方の短辺9b側)の第2主回路端子7b(7b2,7b3)に一端側が電気的にかつ機械的に接続され、他端側に負極外部端子32A(N)が設けられた負極連結部32を備えている。
また、第1半導体モジュール2Aは、一端側が第1半導体ユニット1aの第1端子配列(一方の短辺9a側)の第2主回路端子7b(7b1)に電気的にかつ機械的に接続され、他端側が第2半導体ユニット1bの第2端子配列(他方の短辺9b側)の第1主回路端子7a(7a3)に電気的にかつ機械的に接続された中間連結部33aを備えている。
負極連結部32は、正極連結部31に平行に近接して配置され、第1半導体ユニット1aの第2端子配列側(他方の短辺9b側)に向かって延伸している。出力連結部33は、第2半導体ユニット1bの第1端子配列側(一方の短辺9a側)において、樹脂封止体9から垂直方向(Z方向)に向かって延伸している。
正極連結部31及び負極連結部32は、各々の主面が互いに離間して対面するように配置され、かつ各々の主面が第1半導体ユニット1aの上面(樹脂封止体9の上面)と平行に配置されている。
第1実施形態に係る第2半導体モジュール2Bは、図10に示すように、第1実施形態に係る半導体ユニット1を第3半導体ユニット1c及び第4半導体ユニット1dとして備えている。この第2半導体モジュール2Bは、第3半導体ユニット1c及び第4半導体ユニット1dを備えた2素子入り半導体モジュールであり、第3半導体ユニット1cを下アーム、第4半導体ユニット1dを上アームとする半波整流回路として使用可能である。
また、第2半導体モジュール2Bは、第3半導体ユニット1cの第2端子配列(他方の短辺9b側)の第2主回路端子7b(7b2,7b3)に一端側が電気的にかつ機械的に接続され、他端側に負極外部端子62A(N)が設けられた負極連結部62’を備えている。
また、第2半導体モジュール2Bは、一端側が第3半導体ユニット1cの第2端子配列(他方の短辺9b側)の第1主回路端子7a(7a3)に電気的にかつ機械的に接続され、他端側が第4半導体ユニット1dの第1端子配列(一方の短辺9a側)の第2主回路端子7b(7b1)に電気的にかつ機械的に接続された中間連結部33a’を備えている。
負極連結部62’は、正極連結部61’に平行に近接して配置され、第3半導体ユニット1cの第1端子配列側(辺9a側)に向かって延伸している。出力連結部33’は、第4半導体ユニット1dの第2端子配列側(他方の短辺9b側)において、樹脂封止体9から垂直方向(Z方向)に向かって延伸している。
正極連結部61’及び負極連結部62’は、各々の主面が互いに離間して対面するように配置され、かつ各々の主面が第3半導体ユニット1cの上面(樹脂封止体9の上面)と平行に配置されている。
なお、2つの半導体ユニット1に跨って、同一機能の主回路端子(第1主回路端子同士,第2主回路端子同士)を最短距離で接続することも可能である。
次に、第1実施形態に係る第1半導体モジュール2A及び第2半導体モジュール2Bを備えた半導体装置3Aについて、図12〜図15を用いて説明する。
図12及び図13に示すように、第1実施形態に係る半導体装置3Aは、第1半導体モジュール2A及び第2半導体モジュール2Bを樹脂封止体9の短手方向(Y方向)に並列配置したモジュール配置構成になっている。そして、第1半導体モジュール2A及び第2半導体モジュール2Bは、第1半導体モジュール2Aの上アームである第1半導体ユニット1aと、第2半導体モジュール2Bの下アームである第3半導体ユニット1cとが樹脂封止体9の短手方向において互いに隣り合い、かつ第1半導体モジュール2Aの下アームである第2半導体ユニット1bと、第2半導体モジュール2Bの上アームである第4半導体ユニット1dとが樹脂封止体9の短手方向において互いに隣り合うように配置されている。
図15のP1端子、N1端子及びU1端子が、図13の第1半導体モジュール2Aの正極外部端子31A、負極外部端子32A及び出力外部端子33Aにそれぞれ対応する。図15のG1端子及びS1a端子が、図16に示す第1半導体モジュール2Aの制御外部端子34及び補助外部端子35にそれぞれ対応する。そして、第1半導体モジュール2Aの制御外部端子34は、図12及び図13に示す第1半導体モジュール2Aの第1及び第2半導体ユニット1a,1bの各々の制御端子7cに電気的に接続されている。そして、第1半導体モジュール2Aの補助外部端子35は、図12及び図13に示す第1半導体モジュール2Aの第1及び第2半導体ユニット1a,1bの各々の補助端子7dに電気的に接続されている。
また、第1実施形態に係る半導体装置3Aでは、第1及び第2半導体モジュール2A,2Bにおいて、正極連結部31,61’と負極連結部32,62’との間の相互インダクタンスも低減することができる。
さらに、第1実施形態に係る半導体装置3Aでは、第1半導体モジュール2Aと第2半導体モジュール2Bとの間の相互インダクタンス増加をキャンセルすることができる。
図18に示すように、実施例では、正極外部端子(P)−負極外部端子(N)間のインダクタンスが比較例と比較して明らかに小さくなっている。
したがって、第1実施形態に係る第1及び第2半導体モジュール2A,2B並びに半導体装置3Aにおいては、低インダクタンス化に有効であることが確かめられた。
次に、第2実施形態に係る半導体装置3Bについて、図19を用いて説明する。なお、図19では、後述する正極連結部51,51’、負極連結部52,52’、出力連結部53,53’、中間連結部53a,53a’などを簡略化して示している。
また、第3半導体モジュール2Cは、第6半導体ユニット1fの第1端子配列(一方の短辺9a側)の第2主回路端子7b(7b1)に一端側が電気的にかつ機械的に接続され、他端側に負極外部端子(N)が設けられた負極連結部52を備えている。
また、第3半導体モジュール2Cは、一端側が第5半導体ユニット1eの第1端子配列(一方の短辺9a側)の第2主回路端子7b1に電気的にかつ機械的に接続され、他端側が第6半導体ユニット1fの第1端子配列(一方の短辺9a側)の第1主回路端子7a(7a1,7a2)に電気的にかつ機械的に接続された中間連結部53aを備えている。
負極連結部52は、第1実施形態の負極連結部32と同様に、正極連結部51に平行に近接して配置され、第5半導体ユニット1eの第2端子配列側(他方の辺9b側)に向かって延伸している。
出力連結部53は、第1実施形態の出力連結部33と同様に、第6半導体ユニット1fの第2端子配列側(他方の辺9b側)において、樹脂封止体9から垂直方向(Z方向)に向かって延伸している。
また、第4半導体モジュール2Dは、第7半導体ユニット1gの第2端子配列の第2主回路端子7b2,7b3に一端側が接続され、他端側に負極外部端子(N)が設けられた負極連結部52’を備えている。
また、第4半導体モジュール2Dは、第7半導体ユニット1gの第2端子配列(短辺9b側)の第1主回路端子7a3、及び、第8半導体ユニット1hの第2端子配列(短辺9b側)の第2主回路端子7b2,7b3に電気的に接続された中間連結部53a’を備えている。
図示しない負極連結部は、正極連結部に平行に近接して配置され、第7半導体ユニット1gの第1端子配列側(一方の短辺9a側)に向かって延伸している。
出力連結部53’は、第8半導体ユニット1hの第1端子配列側(一方の短辺9a側)において、樹脂封止体9から垂直方向(Z方向)に向かって延伸している。
正極連結部51’及び負極連結部52’は、各々の主面が互いに離間して対面するように配置され、かつ各々の主面が第7半導体ユニット1gの上面(樹脂封止体9の上面)と平行に配置されている。
このように、上記の実施形態の開示の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本発明に含まれ得ることが明らかとなろう。又、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。
1a 第1半導体ユニット
1b 第2半導体ユニット
1c 第3半導体ユニット
1d 第4半導体ユニット
2A 第1半導体モジュール
2B 第2半導体モジュール
2C 第3半導体モジュール
2D 第4半導体モジュール
3A,3B 半導体装置
3a,3b,3c,3d,3e,3f,3g,3h,3i,3j トランジスタチップ(半導体チップ)
4a,4b,4c,4d,4e,4f,4g,4h ダイオードチップ
5a 第1導電ポスト
5b 第2導電ポスト
5c 第3導電ポスト
5d 第4導電ポスト
5e 第5導電ポスト
5f 第6導電ポスト
7a,7a1,7a2,7a3 第1主回路端子
7b,7b1,7b2,7b3 第2主回路端子
7c 制御端子
7d 補助端子
9 樹脂封止体
9a,9b,9c,9d 辺
10 絶縁回路基板
10a,10b,10c,10d 辺
11 絶縁板
12a 第1導体層
12b 第2導体層
12c1,12c2 第3導体層
13 第4導体層
17a1,17a2,17a3 凹部
17b1,17b2,17b3 凹部
17c,17d 凹部
20 配線基板
21a,21b 絶縁基板
22a,22b,22c 配線層
22c1 ゲート配線
22c2 補助ソース配線
31,31’ 正極連結部
31A 正極外部端子(P)
32 32’負極連結部
32A 負極外部端子(N)
33,33’ 出力連結部
33a,33a’ 中間連結部
33A 出力外部端子(U)
34 制御外部端子
35 補助外部端子
44 制御端子連結配線
45 補助端子連結配線
51,51’ 正極連結部
52,52’ 負極連結部
53,53’ 出力連結部
53a,53a’ 中間連結部
61,61’ 正極連結部
61A 正極外部端子(P)
62 62’負極連結部
62A 負極外部端子(N)
Tr スイッチング素子
Di 整流素子
D ドレイン電極
S ソース電極
G ゲート電極
Sa 補助ソース電極
Claims (14)
- 第1主電極及び第2主電極を有するトランジスタチップと、
前記トランジスタチップの前記第1主電極と電気的に接続された第1主回路端子と、
前記トランジスタチップの前記第2主電極と電気的に接続された第2主回路端子と、
前記トランジスタチップ、前記第1及び第2主回路端子を、前記第1及び第2主回路端子の各々の一部を除いて封止し、一方向において互いに反対側に位置する2つの辺を有する封止体と、を備え、
前記第1主回路端子は、前記封止体の前記2つの辺のうちの一方の辺の両隅部及び他方の辺の中央部にそれぞれ配置され、
前記第2主回路端子は、前記封止体の前記一方の辺の中央部及び前記他方の辺の両隅部にそれぞれ配置されていることを特徴とする半導体ユニット。 - 互いに反対側に位置する2つの面のうちの一方の面に前記第1主電極、他方の面に前記第2主電極が設けられた複数の前記トランジスタチップと、
前記複数のトランジスタチップの各々の前記第1主電極と電気的に接続され、前記封止体の前記一方の辺と同一側の一方の辺の両隅部、及び前記封止体の前記他方の辺と同一側の他方の辺の突出した中央部が前記一方向に沿って突出する第1導体層と、
前記第1導体層の前記一方の辺の突出した両隅部の間に配置された第2導体層と、
前記第1導体層の前記他方の辺の突出した中央部を挟むようにして当該中央部の両側にそれぞれ配置された第3導体層と、
前記複数のトランジスタチップの前記第2主電極側に配置され、前記複数のトランジスタチップの前記第2主電極、前記第2及び第3導体層と電気的に接続された配線層を有する配線基板と、を更に備え、
前記封止体の前記一方の辺の両端部及び前記他方の辺の中央部にそれぞれ配置された前記第1主回路端子は、前記第1導体層を介して前記複数のトランジスタチップの前記第1主電極と電気的に接続され、
前記封止体の前記一方の辺の中央部に配置された前記第2主回路端子は、前記第2導体層及び前記配線層を介して前記トランジスタチップの前記第2主電極と電気的に接続され、
前記封止体の前記他方の辺の両隅部に配置された前記第2主回路端子は、前記第3導体層及び前記配線層を介して前記トランジスタチップの前記第2主電極と電気的に接続されていることを特徴とする請求項1に記載の半導体ユニット。 - 前記複数のトランジスタチップは、前記一方向に沿う複数の列で配置されていることを特徴とする請求項2に記載の半導体ユニット。
- 前記第2導体層及び第3導体層は、前記複数のトランジスタチップのそれぞれの列の延長線上において前記配線層と導電接続されていることを特徴とする請求項3に記載の半導体ユニット。
- 前記複数のトランジスタチップの前記第2主電極と前記配線層とを接続する第1導電ポストと、
前記第2導体層と前記配線層とを接続する第2導電ポストと、
前記第3導体層と前記配線層とを接続する第3導電ポストと、
を更に備えていることを特徴とする請求項2から4の何れか一項に記載の半導体ユニット。 - 前記トランジスタチップの列の間に列状に配置され、前記トランジスタチップと電気的に逆並列に接続された複数のダイオードチップを更に備えていることを特徴とする請求項3から5の何れか一項に記載の半導体ユニット。
- 請求項1から6の何れか一項に記載の半導体ユニットを第1半導体ユニット及び第2半導体ユニットとして2つ備え、
前記第1及び第2半導体ユニットは、前記第1半導体ユニットの前記封止体の前記一方の辺側と、前記第2半導体ユニットの前記封止体の前記他方の辺側とが互いに向かい合って配置され、
更に、前記第1半導体ユニットの前記封止体の前記一方の辺側に配置された前記第1主回路端子に一端側が接続され、他端側に正極外部端子が設けられた正極連結部と、
前記第2半導体ユニットの前記封止体の前記他方の辺側に配置された前記第2主回路端子に一端側が接続され、他端側に負極外部端子が設けられた負極連結部と、
前記第2半導体ユニットの前記封止体の前記一方の辺側に配置された前記第1主回路端子に一端側が接続され、他端側に出力外部端子が設けられた出力連結部と、
前記第1半導体ユニットの前記封止体の前記一方の辺側に配置された前記第2主回路端子、及び前記第2半導体ユニットの前記封止体の前記他方の辺側に配置された前記第1主回路端子に接続された中間連結部と、
を備えていることを特徴とする半導体モジュール。 - 前記正極連結部と前記負極連結部とが、互いに離間して対面するように配置されていることを特徴とする請求項7に記載の半導体モジュール。
- 請求項1から6の何れか一項に記載の半導体ユニットを第3半導体ユニット及び第4半導体ユニットとして2つ備え、
前記第3及び第4半導体ユニットは、前記第3半導体ユニットの前記封止体の前記他方の辺側と、第4半導体ユニットの前記封止体の前記一方の辺側とが互いに向かい合うようにして配置され、
更に、前記第4半導体ユニットの前記封止体の前記一方の辺側に配置された前記第1主回路端子に一端側が接続され、他端側に正極外部端子が設けられた正極連結部と、
前記第3半導体ユニットの前記封止体の前記他方の辺側に配置された前記第2主回路端子に一端側が接続され、他端側に負極外部端子が設けられた負極連結部と、
前記第4半導体ユニットの前記封止体の前記他方の辺側に配置された前記第2主回路端子に一端側が接続され、他端側に出力外部端子が設けられた出力連結部と、
前記第3半導体ユニットの前記封止体の前記他方の辺側に配置された前記第1主回路端子、及び、前記第4半導体ユニットの前記封止体の前記一方の辺側に配置された前記第2主回路端子に電気的に接続された中間連結部と、
を備えていることを特徴とする半導体モジュール。 - 前記正極連結部と前記負極連結部とが、互いに離間して対面するように配置されていることを特徴とする請求項9に記載の半導体モジュール。
- 請求項1から6の何れか一項に記載の半導体ユニットを第5半導体ユニット及び第6半導体ユニットとして2つ備え、
前記第5半導体ユニット及び前記第6半導体ユニットは、前記第5半導体ユニットの前記封止体の一方の辺側と前記第6半導体ユニットの前記封止体の一方の辺側とが互いに向かい合うようにして配置されていることを特徴とする半導体モジュール。 - 請求項1から6の何れか一項に記載の半導体ユニットを第7半導体ユニット及び第8半導体ユニットとして2つ備え、
前記第7半導体ユニット及び前記第8半導体ユニットは、前記第7半導体ユニットの前記封止体の他方の辺側と前記第8半導体ユニットの前記封止体の他方の辺側とが互いに向かい合うようにして配置されていることを特徴とする半導体モジュール。 - 請求項7又は8に記載の半導体モジュールを第1半導体モジュールとし、請求項9又は10に記載の半導体モジュールを第2半導体モジュールとして備え、
前記第1半導体モジュール及び前記第2半導体モジュールは、前記第1半導体モジュールの前記第1半導体ユニットと前記第2半導体モジュールの前記第3半導体ユニットとが隣り合い、前記第1半導体モジュールの前記第2半導体ユニットと前記第2半導体モジュールの前記第4半導体ユニットとが隣り合うようにして配置されていることを特徴とする半導体装置。 - 請求項11に記載の半導体モジュールを第3半導体モジュールとし、請求項12に記載の半導体モジュールを第4半導体モジュールとして備え、
前記第3半導体ジュール及び前記第4半導体モジュールは、前記第3半導体モジュールの前記第5半導体ユニットと前記第4半導体モジュールの前記第7半導体ユニットとが隣り合い、前記第3半導体モジュールの前記第6半導体ユニットと前記第4半導体モジュールの第8半導体ユニットとが隣り合うようにして配置されていることを特徴とする半導体装置。
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