JP2020150602A - 半導体装置及び電力変換装置 - Google Patents

Abstract

【課題】高速での電流遮断が可能であり、かつ、電流導通損失の低減が可能な半導体装置を得る。【解決手段】半導体装置３００は、基板上の第１配線パターンＰ２上に設けられる他励式の第１半導体スイッチング素子サイリスタ１と、基板上の第２配線パターンＭ２上に設けられ第１半導体スイッチング素子サイリスタ１に直列接続される自励式の第２半導体スイッチング素子ＭＯＳＦＥＴ２とで構成される直列回路部を、少なくとも１つ備えると共に、基板上の第１配線パターンＰ２上に設けられ、直列回路部に並列接続される自励式の第３半導体スイッチング素子ＩＧＢＴ３を備える。【選択図】図７

Description

本発明は、複合半導体スイッチを備えた半導体装置及び電力変換装置に関する。

短絡等の異常が生じた場合に回路を保護する電流遮断器として、最もシンプルな構成として機械式のスイッチが知られている。しかしながら、機械式のスイッチの場合、バネ等の機構の反応速度に起因して、電流の遮断時にアークが発生するおそれがあり、アークを介して短絡電流が流れてしまう。対策として、機械式スイッチと並列に半導体スイッチを接続した構成を採用する電流遮断器が知られている（例えば、特許文献１参照）。

半導体スイッチを並列に接続した構成の場合、電流遮断動作時に、並列に接続された半導体スイッチ側に電流を転流させることで、機械式スイッチでアークを発生させないようにしている。しかしながら、この構成の場合は、機械式スイッチをオフし、次に半導体スイッチをオフするといった順序を守る必要があるので、電流遮断に比較的時間を要していた。

そこで、複数の半導体素子を並列に接続し、一の素子にスイッチングの役割、他方の素子に定常時での電流導通損失の低減の役割を分担させる構成が知られている。この種の構成に関し、さらに、耐圧が低いが高速スイッチングが可能な半導体素子を配置し、当該半導体素子のオン、オフで電流の導通経路を一の素子、あるいは他方の素子に切り替える技術が提案されている（例えば、特許文献２）。また、定常時の電流導通損失の低減の役割を担う素子に、例えば電流容量が比較的大きく電流導通損失が比較的小さいサイリスタやトライアックを採用したり、双方向の電流の導通を許容して交流電流に対応したものも提案されている（例えば、特許文献３乃至６参照）。

特許第５６２８１８４号公報 特開２０１１−１３５７５８号公報 特開２００５−１９２３５４号公報 特開２００６−５０６９７号公報 特開２００８−５４４６８号公報 特開２００９−８１９６９号公報

複数の半導体スイッチング素子を採用した構成について、例えば特許文献６に記載の構成では、電流がＩＧＢＴ（Insulated Gate Bipolar Transistor）とＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）との２つの半導体スイッチング素子を流れるので、電流導通損失は半導体スイッチング素子２つ分であり、さらに電流導通損失を低減したいという要望があった。また、半導体スイッチング素子の一般的な特性として、スイッチング速度とオン抵抗とはトレードオフの関係にある。そのため、例えばスイッチング速度の速い半導体スイッチング素子を採用するとスイッチング損失は低減できるがオン抵抗が大きくなるので電流導通損失が大きくなる。すなわち、従来技術では、高速での電流遮断と電流導通損失の低減との両立が困難であった。

本発明は上記実情を鑑みてなされたもので、その目的は、高速での電流遮断が可能であり、かつ、電流導通損失を低減可能な半導体装置を提供することである。

上述した課題を解決し、目的を達成するため、本発明に係る半導体装置は、基板上の第１配線パターン上に設けられる他励式の第１半導体スイッチング素子と、前記基板上の第２配線パターン上に設けられ前記第１半導体スイッチング素子に直列接続される自励式の第２半導体スイッチング素子とで構成される１以上の第１の直列回路部を備える。

本発明によれば、高速での電流遮断が可能であり、かつ、電流導通損失の低減が可能である。

本発明の実施の形態１に係る複合半導体スイッチの要部構成を示す回路図 本発明の実施の形態１に係る複合半導体スイッチの全体構成を示す回路図 本発明の実施の形態１に係る複合半導体スイッチの動作を説明するための波形図 本発明の実施の形態１に係る複合半導体スイッチの動作を説明するための概要図 本発明の実施の形態１に係る半導体装置の構成を示す第１図 本発明の実施の形態１に係る半導体装置の構成を示す第２図 本発明の実施の形態１に係る半導体装置の構成を示す第３図 本発明の実施の形態１の変形例に係る半導体装置の構成を示す第１断面図 本発明の実施の形態１の変形例に係る半導体装置の構成を示す第２断面図 本発明の実施の形態１の変形例に係る半導体装置の構成を示す第３断面図 本発明の実施の形態１の変形例に係る半導体装置に流れる電流経路を説明するための第１図 本発明の実施の形態１の変形例に係る半導体装置に流れる電流経路を説明するための第２図 本発明の実施の形態２に係る複合半導体スイッチの要部構成を示す回路図 図１１に示す複合半導体スイッチを備えた半導体装置の構成を示す第１図 図１１に示す複合半導体スイッチを備えた半導体装置の構成を示す第２図 図１１に示す複合半導体スイッチを備えた半導体装置の構成を示す第３図 本発明の実施の形態３に係る複合半導体スイッチの要部構成を示す第１回路図 本発明の実施の形態３に係る複合半導体スイッチの要部構成を示す第２回路図 図１５に示す複合半導体スイッチを備えた半導体装置の構成を示す第１図 図１５に示す複合半導体スイッチを備えた半導体装置の構成を示す第２図 図１５に示す複合半導体スイッチを備えた半導体装置の構成を示す第３図 本発明の実施の形態３の変形例に係る半導体装置の第１断面図 本発明の実施の形態３の変形例に係る半導体装置の第２断面図 本発明の実施の形態３の変形例に係る半導体装置の第３断面図 図１８に示される回路を示す図 本発明の実施の形態３の変形例に係る半導体装置の第４断面図 本発明の実施の形態３の変形例に係る半導体装置の第５断面図 本発明の実施の形態３の変形例に係る半導体装置の第６断面図 図１８に示される回路を示す図

以下、本発明の実施の形態に係る半導体装置及び電力変換装置について、図面を参照して詳細に説明する。本発明の特徴の一つは、高速での電流遮断が可能であり、かつ、電流導通損失の低減を可能にした回路構成を採用した点である。

（実施の形態１）
以下では、まず本実施の形態１に係る半導体装置に設けられる複合半導体スイッチの構成及び動作について説明し、その後に半導体装置の構成について説明する。

（複合半導体スイッチの構成）
図１は本発明の実施の形態１に係る複合半導体スイッチの要部構成を示す回路図である。図２は本発明の実施の形態１に係る複合半導体スイッチの全体構成を示す回路図である。複合半導体スイッチ１００は、第１半導体スイッチング素子である他励式のサイリスタ１と、サイリスタ１と直列接続される自励式の第２半導体スイッチング素子であるＭＯＳＦＥＴ２と、サイリスタ１とＭＯＳＦＥＴ２とで構成される直列回路部に並列接続される自励式の第３半導体スイッチング素子であるＩＧＢＴ３とを備える。

サイリスタ１は、オン抵抗が比較的低く、電流導通損失が比較的小さい半導体スイッチング素子である。サイリスタ１のアノードＡは電流遮断器２００の入力端ＩＮに接続される。入力端ＩＮは、主回路の正極導体に接続される。正極導体については後述する。

サイリスタ１のカソードＫはＭＯＳＦＥＴ２のドレインＤと図２に示される制御回路４の駆動回路４３に接続される。サイリスタ１のゲートＧ２は、図２に示される制御回路４の駆動回路４３に接続される。

ＭＯＳＦＥＴ２は、第１及び第２半導体スイッチング素子と比較して、スイッチング速度が高速な半導体スイッチング素子である。ＭＯＳＦＥＴ２は、例えば、耐圧が数１０Ｖクラスの場合オン、抵抗が数ミリオーム或いはそれ以下の低耐圧ＭＯＳＦＥＴである。ＭＯＳＦＥＴ２には、ボディダイオードが内蔵され、又はダイオードが逆並列に接続されている。ＭＯＳＦＥＴ２のドレインＤは、サイリスタ１のカソードＫに接続される。ＭＯＳＦＥＴ２のソースＳは、電流遮断器２００の出力端ＯＵＴに接続される。出力端ＯＵＴは、主回路の負極接点に接続される。負極接点については後述する。ＭＯＳＦＥＴ２のゲートＧ３は、制御回路４の駆動回路４３に接続される。

サイリスタ１とＭＯＳＦＥＴ２とで直列回路部が形成される。この直列回路部は、複合半導体スイッチ１００における主導通部１１を形成する。ＭＯＳＦＥＴ２は、複合半導体スイッチ１００における電流経路を切り替えるための素子であり、その動作の詳細については、後述する。

ＩＧＢＴ３は、サイリスタ１と比較してスイッチング速度が高速の半導体スイッチング素子である。高速スイッチング動作が可能なため、ＩＧＢＴ３は、スイッチング損失が比較的低い半導体スイッチング素子で構成可能である。ＩＧＢＴ３のコレクタＣは、電流遮断器２００の入力端ＩＮに接続される。ＩＧＢＴ３のエミッタＥは、電流遮断器２００の出力端ＯＵＴに接続される。ＩＧＢＴ３のゲートＧ１は。制御回路４の駆動回路４３に接続される。ＩＧＢＴ３は、主導通部１１に対して並列に接続され、複合半導体スイッチ１００における補助導通部１２を形成する。ＩＧＢＴ３は、高速スイッチング動作によって、最終的に電流を遮断するための素子であり、その動作の詳細については、後述する。

スイッチング速度及びオン抵抗に関し、サイリスタ１とＩＧＢＴ３との関係をまとめると、定常時の導通については、低オン抵抗で電流導通損失が小さく、また電流容量が大きいサイリスタ１が役割を担う。

一方、スイッチング動作については、高速でスイッチング動作が可能でスイッチング損失が小さいＩＧＢＴ３が役割を担うようにしている。そして、電流経路の切り替え、すなわち、役割分担の切り替えは、これらの素子のうち最も高速なＭＯＳＦＥＴ２がその役割を担っている。

次に、制御回路４について説明する。制御回路４は、複合半導体スイッチ１００における各半導体素子（サイリスタ１、ＭＯＳＦＥＴ２、ＩＧＢＴ３）のゲート及びサイリスタ１のカソードに電圧を印加するタイミングを制御する回路である。制御回路４は、保護回路４１、パルス分配回路４２、及び駆動回路４３を備える。

保護回路４１は、複合半導体スイッチ１００の制御端子ＣＴＬを介して、外部の制御装置５から制御信号（オン、オフ制御信号）が与えられる。保護回路４１は、複合半導体スイッチ１００の入力端ＩＮ側の電流を検出し、この電流の値が所定の過電流設定値ｌｉｍ以上の場合、次段のパルス分配回路４２への制御信号の供給を停止する。

パルス分配回路４２は、保護回路４１を介して与えられた制御信号に、所定の遅延時間Ｔ_ｄｏｎ，Ｔ_ｄｏｆｆを与えることで各半導体スイッチング素子のオン、オフ動作タイミングをシフトさせる。遅延時間Ｔ_ｄｏｎ，Ｔ_ｄｏｆｆについては、後述する。

駆動回路４３は、パルス分配回路４２において制御信号に与えられた遅延時間Ｔ_ｄｏｎ等に応じたタイミングで、各半導体素子のゲート及びサイリスタ1のカソードに電圧を印加する。

なお、保護回路４１、パルス分配回路４２及び駆動回路４３の構成の詳細については、図３を参照して説明する動作を実現できるものであればどのようなものであってもよく、任意の回路構成を採用可能である。

サイリスタ１、ＭＯＳＦＥＴ２、ＩＧＢＴ３は、一の半導体装置としてパッケージ化され、当該半導体装置は配電盤等に配置され、外部の制御装置５から、上述した一の制御信号が制御端子ＣＴＬに与えられ、更に制御回路４によって半導体装置を駆動して動作する。パッケージ化された半導体装置の構成例は後述する。

（複合半導体スイッチの動作）
次に複合半導体スイッチ１００の電流遮断動作について、図３及び図４を参照して詳細に説明する。

図３は本発明の実施の形態１に係る複合半導体スイッチの動作を説明するための波形図である。図４は本発明の実施の形態１に係る複合半導体スイッチの動作を説明するための概要図である。

図３及び図４の（Ｉ）に示すように、最初に、サイリスタ１、ＭＯＳＦＥＴ２及びＩＧＢＴ３がオフの状態で、制御回路４からＩＧＢＴ３のゲートＧ１に電圧が印加される。これにより、タイミングｔ１でＩＧＢＴ３のみがオンになる。

ＩＧＢＴ３は比較的高速でスイッチング動作可能な半導体スイッチング素子なので、速やかにオン状態になることができる。

高速スイッチング動作が可能なＩＧＢＴ３を最初にオンさせることで、複合半導体スイッチ１００全体でのスタートアップ動作の高速化が可能になる。この場合、ＩＧＢＴ３のみがオンしているので、補助導通部１２のみが導通しており、従って電流は補助導通部１２を流れる。

次に、図３及び図４（ＩＩ）に示すように、ＩＧＢＴ３のゲートＧ１に電圧が印加された時点から、遅延時間Ｔ_ｄｏｎが経過したとき（タイミングｔ２）、サイリスタ１及びＭＯＳＦＥＴ２のそれぞれのゲートＧ１、Ｇ３に、制御回路４から電圧が印加される。これにより、サイリスタ１及びＭＯＳＦＥＴ２をオンする。

この場合、サイリスタ１は、ＩＧＢＴ３と比較して、オン抵抗が低く、導通性が高いので、電流遮断器２００の入力端ＩＮから流入した電流の大部分は、導通性が高い側のサイリスタ１、すなわち、主導通部１１を流れる。

なお、遅延時間Ｔ_ｄｏｎは、ＩＧＢＴ３のターンオンに要する時間、すなわちターンオン動作が完了して定常状態の電流が通電するまでの時間が確保されていればよい。具体的には、遅延時間Ｔ_ｄｏｎは１μ秒から２μ秒程度であるが、遅延時間Ｔ_ｄｏｎはこれに限らない。このようにＩＧＢＴ３を先にターンオンすることで、サイリスタ１のターンオン損失は発生しない。

なお、制御回路４は、遅延時間Ｔ_ｄｏｎ経過したタイミングｔ２で、サイリスタ１及びＭＯＳＦＥＴ２のそれぞれをオンさせるゲート駆動電圧を同時に両ゲートに印加しているが、当該ゲート駆動電圧を同時に両ゲートに印加しなくてもよい。

例えば、制御回路４は、遅延時間Ｔ_ｄｏｎ後のタイミングｔ２でＭＯＳＦＥＴ２をオンさせるゲート駆動電圧を印加した後に、サイリスタ１をオンさせるゲート駆動電圧を印加してもよい。本実施形態では、サイリスタ１のターンオン速度よりも、ＭＯＳＦＥＴ２のターンオン速度が速いため、サイリスタ１を遅延時間Ｔ_ｄｏｎ後にオンさせてからＭＯＳＦＥＴ２をオンさせる場合に比べて、サイリスタ１のターンオン損失を抑えることができる。

ここで、本願発明者は主導通部１１と補助導通部１２とに流れる電流の比について、シミュレーションを行っている。例えば、定格が１２００Ｖ、５０Ａの条件で半導体スイッチング素子を比較した場合、サイリスタ１については、オン電圧が１．４Ｖであり、オン抵抗が略２８ミリオームである。

一方、ＩＧＢＴ３については、オン電圧が１．８Ｖで、オン抵抗が略３６ミリオームである。採用したＭＯＳＦＥＴ２はオン抵抗が１ミリオーム以下のものであり、主導通部１１側はオン抵抗が補助導通部１２側よりも低いので、電流がオン抵抗側（主導通部１１側）に流れやすい。すなわち、オン抵抗の比率に応じて、主導通部１１と、補助導通部１２とに流れる電流の比が得られるので、素子の並列数を適宜選択することで、この比を好適なものに設定可能である。例えば、主導通部１１側に、適宜選択した素子を多並列にしてオン抵抗比を補助導通部１２に対して所望の適切な値に設定可能である。あるいは、例えば補助導通部１２側に、スイッチング速度とオン抵抗のトレードオフの関係を利用して、スイッチング速度を優先して適用する素子を選択し、意図的にオン抵抗を高くすることも考えられる。

電流遮断動作の説明に戻る。続いて、図３及び図４の（ＩＩＩ）に示すように、制御回路４は、サイリスタ１のゲートＧ２及び、ＭＯＳＦＥＴ２のゲートＧ３への電圧の印加を停止して（すなわち、ゲートをオフして）タイミングｔ３でターンオフさせる。ＭＯＳＦＥＴ２は、例えば上記のように数１０ｎｓでターンオフ可能なので、ゲートへの電圧の印加を停止してから速やかに非導通状態となる。

この段階では、サイリスタ１はアノードＡとカソードＫとの間が導通したままであり、ターンオフ（消弧）していない。他励式のサイリスタ１では、一度点弧（導通）させると、ゲートＧ２への電圧の印加を停止しただけで消弧することができない。

しかしながら、本実施の形態では、図３に示したサイリスタ１へのカソード電圧を印加させることによって生じた電位差が、サイリスタ１のアノードＡとカソードＫとの間に逆バイアスを発生させる。すなわち、ＭＯＳＦＥＴ２が先に非導通状態となることにより、電位がカソードＫ側の方がアノードＡ側よりも高い電圧（逆バイアス）がサイリスタ１のアノードＡとカソードＫとの間に印加される。

この逆バイアスによって、サイリスタ１の電荷をアノードＡから引き抜くことができる。これにより、タイミングｔ４でサイリスタ１が消弧され、非導通状態になる。

タイミングｔ４では、サイリスタ１及びＭＯＳＦＥＴ２が非導通状態なので、主導通部１１は完全に遮断され、電流は補助導通部１２を流れる。

補助導通部１２においては、ＩＧＢＴ３がオンしており、電流を遮断するため、タイミングｔ３でＭＯＳＦＥＴ２をターンオフさせ、タイミングｔ３から遅延時間Ｔ_ｄｏｆｆ経過後に、制御回路４からＩＧＢＴ３のゲートへの電圧の印加が停止されることによって、タイミングｔ４でＩＧＢＴ３がターンオフされる。

ＩＧＢＴ３は比較的高速でスイッチング動作が可能な半導体スイッチング素子であるので、速やかに非導通状態となる。これにより、補助導通部１２も遮断され、ひいては、複合半導体スイッチ１００全体で電流を遮断する動作が完了する。

以上に説明したとおり、複合半導体スイッチ１００によれば電流導通損失を低減することが可能となる。具体的には、ＭＯＳＦＥＴ２は数１０Ｖクラスの定格の場合オン抵抗が数ミリオームであり、ＩＧＢＴ３は高速でスイッチング動作可能であり極めて短い時間で補助導通部１２が非導通となる。よって、電流導通損失については、ＭＯＳＦＥＴ２、ＩＧＢＴ３における電流導通損失を実質的に考慮せずに主導通部１１におけるサイリスタ１（第１半導体スイッチング素子）１つ分と考えることができる。従って、複合半導体スイッチ１００全体での電流導通損失は、例えば、複数の半導体スイッチング素子で直列回路部を構成する従来技術と比較して、小さい。

また、複合半導体スイッチ１００によれば、高速に電流遮断が可能となる。具体的には、ＭＯＳＦＥＴ２は数１０ｎｓでターンオフ可能であり、サイリスタ１についても、非導通となったＭＯＳＦＥＴ２による逆バイアスの印加を適宜設定することで、速やかに消弧することができる。そして、ＩＧＢＴ３は比較的高速スイッチング動作が可能な半導体スイッチング素子であるので、サイリスタ１を消弧させてからＩＧＢＴ３のゲートへの電圧の印加を停止するタイミングを適宜に設定することで、速やかに非導通状態とすることができる。従って、複合半導体スイッチ１００全体で、高速に電流遮断が可能である。

補助導通部１２は、電流遮断動作において、電流が導通する時間が短くて済むので、補助導通部１２に設けるＩＧＢＴ３の電流容量は短時間の定格のもので十分である。例えば、上記のシミュレーションの条件で、データシートに記載されているスイッチング速度を鑑みると、ＩＧＢＴ３がオンしてから、サイリスタ１及びＭＯＳＦＥＴ２がオンするまでの遅延時間Ｔ_ｄｏｎは、１μ秒から２μ秒程度である。ＩＧＢＴ３については、短時間の導通のみを考慮すればよいので、素子の小型化や、低コスト化が図れる。

さらに、複合半導体スイッチ１００によれば、自己消弧機能を持たないサイリスタ１の、残存電荷の影響による誤オン現象を防止することが可能となる。

この点について、詳細に説明する。原理的に、自己消弧機能を持たないサイリスタでは、一度ゲートに電圧を印加して点弧（導通）させた場合は、ゲートへの電圧の印加を停止しても、点弧（導通）状態を維持したままとなる。この点について、本願発明者は上記の構成に関連して様々な検証を行った。点弧状態のサイリスタ１に電流が導通していない状態であっても、電流が流れていない極めて短い時間において、並列接続されているＩＧＢＴ３のターンオフ時の電圧が、サイリスタ１のアノードＡと、サイリスタ１のカソードＫと、ＭＯＳＦＥＴ２との一巡間に印加される事象を発見した。この事象が起こると、サイリスタ１に再度電流の導通が始まる場合がある旨の知見を得た。以下、このようなサイリスタ１の現象を本明細書では誤オン現象と称する。

本願発明者は様々な試験を行ってさらに検証を行い、誤オン現象の回避について、次のような知見を得た。まず、サイリスタ１のカソードＫへパルス電圧を印加することによって、ＭＯＳＦＥＴ２の端子間で生じた電位差をサイリスタ１に逆バイアスとして印加する。

しかしながら、この逆バイアスが十分な大きさ、すなわち、サイリスタ１のアノードＡとカソードＫとの間の電荷を引き抜くのに十分な大きさとなっていない場合がある。逆バイアスがサイリスタ１のアノードＡとカソードＫとの間の電荷を引き抜くのに十分な時間で作用していない場合に、サイリスタ１が誤オン現象を生じ得ることを本願発明者は見いだした。

ただし、ＭＯＳＦＥＴ２をオフ、すなわち、ＭＯＳＦＥＴ２のゲートへの電圧の印加を停止し、サイリスタ１のゲート電圧の印加を停止した後、サイリスタ１のアノードＡとカソードＫの間に作用させる逆バイアスΔＴが短すぎると、サイリスタ１の電荷を引き抜くことができない。一方、ΔＴが長すぎると、高速で電流を遮断することができない。これらを勘案し、ΔＴは実際の用途における仕様等の諸条件に応じて、サイリスタ１の電荷を引き抜くのに十分な作用が得られるよう、適宜設定するとよい。

このため、電流遮断器２００には、電流遮断器２００の外部からパルス分配回路４２に対して、ΔＴを設定可能な構成を採用してよい。あるいは、実際の用途における諸条件が事前に把握できており、ΔＴの好適な値が事前に把握できている場合には、パルス分配回路４２において好適な値のΔＴを保持する構成を採用してもよい。

従って、複合半導体スイッチ１００によれば、自己消弧機能を持たないサイリスタ１を用いる構成であっても、比較的簡便な回路構成で、電流遮断動作におけるサイリスタ１の誤オン現象を防止することができ、ひいては、複合半導体スイッチ１００の動作の安定化を図れる。

次に、半導体装置の構成について説明する。図５は本発明の実施の形態１に係る半導体装置の構成を示す第１図である。図５に示す半導体装置３００は第１基板３０１及びカバー３０３を備える。第１基板３０１には、４つのねじ留め穴３０１ａが設けられている。ねじ留め穴３０１ａは、第１基板３０１の４つの角部付近に設けられている。ねじ留め穴３０１ａにねじが挿入されることで、配電盤等などに第１基板３０１が固定される。符号Ｐで示される部材は、主回路の正極導体である。符号Ｎで示される部材は、主回路の負極導体である。符号Ｍで示される部材は、サイリスタ１のカソードＫとＭＯＳＦＥＴ２のドレインＤを電気的に接続するための中間導体である。

図６は本発明の実施の形態１に係る半導体装置の構成を示す第２図である。図６の半導体装置３００からは図５のカバー３０３が除かれている。図７は本発明の実施の形態１に係る半導体装置の構成を示す第３図である。図７の半導体装置３００からは図５の正極導体Ｐ、負極導体Ｎ、及び中間導体Ｍが省かれている。

第１基板３０１の基板面３０１ｂには、駆動端子群１Ａ、駆動端子群２Ａ、駆動端子群３Ａ、端子Ｓ'及び端子Ｍ１'が設けられる。

駆動端子群１Ａは端子Ｇ２１及び端子Ｋ１で構成される。端子Ｇ２１はサイリスタ１のゲートＧ２と電気的に接続される端子である。端子Ｋ１はサイリスタ１のカソードＫと電気的に接続される端子である。

駆動端子群２Ａは端子Ｇ３１及び端子Ｓ１で構成される。端子Ｇ３１はＭＯＳＦＥＴ２のゲートＧ３と電気的に接続される端子である。端子Ｓ１はＭＯＳＦＥＴ２のソースＳと電気的に接続される端子である。

駆動端子群３Ａは端子Ｇ１１及び端子Ｅ１で構成される。端子Ｇ１１はＩＧＢＴ３のゲートＧ１と電気的に接続される端子である。端子Ｅ１はＩＧＢＴ３のエミッタＥと電気的に接続される端子である。

端子Ｓ'及び端子Ｍ１'は、ＭＯＳＦＥＴ２の端子間（ドレインＤとソースＳとの間）に電位差を生じさせることによって、サイリスタ１のアノードＡとカソードＫとの間に逆バイアスを発生させるための逆バイアス用補助端子群である。

また、第１基板３０１の基板面３０１ｂには、配線パターンＧ２２、配線パターンＧ３２、配線パターンＫ２、配線パターンＳ２、配線パターンＭ２、配線パターンＥ２、配線パターンＰ２、配線パターンＧ１２及び配線パターンＮ３が形成されている。

配線パターンＧ２２は、サイリスタ１のゲートＧ２と電気的に接続される端子である。配線パターンＧ２２には、端子Ｇ２１と、サイリスタ１から伸びるジャンパ線ＳＪ１とが接続される。

配線パターンＧ３２は、ＭＯＳＦＥＴ２のゲートＧ３と電気的に接続される端子である。配線パターンＧ３２には、端子Ｇ３１と、ＭＯＳＦＥＴ２のゲートＧ３から伸びるジャンパ線ＳＪ２とが接続される。

配線パターンＫ２は、サイリスタ１のカソードＫと電気的に接続される端子である。配線パターンＫ２には、端子Ｋ１と、サイリスタ１のカソードＫから伸びるジャンパ線ＳＪ３とが接続される。

配線パターンＳ２は、ＭＯＳＦＥＴ２のソースＳと電気的に接続される端子である。配線パターンＳ２には、端子Ｓ１と、ＭＯＳＦＥＴ２のソースＳから伸びるジャンパ線ＳＪ４とが接続される。

配線パターンＰ２は、第１配線パターンである。配線パターンＰ２には、サイリスタ１及びＩＧＢＴ３が設けられる。配線パターンＰ２には一例として１つのサイリスタ１と２つのＩＧＢＴ３とが設けられている。配線パターンＰ２は、サイリスタ１のアノードＡとＩＧＢＴ３のコレクタＣとを電気的に接続するためのランドである。

なお、配線パターンＰ２に設けられるサイリスタ１とＩＧＢＴ３の数はこれに限定されず、配線パターンＰ２には少なくとも１つのサイリスタ１と１つのＩＧＢＴ３とが設けられていればよい。

配線パターンＥ２は、ＩＧＢＴ３のエミッタＥと電気的に接続される端子である。配線パターンＥ２には、端子Ｅ１と、ＩＧＢＴ３のエミッタＥから伸びるジャンパ線ＳＪ５とが接続される。

配線パターンＭ２は第２配線パターンである。配線パターンＭ２には複数のＭＯＳＦＥＴ２が設けられる。配線パターンＭ２には一例として６つのＭＯＳＦＥＴ２が設けられている。配線パターンＭ２は、複数のＭＯＳＦＥＴ２のそれぞれのドレインＤを、中間導体Ｍに接続するためのランドである。

配線パターンＭ２には、ＭＯＳＦＥＴ２のドレインＤと、ジャンパ線ＰＪ１と、中間導体Ｍとが接続される。中間導体Ｍは、配線パターンＭ２の接続点Ｍ２ａ及び接続点Ｍ２ｂに接続される。

サイリスタ１のカソードＫは、ジャンパ線ＰＪ１を介して、配線パターンＭ２に接続される。

ＩＧＢＴ３のコレクタＣは、配線パターンＰ２を介して、正極導体Ｐに接続される。また、サイリスタ１のアノードＡは、配線パターンＰ２を介して、正極導体Ｐに接続される。また、ＩＧＢＴ３のコレクタＣとサイリスタ１のアノードＡとは、配線パターンＰ２を介して、互いに電気的に接続される。

配線パターンＧ１２は、ＩＧＢＴ３のゲートＧと電気的に接続される端子である。配線パターンＧ１２には、端子Ｇ３１と、ＭＯＳＦＥＴ２のゲートＧから伸びるジャンパ線ＳＪ６とが接続される。

配線パターンＮ３は、複数のＩＧＢＴ３のそれぞれのエミッタＥと、複数のＭＯＳＦＥＴ２のそれぞれのソースＳとを、負極導体Ｎに接続するためのランドである。配線パターンＮ３には、ＩＧＢＴ３のエミッタＥから伸びるジャンパ線ＰＪ２と、ＭＯＳＦＥＴ２のソースＳからの伸びるジャンパ線ＰＪ３と、負極導体Ｎと、端子Ｓ'とが接続される。

負極導体Ｎは、配線パターンＮ３の接続点Ｎ３ａ及びＮ３ｂに接続される。

ＩＧＢＴ３のエミッタＥは、ジャンパ線ＰＪ２と配線パターンＮ３を介して、負極導体Ｎに接続される。また、ＭＯＳＦＥＴ２のソースＳは、ジャンパ線ＰＪ２と配線パターンＮ３を介して、負極導体Ｎに接続される。また、ＩＧＢＴ３のエミッタＥとＭＯＳＦＥＴ２のソースＳとは、ジャンパ線ＰＪ３、ジャンパ線ＰＪ２及び配線パターンＮ３を介して、互いに電気的に接続される。

なお、第１基板３０１の基板面３０１ｂには、１つのサイリスタ１と、２つのＩＧＢＴ３と、６つのＭＯＳＦＥＴ２とが設けられているが、サイリスタ１、ＭＯＳＦＥＴ２及びＩＧＢＴ３の数はこれらに限定されない。また、第１基板３０１に設けられるＩＧＢＴ３の数は２つに限定されるものではない。また第１基板３０１に設けられるＭＯＳＦＥＴ２の数は６つに限定されるものではない。

サイリスタ１のカソードＫは、ジャンパ線ＰＪ１と配線パターンＭ２を介して、ＭＯＳＦＥＴ２のドレインＤに接続される。中間導体Ｍは、接続点Ｍ２ａ、Ｍ２ｂで配線パターンＭ２に接続される。中間導電パターンＭ１の端子Ｍ１ａは、配線パターンＭ２の接続点Ｍ２ａに接続される。中間導電パターンＭ１の端子Ｍ１ｂは、配線パターンＭ２の接続点Ｍ２ｂに接続される。

以上に説明したように半導体装置３００は、基板上の第１配線パターン上に設けられる他励式の第１半導体スイッチング素子と、基板上の第２配線パターン上に設けられ前記第１半導体スイッチング素子に直列接続される自励式の第２半導体スイッチング素子とで構成される直列回路部を、少なくとも１つ備えると共に、前記基板上の第１配線パターン上に設けられ、前記直列回路部に並列接続される自励式の第３半導体スイッチング素子を備える。この構成により、基板上の単一のランド（配線パターン）上に少なくともサイリスタ１及びＩＧＢＴ３が設けられるため、サイリスタ１とＩＧＢＴ３とのそれぞれが別個のランドに設けられている場合に比べて、基板の部品実装面積を小さくできる。さらに、ランドを基板上に形成する工程が簡略化され、半導体装置３００の製造コストを低減することも可能である。また基板の部品実装面積を小さくできるため、基板の構造が簡素化されて信頼性が向上する。さらに、例えば配電盤等に設けられる既存の半導体装置を、本実施の形態に係る半導体装置３００に置き換える場合でも、既存の半導体装置と同等の寸法の半導体装置３００を製造することができる。

（変形例）
以下では、半導体装置３００の変形例を説明する。以下では図５〜図７に示される半導体装置３００と同一の構成を有する部位には、同一の符号を付してその説明を省略する。図８Ａは本発明の実施の形態１の変形例に係る半導体装置の構成を示す第１断面図であり、図８Ｂに示される切断線Ａ−Ａ'における半導体装置３００Ａの断面図である。図８Ｂは本発明の実施の形態１の変形例に係る半導体装置の構成を示す第２断面図であり、半導体装置３００Ａの断面図である。図９は本発明の実施の形態１の変形例に係る半導体装置の構成を示す第３断面図である。

図８に示される半導体装置３００Ａは、大電流に対応するために、ジャンパの代わりに、圧接部材６０を用いた構造のモジュールである。圧接部材６０は、図７に示されるジャンパ線ＰＪ１〜ＰＪ３及びジャンパ線ＳＪ１〜ＳＪ６の代わりに、信号経路及び電流経路を形成するための筒状の構造体である。圧接部材６０の詳細は後述する。

図８Ａには、図８Ｂに示される切断線Ａ−Ａ'における半導体装置３００Ａの断面が示される。図８Ａには、２つのＩＧＢＴ３と１つのサイリスタ１とが示される。図８Ｂには、１つのサイリスタ１とＭＯＳＦＥＴ２とが示される。

半導体装置３００Ａは、ヒートシンク４００に固定されている。マウント３５０に形成された挿入孔３５１にボルト４０１が挿入され、ボルト４０１の先端がヒートシンク４００に形成された挿入口４０２にねじ込まれることにより、ヒートシンク４００への固定が行われる。マウント３５０は、半導体装置３００Ａの第２基板３０２などを固定するための固定部材である。第２基板３０２とマウント３５０との間には、フランジ３７０と絶縁層３６０が設けられている。

フランジ３７０には、第２基板３０２が固定される。第２基板３０２は、絶縁層３４１と、絶縁層３４１の上側に設けられる導電パターン３４０とを有する。絶縁層３４１の下側には、複数の圧接部材６０と、絶縁板９３と、導電板９１と、導電板９２とが設けられている。

導電板９１は、絶縁板９３の上側に設けられる。導電板９２は、絶縁板９３の下側に設けられる。

図８Ａに示される３つの圧接部材６０の内、左側から１つ目の圧接部材６０は、左側から１つ目のＩＧＢＴ３に形成される表面電極２３に接する。左側から２つ目の圧接部材６０は、左側から２つ目のサイリスタ１に形成される表面電極２３に接する。左側から３つ目の圧接部材６０は、左側から３つ目のＩＧＢＴ３に形成される表面電極２３に接する。

図８Ｂに示される２つの圧接部材６０の内、左側から１つ目の圧接部材６０は、左側から１つ目のＭＯＳＦＥＴ２に形成される表面電極２３に接する。左側から２つ目の圧接部材６０は、左側から２つ目のサイリスタ１に形成される表面電極２３に接する。

ＩＧＢＴ３、ＭＯＳＦＥＴ２、サイリスタ１のそれぞれの上側に設けられる表面電極２３には、図９に示されるように、制御電極２２と表側主電極２１とが含まれる。

制御電極２２は、ＩＧＢＴ３のゲートＧ１、サイリスタ１のゲートＧ２又はＭＯＳＦＥＴ２のゲートＧ３に接続される制御用電極である。図９に示すように制御電極２２には、導電性のコンタクト４０の一端（下端）が接続される。コンタクト４０の一端側の先端には絶縁部６６が設けられている。絶縁部６６は、コンタクト４０とコンタクト端子３０との間を絶縁するための筒状部材である。

コンタクト４０は、上下方向に伸びる棒状を成す信号伝達用の導電性部材である。コンタクト４０の一端は、例えばサイリスタ１のゲートＧ２、ＭＯＳＦＥＴ２のゲートＧ３、ＩＧＢＴ３のゲートＧ１などに圧接される。コンタクト４０の他端（上端）は導電パターン３４０と電気的に接続される。

図８に示されるＭＯＳＦＥＴ２、ＩＧＢＴ３、サイリスタ１のそれぞれの下側には、配線パターン５２が設けられている。配線パターン５２は図７に示される配線パターンＰ２又は配線パターンＭ２に相当する。

配線パターン５２は絶縁層５１の上側に設けられている。絶縁層５１の下側には導電パターン５０が設けられる。導電パターン５０はヒートシンク４００に接している。ＩＧＢＴ３、ＭＯＳＦＥＴ２、及びサイリスタ１で発生した熱は、導電パターン５０を介して、ヒートシンク４００に伝わる。これにより、ＩＧＢＴ３、ＭＯＳＦＥＴ２、及びサイリスタ１が冷却される。

（圧接部材の構成）
図９に示すように圧接部材６０のコンタクト４０は、第２基板３０２の形成されたスルーホール７４を貫通している。

コンタクト４０の周囲には、導電性の筒状部材７１が設けられている。筒状部材７１はコンタクト４０と一体にダイカスト成型されたものでもよいし、別体に製作された後に互いに接続されたものでもよい。

筒状部材７１の内側にはスプリング６４が設けられている。スプリング６４は筒状部材７１が半導体チップ２０に向かって押しつけられるときに、圧縮される。半導体チップ２０は、図８に示されるＭＯＳＦＥＴ２、ＩＧＢＴ３又はサイリスタ１である。スプリング６４が圧縮されながら、筒状部材７１の下側に形成される爪部７２が、絶縁板９３に形成される孔９３ａに挿入される。絶縁板９３の孔９３ａに挿入された爪部７２の返し部分は、スプリング６４の復元力によって、絶縁板９３の下側面に引っかかる。これにより、筒状部材７１及びコンタクト４０の上下動が抑制されるため、制御電極２２とコンタクト４０との接触状態を維持できる。

筒状部材７１の外周部には絶縁層６１が設けられている。絶縁層６１の外周部には、導電性の筒状部材７３が設けられている。筒状部材７３の外周部には雄ネジ部７０が設けられている。雄ネジ部７０には、雌ネジ部９４が嵌合している。雌ネジ部９４は、導電板９１の中空部を形作る壁面９１ａの内側に設けられている。導電板９１と筒状部材７３との間には、スプリング６５が設けられている。スプリング６５の下側は導電板９１に接している。スプリング６５の上側は絶縁層４４に接している。絶縁層４４は、筒状部材７１の上側の端部から径方向外側に張り出した円盤状の絶縁性部材である。

筒状部材７３に設けられた雄ネジ部７０が雌ネジ部９４にねじ込まれることにより、スプリング６５が圧縮される。筒状部材７３の下端がコンタクト端子３０に接したところで、雄ネジ部７０のねじ込みが完了する。これにより、コンタクト端子３０、筒状部材７３、雄ネジ部７０、雌ネジ部９４及び導電板９１が、互いに電気的に接続されるため、コンタクト端子３０の下側に設けられる表側主電極２１から導電板９１までの電流経路が形成される。

スプリング６４の復元力によって、雄ネジ部７０と雌ネジ部９４との接触面の摩擦力が生じるため、筒状部材７３の回転が抑制されると共に、雄ネジ部７０を雌ネジ部９４に確実に接触させることができる。従って、コンタクト端子３０、筒状部材７３、雄ネジ部７０、雌ネジ部９４及び導電板９１の電気的な接続を確実に行うことができる。

なお、図９に示すような構造の圧接部材６０は、例えば図８に示される２つのＩＧＢＴ３のそれぞれに対応付けて設けられる。

一方、図８に示されるサイリスタ１に対応付けて設けられる圧接部材６０は、例えば導電板９１に雌ネジ部９４が設けられる代わりに、導電板９２に雌ネジ部９４が設けられており、この雌ネジ部９４が雄ネジ部７０と接触するように構成される。このように構成される圧接部材６０を用いることによって、導電板９２、雌ネジ部９４、雄ネジ部７０、筒状部材７３、及びコンタクト端子３０が、電気的に接続されるため、導電板９２から、コンタクト端子３０の下側に設けられる表側主電極２１までの電流経路が形成されて、半導体チップ２０（サイリスタ１）と圧接部材６０とが電気的に接続される。

なお、図９に示される圧接部材６０は、図示例の形状に限定されず、ジャンパ線を用いることなく、半導体チップ２０の表面電極２３に電力及び信号を伝達する経路を圧接構造により形成できる部材であればよい。

（電流経路の説明）
次に半導体装置３００Ａに流れる電流経路を説明する。ここでは、正極導体Ｐ、サイリスタ１、ＭＯＳＦＥＴ２、負極導体Ｎの順で流れる電流の経路を説明し、その後に、正極導体Ｐ、ＩＧＢＴ３、負極導体Ｎの順で流れる電流の経路を説明する。

図１０Ａは本発明の実施の形態１の変形例に係る半導体装置に流れる電流経路を説明するための第１図である。図１０Ｂは本発明の実施の形態１の変形例に係る半導体装置に流れる電流経路を説明するための第２図である。

図１０Ｂに示されるように、矢印で示される電流は、正極導体Ｐから配線パターン５２（サイリスタ１のアノードＡ）、表面電極２３（サイリスタ１のカソードＫ）、サイリスタ１に接続される圧接部材６０、導電板９２（中間導体Ｍの一部もしくは接続する導電板）、配線パターン５２（ＭＯＳＦＥＴ２のドレインＤ）、表面電極２３（ＭＯＳＦＥＴ２のソースＳ）、ＭＯＳＦＥＴ２に接続される圧接部材６０、導電板９１（負極導体Ｎの一部もしくは接続する導電板）の順で流れる。

また、図１０Ａに示されるように、矢印で示される電流は、正極導体Ｐから配線パターン５２（ＩＧＢＴ３のコレクタＣ）、表面電極２３（ＩＧＢＴ３のエミッタＥ）、導電板９１（ＩＧＢＴ３のエミッタＥ）、負極導体Ｎの順で流れる。

以上に説明したように、半導体装置３００Ａによれば、サイリスタ１、ＭＯＳＦＥＴ２及びＩＧＢＴ３のそれぞれの上側配線を大電流密度に対応した構造とすることができる。特に圧接部材６０は、その内部に、コンタクトプローブ（コンタクト４０）を備えるため、主回路導通路と独立した信号伝達経路を確保することができる。また、導電体を締結する構造を採用することにより、デバイス活性領域に対する面状のコンタクトが可能になるため、カソードＫ、エミッタＥ、ソースＳなどを形成する電極における集電効果を高めることができる。また、図７に示される第１基板３０１に比べて、ジャンパ線を接続するための配線パターンが不要になり、第１基板３０１の構造が簡素化されると共に、配線パターン５２の面積を広げることができるため、放熱効率が大幅に向上する。

また、本実施の形態に係る半導体装置３００は、第１半導体スイッチング素子がサイリスタであり、基板に設けられ、第１半導体スイッチング素子、第２半導体スイッチング素子及び第３半導体スイッチング素子のそれぞれを駆動するための駆動端子群と、基板に設けられ、サイリスタのアノードとカソードとの間に逆バイアスを発生させる逆バイアス用端子群と、を備えるように構成される。これにより、第１半導体スイッチング素子、第２半導体スイッチング素子及び第３半導体スイッチング素子のそれぞれのゲートに接続される信号線の接続作業が容易化され、さらにサイリスタ１のアノードとカソードに逆バイアスをかけるための信号線の接続作業が容易化される。

また、本実施の形態に係る半導体装置３００Ａは、第１半導体スイッチング素子、第２半導体スイッチング素子及び第３半導体スイッチング素子のそれぞれには第１配線パターン側とは反対側に主電極が形成され、主電極を圧接し、第１半導体スイッチング素子、第２半導体スイッチング素子及び第３半導体スイッチング素子のそれぞれの主電流経路を形成する圧接部材を備えるように構成される。これにより、圧接部材による電流経路が形成され、ジャンパ線が用いられる場合に比べて電流容量を向上させることができる。

また、本実施の形態に係る半導体装置３００Ａは、第１半導体スイッチング素子、第２半導体スイッチング素子及び第３半導体スイッチング素子のそれぞれには第１配線パターン側とは反対側に制御用電極が形成され、制御用電極を圧接して、第１半導体スイッチング素子、第２半導体スイッチング素子及び第３半導体スイッチング素子のそれぞれの駆動信号が伝達する経路を形成する圧接部材を備えるように構成される。これにより、圧接部材による制御用信号の伝達経路が形成され、ジャンパ線が用いられる場合に比べて配線数が減り、半導体装置３００Ａの構造を簡素化できる。

（実施の形態２）
実施の形態２では交流に対応した半導体装置の構成例について説明する。以下では、実施の形態１と同様の構成要素については、同一の参照番号を付し、その詳細な説明を省略する。

図１１は、本発明の実施の形態２に係る複合半導体スイッチの要部構成を示す回路図である。図１１に示される複合半導体スイッチ７００は、２つのＲＢ−ＩＧＢＴ（Reverse-Blocking Insulated Gate Bipolar Transistor：逆阻止型IGBT）６００と、２つの直列接続体５００とを備える。

ＲＢ−ＩＧＢＴ６００は、順耐圧と同等の信頼性の高い逆耐圧を有するトランジスタである。２つのＲＢ−ＩＧＢＴ６００は、逆並列接続される。２つのＲＢ−ＩＧＢＴ６００が逆並列接続されることによって、順耐圧と同等の信頼性の高い逆耐圧を有する双方向スイッチング素子が得られる。またＲＢ−ＩＧＢＴ６００を用いることによって、例えば、逆方向電圧が印加された際の耐圧を維持するためのダイオードを従来のＩＧＢＴに組み合わせた構成に比べて、素子数が少なくなり、電力損失が小さくなるだけでなく、素子全体のサイズが小さくなる。このため、図１１に示す２つのＲＢ−ＩＧＢＴ６００を複合半導体スイッチ７００に適用することによって、低コストで、かつ、小型化された複合半導体スイッチ７００を得ることができる。

２つの直列接続体５００は逆並列接続される。２つの直列接続体５００のそれぞれは、サイリスタ１とＭＯＳＦＥＴ２とが直列接続された回路である。

図１２は、図１１に示す複合半導体スイッチを備えた半導体装置の構成を示す第１図である。図１２の半導体装置８００は、図１１に示す複合半導体スイッチ７００と、第１基板３０１と、カバー３０３とを備える。

図１３は、図１１に示す複合半導体スイッチを備えた半導体装置の構成を示す第２図である。図１３の半導体装置８００からは図１２のカバー３０３が除かれている。

図１４は、図１１に示す複合半導体スイッチを備えた半導体装置の構成を示す第３図である。図１４に示すように、半導体装置８００は、２つの基板３０１ｃをジャンパ線でつなぎ合わせた構成を有する。なお、図１３の半導体装置８００には、１つの第１基板３０１が用いられているが、この１つの第１基板３０１の代わりに、図１４に示すような２つの基板３０１ｃを半導体装置８００に用いてもよい。２つの基板３０１ｃは電力用のジャンパ線で接続されることで、同電位化されている。

２つの基板３０１ｃには、図７に示される各種配線パターンと同様の配線パターンが設けられる。ジャンパ線ＳＪ１などを用いて、各種の配線パターンとサイリスタ１などが接続される。

実施の形態２によれば、ＲＢ−ＩＧＢＴ６００を半導体装置８００に適用することによって、低コストで、かつ、小型化された半導体装置８００を得ることができる。

（実施の形態３）
実施の形態３では、実施の形態２と同様に、交流に対応した半導体装置の構成例について説明する。実施の形態３では、双方向スイッチング素子の構成が実施の形態２と異なる。実施の形態２では、２つのＲＢ−ＩＧＢＴ６００が用いられていた。これに対して、実施の形態３では、ＦＷＤ（Free Wheeling Diode）が組み合わされた２つのＩＧＢＴ６００Ａ、又は、２つのＲＣ−ＩＧＢＴ（Reverse-Conducting Insulated Gate Bipolar Transistor:逆導通IGBT）６００Ｂが用いられる。以下では、実施の形態１、２と同様の構成要素については、同一の参照番号を付し、その詳細な説明を省略する。

図１５Ａは、本発明の実施の形態３に係る複合半導体スイッチの要部構成を示す第１回路図、図１５Ｂは、本発明の実施の形態３に係る複合半導体スイッチの要部構成を示す第２回路図である。

図１５Ａに示される複合半導体スイッチ７００は、２つのＩＧＢＴ６００Ａと、２つの直列接続体５００とを備える。２つのＩＧＢＴ６００Ａには、電流を転流させるためのＦＷＤ６０１が逆並列接続されている。ＦＷＤ６０１が組み合わされた２つのＩＧＢＴ６００Ａは、互いに逆方向に直列接続されている。ＦＷＤ６０１が組み合わされた２つのＩＧＢＴ６００Ａが逆方向に直列接続されることによって、双方向スイッチング素子が得られる。

図１５Ｂに示される複合半導体スイッチ７００は、２つのＲＣ−ＩＧＢＴ６００Ｂと、２つの直列接続体５００とを備える。ＲＣ−ＩＧＢＴ６００Ｂは、ＩＧＢＴ６０２とＦＷＤ６０１を一体化して１チップ化したパワーモジュールである。ＲＣ−ＩＧＢＴ６００Ｂでは、ＩＧＢＴ６０２とＦＷＤ６０１が一体化しているため、個別のＩＧＢＴとダイオードとを用いる場合に比べて部品点数が少なくなり、パワーモジュールの組み立て性が向上する。また、ＲＣ−ＩＧＢＴ６００Ｂでは、ＩＧＢＴ６０２とＦＷＤ６０１が一体化しているため、チップ面積及びモジュール面積を小さくできる、小型のパワーモジュールを得ることができる。また、ＲＣ−ＩＧＢＴ６００Ｂでは、ＩＧＢＴ６０２とＦＷＤ６０１が一体化しているため、ＦＷＤとＩＧＢＴとの接続点における熱抵抗が低くなる。そのため、ＦＷＤ領域で発生した熱がＩＧＢＴ領域を介して放射され、従来のＦＷＤを接続した構成に比べて、放熱性が向上し、パワーモジュールの信頼性が向上する。

図１６は、図１５に示す複合半導体スイッチを備えた半導体装置の構成を示す第１図である。図１６の半導体装置８００は、図１５Ａ又は図１５Ｂに示す複合半導体スイッチ７００と、第１基板３０１と、カバー３０３とを備える。

図１７は、図１５に示す複合半導体スイッチを備えた半導体装置の構成を示す第２図である。図１７の半導体装置８００からは図１６のカバー３０３が除かれている。

図１８は、図１５に示す複合半導体スイッチを備えた半導体装置の構成を示す第３図である。図１８では、図１５Ａ又は図１５Ｂに示される複合半導体スイッチ７００を備えた半導体装置８００の例が示される。図１８に示すように、半導体装置８００では、第１基板３０１の上下方向に、２つのＭＯＳＦＥＴ２が離れて配列される。ジャンパ線Ｊ９は、カソードＫと配線パターンＫ２とを接続する。

２つのＭＯＳＦＥＴ２のそれぞれのソースＳには、ジャンパ線Ｊ２を介して、配線パターンＰ２，Ｎ２が接続される。２つのＭＯＳＦＥＴ２のそれぞれのゲートＧ３には、ジャンパ線Ｊ１を介して、配線パターンＧ１が接続される。

右側のサイリスタ１のカソードＫには、ジャンパ線Ｊ３を介して、配線パターンＭ２が接続される。右側のサイリスタ１のゲートＧ２には、ジャンパ線Ｊ７を介して、配線パターンＧ５が接続される。

右側の２つのＩＧＢＴ６００ＡのそれぞれのエミッタＥ（Ｅ２）には、ジャンパ線Ｊ６を介して、配線パターンＥ１１が接続される。右側の２つのＩＧＢＴ６００ＡのそれぞれのゲートＧには、ジャンパ線Ｊ５を介して、配線パターンＧ４が接続される。

左側のサイリスタ１のカソードＫには、ジャンパ線Ｊ３を介して、配線パターンＭ２が接続される。左側のサイリスタ１のゲートＧ２には、ジャンパ線Ｊ７を介して、配線パターンＧ５が接続される。

左側の２つのＩＧＢＴ６００ＡのそれぞれのエミッタＥ（Ｅ１）には、ジャンパ線Ｊ６を介して、配線パターンＥ１１が接続される。左側の２つのＩＧＢＴ６００ＡのそれぞれのゲートＧには、ジャンパ線Ｊ５を介して、配線パターンＧ４が接続される。

実施の形態３によれば、実施の形態２と同様に、交流に対応した半導体装置８００を得ることができる。また、実施の形態３の半導体装置８００に、ＲＣ−ＩＧＢＴ６００Ｂを適用することによって、低コストで、かつ、小型化された半導体装置８００を得ることができる。

次に図１９Ａ〜図２０Ｄを用いて、図１８に示される複合半導体スイッチ７００と、圧接部材６０とを備えた半導体装置８００について説明する。まず、図１９Ａ〜図１９Ｄを用いて、正極導体Ｐから負極導体Ｎに向かって流れる電流の経路について説明し、その後、図２０Ａ〜図２０Ｄを用いて、負極導体Ｎから正極導体Ｐに向かって流れる電流の経路について説明する。

図１９Ａは、本発明の実施の形態３の変形例に係る半導体装置の第１断面図、図１９Ｂは、本発明の実施の形態３の変形例に係る半導体装置の第２断面図、図１９Ｃは、本発明の実施の形態３の変形例に係る半導体装置の第３断面図、図１９Ｄは、図１８に示される回路を示す図である。図１９Ａには、図１９ＢのＹ−Ｙ'矢視断面が示される。図１９Ｂには、図１９ＡのＸ１−Ｘ１'矢視断面が示される。図１９Ｃには図１９ＡのＸ３−Ｘ３'矢視断面が示される。

図１９の各図には、複合半導体スイッチ７００の正極導体Ｐから負極導体Ｎに向かって流れる電流の経路が、矢印で示される。図１９の各図において、「１」などの符号が付される箇所は、複合半導体スイッチ７００に付される符号と対応している。

図１９Ａにおいて、複合半導体スイッチ７００の正極導体Ｐに流入した電流は、一方のＩＧＢＴ（ここではＲＣ−ＩＧＢＴ６００Ｂが用いられているものとする）と、一方のサイリスタ１に流入する。図１９Ａにおいて、一方のＲＣ−ＩＧＢＴ６００Ｂのコレクタ（Ｃ１）からエミッタに流れた電流は、圧接部材６０を介して、導電板９１に流れる。導電板９１に流入した電流は、他方のＩＧＢＴ（ここではＲＣ−ＩＧＢＴ６００Ｂが用いられているものとする）のエミッタ、コレクタ（Ｃ２）を介して、配線パターン５２に至り、さらに、図１９Ｄに示す、複合半導体スイッチ７００の負極導体Ｎへ至る。

図１９Ｂにおいて、正極導体Ｐに流入した電流は、配線パターン５２（Ｐ）に流入した後、一方のサイリスタ１のアノードに流入する。一方のサイリスタ１のアノードに流入した電流は、当該サイリスタ１のカソードに接続される導電板９２に流入し、更に配線パターン５２（Ｐ）に流入した後、中間導体Ｍへ流れると共に、図１９Ｂに示すように、ＭＯＳＦＥＴ２のドレインに流入する。ＭＯＳＦＥＴ２のドレインに流入した電流は、ＭＯＳＦＥＴ２のソースに接続された圧接部材６０、導電板９１、更に図１９Ｃ（第３断面）の導電板９１を介して、配線パターン５２（Ｎ）に流入する。配線パターンに流入した電流は、図１９Ｃに示すように、複合半導体スイッチ７００の負極導体Ｎへ至る。

つぎに、図２０Ａ〜図２０Ｄを用いて、負極導体Ｎから正極導体Ｐに向かって流れる電流の経路について説明する。図２０Ａは、本発明の実施の形態３の変形例に係る半導体装置の第４断面図、図２０Ｂは、本発明の実施の形態３の変形例に係る半導体装置の第５断面図、図２０Ｃは、本発明の実施の形態３の変形例に係る半導体装置の第６断面図、図２０Ｄは、図１８に示される回路を示す図である。図２０Ａには、図２０ＢのＹ−Ｙ'矢視断面が示される。図２０Ｂには、図２０ＡのＸ３−Ｘ３'矢視断面が示される。図２０Ｃには図２０ＡのＸ１−Ｘ１'矢視断面が示される。

図２０の各図には、複合半導体スイッチ７００の負極導体Ｎから正極導体Ｐに向かって流れる電流の経路が、矢印で示される。図２０の各図において、「１１」などの符号が付される箇所は、複合半導体スイッチ７００に付される符号と対応している。

図２０Ａにおいて、複合半導体スイッチ７００の負極導体Ｎに流入した電流は、他方のＩＧＢＴ（ここではＲＣ−ＩＧＢＴ６００Ｂが用いられているものとする）と、他方のサイリスタ１とに流入する。図２０Ａにおいて、他方のＲＣ−ＩＧＢＴ６００Ｂのコレクタ（Ｃ１）からエミッタに流れた電流は、圧接部材６０を介して、導電板９１に流れる。導電板９１に流入した電流は、一方のＩＧＢＴ６００（ここではＲＣ−ＩＧＢＴ６００Ｂが用いられているものとする）のエミッタ、コレクタ（Ｃ２）、配線パターン５２に至り、さらに、図２０Ｄに示す、複合半導体スイッチ７００の正極導体Ｐへ至る。

図２０Ｂにおいて、導電板９２を介して、他方のサイリスタ１のアノードに流入した電流は、当該サイリスタ１のカソードに接続される配線パターン５２に流入した後に、中間導体Ｍへ流れると共に、図２０Ａに示すように、ＭＯＳＦＥＴ２のドレインに流入する。ＭＯＳＦＥＴ２のドレインに流入した電流は、ＭＯＳＦＥＴ２のソースに接続された圧接部材６０、導電板９１を介して、図２０Ｂに示すように、複合半導体スイッチ７００の正極導体Ｐへ至る。

以上に説明したように、本実施の形態２、３に係る半導体装置は、基板上の第１配線パターン上に設けられる他励式の第１半導体スイッチング素子と、前記基板上の第２配線パターン上に設けられ前記第１半導体スイッチング素子に直列接続される自励式の第２半導体スイッチング素子とで構成される直列回路部を、少なくとも２つ備えると共に、前記直列回路部のいずれか一方の第１の半導体スイッチが設けられた第１配線パターンに設けられ、並列接続される自励式の第３半導体スイッチング素子が双方向スイッチング素子で構成される。この構成により、実施の形態１の効果を得ることができると共に、交流に対応した半導体装置を得ることができるため、半導体装置の汎用性を高めることができる。

また、本実施の形態に係る半導体装置を構成する半導体スイッチング素子がＳｉＣを含む化合物半導体デバイスであってもよい。第３の半導体スイッチング素子が高耐圧な性質を有するＳｉＣ−ＩＧＢＴなどの自励式バイポーラデバイスを用いることで本半導体装置の高耐圧化を図ることが可能であり、更に第１の半導体スイッチング素子が同様に高耐圧を有するＳｉＣ−ＳＣＲなどの他励式デバイスを用いてもよい。

なお、本実施の形態に係る半導体装置は、電力変換装置に適用することで、電力変換装置の小型化を図ることができ、さらに電力変換装置の信頼性を向上させることができる。

以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１ サイリスタ、１Ａ 駆動端子群、２ ＭＯＳＦＥＴ、２Ａ 駆動端子群、３ ＩＧＢＴ、３Ａ 駆動端子群、４ 制御回路、５ 制御装置、１１ 主導通部、１２ 補助導通部、２０ 半導体チップ、２０ 半導体、２１ 表側主電極、２２ 制御電極、２３ 表面電極、３０ コンタクト端子、４０ コンタクト、４１ 保護回路、４２ パルス分配回路、４３ 駆動回路、４４ 絶縁層、５０ 導電パターン、５１ 絶縁層、５２ 配線パターン、６０ 圧接部材、６１ 絶縁層、６４ スプリング、６５ スプリング、６６ 絶縁部、７０ 雄ネジ部、７１ 筒状部材、７２ 爪部、７３ 筒状部材、７４ スルーホール、９１ 導電板、９１ａ 壁面、９２ 導電板、９３ 絶縁板、９３ａ 孔、９４ 雌ネジ部、１００ 複合半導体スイッチ、２００ 電流遮断器、３００ 半導体装置、３００Ａ 半導体装置、３０１ 第１基板、３０１ａ ねじ留め穴、３０１ｂ 基板面、３０２ 第２基板、３０３ カバー、３４０ 導電パターン、３４１ 絶縁層、３５０ マウント、３５１ 挿入孔、３６０ 絶縁層、３７０ フランジ、４００ ヒートシンク、４０１ ボルト、４０２ 挿入口。

Claims (10)

1. 基板上の第１配線パターン上に設けられる他励式の第１半導体スイッチング素子と、前記基板上の第２配線パターン上に設けられ前記第１半導体スイッチング素子に直列接続される自励式の第２半導体スイッチング素子とで構成される１以上の第１の直列回路部を備える半導体装置。
2. 前記基板上の第１配線パターン上に設けられ、前記第１の直列回路部に並列接続される自励式の第３半導体スイッチング素子を備える請求項１に記載の半導体装置。
3. 前記基板上の第３配線パターン上に設けられる他励式の第１半導体スイッチング素子と、前記基板上の第４配線パターン上に設けられ当該第１半導体スイッチング素子に直列接続される自励式の第２半導体スイッチング素子とで構成される１以上の第２の直列回路部を、さらに備える請求項２に記載の半導体装置。
4. 前記第１の直列回路部と前記第２の直列回路部は逆並列に接続され、
   前記第３半導体スイッチング素子は、双方向スイッチである請求項３に記載の半導体装置。
5. 前記第１半導体スイッチング素子はサイリスタであり、
   前記基板に設けられ、前記サイリスタのアノードとカソードとの間に逆バイアスを発生させる逆バイアス用端子群と、
   を備える請求項１〜４の何れか一項に記載の半導体装置。
6. 前記第１半導体スイッチング素子、前記第２半導体スイッチング素子及び前記第３半導体スイッチング素子のそれぞれには、前記第１配線パターン側とは反対側に形成された主電極を圧接して、前記第１半導体スイッチング素子、前記第２半導体スイッチング素子及び前記第３半導体スイッチング素子のそれぞれの主電流経路を形成する圧接部材を備える請求項２に記載の半導体装置。
7. 前記第１半導体スイッチング素子、前記第２半導体スイッチング素子及び前記第３半導体スイッチング素子のそれぞれには、前記第１配線パターン側とは反対側に形成された制御用電極を圧接して、前記第１半導体スイッチング素子、前記第２半導体スイッチング素子及び前記第３半導体スイッチング素子のそれぞれの駆動信号が伝達する経路を形成する圧接部材を備える請求項２に記載の半導体装置。
8. 前記双方向スイッチは、ＩＧＢＴとＦＷＤの逆並列接続を含むＩＧＢＴ素子が逆直列に接続された構成、または逆阻止型ＩＧＢＴにより構成されている請求項４に記載の半導体装置。
9. 前記自励式の第３半導体スイッチング素子又は前記第１半導体スイッチング素子は、ＳｉＣを含む化合物半導体デバイスにより構成されるスイッチング素子である請求項２に記載の半導体装置。
10. 請求項１〜９の何れか一項に記載の半導体装置を備えた電力変換装置。

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